JP2005276345A - 不揮発性記憶装置及び不揮発性記憶装置の検証方法 - Google Patents
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Abstract
【課題】
定電流書き込み型の不揮発性記憶装置において、ビット線で発生する電圧を適切に模擬し、ディスターブテストの評価の信頼性を向上する。
【解決手段】
複数のビット線17、複数のワード線18、ダミーワード線18D、複数のメモリセル15、複数のダミーセル15D、電流源6を具備する不揮発性記憶装置を用いる。ビット線17はY方向に、ワード線18はX方向に、ダミーワード線18DはX方向に各々延伸する。メモリセル15はビット線17とワード線18との交点に対応して設けられる。ダミーセル15Dはビット線17とダミーワード線18Dとの交点に対応して設けられる。両セルとも、定電流で書き込まれる不揮発性半導体記憶素子である。電流源6は、両セル及びビット線17に定電流を供給する。ビット線17でのディスターブテストの際、ダミーセル15Dに定電流書き込みを行い、ビット線17に発生する電圧を模擬する。
【選択図】 図2
定電流書き込み型の不揮発性記憶装置において、ビット線で発生する電圧を適切に模擬し、ディスターブテストの評価の信頼性を向上する。
【解決手段】
複数のビット線17、複数のワード線18、ダミーワード線18D、複数のメモリセル15、複数のダミーセル15D、電流源6を具備する不揮発性記憶装置を用いる。ビット線17はY方向に、ワード線18はX方向に、ダミーワード線18DはX方向に各々延伸する。メモリセル15はビット線17とワード線18との交点に対応して設けられる。ダミーセル15Dはビット線17とダミーワード線18Dとの交点に対応して設けられる。両セルとも、定電流で書き込まれる不揮発性半導体記憶素子である。電流源6は、両セル及びビット線17に定電流を供給する。ビット線17でのディスターブテストの際、ダミーセル15Dに定電流書き込みを行い、ビット線17に発生する電圧を模擬する。
【選択図】 図2
Description
本発明は、不揮発性記憶装置及び不揮発性記憶装置の検証方法に関し、特にメモリセルの検証をより適切に実行可能な不揮発性記憶装置及び不揮発性記憶装置の検証方法に関する。
一度記憶された情報は電源を切っても、消去や書き込みをしない限りそのデータが消えないという不揮発性の特性を有する不揮発性メモリ又はフラッシュメモリ(以下、単に「メモリセル」という)が知られている。メモリセルは、製造時にディスターブテストを実施される。ディスターブテストは、あるメモリセルにデータを書き込んだとき、そのメモリセルと同一のビット線上に並んだ複数のメモリセルに誤書き込みが成されているか否かを調べる。
ディスターブテストについて更に説明する。
図1は、従来の不揮発性記憶装置の構成の一部を示す回路図である。不揮発性記憶装置は、電流源回路106、電流源回路107(スイッチ124を含む)、スイッチ121、外部電圧端子122、メモリセル115、複数のビット線117(図中1本のみ記載)、複数のワード線118(図中1本のみ記載)、複数のソース線119(図中1本のみ記載)を備える。
図1は、従来の不揮発性記憶装置の構成の一部を示す回路図である。不揮発性記憶装置は、電流源回路106、電流源回路107(スイッチ124を含む)、スイッチ121、外部電圧端子122、メモリセル115、複数のビット線117(図中1本のみ記載)、複数のワード線118(図中1本のみ記載)、複数のソース線119(図中1本のみ記載)を備える。
ビット線117は、Y(第1)方向に延伸する。ワード線118は、Y方向(第1)と実質的に垂直なX方向(第2)に延伸する。実質的とは、誤差の範囲内での意味である(以下同じ)。ソース線119は、X方向に延伸する。
メモリセル115は、複数のビット線117と複数のワード線118とが交差する位置のそれぞれに対応して設けられている。予め設定された定電流をソース−ドレイン間に流し、その際に発生するチャネルホットエレクトロンで書き込まれる不揮発性半導体記憶素子である。不揮発性半導体記憶素子は、スプリットゲート型不揮発性メモリに例示される。コントロールゲートをワード線118に、ソースをソース線119に、ドレインをビット線117にそれぞれ接続している。
電流源回路106は、メモリセル115及び対応するビット線117に実質的に一定である定電流を供給可能である。外部電圧端子122は、スイッチ121を介してビット線117に所定の電圧を印加する。電流源回路107は、スイッチ124を介してビット線117に電流を供給する。
このメモリセル115へのデータの書き込み動作は、以下のようにして行う。
まず、複数のビット線117から選択ビット線117sを、複数のワード線118から選択ワード線118sを、複数のソース線から選択ソース線119sをそれそれ選択する。この選択ビット線117s及び選択ワード線118sにより、複数のメモリセルから選択セル115sが選択される。次に、選択ソース線119sに電圧VSW(ソース電圧)を、選択ワード線118sに電圧VWW(ゲート電圧)をそれぞれ印加し、電流源回路106により選択ソース線119s−選択セル115sのソース−選択セル115sのドレイン−選択ビット線117sの経路で予め設定された定電流を流す。このとき、選択ビット線の電圧VBW(ドレイン電圧)は、VWW−Vthとなる。ただし、Vthは、選択メモリセル115sの閾値電圧である。このとき、選択メモリセル115sに定電流が流れて発生するチャネルホットエレクトロンがフローティングゲートに注入されることにより、選択メモリセル115sにデータが書き込まれる。
まず、複数のビット線117から選択ビット線117sを、複数のワード線118から選択ワード線118sを、複数のソース線から選択ソース線119sをそれそれ選択する。この選択ビット線117s及び選択ワード線118sにより、複数のメモリセルから選択セル115sが選択される。次に、選択ソース線119sに電圧VSW(ソース電圧)を、選択ワード線118sに電圧VWW(ゲート電圧)をそれぞれ印加し、電流源回路106により選択ソース線119s−選択セル115sのソース−選択セル115sのドレイン−選択ビット線117sの経路で予め設定された定電流を流す。このとき、選択ビット線の電圧VBW(ドレイン電圧)は、VWW−Vthとなる。ただし、Vthは、選択メモリセル115sの閾値電圧である。このとき、選択メモリセル115sに定電流が流れて発生するチャネルホットエレクトロンがフローティングゲートに注入されることにより、選択メモリセル115sにデータが書き込まれる。
このメモリセル115へのディスターブテストは、以下のようにして行う。
まず、複数のビット線117を一括して選択ビット線117sとして選択する(図では、一つのビット線117のみを表示)。ただし、一つのビット線117を選択してもよい。次に、スイッチ121をオンして外部電圧端子122から選択ビット線117sに所定の外部電圧を印加する。ここで、所定の電圧は、上述のデータの書き込み動作時に、選択ビット線117sにおいて発生する電圧VBW=VWW−Vthを模擬する電圧であり、予め実験やシミュレーションで決定している。この所定の電圧を選択ビット線117sに印加することにより、あたかも、ある選択セル115sにデータが書き込まれたかのような状況を、選択ビット線117s及びそれに沿って並ぶメモリセル115に対して設定することができる。その後、選択ビット線117sに沿って並ぶメモリセル115に対して、データの読み出しを行い、書き込みディスターブが発生しているか否かを検証する。
まず、複数のビット線117を一括して選択ビット線117sとして選択する(図では、一つのビット線117のみを表示)。ただし、一つのビット線117を選択してもよい。次に、スイッチ121をオンして外部電圧端子122から選択ビット線117sに所定の外部電圧を印加する。ここで、所定の電圧は、上述のデータの書き込み動作時に、選択ビット線117sにおいて発生する電圧VBW=VWW−Vthを模擬する電圧であり、予め実験やシミュレーションで決定している。この所定の電圧を選択ビット線117sに印加することにより、あたかも、ある選択セル115sにデータが書き込まれたかのような状況を、選択ビット線117s及びそれに沿って並ぶメモリセル115に対して設定することができる。その後、選択ビット線117sに沿って並ぶメモリセル115に対して、データの読み出しを行い、書き込みディスターブが発生しているか否かを検証する。
なお、このメモリセル115へのデータの読み出しは、以下のようにして行う。
まず、複数のビット線117から選択ビット線117sを、複数のワード線118から選択ワード線118sをそれぞれ選択する。複数のソース線119は、0Vに固定され選択されない。この選択ビット線117s及び選択ワード線118sにより、複数のメモリセルから選択セル115sが選択される。次に、選択ワード線118に電圧VWR(ゲート電圧)を、選択ビット線117sに電圧VBR(ドレイン電圧)をそれぞれ印加する。センスアンプ(図示されず)により、選択ビット線117s−選択セル115sのドレイン−選択セル115sのソース−対応するソース線119(0V)の経路で流れる電流の大きさをセンスする。このとき、フローティングゲートに蓄積されている電荷(格納されたデータ)により電流の大きさが変動するので、データを読み出すことができる。
まず、複数のビット線117から選択ビット線117sを、複数のワード線118から選択ワード線118sをそれぞれ選択する。複数のソース線119は、0Vに固定され選択されない。この選択ビット線117s及び選択ワード線118sにより、複数のメモリセルから選択セル115sが選択される。次に、選択ワード線118に電圧VWR(ゲート電圧)を、選択ビット線117sに電圧VBR(ドレイン電圧)をそれぞれ印加する。センスアンプ(図示されず)により、選択ビット線117s−選択セル115sのドレイン−選択セル115sのソース−対応するソース線119(0V)の経路で流れる電流の大きさをセンスする。このとき、フローティングゲートに蓄積されている電荷(格納されたデータ)により電流の大きさが変動するので、データを読み出すことができる。
上記のメモリセル115において書き込み動作を行うとき、閾値電圧Vthが小さい場合、メモリセル115のドレイン電圧(=ビット線117の電圧VBW=VWW−Vth)は大きくなる。その場合、メモリセル115のソース電圧(=ソース線119の電圧VSR:固定値)とドレイン電圧との差は小さくなり、チャネルホットエレクトロンが発生し難くなる。その結果、データは書き込み難くなる。すなわち、適切に閾値電圧Vthを小さいくすれば誤書き込みをし難くなるが、小さくしすぎると正常な書き込みもし難くなる。
一方、閾値電圧Vthが大きい場合、メモリセル115のドレイン電圧は小さくなる。その場合、メモリセル115のソース電圧とドレイン電圧との差は大きくなり、チャネルホットエレクトロンが発生し易くなる。その結果、データは書き込み易くなる。すなわち、閾値電圧Vthを大きくすると誤書き込みし易くなるが、適切に大きくすれば正常な書き込みがし易くなる。
従って、誤書き込みが起こり難く正常な書き込みがし易い閾値電圧Vthになるようにメモリセル115が設計され、製造されている。ただし、メモリセル115の製造ばらつきにより、閾値電圧Vthの値は必ずしも一定の値や所望の値になるとは限らない。それにより、ビット線の電圧VBW=VWMW−Vthも必ずしも一定の値や所望の値になるとは限らない。
このような状況において、上記のディスターブテストを行うと、予め設定された外部電圧で上記のビット線117の電圧を模擬しているので、必ずしも実際の書き込み動作で選択ビット線117sにおいて発生する電圧VBW=VWMW−Vthを模擬しているとは限らない。上述のように、ビット線の電圧VBWの大きさによって、メモリセル115に誤書き込みがし易くなったり、逆に、し難くなったりする。すなわち、外部電圧の大きさが小さく誤書き込みがし易くなると、本来ディスターブテストで合格とすべきメモリセルまで不合格になってしまう。逆に、外部電圧の大きさが大きく誤書き込みがし難くなると、不合格とすべきメモリセルまで合格にしてしまう。
ディスターブテストにおいて、実際の書き込み動作で選択ビット線において発生する電圧を適切に模擬することが可能な技術が望まれる。大きな設計変更や大きなコスト増加を伴うことなく、ディスターブテストにおいて、実際の書き込み動作で発生する電圧を適切に模擬できる技術が求められる。ディスターブテストの評価の信頼性を向上する技術が望まれる。
関連する技術として、特開平2−310900号公報に不揮発性記憶装置の技術が開示されている。この不揮発性記憶装置は、メモリアレイと、ダミーワード線とを備える。メモリアレイは、ワード線とデータ線との交点にコントロールゲートとフローティングゲートとを有する不揮発性半導体記憶素子がマトリックス上に配置されてなる。ダミーワード線は、上記データ線との交点に上記同様な不揮発性半導体記憶素子が設けられている。データ線のディスターブテストモードのとき、上記ダミーワード線に設けられた不揮発性記憶素子に対して書き込み動作を行うようにしたことを特徴とする。
この不揮発性半導体記憶素子は、各端子に所定の定電圧を印加して駆動する。そして、ディスターブテストでは、ダミーセルに対応するデータ線(ビット線)に高電圧をかけ、ダミーセルに対応するワード線を選択状態にして書き込み動作を行わせる。その目的は、ディスターブテストにより不揮発性半導体記憶素子にダメージを与えず、もって不揮発性記憶装置の信頼性を向上することと記載されている。
すなわち、この不揮発性半導体記憶素子は、各端子の電圧は一定であり、定電流では駆動しているわけではない。また、ディスターブテストでは、高電圧を印加しているのであって、所定の範囲の電圧を印加する必要があるわけではない。そして、ディスターブテストの信頼性に関しては問題にしていない。
関連する技術として、特開平2−108300号公報に不揮発性記憶装置の技術が開示されている。この不揮発性記憶装置は、メモリアレイと、スイッチ回路と、Xデコーダ回路と、ダミー回路とを備えるてなることを特徴とする。ただし、メモリアレイは、コントロールゲートとフローティングゲートとを有する不揮発性半導体記憶素子がマトリックス上に配置されてなる。スイッチ回路は、外部端子から供給された信号又はその組み合わせに従って上記不揮発性半導体記憶素子のドレインが結合された複数のデータ線に書き込み用高電圧を供給する。Xデコーダ回路は、上記スイッチ回路により複数のデータ線に書き込み高電圧が供給される動作モードのとき、上記不揮発性半導体記憶素子のコントロールゲートが結合された前ワード線を非選択状態とする機能を持つ。ダミー回路は、上記動作モードのとき書き込み状態にされたダミー不揮発性記憶素子により上記複数のデータ線に与えられる高電圧を形成する。
従って、本発明の目的は、ディスターブテストにおいて、実際の書き込み動作で選択ビット線において発生する電圧を適切に模擬することが可能な不揮発性記憶装置及び不揮発性記憶装置の検証方法を提供することにある。
また、本発明の他の目的は、大きな設計変更や大きなコスト上昇を伴うことなく、ディスターブテストにおいて、実際の書き込み動作で発生する電圧を適切に模擬できる不揮発性記憶装置及び不揮発性記憶装置の検証方法を提供することにある。
本発明の更に他の目的は、ディスターブテストの評価の信頼性を向上する不揮発性記憶装置及び不揮発性記憶装置の検証方法を提供することにある。
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
従って、上記課題を解決するために、本発明の不揮発性記憶装置は、複数のビット線(17)と、複数のワード線(18)と、第1ダミーワード線(18D、18D1)と、複数のメモリセル(15)と、複数の第1ダミーセル(15D、15D1)と、電流源(6)とを具備する。複数のビット線(17)は、第1方向(Y)に延伸する。複数のワード線(18)は、第1方向(Y)と実質的に垂直な第2方向(X)に延伸する。第1ダミーワード線(18D、18D1)は、第2方向に延伸する。複数のメモリセル(15)は、複数のビット線(17)と複数のワード線(18)とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流で書き込まれる不揮発性半導体記憶素子である。複数の第1ダミーセル(15D、15D1)は、複数のビット線(17)と第1ダミーワード線(18D、18D1)とが交差する位置のそれぞれに対応して設けられ、その定電流で書き込まれる不揮発性半導体記憶素子である。電流源(6)は、メモリセル(15)又は第1ダミーセル(15D、15D1)、及び、対応するビット線(17)にその定電流を供給可能である。複数のビット線(17)のうちから選択される選択ビット線(17s)に関するディスターブテストの際、選択ビット線(17s)に対応する第1ダミーセル(15D、15D1)を選択して、当該第1ダミーセル(15D、15D1)にその定電流を流してデータの書き込みを行う。そして、メモリセル(15)へのデータの書き込みのときに選択ビット線(17s)に発生する電圧としての書き込みビット線電圧を模擬する。
本発明では、実際の書き込みに伴いビット線に発生する電圧をディスターブテストに用いているので、外部印加電圧を用いたときに比較して、ディスターブテストの評価の信頼性を向上することができる。
本発明では、実際の書き込みに伴いビット線に発生する電圧をディスターブテストに用いているので、外部印加電圧を用いたときに比較して、ディスターブテストの評価の信頼性を向上することができる。
上記の不揮発性記憶装置において、そのディスターブテストの際、第1ダミーワード線(18、18D1)を活性化するダミー用デコーダ(20)を更に具備する。
本発明において、ダミーセル(15D)専用のダミー用デコーダ(20)を用いることで、ダミーセルの動作を独立に制御することができる。
本発明において、ダミーセル(15D)専用のダミー用デコーダ(20)を用いることで、ダミーセルの動作を独立に制御することができる。
上記の不揮発性記憶装置において、第1ダミーワード線(18、18D1)は、複数のワード線(18)のうちの一つである。
本発明では、既存のワード線(18)及びメモリセル(15)を第1ダミーワード線及び第1ダミーセルとして用いるので、設計の大幅な変更が無く、低コストで実施することができる。
本発明では、既存のワード線(18)及びメモリセル(15)を第1ダミーワード線及び第1ダミーセルとして用いるので、設計の大幅な変更が無く、低コストで実施することができる。
上記の不揮発性記憶装置において、第2ダミーワード線(18D、18D2)と、複数の第2ダミーセル(15D、15D2)とを備える。第2ダミーワード線(18D、18D2)は、第2方向に延伸する。複数の第2ダミーセル(15D、15D2)は、複数のビット線(17)と第2ダミーワード線(18D、18D2)とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である。電流源(6)は、更に、第2ダミーセル(15D、15D2)にその定電流を供給可能である。選択ビット線(17s)に関するディスターブテストの際、選択ビット線(17s)に対応する第2ダミーセル(15D、15D2)を選択して、当該第2ダミーセル(15D、15D2)にその定電流を流してデータの書き込みを行い、その書き込みビット線電圧を模擬する。
本発明では、複数のダミーセル(15D1、15D2)をディスターブテストに用いているので、外部印加電圧を用いたときに比較して、ディスターブテストの評価の信頼性をより向上することができる。
本発明では、複数のダミーセル(15D1、15D2)をディスターブテストに用いているので、外部印加電圧を用いたときに比較して、ディスターブテストの評価の信頼性をより向上することができる。
上記の不揮発性記憶装置において、第2ダミーワード線(18D、18D2)は、複数のワード線(18)のうちの一つである。
本発明では、既存のワード線(18)及びメモリセル(15)を第2ダミーワード線及び第2ダミーセルとして用いるので、設計の大幅な変更が無く、低コストで実施することができる。
本発明では、既存のワード線(18)及びメモリセル(15)を第2ダミーワード線及び第2ダミーセルとして用いるので、設計の大幅な変更が無く、低コストで実施することができる。
上記課題を解決するために本発明の不揮発性記憶装置の検証方法は、(a)第1ダミーワード線(18D、18D1)を選択するステップと、(b)複数のビット線(17)のうちから選択ビット線(17s)を選択するステップと、(c)第1ダミーワード線(18D、18D1)と選択ビット線(17s)とで選択される選択第1ダミーセル(15Ds、15D1s)と選択ビット線(17s)とにその定電流を流してデータの書き込みを行うステップと、(d)複数のメモリセル(15)のうち選択ビット線(17s)に対応するものに書き込みが行われていないか否かを判定するステップとを具備する。(c)ステップにおいて選択ビット線(17s)に発生する電圧は、選択ビット線(17s)に対応する複数のメモリセル(15)のうちの一つへ書き込みを行うときに選択ビット線(17s)に発生する電圧としての書き込みビット線電圧を模擬する。
ここで、不揮発性記憶装置は、複数のビット線(17)と、複数のワード線(18)と、第1ダミーワード線(18D、18D1)と、複数のメモリセル(15)と、複数の第1ダミーセル(15D、15D1)と、電流源(6)とを備える。複数のビット線(17)は、第1方向(Y)に延伸する。複数のワード線(18)は、第1方向(Y)と実質的に垂直な第2方向(X)に延伸する。第1ダミーワード線(18D、18D1)は、第2方向に延伸する。複数のメモリセル(15)は、複数のビット線(17)と複数のワード線(18)とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流でデータを書き込まれる不揮発性半導体記憶素子である。複数の第1ダミーセル(15D、15D1)は、複数のビット線(17)と第1ダミーワード線(18D、18D1)とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である。電流源(6)は、メモリセル(15)又は第1ダミーセル(15D、15D1)、及び対応するビット線(17)にその定電流を流す。
ここで、不揮発性記憶装置は、複数のビット線(17)と、複数のワード線(18)と、第1ダミーワード線(18D、18D1)と、複数のメモリセル(15)と、複数の第1ダミーセル(15D、15D1)と、電流源(6)とを備える。複数のビット線(17)は、第1方向(Y)に延伸する。複数のワード線(18)は、第1方向(Y)と実質的に垂直な第2方向(X)に延伸する。第1ダミーワード線(18D、18D1)は、第2方向に延伸する。複数のメモリセル(15)は、複数のビット線(17)と複数のワード線(18)とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流でデータを書き込まれる不揮発性半導体記憶素子である。複数の第1ダミーセル(15D、15D1)は、複数のビット線(17)と第1ダミーワード線(18D、18D1)とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である。電流源(6)は、メモリセル(15)又は第1ダミーセル(15D、15D1)、及び対応するビット線(17)にその定電流を流す。
上記の不揮発性記憶装置の検証方法において、第1ダミーワード線(18D、18D1)は、複数のワード線(18)のうちの一つである。
上記の不揮発性記憶装置の検証方法において、(e)第1ダミーワード線(18D1)とは異なる第2ダミーワード線(18D、18D2)を選択するステップと、(g)第2ダミーワード線(18D、18D2)と選択ビット線(17s)とで選択される選択第2ダミーセル(15Ds、15D2s)と選択ビット線(17s)とにその定電流を流してデータの書き込みを行うステップと、(h)複数のメモリセル(15)のうち選択ビット線(17s)に対応するものにに書き込みが行われていないか否かを判定するステップとを更に具備する。(h)ステップにおいて選択ビット線(17s)に発生する電圧は、その書き込みビット線電圧を模擬する。
ここで、不揮発性記憶装置は更に、第2方向に延伸する第2ダミーワード線(18D、18D2)と、複数のビット線(17)と第2ダミーワード線(18D、18D2)とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である複数の第2ダミーセル(15D、15D2)とを備える。電流源(6)は、更に、第2ダミーセル(15D、15D2)にその定電流を流す。
ここで、不揮発性記憶装置は更に、第2方向に延伸する第2ダミーワード線(18D、18D2)と、複数のビット線(17)と第2ダミーワード線(18D、18D2)とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である複数の第2ダミーセル(15D、15D2)とを備える。電流源(6)は、更に、第2ダミーセル(15D、15D2)にその定電流を流す。
上記の不揮発性記憶装置の検証方法において、第2ダミーワード線(18D、18D2)は、複数のワード線(18)のうちの一つである。
上記課題を解決するために本発明の不揮発性記憶装置の検証方法をコンピュータに実行させるためのプログラムは、(a)第1ダミーワード線(18D、18D1)を選択するステップと、(b)複数のビット線(17)のうちから選択ビット線(17s)を選択するステップと、(c)第1ダミーワード線(18D、18D1)と選択ビット線(17s)とで選択される選択第1ダミーセル(15Ds、15D1s)と選択ビット線(17s)とにその定電流を流してデータの書き込みを行うステップと、(d)複数のメモリセル(15)のうち選択ビット線(17s)に対応するものに書き込みが行われていないか否かを判定するステップとを具備する。(c)ステップにおいて選択ビット線(17s)に発生する電圧は、選択ビット線(17s)に対応する複数のメモリセル(15)のうちの一つへ書き込みを行うときに選択ビット線(17s)に発生する電圧としての書き込みビット線電圧を模擬する。
ここで、不揮発性記憶装置は、複数のビット線(17)と、複数のワード線(18)と、第1ダミーワード線(18D、18D1)と、複数のメモリセル(15)と、複数の第1ダミーセル(15D、15D1)と、電流源(6)とを備える。複数のビット線(17)は、第1方向(Y)に延伸する。複数のワード線(18)は、第1方向(Y)と実質的に垂直な第2方向(X)に延伸する。第1ダミーワード線(18D、18D1)は、第2方向に延伸する。複数のメモリセル(15)は、複数のビット線(17)と複数のワード線(18)とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流でデータを書き込まれる不揮発性半導体記憶素子である。複数の第1ダミーセル(15D、15D1)は、複数のビット線(17)と第1ダミーワード線(18D、18D1)とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である。電流源(6)は、メモリセル(15)又は第1ダミーセル(15D、15D1)、及び対応するビット線(17)にその定電流を流す。
ここで、不揮発性記憶装置は、複数のビット線(17)と、複数のワード線(18)と、第1ダミーワード線(18D、18D1)と、複数のメモリセル(15)と、複数の第1ダミーセル(15D、15D1)と、電流源(6)とを備える。複数のビット線(17)は、第1方向(Y)に延伸する。複数のワード線(18)は、第1方向(Y)と実質的に垂直な第2方向(X)に延伸する。第1ダミーワード線(18D、18D1)は、第2方向に延伸する。複数のメモリセル(15)は、複数のビット線(17)と複数のワード線(18)とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流でデータを書き込まれる不揮発性半導体記憶素子である。複数の第1ダミーセル(15D、15D1)は、複数のビット線(17)と第1ダミーワード線(18D、18D1)とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である。電流源(6)は、メモリセル(15)又は第1ダミーセル(15D、15D1)、及び対応するビット線(17)にその定電流を流す。
上記のプログラムにおいて、第1ダミーワード線(18D、18D1)は、複数のワード線(18)のうちの一つである。
上記のプログラムにおいて、(e)第1ダミーワード線(18D1)とは異なる第2ダミーワード線(18D、18D2)を選択するステップと、(g)第2ダミーワード線(18D、18D2)と選択ビット線(17s)とで選択される選択第2ダミーセル(15Ds、15D2s)と選択ビット線(17s)とにその定電流を流してデータの書き込みを行うステップと、(h)複数のメモリセル(15)のうち選択ビット線(17s)に対応するものにに書き込みが行われていないか否かを判定するステップとを更に具備する。(h)ステップにおいて選択ビット線(17s)に発生する電圧は、その書き込みビット線電圧を模擬する。
ここで、不揮発性記憶装置は更に、第2方向に延伸する第2ダミーワード線(18D、18D2)と、複数のビット線(17)と第2ダミーワード線(18D、18D2)とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である複数の第2ダミーセル(15D、15D2)とを備える。電流源(6)は、更に、第2ダミーセル(15D、15D2)にその定電流を流す。
ここで、不揮発性記憶装置は更に、第2方向に延伸する第2ダミーワード線(18D、18D2)と、複数のビット線(17)と第2ダミーワード線(18D、18D2)とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である複数の第2ダミーセル(15D、15D2)とを備える。電流源(6)は、更に、第2ダミーセル(15D、15D2)にその定電流を流す。
上記のプログラムにおいて、第2ダミーワード線(18D、18D2)は、複数のワード線(18)のうちの一つである。
本発明により、ディスターブテストにおいて、実際の書き込み動作で選択ビット線において発生する電圧を適切に模擬し、ディスターブテストの評価の信頼性を向上することができる。
以下、本発明の不揮発性記憶装置及び不揮発性記憶装置の検証方法の実施の形態に関して、添付図面を参照して説明する。
(第1の実施の形態)
本発明の不揮発性記憶装置及び不揮発性記憶装置の検証方法の第1の実施の形態に関して、添付図面を参照して説明する。
図2は、本発明の不揮発性記憶装置の第1の実施の形態における構成を示す回路ブロック図である。不揮発性記憶装置1は、第1Xデコーダ2、ダミー第1デコーダ20、第2Xデコーダ3、ダミー第2デコーダ23、Yデコーダ4、Yセレクタ5、複数のビット線17(図中、2本のみ記載)、複数のワード線18(図中、1本のみ記載)、複数のソース線19(図中、1本のみ記載)、ダミーワード線18D、ダミーソース線19D、複数のメモリセル15(図中、2個のみ記載)、複数のダミーセル15D(図中、2個のみ記載)、電流源回路6、電流源回路7、電圧源回路8、電圧源回路9、制御回路10、センスアンプ11、スイッチ21、外部電圧端子22を具備する。メモリアレイ12は、複数のメモリセル15、複数のダミーセル15Dを備える。
本発明の不揮発性記憶装置及び不揮発性記憶装置の検証方法の第1の実施の形態に関して、添付図面を参照して説明する。
図2は、本発明の不揮発性記憶装置の第1の実施の形態における構成を示す回路ブロック図である。不揮発性記憶装置1は、第1Xデコーダ2、ダミー第1デコーダ20、第2Xデコーダ3、ダミー第2デコーダ23、Yデコーダ4、Yセレクタ5、複数のビット線17(図中、2本のみ記載)、複数のワード線18(図中、1本のみ記載)、複数のソース線19(図中、1本のみ記載)、ダミーワード線18D、ダミーソース線19D、複数のメモリセル15(図中、2個のみ記載)、複数のダミーセル15D(図中、2個のみ記載)、電流源回路6、電流源回路7、電圧源回路8、電圧源回路9、制御回路10、センスアンプ11、スイッチ21、外部電圧端子22を具備する。メモリアレイ12は、複数のメモリセル15、複数のダミーセル15Dを備える。
ビット線17は、Y(第1)方向に延伸する。一端をYセレクタ5に、他端を電流源回路7にそれぞれ接続されている。ワード線18は、Y方向(第1)と実質的に垂直なX方向(第2)に延伸する。実質的とは、誤差の範囲内での意味である(以下同じ)。一端を第1Xデコーダ2に接続されている。ソース線19は、X方向に延伸する。一端を第2Xデコーダ3に接続されている。
ダミーワード線18Dは、X方向に延伸する。一端を第1Xデコーダ2に含まれるダミー第1デコーダ20に接続されている。ダミーソース線19Dは、X方向に延伸する。一端を第2Xデコーダ3に含まれるダミー第2デコーダ23に接続されている。
メモリセル15は、複数のビット線17と複数のワード線18とが交差する位置のそれぞれに対応して設けられている。予め設定された定電流をドレイン−ソース間に流し、その際に発生するチャネルホットエレクトロンがフローティングゲートへ注入されることでデータが書き込まれる不揮発性半導体記憶素子である。不揮発性半導体記憶素子は、スプリットゲート型不揮発性メモリに例示される。コントロールゲートをワード線18に、ソースをソース線119に、ドレインをビット線17にそれぞれ接続している。
ダミーセル15Dは、複数のビット線17とダミーワード線18Dとが交差する位置のそれぞれに対応して設けられている。その構成及び動作は、メモリセル15と同じである。そして、メモリセル15と同一のプロセスで作成される。従って、その特性は、製造上のばらつきを含めて、他のメモリセル15と同じである。コントロールゲートをダミーワード線18Dに、ソースをダミーソース線19Dに、ドレインをビット線17にそれぞれ接続している。
第1Xデコーダ2は、制御回路10からの制御信号に基づいて、複数のワード線18から一つのワード線18を選択ワード線18sとして選択する(活性化する)。第2Xデコーダ3は、制御回路10からの制御信号に基づいて、複数のソース線19から一つのソース線19を選択ソース線19sとして選択する(活性化する)。又は、複数のソース線19を一括して選択する。Yデコーダ4は、制御回路10からの制御信号に基づいて、制御信号に含まれるアドレス信号をデコードしてYセレクタ5に出力する。Yセレクタ5は、制御回路10からの制御信号及びYデコーダ4からのアドレス信号に基づいて、複数のビット線17から一つのビット線17を選択ビット線17sとして選択する(活性化する)。又は、複数のビット線17を一括して選択する。
選択ビット線17sと選択ワード線18sと(選択ソース線19sと)で複数のメモリセル15から一つのメモリセル15が選択セル15sとして選択される。なお、複数のビット線17が一括して選択された場合、選択ワード線18s上のメモリセル15が選択セル15sとして選択される。
ダミー第1デコーダ20は、制御回路10からの制御信号に基づいて、ダミーワード線18Dを選択する(活性化する)。ダミー第2デコーダ24は、制御回路10からの制御信号に基づいて、ダミーソース線19Dを選択する(活性化する)。
選択ビット線17sとダミーワード線18Dと(ダミーソース線19D)とで複数のダミーセル15Dから一つのダミーセル15Dが選択ダミーセル15Dsとして選択される。なお、複数のビット線17が一括して選択された場合、ダミーワード線18D上のダミーセル15Dが選択ダミーセル15Dsとして選択される。
電流源回路6は、制御回路10からの制御信号に基づいて、Yセレクタ5を介して、ビット線17−メモリセル15−ソース線19、及び、ビット線17−ダミーセル15D−ダミーソース線19Dの経路に実質的に一定である定電流を供給可能である。電流源回路7は、制御回路10からの制御信号に基づいて、ビット線17に所定の電流を供給可能である。
電圧源回路8は、制御回路10からの制御信号に基づいて、第1Xデコーダ2を介してワード線18に、及び、ダミー第1デコーダ20を介してダミーワード線18Dに、それぞれ所定の電圧を印加可能である。電圧源回路9は、制御回路10からの制御信号に基づいて、第2Xデコーダ3を介してソース線19に、及び、ダミー第2デコーダ23を介してダミーソース線19Dに、それぞれ所定の電圧を印加可能である。
センスアンプ11は、読み出し動作時に、選択セル15sや選択ダミーセル15Dsに流れる電流の大きさに基づいて、選択セル15sや選択ダミーセル15Dsに格納されたデータを読み出す。
外部電圧端子22は、外部からビット線17へ電圧を印加するための端子である。外部電圧端子22と内部との接続は、スイッチ21で行われる。
制御回路10は、第1Xデコーダ2、ダミー第1デコーダ20、第2Xデコーダ3、ダミー第2デコーダ23、Yデコーダ4、Yセレクタ5、電流源回路6、電流源回路7、電圧源回路8、電圧源回路9、センスアンプ11、スイッチ21の動作を制御する。制御回路10は、CPUに例示される。制御回路10の制御により、書き込み動作、読み出し動作、消去動作及びディスターブテストが行われる。制御回路10の制御は、所定のプログラムに従って行っても良い。そのようなプログラムは、ROMのような記憶装置(図示されず)に格納されている。
次に、不揮発性記憶装置1における書き込み動作及び読み出し動作について、以下に説明する。
図2を参照して、メモリセル15へのデータの書き込み動作は、以下のようにして行う。
まず、第1Xデコーダ2により、複数のワード線18から選択ワード線18sが選択される。第2Xデコーダ3により、複数のソース線から選択ソース線19sが選択される。Yセレクタ5により、複数のビット線17から選択ビット線17sが選択される。この選択ビット線17s及び選択ワード線18sにより複数のメモリセルから選択セル15sが選択される。
まず、第1Xデコーダ2により、複数のワード線18から選択ワード線18sが選択される。第2Xデコーダ3により、複数のソース線から選択ソース線19sが選択される。Yセレクタ5により、複数のビット線17から選択ビット線17sが選択される。この選択ビット線17s及び選択ワード線18sにより複数のメモリセルから選択セル15sが選択される。
次に、電圧電源回路9により、選択ソース線19に電圧VSW(ソース電圧、例示:7.5V)が印加される。電圧電源回路8により、選択ワード線18sに電圧VWW(ゲート電圧、例示:1.5V)が印加される。電流源回路6により、選択ソース線19s−選択セル15sのソース−選択セル15sのドレイン−選択ビット線17sの経路で予め設定された定電流が流される。このとき、選択ビット線の電圧VBW(ドレイン電圧)は、VWW−Vthとなる。ただし、Vthは、選択メモリセル15sの閾値電圧である。このとき、選択メモリセル15sに定電流が流れて発生するチャネルホットエレクトロンがフローティングゲートに注入されることにより、選択メモリセル15sにデータが書き込まれる。
なお、非選択のソース線19、ワード線18及びビット線17については、上記例示の電圧の場合、それぞれフローティング状態、0V、3.2Vに設定される。
図2を参照して、このメモリセル15へのデータの読み出し動作は、以下のようにして行う。
まず、第1Xデコーダ2により、複数のワード線18から選択ワード線18sが選択される。Yセレクタ5により、複数のビット線17から選択ビット線17sが選択される。複数のソース線は、全て0Vに固定され選択されない。この選択ビット線17s及び選択ワード線18sにより、複数のメモリセルから選択セル15sが選択される。
まず、第1Xデコーダ2により、複数のワード線18から選択ワード線18sが選択される。Yセレクタ5により、複数のビット線17から選択ビット線17sが選択される。複数のソース線は、全て0Vに固定され選択されない。この選択ビット線17s及び選択ワード線18sにより、複数のメモリセルから選択セル15sが選択される。
次に、電圧源回路8により選択ワード線18sに電圧VWR(ゲート電圧、例示:2.5V)が印加される。電圧源回路7により選択ビット線17sに電圧VBR(ドレイン電圧、例示:0.5V)が印加される。そして、センスアンプ11により、選択ビット線17s−選択セル15sのドレイン−選択セル15sのソース−選択ソース線19sの経路で流れる電流の大きさをセンスする。このとき、フローティングゲートに蓄積されている電荷(格納されたデータ)により電流の大きさが変動するので、データを読み出すことができる。
なお、非選択のワード線18及びビット線17については、上記例示の電圧の場合、それぞれ0V、0Vに設定される。
図2を参照して、メモリセル15へのデータの消去動作は、以下のようにして行う。
まず、第1Xデコーダ2により、複数のワード線18から選択ワード線18sが選択される。複数のソース線19及び複数のビット線17は、全て0Vに固定され選択されない。これにより、この選択ワード線18s上の全てのメモリセル15が選択セル15sとして選択される。
まず、第1Xデコーダ2により、複数のワード線18から選択ワード線18sが選択される。複数のソース線19及び複数のビット線17は、全て0Vに固定され選択されない。これにより、この選択ワード線18s上の全てのメモリセル15が選択セル15sとして選択される。
次に、電圧源回路8により選択ワード線18sに電圧VWR(ゲート電圧、例示:12V)が印加される。それにより、FN(Fowler−Nordheim)トンネリングによってフローティングゲートから電子が取り出されて、データを消去することができる。
次に、ディスターブテストについて、図面を参照して説明する。図3は、本発明の不揮発性記憶装置の検証方法の第1の実施の形態を示すフロー図である。
(1)ステップS01
ダミー第1デコーダ20により、ダミーワード線18Dが選択される。ダミー第2デコーダ23により、ダミーソース線19Dが選択される。Yセレクタ5により、複数のビット線17から選択ビット線17sが選択される。この選択ビット線17s及びダミーワード線18Dにより複数のダミーセル15Dから選択ダミーセル15Dsが選択される。
ダミー第1デコーダ20により、ダミーワード線18Dが選択される。ダミー第2デコーダ23により、ダミーソース線19Dが選択される。Yセレクタ5により、複数のビット線17から選択ビット線17sが選択される。この選択ビット線17s及びダミーワード線18Dにより複数のダミーセル15Dから選択ダミーセル15Dsが選択される。
(2)ステップS02
電圧電源回路9により、ダミーソース線19Dに電圧VSDW(ソース電圧、例示:7.5V)が印加される。電圧電源回路8により、ダミーワード線18Dに電圧VWDW(ゲート電圧、例示:1.5V)が印加される。電流源回路6により、ダミーソース線19D−選択ダミーセル15Dsのソース−選択ダミーセル15Dsのドレイン−選択ビット線17Dsの経路で予め設定された定電流が流される。このとき、選択ビット線17sの電圧VBDW(ドレイン電圧)は、VWDW−Vthとなる。ただし、Vthは、選択ダミーセル15Dsの閾値電圧である。このとき、選択ダミーセル15Dsに定電流が流れて発生するチャネルホットエレクトロンがフローティングゲートに注入されることにより、選択ダミーセル15Dsにデータが書き込まれる。
電圧電源回路9により、ダミーソース線19Dに電圧VSDW(ソース電圧、例示:7.5V)が印加される。電圧電源回路8により、ダミーワード線18Dに電圧VWDW(ゲート電圧、例示:1.5V)が印加される。電流源回路6により、ダミーソース線19D−選択ダミーセル15Dsのソース−選択ダミーセル15Dsのドレイン−選択ビット線17Dsの経路で予め設定された定電流が流される。このとき、選択ビット線17sの電圧VBDW(ドレイン電圧)は、VWDW−Vthとなる。ただし、Vthは、選択ダミーセル15Dsの閾値電圧である。このとき、選択ダミーセル15Dsに定電流が流れて発生するチャネルホットエレクトロンがフローティングゲートに注入されることにより、選択ダミーセル15Dsにデータが書き込まれる。
なお、非選択のソース線19、ワード線18及びビット線17については、上記例示の電圧の場合、それぞれ0V、0V、3.2Vに設定される。
(3)ステップS03
第1Xデコーダ2により、複数のワード線18から選択ワード線18sが選択される。複数のソース線は、全て0Vに固定され選択されない。選択ビット線17sは、ステップS01で既に選択されている。この選択ビット線17s及び選択ワード線18sにより、複数のメモリセルから選択セル15sが選択される。この選択セル15sに対して、上述の読み出し動作を行い、データを読み出す。
第1Xデコーダ2により、複数のワード線18から選択ワード線18sが選択される。複数のソース線は、全て0Vに固定され選択されない。選択ビット線17sは、ステップS01で既に選択されている。この選択ビット線17s及び選択ワード線18sにより、複数のメモリセルから選択セル15sが選択される。この選択セル15sに対して、上述の読み出し動作を行い、データを読み出す。
(4)ステップS04
制御回路10は、読み出されたデータに基づいて、選択セル15sにデータが書き込まれたか否かを判定する。すなわち、ステップS02の選択ダミーセル15Dsへのデータの書き込みにより、その選択ダミーセル15Dsと同一の選択ビット17s線上にある他のメモリセル15にデータが書き込まれたか否か(書き込みディスターブが発生しているか否か)を判定する。
制御回路10は、読み出されたデータに基づいて、選択セル15sにデータが書き込まれたか否かを判定する。すなわち、ステップS02の選択ダミーセル15Dsへのデータの書き込みにより、その選択ダミーセル15Dsと同一の選択ビット17s線上にある他のメモリセル15にデータが書き込まれたか否か(書き込みディスターブが発生しているか否か)を判定する。
(5)ステップS05
選択セル15sにデータが書き込まれていない場合(ステップS04:No)、その選択セル15sがディスターブテストに合格したとして、制御回路10は合格を示す信号を出力する。
選択セル15sにデータが書き込まれていない場合(ステップS04:No)、その選択セル15sがディスターブテストに合格したとして、制御回路10は合格を示す信号を出力する。
(6)ステップS06
選択セル15sにデータが書き込まれていた場合(ステップS04:Yes)、その選択セル15sがディスターブテストに合格しなかったとして、制御回路10は不合格を示す信号を出力する。
選択セル15sにデータが書き込まれていた場合(ステップS04:Yes)、その選択セル15sがディスターブテストに合格しなかったとして、制御回路10は不合格を示す信号を出力する。
(7)ステップS07
制御回路10は、ステップS01で選択された選択ビット線17s上の全てのメモリセル15について、ステップS03〜S06の検証が終了したか否かを判定する。終了していない場合(ステップS07:No)には、ステップS03へ戻り、残りのメモリセル15について検証を継続する。
制御回路10は、ステップS01で選択された選択ビット線17s上の全てのメモリセル15について、ステップS03〜S06の検証が終了したか否かを判定する。終了していない場合(ステップS07:No)には、ステップS03へ戻り、残りのメモリセル15について検証を継続する。
(8)ステップS08
制御回路10は、検証対象のメモリセルアレイ12に関する全てのビット線17について、ステップS01〜S07の検証が終了したか否かを判定する。終了していない場合(ステップS08:No)には、ステップS01へ戻り、残りのビット線17上のメモリセル15について検証を継続する。
制御回路10は、検証対象のメモリセルアレイ12に関する全てのビット線17について、ステップS01〜S07の検証が終了したか否かを判定する。終了していない場合(ステップS08:No)には、ステップS01へ戻り、残りのビット線17上のメモリセル15について検証を継続する。
上記のステップS01〜S08により、ディスターブテストが行われる。
上記のディスターブテストでは、ディスターブテスト用にビット線17に印加する電圧として、ダミーセル15D(メモリセルと同一の特性)への書き込み動作時に発生する電圧を用いている。すなわち、実際の書き込み動作で選択ビット線17sにおいて発生する電圧を模擬している。従って、外部印加電圧を用いたときビット線17へ印加する電圧値の設定の不具合により本来ディスターブテストで合格とすべきメモリセルを不合格にしてしまうことや、逆に、本来ディスターブテストで不合格とすべきメモリセルを合格にしてしまうことのような事象を防止することができる。
本発明は、大きな設計変更や大きなコスト上昇を伴うことなく、ディスターブテストにおいて、実際の書き込み動作で発生する電圧を適切に模擬することが可能となる。そして、ディスターブテストの評価の信頼性を向上することができる。
図2においては、ダミーセル15Dを別に設けているが、メモリセルアレイ12のメモリセル15の一行をダミーセルに用いても良い。その場合、所定のアドレスのメモリセル15をダミーセルとして、上記図3に示すプロセスを実行すればよい。その場合、特別な構成を有することなく、本発明を不揮発性記憶装置の検証方法を実施できる。
なお、ダミー第1デコーダ20を第1Xデコーダ2の外部に、及び、第2Xデコーダ3をダミー第2デコーダ23の外部に、それぞれ設けることも可能である。それを示しているのが図8である。図8は、本発明の不揮発性記憶装置の第1の実施の形態における他の構成を示す回路ブロック図である。この不揮発性記憶装置1bは、ダミー第1デコーダ20を第1Xデコーダ2の外部に、及び、第2Xデコーダ3をダミー第2デコーダ23の外部にそれぞれ設けているほかは、図2の構成及び動作と同じであるのでその説明を省略する。この場合も図2の場合と同様の効果を得ることができる。
(第2の実施の形態)
本発明の不揮発性記憶装置及び不揮発性記憶装置の検証方法の第2の実施の形態に関して、添付図面を参照して説明する。
図4は、本発明の不揮発性記憶装置の第2の実施の形態における構成を示す回路ブロック図である。不揮発性記憶装置1aは、第1Xデコーダ2a内にダミー第1デコーダ20−1に加えてダミー第1デコーダ20−2、第2Xデコーダ3a内にダミー第2デコーダ23−1に加えてダミー第2デコーダ23−2、ダミーワード線18D1に加えてダミーワード線18D2、ダミーソース線19D1に加えてダミーソース線19D2、複数の第1ダミーセル15D1(図中、2個のみ記載)に加えて複数の第2ダミーセル15D2(図中、2個のみ記載)が新たに加わった点が、第1の実施の形態と異なる。
本発明の不揮発性記憶装置及び不揮発性記憶装置の検証方法の第2の実施の形態に関して、添付図面を参照して説明する。
図4は、本発明の不揮発性記憶装置の第2の実施の形態における構成を示す回路ブロック図である。不揮発性記憶装置1aは、第1Xデコーダ2a内にダミー第1デコーダ20−1に加えてダミー第1デコーダ20−2、第2Xデコーダ3a内にダミー第2デコーダ23−1に加えてダミー第2デコーダ23−2、ダミーワード線18D1に加えてダミーワード線18D2、ダミーソース線19D1に加えてダミーソース線19D2、複数の第1ダミーセル15D1(図中、2個のみ記載)に加えて複数の第2ダミーセル15D2(図中、2個のみ記載)が新たに加わった点が、第1の実施の形態と異なる。
ダミーワード線18D1は、X方向に延伸する。一端を第1Xデコーダ2aに含まれるダミー第1デコーダ20−1に接続されている。ダミーソース線19D1は、X方向に延伸する。一端を第2Xデコーダ3aに含まれるダミー第2デコーダ23−1に接続されている。同様に、ダミーワード線18D2は、X方向に延伸する。一端を第1Xデコーダ2aに含まれるダミー第1デコーダ20−2に接続されている。ダミーソース線19D2は、X方向に延伸する。一端を第2Xデコーダ3aに含まれるダミー第2デコーダ23−2に接続されている。
第1ダミーセル15D1は、複数のビット線17とダミーワード線18D1とが交差する位置のそれぞれに対応して設けられている。その構成及び動作は、メモリセル15と同じである。そして、メモリセル15と同一のプロセスで作成される。従って、その特性は、製造上のばらつきを含めて、他のメモリセル15と同じである。コントロールゲートをダミーワード線18D1に、ソースをダミーソース線19D1に、ドレインをビット線17にそれぞれ接続している。同様に、第2ダミーセル15D2は、複数のビット線17とダミーワード線18D2とが交差する位置のそれぞれに対応して設けられている。その構成及び動作は、メモリセル15と同じである。そして、メモリセル15と同一のプロセスで作成される。従って、その特性は、製造上のばらつきを含めて、他のメモリセル15と同じである。コントロールゲートをダミーワード線18D2に、ソースをダミーソース線19D2に、ドレインをビット線17にそれぞれ接続している。
第1ダミーセル15D1と第2ダミーセル15D2とは、同じメモリセルアレイ12aの中の離れた行に設けることがより好ましい。一方のダミーセルの動作に不具合がある場合、離れた行の方がその影響を受けないと考えられるからである。また、本実施の形態では、2行のダミーセル行を設けているが、信頼性を高めるために更に多くしても良い。
他の構成については、第1の実施の形態と同じであるのでその説明を省略する。
次に、ディスターブテストについて、図面を参照して説明する。図5は、本発明の不揮発性記憶装置の検証方法の第2の実施の形態を示すフロー図である。
(1)ステップS11
ダミー第1デコーダ20−1により、ダミーワード線18D1が選択される。そして、このダミーワード線18D1上の複数の第1ダミーセル15D1を用いて、第1の実施の形態におけるステップS01〜S08を実行する。その結果は、図示しない記憶部に格納(出力)される。
ダミー第1デコーダ20−1により、ダミーワード線18D1が選択される。そして、このダミーワード線18D1上の複数の第1ダミーセル15D1を用いて、第1の実施の形態におけるステップS01〜S08を実行する。その結果は、図示しない記憶部に格納(出力)される。
(2)ステップS12
メモリアレイ12a中のメモリセル15に対して、上述の消去動作によりメモリセル15のデータを消去する。
メモリアレイ12a中のメモリセル15に対して、上述の消去動作によりメモリセル15のデータを消去する。
(3)ステップS13
ダミー第2デコーダ20−2により、ダミーワード線18D2が選択される。そして、このダミーワード線18D2上の複数の第2ダミーセル15D2を用いて、第1の実施の形態におけるステップS01〜S08を実行する。その結果は、図示しない記憶部に格納(出力)される。
ダミー第2デコーダ20−2により、ダミーワード線18D2が選択される。そして、このダミーワード線18D2上の複数の第2ダミーセル15D2を用いて、第1の実施の形態におけるステップS01〜S08を実行する。その結果は、図示しない記憶部に格納(出力)される。
(4)ステップS14
制御回路10は、ステップS11の結果とステップS12の結果とを比較して、書き込みディスターブが発生しているか否かを判定する。判定方法としては、例えば、ステップS11及びステップS12のうちの少なくとも一方で書き込みディスターブが発生していれば、書き込みディスターブ発生と判定する。
制御回路10は、ステップS11の結果とステップS12の結果とを比較して、書き込みディスターブが発生しているか否かを判定する。判定方法としては、例えば、ステップS11及びステップS12のうちの少なくとも一方で書き込みディスターブが発生していれば、書き込みディスターブ発生と判定する。
上記のステップS11〜S14により、ディスターブテストが行われる。
上記のディスターブテストによっても、第1の実施の形態と同様の効果を得ることができる。加えて、ダミーセルの行を2行用意しているので、ディスターブテストの評価の信頼性をより向上することができる。
なお、ダミーセル15D(15D1、15D2)の信頼性については、以下のような方法を用いても良い。図6は、ダミーセルの信頼性を試験する方法を示すフロー図である。
(1)ステップS31
第1Yデコーダ4により、全ての複数のビット線17を一括して選択する。そして、スイッチ21をオンして外部電圧端子22から複数のビット線17sに所定の外部電圧を印加する。ここで、所定の電圧は、上述のデータの書き込み動作時に、選択ビット線17sにおいて発生する電圧VBW=VWW−Vthを模擬する電圧であり、予め実験やシミュレーションで決定している。設計のばらつきを考慮し、所定の範囲で複数の所定の電圧を決定する。
第1Yデコーダ4により、全ての複数のビット線17を一括して選択する。そして、スイッチ21をオンして外部電圧端子22から複数のビット線17sに所定の外部電圧を印加する。ここで、所定の電圧は、上述のデータの書き込み動作時に、選択ビット線17sにおいて発生する電圧VBW=VWW−Vthを模擬する電圧であり、予め実験やシミュレーションで決定している。設計のばらつきを考慮し、所定の範囲で複数の所定の電圧を決定する。
(2)ステップS32
制御回路10は、複数のビット線17上のダミーセル15D(15D1、15D2)に対して、データの読み出しを行う。そして、読み出されたデータに基づいて、読み出し時に選択した選択ダミーセル15D(15D1、15D2)sにデータが書き込まれたか否かを判定する。すなわち、外部電圧端子22からの複数のビット線17への電圧印加により、その選択ダミーセル15D(15D1、15D2)sにデータが書き込まれたか否か(書き込みディスターブが発生しているか否か)を判定する。
制御回路10は、複数のビット線17上のダミーセル15D(15D1、15D2)に対して、データの読み出しを行う。そして、読み出されたデータに基づいて、読み出し時に選択した選択ダミーセル15D(15D1、15D2)sにデータが書き込まれたか否かを判定する。すなわち、外部電圧端子22からの複数のビット線17への電圧印加により、その選択ダミーセル15D(15D1、15D2)sにデータが書き込まれたか否か(書き込みディスターブが発生しているか否か)を判定する。
(3)ステップS33
選択ダミーセル15D(15D1、15D2)sにデータが書き込まれていない場合(ステップS32:No)、その選択ダミーセル15D(15D1、15D2)sがディスターブテストに合格したとして、制御回路10は合格を示す信号を格納(出力)する。
選択ダミーセル15D(15D1、15D2)sにデータが書き込まれていない場合(ステップS32:No)、その選択ダミーセル15D(15D1、15D2)sがディスターブテストに合格したとして、制御回路10は合格を示す信号を格納(出力)する。
(4)ステップS34
選択ダミーセル15D(15D1、15D2)sにデータが書き込まれていた場合(ステップS32:Yes)、その選択ダミーセル15D(15D1、15D2)sがディスターブテストに合格しなかったとして、制御回路10は不合格を示す信号を格納(出力)する。
選択ダミーセル15D(15D1、15D2)sにデータが書き込まれていた場合(ステップS32:Yes)、その選択ダミーセル15D(15D1、15D2)sがディスターブテストに合格しなかったとして、制御回路10は不合格を示す信号を格納(出力)する。
(5)ステップS35
制御回路10は、検証対象の全てのビット線17について、ステップS31〜S34の検証が終了したか否かを判定する。終了していない場合(ステップS35:No)、ステップS32へ戻り、残りのビット線17上の選択ダミーセル15D(15D1、15D2)sについて検証を継続する。
制御回路10は、検証対象の全てのビット線17について、ステップS31〜S34の検証が終了したか否かを判定する。終了していない場合(ステップS35:No)、ステップS32へ戻り、残りのビット線17上の選択ダミーセル15D(15D1、15D2)sについて検証を継続する。
(6)ステップS36
一つの所定の外部電圧について、全てのダミーセル15D(15D1、15D2)に対する書き込みディスターブの検証が終了したので、上述の消去動作により、そのダミーセル15D(15D1、15D2)のデータを消去する。
一つの所定の外部電圧について、全てのダミーセル15D(15D1、15D2)に対する書き込みディスターブの検証が終了したので、上述の消去動作により、そのダミーセル15D(15D1、15D2)のデータを消去する。
(7)ステップS37
制御回路10は、複数の外部電圧で上記ステップS31〜S36の検証が終了したか否かを判定する。終了していない場合(ステップS37:No)には、ステップS31へ戻り、残りの外部電圧について検証を継続する。
制御回路10は、複数の外部電圧で上記ステップS31〜S36の検証が終了したか否かを判定する。終了していない場合(ステップS37:No)には、ステップS31へ戻り、残りの外部電圧について検証を継続する。
複数の外部電圧で上記ステップS31〜S36の検証を行うことで、一つの外部電圧で行う場合の不具合(背景技術で説明)を無くし、ダミーセル15D(15D1、15D2)を適正に判定することができる。
(8)ステップS38
制御回路10は、全ての外部電圧での測定結果から、各ダミーセル15D(15D1、15D2)の状況を判定する。判定方法としては、例えば、最も合格するミーセル15D(15D1、15D2)が多い外部電圧の場合を用いて判定する。
制御回路10は、全ての外部電圧での測定結果から、各ダミーセル15D(15D1、15D2)の状況を判定する。判定方法としては、例えば、最も合格するミーセル15D(15D1、15D2)が多い外部電圧の場合を用いて判定する。
上記のステップS31〜S38により、ダミーセルの信頼性のテストが行われる。
なお、ソース線19及びダミーソース線19Dを共通にした構成を用いることも可能である。それを示しているのが図9である。図9は、本発明の不揮発性記憶装置の第2の実施の形態における他の構成の一部を示す回路ブロック図である。ソース線19及びダミーソース線19Dを隣接するメモリセルと共用にしているほかは、図2の構成及び動作と同じであるのでその説明を省略する。この場合も図2の場合と同様の効果を得ることができる。
1、1a、1b 不揮発性記憶装置
2、2a 第1Xデコーダ
3、3a 第2Xデコーダ
4 Yデコーダ
5 Yセレクタ
6 電流源回路
7 電流源回路
8 電圧源回路
9 電圧源回路
10 制御回路
11 センスアンプ
12、12a メモリアレイ
15 メモリセル
15D ダミーセル
15D1 第1ダミーセル
15D2 第2ダミーセル
17 ビット線
18 ワード線
18D、18D1、18D2 ダミーワード線
19 ソース線
19D、19D1、19D2 ダミーソース線
20、20−1、20−2 ダミー第1デコーダ
21 スイッチ
22 外部電圧端子
23、23−1、23−2 ダミー第2デコーダ
106 電流源回路
107 電圧源回路
115 メモリセル
117 ビット線
118 ワード線
119 ソース線
120 スイッチ
122 外部電圧端子
124 スイッチ
2、2a 第1Xデコーダ
3、3a 第2Xデコーダ
4 Yデコーダ
5 Yセレクタ
6 電流源回路
7 電流源回路
8 電圧源回路
9 電圧源回路
10 制御回路
11 センスアンプ
12、12a メモリアレイ
15 メモリセル
15D ダミーセル
15D1 第1ダミーセル
15D2 第2ダミーセル
17 ビット線
18 ワード線
18D、18D1、18D2 ダミーワード線
19 ソース線
19D、19D1、19D2 ダミーソース線
20、20−1、20−2 ダミー第1デコーダ
21 スイッチ
22 外部電圧端子
23、23−1、23−2 ダミー第2デコーダ
106 電流源回路
107 電圧源回路
115 メモリセル
117 ビット線
118 ワード線
119 ソース線
120 スイッチ
122 外部電圧端子
124 スイッチ
Claims (13)
- 第1方向に延伸する複数のビット線と、
前記第1方向と実質的に垂直な第2方向に延伸する複数のワード線と、
前記第2方向に延伸する第1ダミーワード線と、
前記複数のビット線と前記複数のワード線とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流で書き込まれる不揮発性半導体記憶素子である複数のメモリセルと、
前記複数のビット線と前記第1ダミーワード線とが交差する位置のそれぞれに対応して設けられ、前記定電流で書き込まれる不揮発性半導体記憶素子である複数の第1ダミーセルと、
前記メモリセル又は前記第1ダミーセル、及び、対応する前記ビット線に前記定電流を供給可能な電流源と
を具備し、
前記複数のビット線のうちから選択される選択ビット線に関するディスターブテストの際、前記選択ビット線に対応する前記第1ダミーセルを選択して、当該第1ダミーセルに前記定電流を流してデータの書き込みを行い、前記メモリセルへのデータの書き込みのときに前記選択ビット線に発生する電圧としての書き込みビット線電圧を模擬する
不揮発性記憶装置。 - 請求項1に記載の不揮発性記憶装置において、
前記ディスターブテストの際、前記第1ダミーワード線を活性化するダミー用デコーダを更に具備する
不揮発性記憶装置。 - 請求項1又は2に記載の不揮発性記憶装置において、
前記第1ダミーワード線は、前記複数のワード線のうちの一つである
不揮発性記憶装置。 - 請求項1乃至3のいずれか一項に記載の不揮発性記憶装置において、
前記第2方向に延伸する第2ダミーワード線と、
前記複数のビット線と前記第2ダミーワード線とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である複数の第2ダミーセルと
を備え、
前記電流源は、更に、前記第2ダミーセルに前記定電流を供給可能であり、
前記選択ビット線に関するディスターブテストの際、前記選択ビット線に対応する前記第2ダミーセルを選択して、当該第2ダミーセルに前記定電流を流してデータの書き込みを行い、前記書き込みビット線電圧を模擬する
不揮発性記憶装置。 - 請求項4に記載の不揮発性記憶装置において、
前記第2ダミーワード線は、前記複数のワード線のうちの一つである
不揮発性記憶装置。 - 不揮発性記憶装置の検証方法であって、
前記不揮発性記憶装置は、
第1方向に延伸する複数のビット線と、
前記第1方向と実質的に垂直な第2方向に延伸する複数のワード線と、
前記第2方向に延伸する第1ダミーワード線と、
前記複数のビット線と前記複数のワード線とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流でデータを書き込まれる不揮発性半導体記憶素子である複数のメモリセルと、
前記複数のビット線と前記第1ダミーワード線とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である複数の第1ダミーセルと、
前記メモリセル又は前記第1ダミーセル、及び対応する前記ビット線に前記定電流を流す電流源と
を備え、
(a)前記第1ダミーワード線を選択するステップと、
(b)前記複数のビット線のうちから選択ビット線を選択するステップと、
(c)前記第1ダミーワード線と前記選択ビット線とで選択される選択第1ダミーセルと前記選択ビット線とに前記定電流を流してデータの書き込みを行うステップと、
(d)前記複数のメモリセルのうち前記選択ビット線に対応するものに書き込みが行われていないか否かを判定するステップと
を具備し、
前記(c)ステップにおいて前記選択ビット線に発生する電圧は、前記選択ビット線に対応する前記複数のメモリセルのうちの一つへ書き込みを行うときに前記選択ビット線に発生する電圧としての書き込みビット線電圧を模擬する
不揮発性記憶装置の検証方法。 - 請求項1に記載の不揮発性記憶装置の検証方法において、
前記第1ダミーワード線は、前記複数のワード線のうちの一つである
不揮発性記憶装置の検証方法。 - 請求項6又は7に記載の不揮発性記憶装置の検証方法において、
前記不揮発性記憶装置は更に、
前記第2方向に延伸する第2ダミーワード線と、
前記複数のビット線と前記第2ダミーワード線とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である複数の第2ダミーセルと
を備え、
前記電流源は、更に、前記第2ダミーセルに前記定電流を流し、
(e)前記第1ダミーワード線とは異なる第2ダミーワード線を選択するステップと、
(g)前記第2ダミーワード線と前記選択ビット線とで選択される選択第2ダミーセルと前記選択ビット線とに前記定電流を流してデータの書き込みを行うステップと、
(h)前記複数のメモリセルのうち前記選択ビット線に対応するものにに書き込みが行われていないか否かを判定するステップと
を更に具備し、
前記(h)ステップにおいて前記選択ビット線に発生する電圧は、前記書き込みビット線電圧を模擬する
不揮発性記憶装置の検証方法。 - 請求項8に記載の不揮発性記憶装置の検証方法において、
前記第2ダミーワード線は、前記複数のワード線のうちの一つである
不揮発性記憶装置の検証方法。 - 不揮発性記憶装置の検証方法を実行するためのプログラムであって、
前記不揮発性記憶装置は、
第1方向に延伸する複数のビット線と、
前記第1方向と実質的に垂直な第2方向に延伸する複数のワード線と、
前記第2方向に延伸する第1ダミーワード線と、
前記複数のビット線と前記複数のワード線とが交差する位置のそれぞれに対応して設けられ、実質的に一定である定電流でデータを書き込まれる不揮発性半導体記憶素子である複数のメモリセルと、
前記複数のビット線と前記第1ダミーワード線とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である複数の第1ダミーセルと、
前記メモリセル又は前記第1ダミーセル、及び対応する前記ビット線に前記定電流を流す電流源と
を備え、
(a)前記第1ダミーワード線を選択するステップと、
(b)前記複数のビット線のうちから選択ビット線を選択するステップと、
(c)前記第1ダミーワード線と前記選択ビット線とで選択される選択第1ダミーセルと前記選択ビット線とに前記定電流を流してデータの書き込みを行うステップと、
(d)前記複数のメモリセルのうち前記選択ビット線に対応するものに書き込みが行われていないか否かを判定するステップと
を具備し、
前記(c)ステップにおいて前記選択ビット線に発生する電圧は、前記選択ビット線に対応する前記複数のメモリセルのうちの一つへ書き込みを行うときに前記選択ビット線に発生する電圧としての書き込みビット線電圧を模擬する方法を
コンピュータに実行させるためのプログラム。 - 請求項10に記載のプログラムにおいて、
前記第1ダミーワード線は、前記複数のワード線のうちの一つである
プログラム。 - 請求項10又は11に記載のプログラムにおいて、
前記不揮発性記憶装置は更に、
前記第2方向に延伸する第2ダミーワード線と、
前記複数のビット線と前記第2ダミーワード線とが交差する位置のそれぞれに対応して設けられ、前規定電流でデータを書き込まれる不揮発性半導体記憶素子である複数の第2ダミーセルと
を備え、
前記電流源は、更に、前記第2ダミーセルに前記定電流を流し、
(e)前記第1ダミーワード線とは異なる第2ダミーワード線を選択するステップと、
(g)前記第2ダミーワード線と前記選択ビット線とで選択される選択第2ダミーセルと前記選択ビット線とに前記定電流を流してデータの書き込みを行うステップと、
(h)前記複数のメモリセルのうち前記選択ビット線に対応するものにに書き込みが行われていないか否かを判定するステップと
を更に具備し、
前記(h)ステップにおいて前記選択ビット線に発生する電圧は、前記書き込みビット線電圧を模擬する
プログラム。 - 請求項12に記載のプログラムにおいて、
前記第2ダミーワード線は、前記複数のワード線のうちの一つである
プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004089325A JP2005276345A (ja) | 2004-03-25 | 2004-03-25 | 不揮発性記憶装置及び不揮発性記憶装置の検証方法 |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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---|---|
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Family
ID=34989602
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Country Status (2)
Country | Link |
---|---|
US (1) | US20050213363A1 (ja) |
JP (1) | JP2005276345A (ja) |
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---|---|
US20050213363A1 (en) | 2005-09-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070605 |