CN104934425A - 与sram存储平面和非易失性存储平面相关联的、针对意外翻转而硬化的存储器装置 - Google Patents

与sram存储平面和非易失性存储平面相关联的、针对意外翻转而硬化的存储器装置 Download PDF

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Abstract

SRAM基本存储器单元(CELSR)的pMOS晶体管(P1、P2)具有电容器(C1、C2)，其第一电极(ELC1)由对应晶体管的栅极形成，其第二电极(ELC2)例如连接至对应反相器的输出端。

Description

与SRAM存储平面和非易失性存储平面相关联的、针对意外翻转而硬化的存储器装置
技术领域
本发明的实施例涉及存储器装置，并且更具体地涉及在同一存储单元内与静态随机存取存储器(SRAM)基本单元以及一个或多个(例如两个或四个)非易失性基本存储器单元、特别是双栅电可擦除可编程只读存储器(EEPROM)基本存储器单元相关联的那些装置。
本发明更具体地涉及使得这种存储器单元针对SRAM存储器中的意外翻转而硬化的方法。
背景技术
SRAM类型的基本存储器单元是易失性存储器单元，也即在电源切断事件中损失其数据、但是提供了非常快速存取速度和无限循环的存储器单元。
非易失性基本存储器单元、例如EEPROM类型的存储器单元允许数据项目在电源切断事件中保存但是无法不定地循环。
与SRAM基本存储器单元与一个或多个(例如两个或四个)非易失性单元相关联的存储器单元使其能够组合两种方案的优点，也即SRAM存储器的速度和无限耐久性以及非易失性存储器－例如闪存或EEPROM存储器的非易失性。
在正常操作条件下，数据项目写入SRAM类型基本单元中的这种存储器单元，和/或从其读出。另一方面，明显的是当切断电源时，SRAM基本单元的内容转移至与其相关联的非易失性基本存储器单元。
接着，明显的是，当电源恢复时，非易失性存储器单元中包含的数据重载入对应的SRAM基本存储器单元中。
与SRAM存储器和非易失性存储器相关联的这些存储器单元的体系结构的示例描述在文献US4,132,905、US4,467,451、US4,980,859、US7,164,608和US8,018,768中，以及在编号为1355439、1355440和1356720的法国专利申请中。
在SRAM基本单元中存在意外位翻转的风险，也即由该存储器的两个反相器形成的触发器中存储在SRAM存储器中的数据的逻辑值反转。换言之，如果在给定时刻，低逻辑电平存在于反相器之一的输出端，而高逻辑电平存在于另一反相器的输出端，位翻转导致高逻辑电平由低逻辑电平替换并且反之亦然，由此导致存储的数据反转。
这些位翻转错误也被本领域技术人员称作为“软错误”，其可以由诸如阿尔法粒子之类的粒子或者甚至宇宙射线产生的干扰而引起，或甚至由激光束照射存储器装置而引起。
当前用于抑制这些位翻转错误的一个解决方案包括使用错误校正码以及物理地分离属于给定错误校正群组的位。
发明内容
根据一个实施例，提供了一种用于限制SRAM单元中意外位翻转的风险的完全不同并且简易的解决方案。
根据一个实施例，由此提出了在SRAM单元中使用至少一个集成结构，包括具有第一栅极电介质的MOS晶体管，以及具有由晶体管的栅极区域形成的第一电极、和位于所述第一电极之上并且由位于所述第一栅极电介质之上的第二栅极电介质而与第一电极分离的第二电极的电容器，第一导电接触区域形成与栅极区域的接触，第二导电接触区域形成与第二电极的接触，两个接触区域并未电连接。
该结构具有紧凑占用面积，因为电容器的第一电极由晶体管的栅极区域形成，由此简单地允许滤波电容器形成在SRAM单元内，该电容器的电容值不仅通常远高于形成在集成电路的第一金属化层中的电容器的电容值，而且也更易于控制，该电容器此外并未耦合至位于SRAM单元顶部上的互连。
该滤波电容器大大提高了由SRAM单元的两个反相器形成的触发器意外翻转所需的能量。
由此，根据一个特征方面，提供了一种存储器装置，包括至少一个存储器单元，该类型的至少一个存储器单元包括拥有两个交叉耦合的反相器的SRAM基本存储器单元以及至少一个非易失性基本存储器单元，所述单元耦合在一起。
根据该特征方面的一个通常特征，所述至少一个非易失性基本存储器单元包括至少一个浮置栅极晶体管，以及SRAM基本存储器单元包括诸如如上所述的至少两个集成结构，其MOS晶体管分别形成了两个反相器的至少两个晶体管，例如pMOS晶体管；每个第二电极旨在连接至一电势，例如反相器的输出节点电势或者甚至连接至电源电压或甚至连接至接地；SRAM基本存储器单元的其他晶体管包括栅极区域，该栅极区域其上有辅助区域，该辅助区域位于与集成结构的第二电极相同层中并且由栅极电介质与栅极区域分离。
因此，当非易失性基本存储器单元中的一个或多个晶体管是一个或多个浮置栅极晶体管、并且因此晶体管包括例如两个多晶硅层时，SRAM单元的所有晶体管有利地形成在这两个多晶硅层中并且有利地这两个现有的多晶硅层用于在两个反相器的例如pMOS晶体管的至少两个晶体管上形成如前所述的集成结构，其电容器形成在两个多晶硅层之间。此外，关于SRAM单元的其他晶体管，对于该晶体管无需电容器，或者仅电连接下部多晶硅层、或者两个多晶硅层将短路。
分离了电容器两个电极的栅极电介质有利地包括夹设在两个二氧化硅层之间的氮化硅层。该组成使其能够获得具有良好受控电容值的电容器，通常约为3fF/μm2。
此外，这些额外的电容器增大了SRAM存储平面的电源与接地之间的电容值并且因此形成了改进抗扰度(noise immunity)的去耦电容器。
每个非易失性基本存储器单元可以是电可擦除可编程只读存储器(EEPROM)单元。
此外，存储器装置可以包括包含了存储器单元的行与列的存储平面。
根据另一特征方面，提供了包含诸如如上所述存储器装置的集成电路。
附图说明
审阅了完全非限定性实施例的以下详细描述和附图将明确本发明的其他优点和特征，其中：
－图1示意性示出了现有技术的存储器单元；以及
－图2至图15示意性示出了本发明的各个实施例。
具体实施方式
在图1中，附图标记CEL表示存储平面的存储器单元，包括SRAM基本存储器单元CELSR与至少一个非易失性基本存储器单元CELNV，这两个基本存储器单元耦合在一起。
基本存储器单元CELSR具有传统的结构，包括由两个交叉连接的CMOS反相器形成的触发器BSC，以及两个存取晶体管TA1和TA2。
两个反相器连接在电源端子与接地GND之间，电源端子旨在连接至电源电压Vdd。
两个存取晶体管TA1和TA2分别连接在两个反相器的输出端、与两个位线BL和之间，表示线BL的互补位线。
存取晶体管TA1和TA2的栅极连接至字线WL。
用于向基本存储器单元CELSR写入和从其读取数据的操作是本质上已知的传统操作。
当电源切断或者在外部信号上时，基本存储器单元CELSR中包含的数据转移并且存储在非易失性基本存储器单元CELNV中。这称作“非易失性转移”。接着，当电源恢复时，采用非易失性基本存储单元CELNV的内容重载基本存储器单元CELSR。
此外，取决于在用于重载单元CELSR的该操作期间所选择的配置结构，数据可以在非易失性转移至非易失性基本存储器单元CELNV之前相对于存储器单元CELSR中初始存储的数据而反转或不反转。
如上所述，该SRAM基本存储器单元CELSR可以承担存在于两个反相器输出节点处逻辑状态的意外翻转的风险，例如当由宇宙射线击中时或甚至在激光束照射期间。
图2中单元的基本存储器单元CELSR被配置成减小该意外翻转的风险。
就此而言，单元CELSR包括第一电容器C1，其第一电极ELC1连接至输入端EN1，并且其第二电极ELC2连接至触发器BSC的第一反相器INV1的输出端SS1，第一反相器INV1包括pMOS晶体管P1和nMOS晶体管N3。
同样地，第二电容器C2连接在触发器BSC的第二反相器INV2的输入端EN2与输出端SS2之间，第二反相器包括pMOS晶体管P2和nMOS晶体管N6。
在该实施例中，单元CELSR的两个存取晶体管标注为N1和N8。
这两个电容器C1和C2允许触发器BSC的总电容增大，由此增大了意外翻转触发器BSC所需的能量。
尽管在图2中的实施例中，每个电容器连接在对应反相器的输入端与输出端之间，如图3所示，能够将每个电容器C1、C2的第二电极连接至固定的电势，例如电源电压Vdd，或者甚至如图4所示连接至接地GND。
在对应反相器(图2)的输入端和输出端之间连接每个电容器使其能够相对于至电源电压(图3)或接地(图4)的连接而更多地增大必需注入以翻转触发器的能量的量，因为当触发器翻转时电容器一个电极的电势增大，而另一个电极的电势减小，由此使得完成翻转所需的电压摆幅倍增。与之相反，因为触发器随后较久时间翻转，因此重载单元CELSR(也即数据从非易失性单元转移至SRAM单元)需要更长时间。然而，当几十纳秒的写入时间可接受时，在这些单元中该更长时间并非是约束。
将每个电容器连接至固定电势(如图3和图4所示的电源电压Vdd或接地)使其能够防止输入节点对反相器的输出节点具有任何影响，由此使得能够更好地对单元CELSR非易失性重载。
现在将更具体地参照图5至图10描述形成电容器C1和C2的简单方式。
如图5和图6所示，一个或多个非易失性存储器单元CELNV包括一个或多个浮置栅极晶体管E1。更精确地，如图5所示，晶体管E1包括由控制栅极GC顶覆的浮置栅极GF。
如图6所示，浮置栅极包括第一栅极区域PL1，在此由多晶硅制成，通过典型地具有包括在和之间厚度的例如二氧化硅的栅极氧化物OX1而与位于衬底的有源区域ZA中的下置沟道区域分离。有源区域ZA以传统方式通过隔离区域RIS而限定边界，隔离区域例如浅沟槽隔离(STI)区域。
控制栅极GC也包括栅极区域PL2，在此也由多晶硅制成，通过栅极电介质OX12与栅极区域PL1分离。该栅极电介质OX12有利地包括夹设在两个二氧化硅(SiO2)层OX120、OX122之间的氮化硅(Si3N4)层OX121。栅极电介质OX12的厚度典型地包括在和之间。
存储器单元CEL的所有晶体管、特别是SRAM基本存储器单元CELSR的所有晶体管也以双重栅极层技术而形成，然而栅极区域的几何形状不同于浮置栅极晶体管的栅极区域。
此外，该双层栅极区域将有利地用于形成电容器C1和C2。
这示意性示出在图7和图8中，就此而言，在该实施例中，为基本存储器单元CELSR的触发器BSC的两个反相器的pMOS晶体管P1和P2。为了附图的简便性，在图7和图8中仅示出了pMOS晶体管P1。
栅极区域PL100，在此由多晶硅制成，由栅极氧化物OX1与有源区域ZA(由隔离区域RIS限定边界)的下置部分分离，限定了晶体管P1的栅极GRP，但是也限定了电容器C1的第一电极ELC1。
第二区域PL200，在此也由多晶硅制成，由栅极电介质OX12与第一区域PL100分离，限定了电容器C1的第二电极ELC2。
第一电连接CNL1形成与栅极GRP的导电接触区域RGC100(例如金属硅化物)接触，并且在该实施例中包括接触V100以及位于集成电路的第一金属化层中的金属迹线部分PST100。
第二电连接CNL2形成与第二电极PL200(ELC2)的导电接触区域RGC200(例如金属硅化物)接触，并且在此也包括接触V200以及也位于集成电路的第一金属化层中的金属迹线部分PST200。
该电连接CNL2允许第二电极PL200连接至如上所示的作为对应反相器输出节点电势的电势，或者甚至为诸如电源电压或甚至接地的固定电势。
两个电连接CNL1和CNL2并未连接在一起。
因此在此，已经以非常简易方式形成了包括了其栅极连接至电容器的MOS晶体管的紧凑结构。
在刚刚描述的实施例中，仅两个反相器的pMOS晶体管具有连接至它们栅极的电容器。具体地，在该实施例中，假定nMOS晶体管的漏极/源极距离小于pMOS晶体管的漏极/源极距离，证实了更难以也使得两个反相器的nMOS晶体管以类似预参照图7和图8所述的方式具有电容器而同时满足DRM(设计规则手册)设计规则。
自然，在其他实施例中仅两个反相器的nMOS晶体管能够具有连接至它们栅极的电容器，或甚至两个反相器的所有pMOS和nMOS晶体管能够具有连接至它们栅极的电容器。
关于SRAM单元的其他晶体管，尤其是存取晶体管N1、N8而且还包括nMOS晶体管N3和N6，在图9和图10中可以看出，通过栅极电介质OX12与第一多晶硅区域PL10分离的第二多晶硅区域PL20保留为浮置。由栅极氧化物OX1与下置有源区域ZA(由隔离区域RIS限定边界)分离的第一多晶硅区域PL10形成了对应晶体管、在此为晶体管N1的栅极GR。包括接触V以及位于金属化层M1中金属迹线部分PST的电连接CNL允许控制电压施加至栅极GR。
作为变型，作为使得第二栅极区域PL20保留浮置的替代，可以使其与第一栅极区域PL10短路。
本发明适用于包括一个或多个浮置栅极晶体管的任何类型非易失性存储器单元，诸如例如EEPROM单元。
图11示出了存储器单元CEL的一个实施例，包括SRAM基本存储器单元CELSR，以及在此包括两个浮置栅极晶体管E1和E2的两个非易失性EEPROM基本单元CELNV1和CELNV2。
该单元已经描述在法国专利申请编号1356720中。现在将复述其某些特征。
单元CEL的非易失性EEPROM单元是传统单元，也即其中已经移除了选择晶体管，并且在它们的浮置栅极和漏极之间具有隧穿注入区域。
这两个晶体管E1和E2的源极连接至电源端子BAL，在该情形中是接地。
对于两个浮置栅极晶体管E1和E2的控制电极而言，它们连接至第一控制线CGL。
两个浮置栅极晶体管E1和E2的漏极由互连级连接至单元CELSR的两个反相器的输入端和输出端，互连级在此包括标为N2和N7的两个nMOS互连晶体管。
更精确地，两个互连晶体管N2和N7分别连接在两个浮置栅极晶体管E1和E2的漏极、与两个反相器P1、N3和P2、N6的两个输出端之间。此外，这两个互连晶体管N2和N7的控制电极(栅极)连接至第二控制线PRL。
在向基本存储器单元CELSR写入的操作期间，该操作为传统的写入操作，控制线PRL接地，从而关断了互连级。等同地，第一控制线CGL同样接地。
如本领域技术人员所已知的那样，当存在两个非易失性基本存储器单元时，写入操作的非易失性转移或写入操作由紧随在差分编程周期之后的擦除周期构成。
对于擦除周期而言，线PRL保持接地，从而关断互连晶体管N2和N7。接着，经由第一控制线CGL输送擦除电压。
在差分编程周期期间，第二控制线PRL接至电源电压，从而导通晶体管N2和N7。随后经由第一控制线CGL输送编程电压。
为了重载单元CELSR，第一控制线CGL接至参考读取电压，典型地为1伏，而第二控制线PRL处于2伏的电压下，例如以便于导通互连晶体管N2和N7。
图12示出了存储器单元CEL的另一实施例，在此再次包括两个非易失性EEPROM存储器单元CELNV1和CELNV2，在此包括两个浮置栅极晶体管E1和E2。
该单元已经描述在专利申请编号1355439中。现在将复述其某些特征。
在此同样地，单元CEL的非易失性EEPROM单元是传统单元，也即其中已经移除了选择晶体管，并且在它们的浮置栅极与漏极之间具有隧穿注入区域。
这两个晶体管E1和E2的源极连接至电源端子BAL，在该情形中接地。
对于两个浮置栅极晶体管E1和E2的控制电极，它们连接至第一控制线CGL。
两个浮置栅极晶体管E1和E2的漏极由互连级连接至两个反相器的输入端和输出端，互连级在此包括标为N2和N7的两个第一nMOS互连晶体管、以及标为N4和N5的两个第二nMOS互连晶体管。
更精确地，两个第一互连晶体管N2和N7分别连接在两个浮置栅极晶体管E1和E2的漏极、与两个反相器P1、N3和P2、N6的两个输出端之间。此外，这两个互连晶体管N2和N7的控制栅极(栅极)连接至第二控制线PRL。
两个第二互连晶体管N4和N5它们自身分别连接在两个浮置栅极晶体管E1和E2的漏极、与两个反相器P1、N3和P2、N6的两个输入端之间。
这两个第二互连晶体管N4和N5的控制电极连接至第三控制线RLL。
尽管两个第二互连晶体管N4和N5并非必需，但是它们是特别有利的，因为当两个非易失性单元E1和E2的内容重载入SRAM基本存储器单元CELSR中时、甚至当电源端子BAL接地时它们能够使得防止数据翻转。
用于向基本存储器单元CELSR写入得操作是传统的写入操作。
因此，控制线PRL、RLL接地，从而关断了互连级。等同地，第一控制线CGL同样接地。
用于从单元CELSR读取的操作也是传统的读取操作。
对于擦除周期而言，线PRL和RLL保持接地，关断了互连晶体管N2、N4、N5和N7。接着，擦除电压发送在第一控制线CGL上。
对于差分编程周期而言，第二控制线PRL接至电源电压Vdd，而第三控制线RLL保持接地。
因此，互连晶体管N2和N7导通，而互连晶体管N4和N5关断。
编程电压随后发送在第一控制线CGL上。
浮置栅极晶体管E1和E2在该差分编程操作期间均关断。
为了重载单元CELSR，第一控制线CGL接至参考读取电压，典型地为1伏，而第二控制线PRL接地，并且第三控制线RLL处于2伏电压，例如以便于导通晶体管N4和N5而关断晶体管N2和N7。
字线WL的电压为零。
图13示出了存储器单元CEL的又一实施例。
该单元已经描述在前述法国专利申请编号1355440中。
现在将复述其某些特征。
该存储器单元CEL包括单个非易失性EEPROM基本单元CELNV，在此包括可控浮置栅极晶体管E1，在用于将SRAM基本存储器单元中存储的数据编程进入非易失性基本存储器单元的操作期间关断可控浮置栅极晶体管E1。
在此同样地，单元CEL的非易失性EEPROM单元是传统单元，也即其中已经移除了选择晶体管，并且在其浮置栅极与漏极之间具有隧穿注入区域。
晶体管E1的源极连接至接地的电源端子BAL。
浮置栅极晶体管E1的控制电极自身连接至第一控制线CGL。
浮置栅极晶体管E1的漏极在该情形中借由互连级而连接至基本存储器单元CELSR的第一反相器P1、N3的输出端(节点ND)，互连级在此包括第一互连晶体管N2。该单个互连晶体管N2在该情形中为nMOS晶体管。
该第一互连晶体管N2的控制电极(栅极)连接至第二控制线PRL。因此，由位于存储器单元CEL外部的信号而控制互连级，也即由存在于第二控制线PRL上的控制电压。
用于向基本存储器单元CELSR写入的操作在此同样地为传统写入操作。
因此，控制线PRL接地，关断了互连级。等同地，第一控制线CGL同样接地。
对于擦除周期而言，线PRL保持接地，从而关断了互连晶体管N2。接着，在第一控制线CGL上发送擦除电压。
对于差分编程周期而言，第二控制线PRL接至电源电压Vdd。
因此，互连晶体管N2导通。
编程电压随后在第一控制线CGL上发送。
在其重载之前，初始化(或复位)SRAM基本存储器单元CELSR以便于将其初始化至已知状态，以及防止其进入亚稳状态。
该初始化可以例如通过使用传统写入程序向SRAM写入“1”而实现。
对于重载而言，第一控制线CGL接至参考读取电压，典型地为1伏，而第二控制线PRL处于2伏的电压，例如以便于导通互连晶体管N2。
字线WL的电压为零。
自然，如图14示意性所示，存储器装置DIS在实践中可以包括存储平面PM，包括沿行和列组织的单元CELij的矩阵，所述存储平面以传统方式与列解码器DCDX和行解码器DCDY相关联。
如上所示，存储器装置使用如图15所示那种类型的至少两个集成结构，也即包括MOS晶体管TR，以及具有由晶体管TR的栅极区域G形成的第一电极ELC1、和由栅极电介质OX与第一电极分离的第二电极ELC2的电容器C。该结构也包括与栅极区域接触的第一导电接触区域RGC1，以及与第二电极接触的第二导电接触区域RGC2。这两个接触区域并未电连接，并且因此允许对应的电势施加至电容器的两个电极以及施加至晶体管的栅极。
该结构STR是特别紧凑小型化的，并且易于制造。如此，其应用不限于诸如以上所述的存储器装置，而是该结构可以应用于其他电子电路中，诸如例如基本触发器、移位寄存器主-从元件、或滤波器(电容器C形成在用于设置滤波器的RC时间常数的两个多晶硅层之间)。

Claims (11)

1.一种集成结构，包括具有第一栅极电介质的MOS晶体管(TR)以及电容器(C)，所述电容器(C)具有由所述晶体管(TR)的栅极区域(G)形成的第一电极(ELC1)和位于所述栅极电极上方并且由位于所述第一栅极电介质上方的第二栅极电介质(OX)而与所述第一电极(ELC1)分离的第二电极(ELC2)，所述集成结构还包括与所述栅极区域(G)接触的第一导电接触区域(RGC1)以及与所述第二电极(ELC2)接触的第二导电接触区域(RGC2)，两个接触区域并未电连接。
2.一种存储器装置，包括如下类型的至少一个存储器单元(CEL)，该类型存储器单元包括拥有两个交叉耦合反相器的SRAM基本存储器单元(CELSR)以及至少一个非易失性基本存储器单元(CELNV)，所述单元耦合在一起，其特征在于，所述至少一个非易失性基本存储器单元包括至少一个浮置栅极晶体管(E1)，以及所述SRAM基本存储器单元(CELSR)包括根据权利要求1所述的至少两个集成结构(STR)，所述集成结构的MOS晶体管分别形成了两个反相器的至少两个晶体管(P1、P2)，每个第二电极(ELC2)旨在连接至电势，所述SRAM基本存储器单元的其他晶体管包括由位于与所述集成结构的第二电极相同的层中并且由栅极电介质(OX12)与所述栅极区域分离的辅助区域所顶覆的栅极区域。
3.根据权利要求2所述的装置，其中，所述两个反相器的所述两个晶体管(P1、P2)是pMOS晶体管。
4.根据权利要求2或3所述的装置，其中，两个第二电极(ELC2)分别连接至两个反相器的输出端(SS1、SS2)。
5.根据权利要求2或3所述的装置，其中，两个第二电极(ELC2)旨在连接至电源电压(Vdd)或至接地(GND)。
6.根据权利要求2至5之一所述的装置，其中，所述至少一个存储器单元包括连接在电源端子(BAL)与所述SRAM基本存储器单元(CELSR)之间的单个非易失性基本存储器单元(E1)，所述非易失性基本存储器单元的所述浮置栅极晶体管(E1)是可控的，使得在用于将所述SRAM基本存储器单元(CELSR)中存储的数据编程到所述非易失性基本存储器单元(E1)中的操作期间将其关断。
7.根据权利要求2至5之一所述的装置，其中，所述至少一个存储器单元包括两个群组(E1、E2)，每个群组包括拥有浮置栅极晶体管的至少一个非易失性基本存储器单元，所有浮置栅极晶体管具有连接至电源端子(BAL)的第一导电电极以及连接至第一控制线(CGL)的控制电极，所述两个群组的非易失性基本存储器单元的浮置栅极晶体管的第二导电电极借由可控互连级(N2、N4、N5、N7)至少分别连接至两个反相器的输出端，所述浮置栅极晶体管(E1、E2)是可控的，使得在用于将所述SRAM基本存储器单元中存储的数据编程到非易失性基本存储器单元的两个群组中的差分操作期间将其均关断。
8.根据权利要求2至7之一所述的装置，其中，所述栅极电介质(OX12)包括夹设在两个二氧化硅层之间的氮化硅层。
9.根据权利要求2至8之一所述的装置，其中，每个非易失性基本存储器单元是EEPROM单元。
10.根据权利要求2至9之一所述的装置，包括存储器平面(PM)，所述存储器平面(PM)包含存储器单元的行和列。
11.一种集成电路，包括根据权利要求2至10之一所述的存储器装置。
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