JPH05265882A - サイクル・タイムアウト検出装置付きマイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 主として、「ウオッチ・ドッグ・タイマ」を
組み込む場合に比べて集積回路マイクロプロセッサの信
頼性を向上させること。 【構成】 集積回路マイクロプロセッサは、予め選択さ
れた特定のバス・サイクルが予め設定された時間内に終
了しない場合を検出し、この場合にはサイクル・タイム
アウト信号を発生するバス・サイクル・タイムアウト検
出装置２が組み込まれている。サイクル・タイムアウト
信号（Ｓ１３３）が発生した場合には、バス・インタフ
ェース装置１によって、バス・サイクルを中断させるよ
うにすると共に、命令実行装置４によって、実行中の命
令を中断して、予め設定されたサイクル・タイムアウト
割り込み動作を起こすようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路マイクロプロセ
ッサにおける外部記憶装置およびＩ／Ｏ装置との間のイ
ンタフェースを担当する「バス・インタフェース装置」
と呼ばれる装置に関するものであり、さらに詳しくは、
集積回路マイクロプロセッサの信頼性の向上を図るため
の改良に関するものである。

【０００２】

【従来の技術および解決しようとする課題】集積回路マ
イクロプロセッサの信頼度を向上させるために、「ウオ
ッチ・ドッグ・タイマ」あるいは「番犬タイマ」と呼ば
れる装置が集積回路マイクロプロセッサに組み込まれる
ことがある。この「ウオッチ・ドッグ・タイマ」は、一
般的なタイマ装置と回路的な違いは特には存在しない
が、常にカウント進行状態にあり、集積回路マイクロプ
ロセッサが一定時間以内に決まったソフトウエア・シー
ケンスを実施してカウント値を戻してやらないと、割り
込みまたはリセット信号を発生するタイマ装置である。

【０００３】何らかの原因で集積回路マイクロプロセッ
サが誤動作して正しいシーケンスから外れた場合には、
その多くの場合において「ウオッチ・ドッグ・タイマ」
に対するソフトウエア・シーケンスが実施されなかった
り、あるいはその処理が規定の時間内に終了しなくな
る。したがって、この結果、「ウオッチ・ドッグ・タイ
マ」が割り込みを発生し、異常に対処できる。この「ウ
オッチ・ドッグ・タイマ」そのものは信頼度向上に対す
る簡便な手段として利点がある。

【０００４】しかし、この「ウオッチ・ドッグ・タイ
マ」は、場合によっては、異常を検出できず、あるい
は、検出までに時間がかかるという欠点がある。

【０００５】例えば、異常によって「ウオッチ・ドッグ
・タイマ」のカウント値を戻すようなシーケンスを頻繁
に実施してしまうようなループに落ち込んだ場合は、こ
のような異常を検出できない。

【０００６】また、ソフトウエアによってカウント値を
戻すようなシーケンスを実施しているので、検出時間を
短くしようとして割り込みまでの時間を短くすると、本
来の処理が進まず、カウント値を戻すためのシーケンス
ばかりが実行されることになる。

【０００７】これらの欠点に加えて、ソフトウエアによ
り一定時間のタイミングを取らねばならないので、一定
のプログラムが常に実行されている制御用途には適する
が、それ以外の用途には適さないという問題点もある。

【０００８】このように、「ウオッチ・ドッグ・タイ
マ」は小規模なソフトウエアを対象として、ノイズ的な
一過性のシーケンスの異常を回復するには適した手法で
あるが、大規模なソフトウエアには向かず、外部ハード
ウエアに起因する一過性でない異常による場合には無力
である場合が多い。

【０００９】一方、従来から集積回路マイクロプロセッ
サ応用システムにおける消費電力を低下させるために、
システム内の機能ブロック毎にこまめに電源をオン／オ
フしたり、クロックの供給を停止またはその速度低下等
を行う各種技法が提案されている。このような技法を用
いれば、集積回路マイクロプロセッサ応用システムの消
費電力を抑制できるが、このような制御を行うために
は、電力制御用のハードウエアとそれを制御するソフト
ウエアが必要である。

【００１０】７ここで、従来型の一般的なマイクロプロ
セッサの場合、外部に電源をオフしているような機能ブ
ロックが存在する可能性のある場合には、その機能ブロ
ックを直接には読み書きせずに、その代わりに、この機
能ブロックがアクセス可能な状態にあるか否を示す動作
中の別の機能ブロックをアクセスし、アクセス可能な状
態になるまで待機するという形をとっている。待機状態
が永久に続くことが無いように、外部のタイマ等をプロ
グラムして、タイム・アウトで割り込みを発生するよう
に設定することもある。

【００１１】勿論、電源がオフされている機能ブロック
を直接参照する方法もあるが、このようにすると、バス
・サイクル完了を示す信号が返ってこない可能性がある
場合には、直接参照はできない。なぜなら、外部のタイ
マ等により発生される割り込みはバス・サイクルが終了
しない限り受け付けられないので、バス・サイクルが中
途のまま完了しない場合は中途の状態から抜け出せなく
なるからである。

【００１２】本発明の課題は、上記の点に鑑みて、「ウ
オッチ・ドック・タイマ」の問題点を解消して集積回路
マイクロプロセッサの信頼性を向上させることにある。
また、本発明の課題は、これに加えて、集積回路マイク
ロプロセッサの消費電力低下技法で必要とされるソフト
ウエアおよびハードウエアの負荷を減少させることにあ
る。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、バス・インタフェース装置と、このバス
・インタフェース装置を介して外部から供給される命令
を解読する命令解読装置と、解読された命令を実行する
命令実行装置を含む集積回路マイクロプロセッサにおい
て、予め選択された特定のバス・サイクルが予め設定さ
れた時間内に終了しない場合を検出し、この場合にはサ
イクル・タイムアウト信号を発生するバス・サイクル・
タイムアウト検出装置を組み込んだ構成を採用してい
る。そして、上記のサイクル・タイムアウト信号が発生
した場合には、バス・インタフェース装置によって、バ
ス・サイクルを中断させるようにしている。また、サイ
クル・タイムアウト信号が発生した場合には、命令実行
装置によって、実行中の命令を中断して、予め設定され
たサイクル・タイムアウト割り込み動作を起こすように
している。

【００１４】ここに、上記のサイクル・タイムアウト検
出装置としては：バス・インタフェース装置を監視し
て、バス・サイクルの開始および終了を検出するバス・
インタフェース監視手段と；バス・インタフェース監視
手段の制御の下に、バス・インタフェース装置を介して
供給される外部記憶装置およびＩ／Ｏ装置のアドレスを
ラッチするアドレス・ラッチ手段と；予め選択した特定
アドレスが格納され、当該特定アドレスが前記アドレス
・ラッチ手段にラッチされたことを検出するアドレス比
較手段と；特定アドレスがラッチされたことが検出され
た場合には、この特定アドレスに対して予め設定されて
いる特定時間をカウントするカウント手段と；バス・サ
イクルの終了前にカウント手段による特定時間のカウン
トが終了すると、サイクル・タイムアウト信号を発生す
るサイクル・タイムアウト信号発生手段と；を備えた構
成のものを採用することができる。

【００１５】上記のアドレス比較手段としては、特定の
アドレス範囲毎にサイクル・タイムアウト信号の発生ま
でのカウント値を設定できるように、予め選択した複数
の特定アドレスを記憶可能な複数の比較アドレス・レジ
スタ群と、複数の特定アドレスのそれぞれに対して予め
割当られた特定時間を記憶可能なカウント値格納レジス
タ群とを備えた構成のものが望ましい。

【００１６】次に、割り込みの原因となった命令を知る
ことができるように、バス・インタフェース装置には、
サイクル・タイムアウト割り込み動作中以外の時に、バ
ス・サイクルを起動した命令のアドレスを、当該バス・
サイクルの開始時からその終了時までの間保持するレジ
スタを配置することが望ましい。

【００１７】一方、上記構成の集積回路マイクロプロセ
ッサにおいて、従来から使用されている前述した消費電
力低下技法を実現するためのソフトウエアおよびハード
ウエアの負荷を低減させる目的のためには、サイクル・
タイムアウト割り込み動作を起動した後に、再びサイク
ル・タイムアウト信号を受け取った場合には、命令実行
装置が、外部デバイスに対して、これら全てを強制的に
起動させるためのウエイク・アップ信号を送出するよう
に構成するすることが望ましい。

【００１８】

【実施例】以下に図面を参照して本発明の実施例を説明
する。図示の実施例は、ＣＭＯＳ方式のプロセス技術に
より製造された内部３２ビット、外部１６ビットの集積
回路マイクロプロッサに本発明を適用したものである。

【００１９】全体構成 図１に示すように、本実施例の集積回路マイクロプロセ
ッサＭＰＵは、集積回路マイクロプロセッサ自体と外部
の記憶装置、Ｉ／Ｏ装置とを接続するバス・インタフェ
ース装置１と、ここを介して外部から取り込まれた命令
を解読する命令解読装置３と、解読された命令を実行す
る命令実行装置４と、本発明の特徴であるサイクル・タ
イムアウト検出回路２を有している。

【００２０】バス・インタフェース装置１は、バス・サ
イクルを起動した命令のアドレスをバス・サイクル起動
時より該当のバス・サイクル終了までの期間保持するた
めに、後述するレジスタ１４を備えている。

【００２１】この機能を実現するために、後述するよう
に、バス・サイクル起動時には、必ず命令実行装置４内
にあるプログラム・カウンタ（ＰＣ）がバス・サイクル
を起動した命令を指していることを利用し、命令実行装
置４からプログラム・カウンタ値を示す信号群を得て、
この信号群上に表れる値をバス・インタフェース装置１
内の命令によるバス・サイクルの受付信号でレジスタ１
４にラッチするようにしている。

【００２２】また、サイクル・タイムアウト割り込みに
対する処理ルーチン実行中にこのレジスタ値が更新され
るのを防ぐために、命令実行装置４からサイクル・タイ
ムアウト割り込み処理期間を示す信号を得て、レジスタ
１４へのラッチをマスクするようにしている。

【００２３】パイプライン化されたマイクロプロセッサ
において、サイクル・タイムアウト割り込みが発生した
時点では、命令実行装置は該当サイクルを起動した命令
より先まで実行が進んでいる可能性があるが、このよう
なレジスタを備えたことで、サイクル・タイムアウト割
り込み処理ルーチンは割り込みの原因となった命令を知
ることができる。

【００２４】サイクル・タイムアウト検出装置２は、記
憶装置およびＩ／Ｏ装置のアドレスを観測し、特定のア
ドレス範囲毎にサイクル・タイムアウト信号発生までの
カウント値を設定できるように比較アドレス・レジスタ
（２３−０から２３−１５）とカウント値レジスタ（２
４−０から２４−１５）を対にしたレジスタ・ファイル
装置を内蔵している。

【００２５】命令解読装置３は、可変長の長さの外部機
械語命令を固定長の解読済内部命令に変換するものであ
る。

【００２６】次に、命令実行装置４は、サイクル・タイ
ムアウト割り込みに対する処理を起動し、その処理が終
了する以前に、再びサイクル・タイムアウト割り込みを
検出した場合、外部にウエイク・アップ信号（Ｓ４０
７）を送出しサイクル・タイムアウト割り込みに対する
処理を再試行するためのウエイク・アップ信号を制御す
る制御装置（４７）を備えている。

【００２７】この制御装置（４７）により、サイクル・
タイムアウト割り込み処理ルーチンによりサイクル・タ
イムアウトを引き起こした外部デバイスについてパワー
セーブ・モードからの脱出等の処置を実施している最中
に、他の外部デバイスのパワーセーブ・モード等の原因
でその処置が継続できなくなった場合、全ての外部デバ
イスを強制的に起動せよとのウエイク・アップ信号（Ｓ
４０７）を送出することで、このような複雑な状況を抜
け出すことが可能となる。ただし、外部ハードウエアが
ウエイク・アップ信号に対応していることが必要であ
る。外部ハードウエアによっては、サイクル・タイムア
ウトの重複という重大エラーを外部に示すための信号と
しても使用してもよい。

【００２８】図１において、Ｓ１０は、本マイクロプロ
セッサＭＰＵと外部の記憶装置およびＩ／Ｏ装置を接続
するための外部バス装置である。この外部バス装置Ｓ１
０は後述するように外部アドレス・バスＳ１００、外部
コントロール・バスＳ１０１および外部データ・バスＳ
１０２からなっている。

【００２９】Ｓ１１は、命令実行装置４とバス・インタ
フェース装置１を結合するための内部バス装置である。
なお、本内部バス装置Ｓ１１に含まれる一部の信号はサ
イクル・タイムアウト検出装置２にも結合している。

【００３０】Ｓ１２は、バス・インタフェース装置１と
サイクル・タイムアウト検出装置２を結合するための制
御信号群である。

【００３１】Ｓ１３は、命令実行装置４とサイクル・タ
イムアウト検出装置２を結合するための制御信号群であ
る。

【００３２】Ｓ１４は、バス・インタフェース装置１か
ら命令解読装置３に対して外部機械語命令コードを送出
するための内部バス装置である。

【００３３】Ｓ１５は、命令解読装置３から命令実行装
置４に対して固定長の解読済内部命令コードを送出する
ための内部バス装置である。

【００３４】次に、上述した各装置の回路構成を説明す
る。サイクル・タイムアウト検出装置２ 図２において、２０はアドレス・ラッチ装置である。こ
のアドレス・ラッチ装置２０は信号群Ｓ１１１上の情報
を一時ラッチするものであり、２１ビットの記憶装置か
らなる。この信号群Ｓ１１１は、内部バス装置Ｓ１１の
一部であって、命令実行装置４とバス・インタフェース
装置１を結合するための内部バス装置Ｓ１１のうち内部
３２ビット・アドレス・バスの上位２０ビットのアドレ
スとＩ／Ｏおよびメモリの何れを使用するかを示す内部
信号１ビットからなる。

【００３５】本実施例では、Ｉ／Ｏとメモリを判別し、
かつそれぞれ４Ｋバイトを最小単位としてサイクル・タ
イムアウトまでの時間を設定できるように前述の信号を
ラッチしている。他の設定条件に対してはアドレスのビ
ット幅等は変更する必要がある。このアドレス・ラッチ
装置２０は、信号Ｓ２００によりラッチのタイミングを
制御される。

【００３６】２１はバス・インタフェース監視装置であ
る。バス・インタフェース装置１からサイクル・タイム
アウト検出装置２０に送出されてくるステータス信号群
Ｓ１２を解読し、比較アドレスのラッチのタイミングや
カウントの開始、終了を判定するランダム論理回路であ
る。ステータス信号群Ｓ１２は以下のＳ１２１，Ｓ１２
２，Ｓ１２３の３つの信号により構成されている。信号
Ｓ１２１は、命令により要求されたバス・サイクルを受
け付けたことを示す。信号Ｓ１２２は、何らかのバス・
サイクルが開始されたことを示し、信号Ｓ１２３はバス
・サイクルの終了を示す。

【００３７】２２はタイム・アウト・カウンタ装置であ
る。２進１０ビットのダウン・カウンタ装置であり、Ｓ
２０１なる１１ビットのローカル・バス装置を通じて初
期値が設定できる。ローカル・バスの１ビットはカウン
ト禁止に使用される。ローカル・バスの１１ビットとい
うビット幅は、３２ビットの内部データ・バスからアド
レス、タイムカウント値を一度に読み書きできたほうが
便利との理由で、３２ビットからアドレス側の２１ビッ
トを引いて設定されたものである。しかし、３ビット以
上の値があれば実用になると考えられる。

【００３８】このタイム・アウト・カウンタ装置２２
は、信号Ｓ２０２によりローカル・バス装置Ｓ２０１か
ら初期値をロードし、カウント・クロックであるＳ２０
３によりカウント・ダウンされる。なお、信号Ｓ２０２
がアクティブの間はクロックＳ２０３が変化してもカウ
ント・ダウンは起こらない。本実施例の場合、１バス・
サイクルは２ＣＰＵクロックで、１ＣＰＵクロックにつ
いて１回カウント・ダウンされる。カウント値が０にな
るとＳ２０４なる信号が出力される。

【００３９】２３（２３−０から２３−１５）は、１６
本のアドレス比較装置兼用レジスタ装置である。Ｉ／Ｏ
とメモリの判別のための１ビットを含む２１ビットの幅
があり、また、各ビットについて対応するマスク・ビッ
トがあるために１本は２１×２ビットの構成をとる。

【００４０】２４（２４−０から２４−１５）は、１６
本のタイム・アウト・カウンタ値格納レジスタ装置であ
る。カウンタ初期値１０ビットとカウント禁止ビット１
ビットからなる。

【００４１】アドレス比較装置兼用レジスタ装置２３と
タイム・アウト・カウンタ値格納レジスタ装置２４は、
それぞれ対応する数字のものが結合されており、ローカ
ル・バス装置Ｓ２０５を通じてアドレス比較装置兼用レ
ジスタ装置２３におくられてくるアドレスが、これらの
レジスタ装置２３に格納されているアドレスと一致した
場合に対応するタイム・アウト・カウンタ値格納レジス
タ装置２４の内容がローカル・バス装置Ｓ２０１に出力
されるようになっている。ただし、複数のアドレス比較
装置兼用レジスタ装置が同時に一致するような値は設定
してはならないという条件がつく。

【００４２】２５は、レジスタ装置２３および２４の読
み書き制御装置である。アドレスと初期値は同時に１つ
の３２ビット幅のデータとして読み書きされるが、マス
クは単独で２０ビットのデータとして読み書きされる。

【００４３】Ｓ１１２は、内部レジスタ・アドレス指定
信号群と内部データ・バス装置である。Ｓ１３１、Ｓ１
３２はそれぞれ読み、書きを制御する命令実行装置４か
らの制御信号群Ｓ１３の一部である。

【００４４】２６はタイム・アウト割り込み制御装置で
ある。信号Ｓ２０４としてタイム・アウトを検出すると
Ｓ１３３なるタイム・アウト割り込み信号を送出する。
このタイム・アウト割り込み信号Ｓ１３３は命令実行装
置４だけでなくバス・インタフェース装置１にも送られ
る。なお、Ｓ２０６はタイム・アウト割り込みのクリア
信号であり、命令実行装置４は特殊な内部レジスタ・ア
ドレスを装置２５に示すことでこの信号を発生できる。

【００４５】バス・インタフェース装置１ 図３において、１０はアドレス・バス制御装置である。
このアドレス・バス制御装置１０はバイト単位に３２ビ
ット、４Ｇバイト分の外部メモリ装置とバイト単位に６
４Ｋバイト分のＩ／Ｏ装置のアドレス指定が可能なもの
である。また、２バイト（１ワード）を上位バイト、下
位バイト組み合わせて単位としてアクセスすることも可
能である。このためＩ／Ｏおよびメモリを判別するため
の出力１ビット、２バイト単位のアドレスにあたる単純
アドレス３１ビット、上位バイト、下位バイトの指定各
１ビットを操作できるハードウエア構成となっている。
ただし、実装技術上、封入されるパッケージにより単純
アドレス３１ビットのうち上位の数ビットは外部端子に
結合されないことがある。これらを除くビットがＳ１０
０なる外部アドレス・バスとして出力される。Ｓ１１３
はバイト指定、Ｉ／Ｏ指定を含む内部アドレス・バスで
ある。アドレス・バス制御装置１０は、バスＳ１０３を
経由して装置１３の制御を受ける。

【００４６】１１はコントロール・バス制御装置であ
る。本装置１１が接続するＳ１０１なる外部コントロー
ル・バスには、アドレス出力のタイミングやバス・サイ
クルの種別を示す出力端子およびバス・サイクルの完了
を外部から知らせるための入力端子、そして外部ウエイ
クアップ信号の出力端子等を含む。コントロール・バス
制御装置１１は、信号群Ｓ１０４により装置１３による
制御を受け、入力情報は信号群Ｓ１０５を通じてやはり
装置１３に返される。

【００４７】１２はデータ・バス制御装置である。本装
置１２が接続するＳ１０２なる外部データ・バスは、１
６ビット幅のデータ・バス装置であり、１６ビットまた
は８ビット単位のデータを外部メモリ装置またはＩ／Ｏ
装置に対して読み書きし、１６ビットまたは８ビット単
位の機械語命令コードを外部メモリ装置から入力するこ
とができる。Ｓ１１４は内部データ・バスであり、図１
に示すバスＳ１１に含まれ、データがやりとりされる。
内部データバスＳ１１４は３２ビット幅であり、３２ビ
ットのデータを１６ビットまたは８ビットに分割した
り、その逆の変換を行うのもデータ・バス制御装置１２
の役目である。Ｓ１４は３２ビット幅の外部機械語命令
コード転送用の内部バスであり、命令解読装置３に接続
している。データ・バス制御装置１２は、信号群Ｓ１０
６を経由して装置１３の制御を受ける。

【００４８】１３は受付けプライオリタイザ／調整装置
である。バス・インタフェース装置１と命令実行装置４
間の内部バスの一部の信号群であるＳ１１５を通じて、
命令実行装置４の内部から要求のあったバス・サイクル
の要求と、バス・インタフェース装置１内で発生するバ
ス・サイクルの要求と、マイクロプロセッサの外部より
コントロール・バス制御装置１１を経由して到着するバ
ス・サイクルの要求とを優先順位をつけて受け入れる装
置である。信号群Ｓ１１５の一部には、サイクル・タイ
ムアウト検出装置２を起源とし、バス・インタフェース
装置１と命令実行装置４の両方に伝達されるタイムアウ
ト割り込み信号Ｓ１３３および、命令実行装置４から伝
達されるタイム・アウト割り込みの重複が生じた場合に
送出されるウェイク・アップ信号Ｓ４０７も実装されて
いる。

【００４９】受付けプライオリタイザ／調整装置１３
は、タイムアウト割り込みの場合、実行中のバス・サイ
クルを中止し、装置１０、１１、１２に実行中断を伝達
する。バスＳ１０１より装置１１を経由し判明するバス
・サイクルの完了は、バス・サイクルの起動信号や実行
中のバス・サイクルの種別などを示す信号とともに、信
号群Ｓ１２として命令実行装置４およびサイクル・タイ
ムアウト検出装置２に送られる。

【００５０】１４は命令アドレス・ラッチ装置である。
Ｓ４００は、バス・インタフェース装置１と命令実行装
置４間の内部バスＳ１１の一部の信号群であり、常に命
令実行装置４中のＰＣの差分値を反映している。命令ア
ドレス・ラッチ装置１４は、この信号群Ｓ４００をうけ
て、内部データバスであるＳ１１４を経由してもたらさ
れたＰＣの分岐時初期値に対して累積している。これに
より命令実行装置４内のＰＣと同一の値が得られるの
で、受付けプライオリタイザ／調整装置１３からもたら
される命令実行によるバスサイクルの受付ステータスＳ
１０７によってこの値をラッチする。但し、バス・イン
タフェース装置１と命令実行装置４間の内部バスＳ１１
の一部の信号であるＳ４０４によりすでにタイムアウト
割り込みのサービス中であることが指定されているとラ
ッチしない。ラッチされた値は内部バスＳ１１４を経由
して読みだすことができる。

【００５１】命令実行装置４ 図４において、４０はアドレス計算装置である。単純ア
ドレス３２ビットを生成できる加算器を中心に、アドレ
ス・レジスタ、アドレス範囲チェック機構およびＰＣ等
からなる装置である。Ｓ４０１はバイト指定、Ｉ／Ｏ指
定等を含まない純粋な３２ビット・アドレスを送出する
内部バスである。バイト指定、Ｉ／Ｏ指定、そしてウエ
イク・アップ信号等は装置４７より信号群Ｓ４０７の一
部として送られてくる。なお、Ｓ４０７はアドレス計算
装置４０を制御するための制御信号群である。アドレス
計算装置４０は、３２ビット内部バス２組からなる内部
バスＳ４０８によって装置４１と結合している。また、
ＰＣの差分はバスＳ４００を通じてバス・インタフェー
ス装置１へ送出される。

【００５２】４１は内部バス・カプラ装置である。バス
Ｓ４０８、Ｓ４０８と同様な２組の内部バスからなる内
部バスＳ４１０、内部データバスであるＳ１１４を相互
に接続できる装置である。接続は、信号群Ｓ４０９によ
り指定される。

【００５３】４２はＡＬＵ装置であり、最大３２ビット
の結果の加算、減算、論理演算と最大６４ビットの結果
の乗算、除算を実行できる。演算は、信号群Ｓ４１１に
より制御される。

【００５４】４３はレジスタ・ファイル装置である。３
２ビットの汎用レジスタ３２本を内蔵している。レジス
タ指定は信号群Ｓ４１２によってなされる。

【００５５】４４は割り込み受付制御装置である。複数
の要因から信号群Ｓ４０３を通じて到着する割り込みを
優先順位をつけ受付る装置である。信号群Ｓ４０３はバ
ス・インタフェース装置１から送出される信号群Ｓ１２
の一部である。この割り込み受付制御装置は、内部に特
にタイム・アウト割り込みをサービスする装置４５と４
６を備えている。その他の割り込みの結果は信号群Ｓ４
１３を通じて装置４７に伝達される。また、割り込みを
受け付けてよいタイミングおよび受付可／不可の状態は
信号群Ｓ４１７を通じてもたらされる。

【００５６】４５は、タイム・アウト割り込みサービス
・フリップ・フロップ装置である。後述のシーケンス制
御装置４７が、タイム・アウト割り込みサービスを始め
ると信号群Ｓ４１５によりセットされ、またサービスを
終わるとやはり信号群Ｓ４１５によりリセットされる。
バス・インタフェース装置１には信号Ｓ４０４を通じて
タイム・アウト割り込みサービス中であるか否かが示さ
れる。

【００５７】４６は多重タイム・アウト割り込み検出装
置である。Ｓ１３３はタイム・アウト割り込み信号であ
り、タイム・アウト割り込みサービス・フリップ・フロ
ップ装置４５のステータスを示す信号Ｓ４１７を参照し
て多重か否かを判定して、通常のタイム・アウト割り込
みか、多重割り込みかを信号Ｓ４１６を経由して出力す
る。

【００５８】４７は、ＰＬＡを中心として有限状態機械
を構成しているシーケンス制御装置である。信号群Ｓ１
５を経由して、命令解読装置３から固定長の解読済命令
コードを受けて動作する。

【００５９】

【発明の効果】以上説明したように、本発明の集積回路
マイクロプロセッサにおいては、予め選択された特定の
バス・サイクルが予め設定された時間内に終了しない場
合を検出し、この場合にはサイクル・タイムアウト信号
を発生するバス・サイクル・タイムアウト検出装置を組
み込んだ構成を採用し、上記のサイクル・タイムアウト
信号が発生した場合には、バス・インタフェース装置に
よって、バス・サイクルを中断させるようにすると共
に、サイクル・タイムアウト信号が発生した場合には、
命令実行装置によって、実行中の命令を中断して、予め
設定されたサイクル・タイムアウト割り込み動作を起こ
すようにしている。したがって、本発明によれば、従来
の「ウオッチ・ドッグ・タイマ」で検出できないような
異常を検出できると共に、異常検出時間も短時間にする
ことが可能となる。

【００６０】また、本発明において、上記のアドレス手
段として、予め選択した複数の特定アドレスを記憶可能
な複数の比較アドレス・レジスタ群と、複数の特定アド
レスのそれぞれに対して予め割当られた特定時間を記憶
可能なカウント値格納レジスタ群とを備えた構成を採用
した場合には、特定のアドレス範囲毎にサイクル・タイ
ムアウト信号の発生までのカウント値を設定することが
可能になる。

【００６１】さらに、本発明において、サイクル・タイ
ムアウト割り込み動作中以外の時に、バス・サイクルを
起動した命令のアドレスを、当該バス・サイクルの開始
時からその終了時までの間保持するレジスタを配置する
構成を採用した場合には、割り込みの原因となった命令
を直ちに知ることができる。

【００６２】一方、本発明において、上記構成に加え
て、サイクル・タイムアウト割り込み動作を起動した後
に、再びサイクル・タイムアウト信号を受け取った場合
には、命令実行装置が、外部デバイスに対して、これら
全てを強制的に起動させるためのウエイク・アップ信号
を送出する構成を採用した場合には、サイクル・タイム
アウト割り込み処理ルーチンによりサイクル・タイムア
ウトを引き起こした外部デバイスについてパワーセーブ
・モードからの脱出等の処置を実施している最中に、他
の外部デバイスのパワーセーブ・モード等の原因でその
処置が継続できなくなった場合に、全ての外部デバイス
を強制的に起動せよとのウエイク・アップ信号が送出さ
れるので、このような複雑な状況を抜け出すことが可能
となる。

【００６３】以上要するに、本発明によれば、集積回路
マイクロプロセッサの信頼度を向上させることができ、
また、電力制御用のハードウエア／ソフトウエアをより
簡易に作成することが可能になる。

【図面の簡単な説明】

【図１】本発明を適用した集積回路マイクロプロセッサ
の全体構成を示す概略ブロック図である。

【図２】図１の集積回路マイクロプロセッサにおけるサ
イクル・タイムアウト検出装置を示すブロック図であ
る。

【図３】図１の集積回路マイクロプロセッサにおけるバ
ス・インタフェース装置を示すブロック図である。

【図４】図１の集積回路マイクロプロセッサにおける命
令実行装置を示すブロック図である。

【符号の説明】

ＭＰＵ・・・集積回路マイクロプロセッサ １・・・バス・インタフェース装置 ２・・・サイクル・タイムアウト検出装置 ３・・・命令解読装置 ４・・・命令実行装置 １４・・・命令アドレス・ラッチ装置 ２０・・・アドレス・ラッチ装置 ２１・・・バス・インタフェース監視装置 ２２・・・タイム・アウト・カウンタ装置 ２３・・・アドレス比較兼用レジスタ ２４・・・タイム・アウト・カウント値格納レジスタ ２５・・・レジスタ読み書き制御装置 ２６・・・タイム・アウト割り込み制御装置 Ｓ１３３・・・タイム・アウト割り込み信号 Ｓ４０４・・・タイム・アウト割り込みサービス中を示
す信号 Ｓ４０７・・・ウエイク・アップ信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 バス・インタフェース装置と、このバス
   ・インタフェース装置を介して外部から供給される命令
   を解読する命令解読装置と、解読された命令を実行する
   命令実行装置を含む集積回路マイクロプロセッサにおい
   て、 予め選択された特定のバス・サイクルが予め設定された
   時間内に終了しない場合を検出し、この場合にはサイク
   ル・タイムアウト信号を発生するサイクル・タイムアウ
   ト検出装置を有し、 前記バス・インタフェース装置は、前記サイクル・タイ
   ムアウト信号を受け取ると、前記バス・サイクルを中断
   するようになっており、 前記命令実行装置は、前記サイクル・タイムアウト信号
   を受け取ると、実行中の命令を中断して、予め設定され
   たサイクル・タイムアウト割り込み動作を起こすように
   なっている、 ことを特徴とする集積回路マイクロプロセッサ。
2. 【請求項２】 請求項１において、前記サイクル・タイ
   ムアウト検出装置は、 前記バス・インタフェース装置を監視して、バス・サイ
   クルの開始および終了を検出するバス・インタフェース
   監視手段と、 前記バス・インタフェース監視手段の制御の下に、前記
   バス・インタフェース装置を介して供給される外部記憶
   装置およびＩ／Ｏ装置のアドレスをラッチするアドレス
   ・ラッチ手段と、 予め選択した特定アドレスが格納され、当該特定アドレ
   スが前記アドレス・ラッチ手段にラッチされたことを検
   出するアドレス比較手段と、 前記特定アドレスがラッチされたことが検出された場合
   には、この特定アドレスに対して予め設定されている特
   定時間をカウントするカウント手段と、 前記バス・サイクルの終了前に前記カウント手段による
   特定時間のカウントが終了すると、前記サイクル・タイ
   ムアウト信号を発生するサイクル・タイムアウト信号発
   生手段と、 を備えていることを特徴とする集積回路マイクロプロセ
   ッサ。
3. 【請求項３】 請求項２において、前記アドレス比較手
   段は、予め選択した複数の特定アドレスを記憶可能な複
   数の比較アドレス・レジスタ群と、複数の特定アドレス
   のそれぞれに対して予め割当られた特定時間を記憶可能
   なカウント値格納レジスタ群とを備え、特定のアドレス
   範囲毎に前記サイクル・タイムアウト信号の発生までの
   カウント値を設定可能となっていることを特徴とする集
   積回路マイクロプロセッサ。
4. 【請求項４】 請求項２または３において、前記バス・
   インタフェース装置は、サイクル・タイムアウト割り込
   み動作中以外の時に、バス・サイクルを起動した命令の
   アドレスを、当該バス・サイクルの開始時からその終了
   時までの間保持するレジスタを備えていることを特徴と
   する集積回路マイクロプロセッサ。
5. 【請求項５】 請求項１から４までのうちの何れかの項
   において、前記命令実行装置は、前記サイクル・タイム
   アウト割り込み動作を起動した後に、再びサイクル・タ
   イムアウト信号を受け取った場合には、外部デバイスに
   対して、これら全てを強制的に起動させるためのウエイ
   ク・アップ信号を送出することを特徴とする集積回路マ
   イクロプロセッサ。