JP2000163310A - マイクロプロセッサ - Google Patents

マイクロプロセッサ

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JP2000163310A
JP2000163310A JP10339626A JP33962698A JP2000163310A JP 2000163310 A JP2000163310 A JP 2000163310A JP 10339626 A JP10339626 A JP 10339626A JP 33962698 A JP33962698 A JP 33962698A JP 2000163310 A JP2000163310 A JP 2000163310A
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Abstract

(57)【要約】 【課題】 バースト転送機能を有するメモリを使用して
いて命令フェッチ・アクセス中に他のメモリに対するオ
ペランド・データ・アクセスが発生した場合は、バース
ト転送が無条件に中断されてオペランド・データ・アク
セスが実行され、その後に命令フェッチ・アクセスを再
開するが、命令フェッチ・アクセス再開時の最初のメモ
リアクセスはバースト転送できない。一方、オペランド
・データ・アクセスの発生頻度は、連続でない不定間隔
で発生することが多い。このため、命令フェッチ・アク
セスのバースト転送が頻繁に中断されてしまい、バース
ト転送の転送能力を引き出すことができない。 【解決手段】 命令フェッチ・アクセスのバースト転送
中に、それよりも優先順位の高いアクセス要求が発生し
てもバースト転送を続行し、ある一定条件の期間、アク
セス要求を保留する。保留したアクセス要求は命令フェ
ッチのバースト転送を実行した後で実行する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は情報処理装置に関
し、特にバス・インタフェース機能を備えたマイクロプ
ロセッサに関する。
【０００２】
【従来の技術】一般的に、システム性能を向上するため
の手法として、マイクロプロセッサにキャッシュメモリ
を搭載することが考えられる。キャッシュメモリを搭載
した場合、キャッシュメモリにヒットした時は最高性能
を実現できるが、キャッシュメモリにミスヒットした時
の性能は、キャッシュメモリを搭載しないシステムと同
等か、またはそれ以下になることがある。特に、リアル
タイム制御のシステムでは、メモリアクセス性能の最悪
値で処理時間を見積もる必要があり、更に、割り込みな
どによるイレギュラーな処理が頻繁に入った場合、キャ
ッシュメモリのヒット率が低下し、キャッシュリプレー
スによる性能低下の要因になる。
【０００３】従来から、リアルタイム制御を行なうシス
テムにおいても、画像処理や音声処理などのマルチメデ
ィア処理を必要とするアプリケーションが増えており、
リアルタイム制御とデータ処理の両方を兼ね備えたマイ
クロプロセッサの要求が高まっている。従って、キャッ
シュメモリを搭載しないリアルタイム制御システムにお
いても、外部メモリや外部デバイスへのアクセス性能を
向上させることが要求されている。アクセス性能向上の
ための一機能として、バースト転送機能がある。
【０００４】図１６を参照して従来のバス・インタフェ
ース機能の構成例を示す。プリフェッチ・キューＦＩＦ
Ｏ１０１は、命令コードをフェッチし格納する。プリフ
ェッチ・キュー・バリッド１０３は、プリフェッチ・キ
ューＦＩＦＯ１０１に有効な命令コードがあることを示
す。キュー・クリア信号１０４は、分岐命令や割り込み
処理により発生する。プリフェッチ要求信号１０７は、
プリフェッチ・キューＦＩＦＯ１０１に空きがある場合
にアクティブになる。キュー・エンプティ信号１０８
は、プリフェッチ・キューＦＩＦＯ１０１が完全に空に
なったときアクティブになる。オペランド・データ要求
信号１０９は、オペランド・データ・アクセスの発生に
よりアクティブになる。アクセス優先順位判定回路１１
１は、次に生成するアクセスの種類を決定する。バス・
ステート制御回路１２２は、アクセス優先順位判定回路
１１１で決定したアクセスに応じたバス・ステートを生
成する。Ｔ１ステート信号１２３は、バス・ステート制
御回路１２２で生成し最初にアドレスや制御信号などを
出力する。Ｔ２ステート信号１２４は、Ｔ１ステートに
続いてメモリやデバイスをアクセスする。優先順位判定
信号１１６は、次のバスアクセスの優先順位を判定する
タイミングを発生する。バス・タイミング生成回路１２
６は、バス・ステート制御回路１２２で生成されたＴ１
ステート信号１２３、Ｔ２ステート信号１２４に応じた
バス・タイミングを生成する。
【０００５】このようなバス・インタフェースを持つマ
イクロプロセッサが、図１７のように、システムバスを
介して、バースト転送機能を備えた命令コードを記憶す
るメモリＡ（ページ機能付きＲＯＭ、シンクロナスＦＬ
ＡＳＨメモリなど）と、オペランド・データ・アクセス
するためのメモリＢ（ＳＲＡＭ、ＤＲＡＭなど）に接続
される。
【０００６】次に、上述した従来のバス・インタフェー
ス機能の動作を説明する。
【０００７】プログラムの実行が分岐する場合は、キュ
ー・クリア信号１０４で、プリフェッチ・キュー・バリ
ッド１０３を全て無効にし、キュー・エンプティ信号１
０８がアクティブになる。アクセス優先順位判定回路１
１１は、優先順位判定信号１１６のタイミングでバスア
クセスの種類を決定し、バス・ステート制御回路１２２
に対し命令フェッチ・アクセス信号１１３、または、オ
ペランド・データ・アクセス信号１１４を生成する。ア
クセス優先順位判定回路１１１は、プリフェッチ要求信
号１０７とオペランド・データ要求信号１０９が発生し
ているとき、オペランド・データ・アクセス信号１１４
を起動する。
【０００８】また、従来例としてキュー・エンプティ信
号１０８がアクティブのときは無条件で命令フェッチ・
アクセス信号１１３を起動する場合も想定される。
【０００９】バス・ステート制御回路１２２は、各バス
アクセス信号１２３，１２４，１２５に応じてバス・ス
テート信号Ｔ１ステート信号、Ｔ２ステート信号をバス
・タイミング生成回路１２６に出力する。バス・タイミ
ング生成回路１２６から外部のＲＯＭや、ＲＡＭをアク
セスし、命令フェッチ・アクセス、または、オペランド
・データ・アクセスを行なう。
【００１０】
【発明が解決しようとする課題】バースト転送では、最
初にアドレスや制御信号などを出力するステート（以下
Ｔ１ステートと記す）を発生させ、続いてメモリやデバ
イスをアクセスするステート（以下Ｔ２ステートと記
す）を発生する。そして、同一メモリの連続したアドレ
スに続けてアクセスする際にメモリやデバイスがバース
ト転送できる条件を満たしている場合は、後のアドレス
へのアクセスではＴ２ステートのみを発生させる。つま
り、バースト転送では２回目以降の連続アクセスでＴ１
ステートを発生させないため、高速なメモリアクセスを
実現することができる。尚、Ｔ１及びＴ２に要する時間
は、メモリの種類により異なる。このようなバースト転
送付きメモリの例としては、選択されているアドレスに
対するメモリセルに対して連続して高速アクセスできる
ことを利用したメモリや、インターリーブ構成のメモリ
などがある。
【００１１】一般的に、マイクロプロセッサは、（１）
命令コードをフェッチするためメモリにアクセスする、
（２）プリフェッチ・キューに格納する、（３）命令コ
ードをデータアラインする、（４）デコードすることで
命令を判別してその命令に応じた処理を実行する、とい
った過程を辿って命令を実行する。更に、命令の種類に
よっては、（５）メモリにデータの書き込み／読み出し
のためのアクセスを行う。この命令実行過程において、
（１）の命令フェッチのためのメモリアクセスを命令フ
ェッチ・アクセスといい、（５）のデータ読み書きのた
めのメモリアクセスをオペランド・データ・アクセスと
いう。
【００１２】命令フェッチ・アクセスは、分岐するとき
以外は、アドレスの順番に連続してアクセスを行なうた
め、バースト転送機能付きのメモリを使用することでバ
ースト転送による高速アクセスが実現できる。
【００１３】これに対して、オペランド・データ・アク
セスは、ブロック転送を行なうとき以外は、アドレスが
連続することも少なく、アクセスの間隔も一定ではない
という特性を有する。
【００１４】また、命令フェッチとオペランド・データ
・アクセスの優先順位を比較すると、オペランド・デー
タ・アクセスの方が高い優先順位を有する。このため、
命令フェッチのバースト転送を実行中に、オペランド・
データ・アクセス要求が発生すると、バースト転送を中
断してオペランド・データ・アクセスを実行する。
【００１５】従来の技術では、命令フェッチをＴ１、Ｔ
２、Ｔ２、Ｔ２、…と連続してバースト転送アクセスす
る途中で、別のメモリへのオペランド・データ要求１０
９が発生した場合、バースト転送を中断させ、このオペ
ランド・データ・アクセスを実行し、その後、命令フェ
ッチを再開する。この命令フェッチを再開した時の最初
のメモリアクセスは、Ｔ１、Ｔ２となり、Ｔ２ステート
から開始するバースト転送アクセスを行なうことができ
ない。
【００１６】このため、オペランド・データ要求１０９
が発生したとき、無条件に命令フェッチのバースト転送
を中断させると、オペランド・データ・アクセスの発生
する頻度によっては、命令フェッチのバースト転送が頻
繁に中断されバースト転送による転送能力を引き出すこ
とができないという問題がある。
【００１７】特に、オペランド・データ・アクセスの頻
度は、連続することも少なく間隔も一定ではないため、
命令フェッチとオペランド・データを交互にアクセスを
することになり、バースト転送の効果が得られない可能
性が高い。
【００１８】また、一般に、バースト転送は、ある条件
に達したときに、バースト転送を終了し、再度Ｔ１ステ
ートからアクセスを開始する。例えば、バースト転送機
能付きのメモリや、高速ページ機能付きのメモリを使用
した場合、メモリの構造上バースト転送の回数が決まっ
ていたり、ワード境界、ハーフワード境界などにバース
ト転送を終了する条件がある。メモリに対し命令フェッ
チのバースト転送終了境界条件より１つ手前のアクセス
を実行する直前にオペランド・データ要求１０９が発生
した場合、命令フェッチのバースト転送を中断し、オペ
ランド・データ・アクセスを実行し、次にバースト転送
終了境界条件より１つ手前の命令フェッチ・アクセスを
Ｔ１ステートから実行し、次にバースト転送終了境界条
件の命令フェッチ・アクセスをＴ１ステートから実行す
ることとなる。このため、命令フェッチのバースト転送
が境界条件直前のアクセスで中断され２回連続してＴ１
ステートからのアクセスを実行し、バス・インタフェー
スの転送能力を引き出すことができないという問題もあ
る。
【００１９】更に、命令フェッチをバースト転送するの
とは逆に、オペランド・データ・アクセスをバースト転
送で実行しているときに、キュー・エンプティ信号１０
８により強制的にこのバースト転送を中断し、命令フェ
ッチ・アクセスを実行するマイクロプロセッサの場合も
同様に、再度オペランド・データ・アクセスを実行する
ときの最初のメモリアクセスはＴ２ステートから開始す
ることができない。という動作となるため、キュー・エ
ンプティ信号１０８が発生したとき、無条件にオペラン
ド・データ・アクセスのバースト転送を中断させると、
場合によっては、オペランド・データ・アクセスのバー
スト転送が中断され転送能力を引き出すことができない
という問題がある。
【００２０】以上のような問題に鑑み、本発明が解決し
ようとする課題は、命令フェッチのバースト転送アクセ
ス中にオペランド・データ要求１０９が発生した場合、
ある条件に達するまでオペランド・データ・アクセスを
待たせる制御を行なうことにより、命令フェッチにおけ
るバースト転送の中断を抑え、オペランド・データ・ア
クセスを実行した後に再度命令フェッチを実行したとき
のＴ１ステートによるオーバーヘッドを極力減らし、結
果として、バス・インタフェースにおけるデータ転送能
力を向上することである。
【００２１】また、本発明が解決しようとする他の課題
は、オペランド・データのバースト転送アクセス中にキ
ュー・エンプティ信号が発生したことでバースト転送を
中断するシステムの場合、同様に、ある条件に達するま
で命令フェッチ・アクセスを待たせる制御を行なうこと
により、キュー・エンプティ信号１０８におけるバース
ト転送の中断を抑え、命令フェッチ・アクセスを実行し
た後に再度オペランド・データ・アクセスを実行したと
きのＴ１ステートによるオーバーヘッドを極力減らし、
結果としてバス・インタフェースにおけるデータ転送能
力を向上することである。
【００２２】
【課題を解決するための手段】以上のような課題を解決
するため、本発明は次のような手段を提供する。
【００２３】第１に、本発明は、命令コードをフェッチ
し格納するプリフェッチ・キューＦＩＦＯと、プリフェ
ッチ・キューＦＩＦＯに有効な命令コードが格納されて
いることを示すプリフェッチ・キュー・バリッドと、プ
リフェッチ・キューＦＩＦＯに空きがあることを示すプ
リフェッチ要求信号と、プリフェッチ・キューＦＩＦＯ
が完全に空になったことを示すキュー・エンプティ信号
と、オペランド・データ・アクセスの発生を示すオペラ
ンド・データ要求信号とを受信して、次のバスアクセス
の種類を決定するアクセス優先順位判定回路と、アクセ
ス優先順位判定回路で決定した次のバスアクセスの種類
を元にバス・インタフェース信号を生成すると共に、メ
モリの設定がバースト転送できる条件であることを示す
バースト転送可能信号を生成するバス・ステート制御回
路とを備えるマイクロプロセッサにおいて、前回のバス
アクセスの情報を記憶するアクセス・レジスタを備え、
アクセス優先順位判定回路は、アクセス・レジスタに記
憶された情報が命令フェッチ・アクセスであり、かつ、
プリフェッチ要求信号、オペランド・データ要求信号及
びバースト転送可能信号の全てがある場合、次のバスア
クセスの際に、オペランド・データ・アクセスより命令
フェッチ・アクセスを優先することを特徴とするマイク
ロプロセッサを提供する。
【００２４】第２に、上記のマイクロプロセッサの構成
に加えて、命令フェッチのバースト転送が終了する条件
を記憶する命令フェッチ・バースト転送終了条件レジス
タと、次の命令フェッチ・アドレスと命令フェッチ・バ
ースト転送終了条件レジスタからメモリの境界条件を検
出し、検出結果としてバースト転送終了信号を生成する
条件比較器とを備え、アクセス優先順位判定回路は、ア
クセス・レジスタに記憶された情報が命令フェッチ・ア
クセスであり、かつ、プリフェッチ要求信号、オペラン
ド・データ要求信号及びバースト転送可能信号の全てが
ある場合、バースト転送終了信号に応じて、次のバスア
クセスの際に、オペランド・データ・アクセスより命令
フェッチ・アクセスを優先するか否かを判定することを
特徴とするマイクロプロセッサを提供する。
【００２５】第３に、上記のマイクロプロセッサの構成
に加えて、バースト転送の回数をカウントするバースト
転送回数カウンタと、命令フェッチにおけるバースト転
送の回数を記憶する命令フェッチ・バースト転送回数レ
ジスタと、バースト転送回数カウンタと命令フェッチ・
バースト転送回数レジスタを比較し、比較結果を示すバ
ースト転送終了信号を生成する回数比較器とを備え、ア
クセス優先順位判定回路は、アクセス・レジスタに記憶
された情報が命令フェッチ・アクセスであり、かつ、プ
リフェッチ要求信号、オペランド・データ要求信号及び
バースト転送可能信号の全てがある場合、バースト転送
終了信号に応じて、次のバスアクセスの際に、オペラン
ド・データ・アクセスより命令フェッチ・アクセスを優
先するか否かを判定することを特徴とするマイクロプロ
セッサを提供する。
【００２６】第４に、上記のマイクロプロセッサの構成
に加えて、プリフェッチ・キューＦＩＦＯの中の命令コ
ードが一定量より少ないことをプリフェッチ・キュー・
バリッドから検出し、検出結果を示すバースト転送終了
信号を生成する手段を備え、アクセス優先順位判定回路
は、アクセス・レジスタに記憶された情報が命令フェッ
チ・アクセスであり、かつ、プリフェッチ要求信号、オ
ペランド・データ要求信号及びバースト転送可能信号の
全てがある場合、バースト転送終了信号に応じて、次の
バスアクセスの際に、オペランド・データ・アクセスよ
り命令フェッチ・アクセスを優先するか否かを判定する
ことを特徴とするマイクロプロセッサを提供する。
【００２７】第５に、上記のマイクロプロセッサの構成
に加えて、オペランド・データ・アクセスにおけるバー
スト転送の回数をカウントするバースト転送回数カウン
タと、オペランド・データ・アクセスにおけるバースト
転送の回数を記憶するデータ・バースト転送回数レジス
タと、バースト転送回数カウンタとデータ・バースト転
送回数レジスタを比較し、比較結果を示すバースト転送
終了信号をする回数比較器とを備え、アクセス優先順位
判定回路は、キュー・エンプティ信号、オペランド・デ
ータ要求信号及びプリフェッチ要求信号の順に高い優先
順位を与えると共に、アクセス・レジスタに記憶された
情報がオペランド・データ・アクセスであり、かつ、キ
ュー・エンプティ信号、オペランド・データ要求信号及
びバースト転送可能信号の全てがある場合、バースト転
送終了信号に応じて、次のバスアクセスの際に、命令フ
ェッチ・アクセスよりもオペランド・データ・アクセス
を優先するか否かを判定することを特徴とするマイクロ
プロセッサを提供する。
【００２８】第６に、上記のマイクロプロセッサの構成
に加えて、オペランド・データにおけるバースト転送の
終了する条件を記憶するデータ・バースト転送終了条件
レジスタと、次のオペランド・データ・アドレスとデー
タ・バースト転送終了条件レジスタからメモリの境界条
件を検出し、比較結果としてバースト転送終了信号を生
成する条件比較器とを備え、アクセス優先順位判定回路
は、キュー・エンプティ信号、オペランド・データ要求
信号及びプリフェッチ要求信号の順に高い優先順位を与
えると共に、アクセス・レジスタに記憶された情報がオ
ペランド・データ・アクセスであり、かつ、キュー・エ
ンプティ信号、オペランド・データ要求信号及びバース
ト転送可能信号の全てがある場合、バースト転送終了信
号に応じて、次のバスアクセスをオペランド・データ・
アクセスと判定することを特徴とするマイクロプロセッ
サを提供する。
【００２９】第７に、バス・インタフェース機能を有す
るマイクロプロセッサにおいて、前回のバス・アクセス
の種類に関する情報、次回のバス・アクセスがバースト
転送可能な条件に関する情報、及び、バースト転送が予
め定められた回数に達した条件に関する情報に基づいて
バス・アクセスの優先順位を判定することを特徴とする
バス・インタフェース機能を有するマイクロプロセッサ
を提供する。
【００３０】第８に、バス・インタフェース機能を有す
るマイクロプロセッサにおいて、オペランド・データ・
アクセスのバースト転送途中に、プリフェッチ・キュー
からバースト転送の要求が生じた場合、オペランド・デ
ータ・アクセスのバースト転送が終了するまで要求を保
留することを特徴とするバス・インタフェース機能を有
するマイクロプロセッサを提供する。
【００３１】
【発明の実施の形態】本発明の上記および他の目的、特
徴および利点を明確にすべく、以下添付した図面を参照
しながら、本発明の第１〜６の実施の形態につき詳細に
説明する。
【００３２】１．第１の実施の形態 従来例では、命令フェッチをバースト転送中にオペラン
ド・データ要求１０９が発生した場合、次のバスアクセ
スでは無条件にオペランド・データ・アクセスを優先す
る。これに対して第１の実施の形態では、次のアクセス
がメモリの設定としてバースト転送（Ｔ２ステートの連
続）ができる条件であることを示すバースト転送可能信
号１１５が発生している間は、オペランド・データ・ア
クセスよりも命令フェッチ・アクセスを優先して起動す
ることに特徴がある。
【００３３】第１の実施の形態では、キュー・エンプテ
ィ信号１０８の状態に関わらず、オペランド・データ要
求が命令フェッチ要求よりも高い優先順位を有するバス
・インタフェースを備えるマイクロプロセッサにおい
て、前回のアクセス情報を記憶するアクセス・レジスタ
１１２を備え、命令フェッチのためのバースト転送アク
セス中にオペランド・データ要求が発生した場合、アク
セス・レジスタ１１２に記憶された情報に基づいてバー
スト転送の中断及び継続を判定する。
【００３４】このアクセス・レジスタ１１２は、前回の
バスアクセスが命令フェッチ・アクセスか、または、オ
ペランド・データ・アクセスかを記憶する、つまり、ど
の種類のバスアクセスが実行されたかを記憶する。
【００３５】アクセス優先順位判定回路１１１は、アク
セス・レジスタ１１２が命令フェッチ・アクセスを記憶
しており、かつ、プリフェッチ要求信号１０７とオペラ
ンド・データ要求信号１０９が発生し、かつ、次のアク
セスがメモリの設定としてバースト転送（Ｔ２ステート
の連続）ができる条件であることを示すバースト転送可
能信号１１５が発生している場合、命令フェッチ・アク
セスを優先して起動する。プリフェッチ・キューＦＩＦ
Ｏ１０１が完全に満たされるか、バースト転送可能信号
１２１がインアクティブになるまではオペランド・デー
タ・アクセスより命令フェッチ・アクセスを優先しバー
スト転送を行い、その後、オペランド・データ・アクセ
スを実行する。
【００３６】１．１ メモリ接続構成 第１の実施の形態のメモリ接続構成は、図１に示すよう
にマイクロプロセッサにシステムバスを介してメモリＡ
及びメモリＢを接続した構成となっている。メモリＡは
８の倍数アドレスまでバースト転送可能なメモリであ
り、命令コードを格納する。一方、メモリＢは４の倍数
アドレスまでバースト転送可能なメモリであり、データ
を格納している。
【００３７】１．２ バス・インタフェースの構成 図２を参照して第１の実施の形態のバス・インタフェー
スの構成を説明する。尚、従来の技術と同じものは図１
６と同じ番号を付してあり、既に説明しているので、こ
こでは相違点のみを説明する。
【００３８】優先順位判定信号１１６は、バス・ステー
ト制御回路１２２から出力され、バスアクセス終了時に
アクティブになり、アクセス優先順位判定回路１１１が
次のバスアクセス優先順位を判定するタイミングとして
用いる。従って、この優先順位判定信号１１６は、Ｔ２
ステート、または、Ｔｉステートの時にアクティブとな
る。なお、Ｔｉステートとは、バス・インタフェースの
バスアクセスがないアイドル状態をいう。優先順位を判
定するタイミングは、各ステートの真ん中でサンプリン
グし、信号の出力は次のステートの最初から行なう。
【００３９】バースト転送可能信号１１５も、バス・ス
テート制御回路１２２から出力され、次のアクセスがメ
モリの設定としてバースト転送（Ｔ２ステートの連続）
ができる条件である時にアクティブとなる。バス・ステ
ート制御回路１２２は、各メモリに対する最大バースト
転送回数と、残り何回のバースト転送が可能かという情
報を持っている。
【００４０】１．３ 動作 次に、第１の実施の形態の動作を説明する。
【００４１】まず、時刻１では、命令フェッチのＴ１ス
テートアクセスを実行しており、プリフェッチ要求信号
１０７がアクティブで、キュー・エンプティ信号１０
８、オペランド・データ要求信号１０９は、インアクテ
ィブである。時刻２では、命令フェッチのＴ２ステート
アクセスを実行しており、優先順位判定信号１１６がア
クティブになったので、アクセス優先順位判定回路１１
１が、次のバスアクセスを決定する。この時、プリフェ
ッチ要求信号１１６とバースト転送可能信号１１５がア
クティブのため、表１の論理表より、次のバスアクセス
を、命令フェッチのバースト転送に決定する。時刻３か
ら時刻８までは同条件のため、命令フェッチのバースト
転送を８回起動する。
【００４２】
【表１】 時刻９では、バースト転送可能信号１１５がインアクテ
ィブになる、つまり、メモリの最大バースト転送回数に
達したため、次のバスアクセスを、命令フェッチのＴ１
ステートに決定する。時刻１１から時刻１２は、時刻１
〜３と同じ動作をする。
【００４３】時刻１３では、プリフェッチ要求信号１０
７がインアクティブになり、かつ、他のアクセス要求も
無いため、バースト転送も終了させ、Ｔｉステートとす
る。
【００４４】時刻１５で、再度プリフェッチ要求信号１
０７がアクティブになったため、時刻１の時と同じよう
に命令フェッチを開始する。時刻１７では、次のバスア
クセスを、命令フェッチのバースト転送に決定する。
【００４５】時刻１８では、メモリＢへのオペランド・
データ要求信号１０９がアクティブになり、アクセス優
先順位判定回路１１１が、表１の論理表より判定し、前
回のアクセス情報を記憶するアクセス・レジスタ１１２
が命令フェッチ・アクセスを記憶しているため、バース
ト転送可能信号１１５がインアクティブになるまで、次
のバスアクセスを命令フェッチに決定する。時刻１９、
２０は、オペランド・データ要求信号１０９は、待たさ
れ、命令フェッチ・アクセスを優先する。
【００４６】時刻２１で、バースト転送可能信号１１５
がインアクティブになる、つまり、メモリＡの最大バー
スト転送回数に達したため、時刻１８から待たせていた
オペランド・データ要求信号１０９を判定し、次のアク
セスをオペランド・データ・アクセスに決定しＴ１ステ
ートから開始する。
【００４７】時刻２３では、オペランド・データ・アク
セスのＴ２ステートを実行しており、この時、プリフェ
ッチ要求信号１１６と、オペランド・データ要求信号１
０９と、バースト転送可能信号１１５がアクティブで、
かつ、アクセス・レジスタ１１２がオペランド・データ
・アクセスのため、表１の論理表より、次のバスアクセ
スは、オペランド・データ・アクセスのバースト転送に
決定する。時刻２４，２５も同条件のため、オペランド
・データ・アクセスのバースト転送を実行する。
【００４８】時刻２６では、オペランド・データ要求信
号１０９がインアクティブになったため、オペランド・
データ・アクセスは、終了し、次のバスアクセスは、命
令フェッチ・アクセスに決定する。
【００４９】１．４ 効果 このように、第１の実施の形態によれば、図３のタイミ
ング図では、待ちＡの期間、オペランド・データ要求１
０９を待たせ、命令フェッチのバースト転送を優先する
ことで、従来例に比べ性能差Ａで示すように１ステート
分のバス・インタフェース性能を上げることができる。
【００５０】２．第２の実施の形態 本発明の第２の実施の形態について図４〜６を参照して
説明する。
【００５１】第２の実施の形態では、命令フェッチのた
めのバースト転送アクセス中にオペランド・データ要求
１０９が発生した場合、次のようにバースト転送の中断
及び継続の制御を行う。
【００５２】アドレス毎論理積ゲート１３８を用いて、
次のアドレスであるネクスト命令フェッチ・アドレス１
１７を、命令フェッチ・ビット・マスク・レジスタ１３
７に予め設定されたマスク値でマスクしたアドレスと、
命令フェッチ・バースト転送終了条件レジスタ１１９に
予め設定されたバースト転送条件を示す値を、条件比較
器１２０で比較する。
【００５３】アドレス毎論理積ゲート１３８が出力する
アドレスと、命令フェッチ・バースト転送終了条件レジ
スタ１１９が出力するバースト転送条件値が一致した
ら、条件比較器１２０は、バースト転送の境界であるこ
とを示すバースト転送終了信号１２１を生成して、アク
セス優先順位判定回路１１１に対して出力する。
【００５４】アクセス優先順位判定回路１１１は、アク
セス・レジスタ１１２が命令フェッチ・アクセスを記憶
しており、かつ、プリフェッチ要求信号１０７とオペラ
ンド・データ要求信号１０９が発生し、かつ、バースト
転送可能信号１１５がある場合、バースト転送終了信号
１２１が発生するまでは、オペランド・データ・アクセ
スより命令フェッチ・アクセスを優先して起動する。そ
の後、オペランド・データ・アクセスを実行する。
【００５５】第１の実施の形態では、命令フェッチをバ
ースト転送中にオペランド・データ要求１０９が発生し
たとき、次のアクセスがメモリの設定としてバースト転
送（Ｔ２ステートの連続）ができる条件であることを示
すバースト転送可能信号１１５が発生している間は、オ
ペランド・データ・アクセスよりも命令フェッチ・アク
セスを優先して起動する。第２の実施の形態では、更
に、バースト転送可能信号１１５、または、バースト転
送終了信号１２１が発生するまでは、オペランド・デー
タ・アクセスより命令フェッチ・アクセスを優先して起
動する。
【００５６】バースト転送終了信号１２１が発生する条
件は、バースト転送可能信号１１５が発生する条件より
も短い条件で、バースト転送終了信号１２１が発生する
条件を整数倍するとバースト転送可能信号１１５が発生
する条件になるように条件を設定する。特に、最大バー
スト転送回数の大きいメモリを使用した場合、バースト
転送可能信号１１５が発生する間隔の時間が長くなり、
この時間オペランド・データ・アクセスを待たせると逆
に性能の低下を招く場合、バースト転送する回数を少な
く設定できるようにすることを目的とする。
【００５７】２．１ メモリ接続構成 第２の実施の形態のメモリ接続構成は、図４に示すよう
に、マイクロプロセッサにシステムバスを介してメモリ
Ａ、Ｂ及びＣを接続した構成となっている。８の倍数ア
ドレスまでバースト転送可能なメモリＡに命令コードを
格納する。４の倍数アドレスまでバースト転送可能なメ
モリＢと、２の倍数アドレスまでバースト転送可能なメ
モリＣにデータを格納する。
【００５８】２．２ バス・インタフェースの構成 第２の実施の形態では、バースト転送終了信号１２１の
発生は、４の倍数アドレスを境界にバースト転送を終了
する条件とする。命令フェッチ・バースト転送終了条件
レジスタ１１９に１１Ｂを設定する。命令フェッチ・ビ
ット・マスク・レジスタ１３７に００００００１１Ｂを
設定することで、アドレスの下位２ビットを有効にし、
それ以外のビットをマスクする。ネクスト命令フェッチ
・アドレス１１７のマスクは、アドレス毎論理積ゲート
１３８で行なう。条件比較器１２０で比較した時の一致
条件は、４の倍数−１のアドレスである。この一致条件
をバースト信号終了条件１２１としてアクセス優先順位
判定回路に接続する。
【００５９】２．３ 動作 図６のタイミング図の時刻１〜２９は、第１の実施の形
態における図３のタイミング図とほぼ同じだが、バース
ト転送終了信号１２１を追加している。
【００６０】時刻１の、アドレス１３６は０番地とす
る。
【００６１】時刻２１では、アドレス１３６の下位２ビ
ットが１１Ｂとなり、４の倍数の境界条件であるため、
バースト転送終了信号１２１が発生し、命令フェッチの
バースト転送終了条件としてアクセス優先順位判定回路
１１１が、次のバスアクセスをオペランド・データ・ア
クセスに決定する。
【００６２】時刻３０では、プリフェッチ要求信号１０
７に加え、オペランド・データ要求信号１０９が発生
し、前回のアクセス情報を記憶するアクセス・レジスタ
１１２が命令フェッチ・アクセスを記憶し、バースト転
送可能信号１１５が発生しており、バースト転送終了信
号１２１がインアクティブであることからアクセス優先
順位判定回路１１１が、表１の論理表より判定し、次の
バスアクセスを命令フェッチのバースト転送に決定し、
オペランド・データ要求は保留される。
【００６３】時刻３１では、バースト転送可能信号１１
５が継続して発生しているが、バースト転送終了信号１
２１が発生したため、命令フェッチのバースト転送は終
了させ、アクセス優先順位判定回路１１１が、表１の論
理表より判定し、次のバスアクセスをオペランド・デー
タ・アクセスに決定する。
【００６４】時刻３２〜３９は、オペランド・データ要
求信号１０９が発生しており、前回のアクセス情報を記
憶するアクセス・レジスタ１１２がオペランド・データ
・アクセスを記憶しているため、オペランド・データ・
アクセスを優先して実行する。
【００６５】時刻４０では、オペランド・データ・アク
セスを連続して実行していたため、プリフェッチ・キュ
ーＦＩＦＯ１０１の命令コードが空になり、キュー・エ
ンプティ信号１０８が発生し、オペランド・データ・ア
クセスを強制的に中断させ、次のバスアクセスを命令フ
ェッチ・アクセスに決定する。
【００６６】時刻４４では、キュー・エンプティ信号１
０８がインアクティブになったため、時刻３０の時と同
じように、プリフェッチ要求信号１０７と、オペランド
・データ要求信号１０９が発生しており、前回のアクセ
ス情報を記憶するアクセス・レジスタ１１２が命令フェ
ッチ・アクセスを記憶し、バースト転送可能信号１１５
が発生しており、バースト転送終了信号１２１がインア
クティブであることからアクセス優先順位判定回路１１
１が、表１の論理表より判定し、次のバスアクセスを命
令フェッチのバースト転送に決定し、オペランド・デー
タ要求は保留される。
【００６７】２．４ 効果 このように、本発明のマイクロプロセッサにおいて、図
６のタイミング図では、待ちＡ、待ちＢ、待ちＣの期
間、オペランド・データ要求１０９を待たせ、命令フェ
ッチのバースト転送を優先することで、従来例に比べ性
能差Ｂで示すように３ステート分のバス・インタフェー
ス性能を上げることができる。
【００６８】３．第３の実施の形態 第３の実施の形態について図１、７、８を参照して説明
する。
【００６９】本発明の第３の実施の形態では、命令フェ
ッチにおけるバースト転送アクセス中に、他のオペラン
ド・データ要求１０９が発生した場合、次のようにバー
スト転送の中断及び継続の制御を行う。
【００７０】即ち、第３の実施の形態では、バースト転
送の回数をカウントするバースト転送回数カウンタ１２
９と、命令フェッチにおけるバースト転送の回数を記憶
する命令フェッチ・バースト転送回数レジスタ１３０
と、バースト転送回数カウンタ１２９と命令フェッチ・
バースト転送回数レジスタ１３０を比較する回数比較器
１３１と、回数比較器１３１の結果を示すバースト転送
終了信号１２１を新たに設けると共に、アクセス優先順
位判定回路１１１の判定条件を次のように変更する。
【００７１】アクセス優先順位判定回路１１１は、アク
セス・レジスタ１１２が命令フェッチ・アクセスを記憶
しており、かつ、プリフェッチ要求信号１０７とオペラ
ンド・データ要求信号１０９が発生し、かつ、バースト
転送可能信号１１５がある場合、バースト転送終了信号
１２１が発生するまでは、オペランド・データ・アクセ
スより命令フェッチ・アクセスを優先して起動する。そ
の後、オペランド・データ・アクセスを実行する。
【００７２】第１の実施の形態では、命令フェッチをバ
ースト転送中にオペランド・データ要求１０９が発生し
たとき、次のアクセスがメモリの設定としてバースト転
送（Ｔ２ステートの連続）ができる条件であることを示
すバースト転送可能信号１１５が発生している間は、オ
ペランド・データ・アクセスよりも命令フェッチ・アク
セスを優先して起動するが、第３の実施の形態では、こ
れに加えて、バースト転送可能信号１１５またはバース
ト転送終了信号１２１が発生するまでは、オペランド・
データ・アクセスより命令フェッチ・アクセスを優先し
て起動する。
【００７３】３．１ メモリ接続構成 第３の実施の形態のメモリ接続構成は、第１の実施の形
態と同様である。即ち、図１に示すようにマイクロプロ
セッサにシステムバスを介してメモリＡ及びメモリＢを
接続した構成となっている。メモリＡは８の倍数アドレ
スまでバースト転送可能なメモリであり、命令コードを
格納する。一方、メモリＢは４の倍数アドレスまでバー
スト転送可能なメモリであり、データを格納している。
【００７４】３．２ バス・インタフェースの構成 バースト転送終了信号１２１は次の条件で発生する。即
ち、オペランド・データ要求よりもプリフェッチ要求を
優先する回数を、命令フェッチ・バースト転送回数レジ
スタ１３０に予め設定し、命令フェッチ・アクセス信号
１１３とオペランド・データ要求信号１０９とバースト
転送可能信号１１５がすべてアクティブのときバースト
転送回数カウンタ１２９をカウントアップする。このカ
ウント値が命令フェッチ・バースト転送回数レジスタ１
３０の設定値と一致したとき、バースト転送終了信号１
２１を発生する。つまり、待ち時間の最大ステート値を
命令フェッチ・バースト転送回数レジスタ１３０に予め
設定する。尚、ここでは、命令フェッチ・バースト転送
回数レジスタ１３０の値を２回に設定した例を説明す
る。
【００７５】３．３ 動作 時刻２で命令フェッチ・アクセスのバースト転送を開始
し、時刻３で、オペランド・データ要求信号１０９が発
生している。命令フェッチ・アクセス信号１１３と、オ
ペランド・データ要求信号１０９と、バースト転送可能
信号１１５がアクティブのため、バースト転送回数カウ
ンタ１２９をカウントアップし、カウンタは、１にな
る。オペランド・データ要求は、保留される。
【００７６】時刻４でも、バースト転送回数カウンタ１
２９をカウントアップし、カウンタは２になり、回数比
較器１３１は一致を検出する。したがって、次のタイミ
ングでバースト転送終了信号１２１を発生する。
【００７７】時刻５では、バースト転送終了信号１２１
が発生したため、命令フェッチのバースト転送の終了
し、アクセス優先順位判定回路１１１が、次のバスアク
セスをオペランド・データ・アクセスに決定する。
【００７８】時刻１７では、バースト転送可能信号１１
５がアクティブにならないため、アクセス優先順位判定
回路１１１が、次のバスアクセスをオペランド・データ
・アクセスに決定する。
【００７９】３．４ 効果 このように、本発明のマイクロプロセッサにおいて、図
８のタイミング図では、待ちＡ、待ちＢの期間、オペラ
ンド・データ要求１０９を待たせ、命令フェッチのバー
スト転送を優先することで、従来例に比べ性能差Ａで示
すように４ステート分のバス・インタフェース性能を上
げることができる。この時、待ちＡと待ちＢは同じ時間
になる。
【００８０】なお、待ちの状態のときバースト転送可能
信号１１５がインアクティブになったときは、待ちを終
了しオペランド・データ・アクセスを実行する。
【００８１】４．第４の実施の形態 第４の実施の形態について図１、９、１０を参照して説
明する。
【００８２】第４の実施の形態では、命令フェッチにお
けるバースト転送アクセス中に、他のオペランド・デー
タ要求１０９が発生した場合、バースト転送の中断及び
継続の制御は次のように行う。
【００８３】プリフェッチ・キューＦＩＦＯ１０１の中
の命令コードが一定量より少ないことを、プリフェッチ
・キュー・バリッド１０３から検出した結果を示すバー
スト転送終了信号１２１を新たに設けると共に、アクセ
ス優先順位判定回路１１１の判定条件を次のように変更
する。
【００８４】アクセス優先順位判定回路１１１は、アク
セス・レジスタ１１２が命令フェッチ・アクセスを記憶
しており、かつ、プリフェッチ要求信号１０７とオペラ
ンド・データ要求信号１０９が発生し、かつ、バースト
転送可能信号１１５がある場合、バースト転送終了信号
１２１が発生するまでは、オペランド・データ・アクセ
スより命令フェッチ・アクセスを優先して起動する。そ
の後、オペランド・データ・アクセスを実行する。
【００８５】第１の実施の形態では、命令フェッチをバ
ースト転送中にオペランド・データ要求１０９が発生し
たとき、次のアクセスがメモリの設定としてバースト転
送（Ｔ２ステートの連続）ができる条件であることを示
すバースト転送可能信号１１５が発生している間は、オ
ペランド・データ・アクセスよりも命令フェッチ・アク
セスを優先して起動する。これに加えて、第４の実施の
形態では、バースト転送可能信号１１５、または、バー
スト転送終了信号１２１が発生するまでは、オペランド
・データ・アクセスより命令フェッチ・アクセスを優先
して起動する。
【００８６】４．１ メモリ接続構成 第４の実施の形態のメモリ接続構成は、第１の実施の形
態と同様である。即ち、図１に示すようにマイクロプロ
セッサにシステムバスを介してメモリＡ及びメモリＢを
接続した構成となっている。メモリＡは８の倍数アドレ
スまでバースト転送可能なメモリであり、命令コードを
格納する。一方、メモリＢは４の倍数アドレスまでバー
スト転送可能なメモリであり、データを格納している。
【００８７】４．２ バス・インタフェースの構成 バースト転送終了信号１２１が発生する条件は、プリフ
ェッチ・キューＦＩＦＯ１０１の何段目かのプリフェッ
チ・キュー・バリッド１０３のフラグである。プリフェ
ッチ・キュー・バリッド１０３に有効な命令コードがあ
る時は、バースト転送終了信号１２１をアクティブとす
る。命令フェッチのバースト転送中にオペランド・デー
タ要求が発生した場合、プリフェッチ・キューＦＩＦＯ
１０１にある程度の命令コードを確保してからオペラン
ド・データ・アクセスを行なうことを目的としている。
【００８８】本実施の形態では、プリフェッチ・キュー
ＦＩＦＯ１０１の２段目のプリフェッチ・キュー・バリ
ッド１０３にバースト転送終了信号１２１を接続してい
る。
【００８９】プリフェッチ・キューＦＩＦＯ１０１は、
デコーダ回路が空であれば、そのまま命令コードを転送
する。デコーダ回路は、２ステートに１命令処理するも
のとする。
【００９０】４．３ 動作 時刻２で命令フェッチ・アクセスのバースト転送を開始
し、時刻３で、オペランド・データ要求信号１０９が発
生している。バースト転送終了信号１２１が、発生して
いない、つまり、プリフェッチ・キューＦＩＦＯ１０１
に命令コードが２段目までないため、オペランド・デー
タ要求は保留される。
【００９１】時刻３で、プリフェッチ・キューＦＩＦＯ
１０１に命令コードが２段目まで溜まったため、バース
ト転送終了信号１２１が発生し、命令フェッチのバース
ト転送を終了し、アクセス優先順位判定回路１１１が、
次のバスアクセスをオペランド・データ・アクセスに決
定する。
【００９２】時刻１３では、バースト転送終了信号１２
１が発生する前に、バースト転送可能信号１１５がイン
アクティブになったため、命令フェッチのバースト転送
を終了し、アクセス優先順位判定回路１１１が、次のバ
スアクセスをオペランド・データ・アクセスに決定す
る。
【００９３】４．４ 効果 このように、本実施の形態では、図１０のタイミング図
のように、待ちＡ、待ちＢの期間、オペランド・データ
要求１０９を待たせ、命令フェッチのバースト転送を優
先することで、従来例に比べ性能差Ａで示すように５ス
テート分のバス・インタフェース性能を上げることがで
きる。
【００９４】５．第５の実施の形態 本発明の第５の実施の形態につき図１、１１、１２を参
照して説明する。
【００９５】第５の実施の形態では、バス・インタフェ
ースの優先順位が、キュー・エンプティ信号１０８が高
く、オペランド・データ要求１０９、命令フェッチ要求
１０７の順に低いマイクロプロセッサにおいて、オペラ
ンド・データ・アクセスにおけるバースト転送アクセス
中に、キュー・エンプティ信号１０８が発生した場合、
バースト転送の中断及び継続の制御は次のように行う。
【００９６】バースト転送の回数をカウントするバース
ト転送回数カウンタ１２９と、オペランド・データ・ア
クセスにおけるバースト転送の回数を記憶するオペラン
ド・データ・バースト転送回数レジスタ１３２と、バー
スト転送回数カウンタ１２９とオペランド・データ・バ
ースト転送回数レジスタ１３２を比較する回数比較器１
３１と、回数比較器１３１の結果を示すバースト転送終
了信号１２１を新たに設けると共に、アクセス優先順位
判定回路１１１の判定条件を次のように変更する。
【００９７】アクセス優先順位判定回路１１１は、アク
セス・レジスタ１１２がオペランド・データ・アクセス
を記憶しており、かつ、キュー・エンプティ信号１０８
が発生し、オペランド・データ要求信号１０９があり、
かつ、バースト転送可能信号１１５がある場合、バース
ト転送終了信号１２１が発生するまでは、命令フェッチ
・アクセスよりオペランド・データ・アクセスを優先し
て起動する。その後、命令フェッチ・アクセスを実行す
る。
【００９８】従来の技術では、オペランド・データ・ア
クセスをバースト転送中にキュー・エンプティ信号１０
８を発生したとき、次のバスアクセスを無条件に命令フ
ェッチ・アクセスを優先する。これに対して本実施の形
態では、次のアクセスがメモリの設定としてバースト転
送（Ｔ２ステートの連続）ができる条件であることを示
すバースト転送可能信号１１５が発生しており、かつ、
バースト転送終了信号１０９が発生しているとき、オペ
ランド・データ・アクセスよりも命令フェッチ・アクセ
スを優先して起動する。
【００９９】５．１ メモリ接続構成 第５の実施の形態のメモリ接続構成は、第１の実施の形
態と同様である。即ち、図１に示すようにマイクロプロ
セッサにシステムバスを介してメモリＡ及びメモリＢを
接続した構成となっている。メモリＡは８の倍数アドレ
スまでバースト転送可能なメモリであり、命令コードを
格納する。一方、メモリＢは４の倍数アドレスまでバー
スト転送可能なメモリであり、データを格納している。
【０１００】本実施の形態は、オペランド・データ・バ
ースト転送回数レジスタ１３２の値を２ステートに設定
した例である。
【０１０１】５．２ バス・インタフェースの構成 バースト転送終了信号１２１は次の条件で発生する。プ
リフェッチ要求よりオペランド・データ要求を優先する
回数をオペランド・データ・バースト転送回数レジスタ
１３２に予め設定し、オペランド・データ・アクセス信
号１１４とキュー・エンプティ信号１０８とバースト転
送可能信号１１５がすべてアクティブのとき、バースト
転送回数カウンタ１２９をカウントアップする。このカ
ウント値とオペランド・データ・バースト転送回数レジ
スタ１３２の設定値が一致したときバースト転送終了信
号１２１を発生する。つまり、待ち時間の最大ステート
数をオペランド・データ・バースト転送回数レジスタ１
３２に予め設定する。
【０１０２】５．３ 動作 時刻１では、命令フェッチを開始する。時刻５から、オ
ペランド・データ・アクセスのバースト転送を開始す
る。
【０１０３】時刻８で、キュー・エンプティ信号１０８
が発生し、オペランド・データ・アクセス信号１１４
と、キュー・エンプティ信号１０８と、バースト転送可
能信号１１５が、すべてアクティブのため、バースト転
送回数カウンタ１２９をカウントアップし、カウンタ
は、１になる。命令フェッチ要求は、保留される。
【０１０４】時刻９では、バースト転送可能信号１１５
が、インアクティブになってしまうので、オペランド・
データ・アクセスのバースト転送を終了し、アクセス優
先順位判定回路１１１が次のバスアクセスを命令フェッ
チ・アクセスに決定する。
【０１０５】時刻１４では、キュー・エンプティ信号１
０８が発生し、オペランド・データ・アクセス信号１１
４と、キュー・エンプティ信号１０８と、バースト転送
可能信号１１５が、すべてアクティブのため、バースト
転送回数カウンタ１２９をカウントアップし、カウンタ
は、１になる。命令フェッチ要求は、保留される。
【０１０６】時刻１５では、時刻１４と同条件のため、
バースト転送回数カウンタ１２９をカウントアップし、
カウンタは、２になるなり、回数比較器１３１は一致を
検出する。したがって、次のタイミングでバースト転送
終了信号１２１を発生する。
【０１０７】時刻１６では、バースト転送終了信号１２
１が発生したため、命令フェッチのバースト転送の終了
し、アクセス優先順位判定回路１１１が、次のバスアク
セスを命令フェッチ・アクセスに決定する。
【０１０８】５．４ 効果 本実施の形態では、図１２のタイミング図のように、待
ちＡ、待ちＢの期間、キュー・エンプティ要求信号１０
８を待たせ、オペランド・データ・アクセスのバースト
転送を優先することで、従来例に比べ性能差Ａで示すよ
うに５ステート分のバス・インタフェース性能を上げる
ことができる。
【０１０９】なお、待ちの状態のときバースト転送可能
信号１１５がインアクティブになったときは、待ちを終
了し命令フェッチ・アクセスを実行する。
【０１１０】また、他に、オペランド・データ・アクセ
スの要求数に応じて優先順位をかえることも考えられ
る。
【０１１１】６．第６の実施の形態 本発明の第６の実施の形態につき図１３〜１５を参照し
て説明する。
【０１１２】第６の実施の形態では、バス・インタフェ
ースの優先順位が、高い順に、キュー・エンプティ信号
１０８、オペランド・データ要求１０９、命令フェッチ
要求１０７のマイクロプロセッサにおいて、オペランド
・データ・アクセスにおけるバースト転送アクセス中
に、キュー・エンプティ信号１０８が発生した場合、バ
ースト転送の中断及び継続の制御を次のようにして行
う。
【０１１３】次のアドレスであるネクスト・オペランド
・データ・アドレス１４０をあらかじめ設定済みのオペ
ランド・データ・ビット・マスク・レジスタ１３９でア
ドレス毎論理積ゲート１３８によりマスクしたアドレス
と、あらかじめ設定済みのバースト転送条件を記憶して
いるオペランド・データ・バースト転送終了条件レジス
タ１３４を条件比較器１３５で比較し、条件に達したと
きにバースト転送の境界であることを示すバースト転送
終了信号１２１を新たに設けると共に、アクセス優先順
位判定回路１１１の判定条件を次のように変更する。
【０１１４】アクセス優先順位判定回路１１１は、アク
セス・レジスタ１１２がオペランド・データ・アクセス
を記憶しており、かつ、キュー・エンプティ信号１０８
が発生し、オペランド・データ要求信号１０９があり、
かつ、バースト転送可能信号１１５がある場合、バース
ト転送終了信号１２１が発生するまでは、命令フェッチ
・アクセスよりオペランド・データ・アクセスを優先し
て起動する。その後、命令フェッチ・アクセスを実行す
る。
【０１１５】従来の技術では、オペランド・データ・ア
クセスをバースト転送中にキュー・エンプティ信号１０
８を発生したとき、次のバスアクセスを無条件に命令フ
ェッチ・アクセスを優先する。これに対して、本実施の
形態では、次のアクセスがメモリの設定としてバースト
転送（Ｔ２ステートの連続）ができる条件であることを
示すバースト転送可能信号１１５が発生しており、か
つ、バースト転送終了信号１０９が発生しているとき、
オペランド・データ・アクセスよりも命令フェッチ・ア
クセスを優先して起動することに特徴がある。
【０１１６】このバースト転送終了信号１２１が発生す
る条件は、バースト転送可能信号１１５が発生する条件
よりも短い条件で、バースト転送終了信号１２１が発生
する条件を整数倍するとバースト転送可能信号１１５が
発生する条件になるように条件を設定する。特に、最大
バースト転送回数の大きいメモリを使用した場合、バー
スト転送可能信号１１５が発生する間隔の時間が長くな
り、この時間命令フェッチ・アクセスを待たせると逆に
性能の低下を招く場合、バースト転送する回数を少なく
設定できるようにすることを目的とする。
【０１１７】６．１ メモリ接続構成 第６の実施の形態のメモリ接続構成は、図１３のよう
に、マイクロプロセッサにシステムバスを介してメモリ
Ａ及びメモリＤを接続した構成となっている。メモリＡ
は８の倍数アドレスまでバースト転送可能なメモリであ
り、命令コードを格納する。一方、メモリＤは８の倍数
アドレスまでバースト転送可能なメモリであり、データ
を格納している。
【０１１８】６．２ バス・インタフェースの構成 本実施の形態では、バースト転送終了信号１２１の発生
は、４の倍数アドレスを境界にバースト転送を終了する
条件とする。オペランド・データ・バースト転送終了条
件レジスタ１３４に１１Ｂを設定する。オペランド・デ
ータ・ビット・マスク・レジスタ１３９に００００００
１１Ｂを設定することで、アドレスの下位２ビットを有
効にし、それ以外のビットをマスクする。ネクスト・オ
ペランド・データ・アドレス１４０のマスクは、アドレ
ス毎論理積ゲート１３８で行なう。条件比較器１２０で
比較した時の一致条件は、４の倍数−１のアドレスであ
る。この一致条件をバースト信号終了条件１２１として
アクセス優先順位判定回路に接続する。
【０１１９】６．３ 動作 時刻１では、命令フェッチを開始する。時刻５から、オ
ペランド・データ・アクセスのバースト転送を開始す
る。
【０１２０】時刻５の、アドレス１３６は０番地とす
る。
【０１２１】時刻８で、キュー・エンプティ信号１０８
が発生し、キュー・エンプティ信号１０８と、オペラン
ド・データ要求信号１０９と、バースト転送可能信号１
１５がアクティブで、バースト転送終了信号１２１がイ
ンアクティブのため、命令フェッチ要求よりオペランド
・データ要求を優先して動作する。
【０１２２】時刻１０では、バースト転送終了信号１２
１が発生したので、アクセス優先順位判定回路１１１が
次のバスアクセスを命令フェッチ・アクセスに決定す
る。
【０１２３】時刻１４では、時刻８と同じで、キュー・
エンプティ信号１０８が発生し、キュー・エンプティ信
号１０８と、オペランド・データ要求信号１０９と、バ
ースト転送可能信号１１５がアクティブで、バースト転
送終了信号１２１がインアクティブのため、命令フェッ
チ要求よりオペランド・データ要求を優先して動作す
る。
【０１２４】時刻１７では、バースト転送可能信号１１
５が、インアクティブになってしまうので、オペランド
・データ・アクセスのバースト転送を終了し、アクセス
優先順位判定回路１１１が次のバスアクセスを命令フェ
ッチ・アクセスに決定する。
【０１２５】６．４ 効果 このように、本実施の形態において、図１５のタイミン
グ図では、待ちＡ、待ちＢの期間、オペランド・データ
要求１０９を待たせ、命令フェッチのバースト転送を優
先することで、従来例に比べ性能差Ｂで示すように３ス
テート分のバス・インタフェース性能を上げることがで
きる。
【０１２６】また、待ちＡ、待ちＢの期間、キュー・エ
ンプティ要求信号１０８を待たせ、オペランド・データ
・アクセスのバースト転送を優先することで、従来例に
比べ性能差Ａで示すように７ステート分のバス・インタ
フェース性能を上げることができる。
【０１２７】更に、他に、オペランド・データ・アクセ
スの要求数に応じて優先順位をかえることも考えられ
る。
【０１２８】以上、第１〜６の実施の形態について説明
したが、当業者であれば、第１〜６の実施の形態を組み
合わせた条件で実現することが可能であるのは勿論であ
る。
【０１２９】
【発明の効果】第１〜４の実施の形態によれば、命令フ
ェッチ・アクセスのバースト転送途中でオペランド・デ
ータ要求１０９による強制的なバースト転送の中断がな
くなり、バースト転送の高速転送を生かせる条件まで転
送してからオペランド・データ・アクセスを行ない、バ
ス・インタフェースにおけるデータ転送能力を上げると
いう効果が得られる。
【０１３０】第５及び６の実施の形態によれば、オペラ
ンド・データ・アクセスのバースト転送途中でキュー・
エンプティ信号１０８による強制的なバースト転送の中
断がなくなり、バースト転送の高速転送を生かせる条件
まで転送してから命令フェッチ・アクセスを行ない、バ
ス・インタフェースにおけるデータ転送能力を上げると
いう効果が得られる。
【０１３１】よって、以上説明したように、本発明によ
れば、前回のバスアクセスの種類と、次のアクセスがバ
ースト転送（Ｔ２ステートの連続）できる条件と、バー
スト転送がある回数に達した条件から、バスアクセスの
優先順位判定を行うという基本構成に基づき、命令フェ
ッチ・アクセスのバースト転送途中でそれよりも優先順
位の高いオペランド・データ・アクセス要求によるバー
スト転送の中断を行わない制御を行う。これにより、バ
ースト転送中における中断を抑え、バースト転送再開時
におけるＴ１ステートのオーバーヘッドを最小限とする
ので、マイクロコンピュータのバス・インタフェース機
能のデータ転送能力を上げることができる。
【０１３２】また、同様に、オペランド・データ・アク
セスのバースト転送途中でそれよりも優先順位の高いプ
リフェッチ・キューからの要求によるバースト転送の中
断を行わない制御を行うことで、バースト転送中におけ
る中断を抑え、バースト転送再開時におけるＴ１ステー
トのオーバーヘッドを最小限にするので、マイクロコン
ピュータのバス・インタフェース機能のデータ転送能力
を上げることができる。
【０１３３】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態は適宜変更され得ることは明らかである。
【図面の簡単な説明】
【図１】本発明の第１、３〜５の実施の形態のシステム
構成図である。
【図２】本発明の第１の実施の形態のバス・インタフェ
ースの構成図である。
【図３】本発明の第１の実施の形態のタイミング図であ
る。
【図４】本発明の第２の実施の形態のシステム構成図で
ある。
【図５】本発明の第２の実施の形態のバス・インタフェ
ースの構成図である。
【図６】本発明の第２の実施の形態のタイミング図であ
る。
【図７】本発明の第３の実施の形態のバス・インタフェ
ースの構成図である。
【図８】本発明の第３の実施の形態のタイミング図であ
る。
【図９】本発明の第４の実施の形態のバス・インタフェ
ースの構成図である。
【図１０】本発明の第４の実施の形態のタイミング図で
ある。
【図１１】本発明の第５の実施の形態のバス・インタフ
ェースの構成図である。
【図１２】本発明の第５の実施の形態のタイミング図で
ある。
【図１３】本発明の第６の実施の形態のシステム構成図
である。
【図１４】本発明の第６の実施の形態のバス・インタフ
ェースの構成図である。
【図１５】本発明の第６の実施の形態のタイミング図で
ある。
【図１６】従来のバス・インタフェースの構成図であ
る。
【図１７】従来のシステム構成図である。
【符号の説明】
１０１ プリフェッチ・キューＦＩＦＯ １０２ デコーダ回路 １０３ プリフェッチ・キュー・バリッド １０４ キュー・クリア信号 １０５ 論理和ゲート １０６ 反転ゲート １０７ プリフェッチ要求信号 １０８ キュー・エンプティ信号 １０９ オペランド・データ要求信号 １１０ データ・バス １１１ アクセス優先順位判定回路 １１２ アクセス・レジスタ １１３ 命令フェッチ・アクセス信号 １１４ オペランド・データ・アクセス信号 １１５ バースト転送可能信号 １１６ 優先順位判定信号 １１７ ネクスト命令フェッチ・アドレス １１８ バースト境界条件検出回路 １１９ 命令フェッチ・バースト転送終了条件レジスタ １２０ 条件比較器 １２１ バースト転送終了信号 １２２ バス・ステート制御回路 １２３ Ｔ１ステート信号 １２４ Ｔ２ステート信号 １２５ Ｔｉステート信号 １２６ バス・タイミング生成回路 １２７ ＲＤ信号 １２８ ＷＲ信号 １２９ バースト転送回数カウンタ １３０ 命令フェッチ・バースト転送回数レジスタ １３１ 回数比較器 １３２ オペランド・データ・バースト転送回数レジス
タ １３４ オペランド・データ・バースト転送終了条件レ
ジスタ １３５ 条件比較器 １３６ アドレス １３７ 命令フェッチ・ビット・マスク・レジスタ １３８ アドレス毎論理積ゲート １３９ オペランド・データ・ビット・マスク・レジス
タ １４０ ネクスト・オペランド・データ・アドレス

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 命令コードをフェッチし格納するプリフ
    ェッチ・キューＦＩＦＯと、 前記プリフェッチ・キューＦＩＦＯに有効な前記命令コ
    ードが格納されていることを示すプリフェッチ・キュー
    ・バリッドと、 前記プリフェッチ・キューＦＩＦＯに空きがあることを
    示すプリフェッチ要求信号と、前記プリフェッチ・キュ
    ーＦＩＦＯが完全に空になったことを示すキュー・エン
    プティ信号と、オペランド・データ・アクセスの発生を
    示すオペランド・データ要求信号とを受信して、次のバ
    スアクセスの種類を決定するアクセス優先順位判定回路
    と、 前記アクセス優先順位判定回路で決定した前記次のバス
    アクセスの種類を元にバス・インタフェース信号を生成
    すると共に、メモリの設定がバースト転送できる条件で
    あることを示すバースト転送可能信号を生成するバス・
    ステート制御回路と、を備えるマイクロプロセッサにお
    いて、 前回の前記バスアクセスの情報を記憶するアクセス・レ
    ジスタを備え、 前記アクセス優先順位判定回路は、前記アクセス・レジ
    スタに記憶された情報が命令フェッチ・アクセスであ
    り、かつ、前記プリフェッチ要求信号、オペランド・デ
    ータ要求信号及びバースト転送可能信号の全てがある場
    合、次のバスアクセスの際に、オペランド・データ・ア
    クセスより命令フェッチ・アクセスを優先することを特
    徴とするマイクロプロセッサ。
  2. 【請求項２】 請求項１記載のマイクロプロセッサにお
    いて、更に、 命令フェッチのバースト転送が終了する条件を記憶する
    命令フェッチ・バースト転送終了条件レジスタと、 次の命令フェッチ・アドレスと前記命令フェッチ・バー
    スト転送終了条件レジスタからメモリの境界条件を検出
    し、検出結果としてバースト転送終了信号を生成する条
    件比較器とを備え、 前記アクセス優先順位判定回路は、前記アクセス・レジ
    スタに記憶された情報が命令フェッチ・アクセスであ
    り、かつ、前記プリフェッチ要求信号、前記オペランド
    ・データ要求信号及び前記バースト転送可能信号の全て
    がある場合、前記バースト転送終了信号に応じて、次の
    バスアクセスの際に、オペランド・データ・アクセスよ
    り命令フェッチ・アクセスを優先するか否かを判定する
    ことを特徴とするマイクロプロセッサ。
  3. 【請求項３】 請求項１及び２のいずれかに記載のマイ
    クロプロセッサにおいて、 バースト転送の回数をカウントするバースト転送回数カ
    ウンタと、 命令フェッチにおけるバースト転送の回数を記憶する命
    令フェッチ・バースト転送回数レジスタと、 前記バースト転送回数カウンタと前記命令フェッチ・バ
    ースト転送回数レジスタを比較し、比較結果を示すバー
    スト転送終了信号を生成する回数比較器とを備え、 前記アクセス優先順位判定回路は、前記アクセス・レジ
    スタに記憶された情報が命令フェッチ・アクセスであ
    り、かつ、前記プリフェッチ要求信号、オペランド・デ
    ータ要求信号及びバースト転送可能信号の全てがある場
    合、前記バースト転送終了信号に応じて、次のバスアク
    セスの際に、オペランド・データ・アクセスより命令フ
    ェッチ・アクセスを優先するか否かを判定することを特
    徴とするマイクロプロセッサ。
  4. 【請求項４】 請求項１乃至３のいずれかに記載のマイ
    クロプロセッサにおいて、 前記プリフェッチ・キューＦＩＦＯの中の命令コードが
    一定量より少ないことを前記プリフェッチ・キュー・バ
    リッドから検出し、検出結果を示すバースト転送終了信
    号を生成する手段を備え、 前記アクセス優先順位判定回路は、前記アクセス・レジ
    スタに記憶された情報が命令フェッチ・アクセスであ
    り、かつ、前記プリフェッチ要求信号、オペランド・デ
    ータ要求信号及びバースト転送可能信号の全てがある場
    合、前記バースト転送終了信号に応じて、次のバスアク
    セスの際に、オペランド・データ・アクセスより命令フ
    ェッチ・アクセスを優先するか否かを判定することを特
    徴とするマイクロプロセッサ。
  5. 【請求項５】 請求項１乃至４のいずれかに記載のマイ
    クロプロセッサにおいて、 オペランド・データ・アクセスにおけるバースト転送の
    回数をカウントするバースト転送回数カウンタと、 オペランド・データ・アクセスにおけるバースト転送の
    回数を記憶するデータ・バースト転送回数レジスタと、 前記バースト転送回数カウンタと前記データ・バースト
    転送回数レジスタを比較し、比較結果を示すバースト転
    送終了信号をする回数比較器とを備え、 前記アクセス優先順位判定回路は、 前記キュー・エンプティ信号、オペランド・データ要求
    信号及びプリフェッチ要求信号の順に高い優先順位を与
    えると共に、 前記アクセス・レジスタに記憶された情報がオペランド
    ・データ・アクセスであり、かつ、前記キュー・エンプ
    ティ信号、オペランド・データ要求信号及びバースト転
    送可能信号の全てがある場合、前記バースト転送終了信
    号に応じて、次のバスアクセスの際に、命令フェッチ・
    アクセスよりもオペランド・データ・アクセスを優先す
    るか否かを判定することを特徴とするマイクロプロセッ
    サ。
  6. 【請求項６】 請求項１乃至５のいずれかに記載のマイ
    クロプロセッサにおいて、 オペランド・データにおけるバースト転送の終了する条
    件を記憶するデータ・バースト転送終了条件レジスタ
    と、 次のオペランド・データ・アドレスと前記データ・バー
    スト転送終了条件レジスタからメモリの境界条件を検出
    し、比較結果としてバースト転送終了信号を生成する条
    件比較器とを備え、 前記アクセス優先順位判定回路は、 前記キュー・エンプティ信号、オペランド・データ要求
    信号及びプリフェッチ要求信号の順に高い優先順位を与
    えると共に、 前記アクセス・レジスタに記憶された情報がオペランド
    ・データ・アクセスであり、かつ、前記キュー・エンプ
    ティ信号、オペランド・データ要求信号及びバースト転
    送可能信号の全てがある場合、前記バースト転送終了信
    号に応じて、次のバスアクセスをオペランド・データ・
    アクセスと判定することを特徴とするマイクロプロセッ
    サ。
  7. 【請求項７】 バス・インタフェース機能を有するマイ
    クロプロセッサにおいて、前回のバス・アクセスの種類
    に関する情報、次回のバス・アクセスがバースト転送可
    能な条件に関する情報、及び、バースト転送が予め定め
    られた回数に達した条件に関する情報に基づいてバス・
    アクセスの優先順位を判定することを特徴とするバス・
    インタフェース機能を有するマイクロプロセッサ。
  8. 【請求項８】 バス・インタフェース機能を有するマイ
    クロプロセッサにおいて、オペランド・データ・アクセ
    スのバースト転送途中に、プリフェッチ・キューからバ
    ースト転送の要求が生じた場合、前記オペランド・デー
    タ・アクセスのバースト転送が終了するまで前記要求を
    保留することを特徴とするバス・インタフェース機能を
    有するマイクロプロセッサ。
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