JPH0981405A

JPH0981405A - コンピュータシステムのリトライ処理装置

Info

Publication number: JPH0981405A
Application number: JP7232400A
Authority: JP
Inventors: Yuji Sugaya; 祐二菅谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-09-11
Filing date: 1995-09-11
Publication date: 1997-03-28
Anticipated expiration: 2015-09-11
Also published as: JP3192354B2

Abstract

(57)【要約】【目的】バストレース及びバックアップメモリによ
り、エラー発生時においても、コンピュータシステムの
処理の連続性の確保を可能にするリトライ処理装置を実
現する。【構成】通常はデータバス６、アドレスバス７、制御
線８のデータをトレースメモリ３に保持し主記憶装置２
への書込み時に書込み前のデータをトレースメモリ３に
保持する。ＣＰＵ１は一定間隔毎にチェックポイントと
してＣＰＵ１内のレジスタ、プログラムカウンタ、スタ
ックポインタの値を記憶装置２に書き出す。エラー発生
時はエラー原因を解析しリトライ処理を行うチェックポ
イントを決定しトレースメモリ３のデータを記憶装置２
に書込み、主記憶装置２、ＣＰＵ１のレジスタ、プログ
ラムカウンタ、スタックポインタの内容をリトライ処理
を行うチェックポイントの内容に戻しリトライ処理を開
始し通常のプログラムに戻る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
において、エラー発生時にバストレースにより原因解析
を行うリトライ処理装置に関する。

【０００２】

【従来の技術】コンピュータシステムの高信頼化技術の
一つに、バストレースによるエラー解析がある。このバ
ストレースによるエラー解析では、各バスサイクルにお
けるデータバス、アドレスバス、制御線のデータをトレ
ースメモリに保持し、エラー発生時にトレースメモリに
保持されたデータを基にエラー原因の解析を行ってい
る。また、コンピュータシステムに一過性の障害が生
じ、これによって、コンピュータシステムが停止した場
合の対策としては、特開昭４−４４４４号公報に記載さ
れた「通信制御システム」がある。この「通信制御シス
テム」においては、システムに障害が生じた場合に、ま
ず、システムを再スタートさせる。そして、システムが
正常に動作すれば、そのまま、システムの稼働が継続さ
れる。システムの再スタートを所定回数繰り返しても、
正常に動作しない場合には、待機機に切り替えて運用さ
れる。これにより、システムが一過性の原因により停止
した場合には、待機機に切り替えて運用が再開できる。
また、障害が一過性では無い場合には、待機機に切り替
えて運用が再開できる。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
バストレースの方式では、コンピュータシステムのエラ
ー発生時の原因解析を行うだけで、エラーの発生後は、
コンピュータシステムのダウンを余儀なくされていた。
コンピュータシステムの応用分野では、その性格上コン
ピュータシステムのダウンが膨大な損失をもたらす分野
がある。このような分野では、エラー発生後も処理が連
続して実行されれば、損失を防ぐか、若しくは損失を最
小限におさえることができる。

【０００４】また、上記公報に記載された「通信制御シ
ステム」においては、システムに一過性では無い障害が
発生した場合には、待機機に切り替えられるが、この待
機機が必要となるばかりか、待機機に障害が発生した場
合には、システムのダウンを回避することはできない。

【０００５】本発明の目的は、バストレース及びバック
アップメモリにより、エラー発生時においても、コンピ
ュータシステムの処理の連続性の確保を可能にするリト
ライ処理装置、つまり、処理再開装置を実現することで
ある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明は次のように構成される。レジスタ、プログ
ラムカウンタ、スタックポインタを少なくとも有するデ
ータ処理手段と、主記憶手段と、各バスサイクルにおけ
るデータバス、アドレスバス、制御線のデータを格納す
るトレースメモリと、主記憶手段へのアクセス及びトレ
ースメモリの制御を制御線を介して行うシステム制御部
とを有するコンピュータシステムのリトライ処理装置に
おいて、一定間隔毎に、レジスタ、プログラムカウンタ
及びスタックポインタの内容を、チェックポイントとし
て、主記憶手段の所定アドレスに書き込むレジスタ内容
書き込み手段と、データ処理手段におけるデータ処理に
誤りが発生したことを検知し、トレースメモリへのデー
タバス、アドレスバス及び制御線のデータの格納を停止
し、誤りの発生原因を解析するエラー検知原因解析手段
と、原因解析手段により解析されたエラーの発生前のチ
ェックポイントを判定するチェックポイント判定手段
と、主記憶手段に、トレースメモリに格納されたデータ
を書き込むとともに、上記レジスタ、プログラムカウン
タ及びスタックポインタの内容を、チェックポイント判
定手段により判定されたチェックポイントにおける内容
に戻し、データ処理を再開させるトレース情報読み出し
書き込み制御部とを備える。

【０００７】好ましくは、上記コンピュータシステムの
リトライ処理装置において、主記憶手段とデータ処理手
段との間に配置され、主記憶手段へのデータの流れの切
換を行うデータバスエクスチェンジャーを、さらに備え
る。

【０００８】また、好ましくは、上記コンピュータシス
テムのリトライ処理装置において、トレースメモリ読み
出し書き込み制御部は、主記憶手段への書き込みは、こ
の書き込みを行う前に、書き込みを行うアドレスから読
み出しを行い、トレースメモリに上記主記憶手段のデー
タを格納し実行する。

【０００９】また、好ましくは、上記コンピュータシス
テムのリトライ処理装置において、エラー検知原因解析
手段は、データ処理に誤りが発生したときは、自己診断
等によるエラー原因の解析後、トレースメモリに保持さ
れた各バスサイクル毎のデータバス、アドレスバス、制
御線のデータを基にエラー原因の解析を行う。

【００１０】

【作用】通常のプログラム実行時に、一定間隔毎にデー
タ処理手段からレジスタ、プログラムカウンタ、スタッ
クポインタの値がチェックポイントとして書き出され
る。また、各バスサイクル毎のデータバス、アドレスバ
ス、制御線のデータをトレースメモリに保持する。更
に、主記憶手段への書き込みアクセス時には、主記憶手
段への書き込みを行う前に、書き込みを行うアドレスか
らの読み出しを行い、トレースメモリに書き込みを行う
前の主記憶手段データを保持する。

【００１１】エラー発生時、トレースメモリに保持され
たデータバス、アドレスバス、制御線のデータを基にエ
ラー原因の解析を行うと共に主記憶装置及びデータ処理
手段のレジスタ、プログラムカウンタ、スタックポイン
タの内容をチェックポイントからの処理続行可能なよう
に、リトライ処理を開始するチェックポイントにおける
内容に戻し、チェックポイントからのリトライ処理を行
うことにより、処理の連続性確保を可能にする。

【００１２】

【実施例】以下、本発明の実施例を添付図面を用いて説
明する。図１は、本発明の一実施例であるリトライ処理
装置（処理再開装置）の全体概略構成図であり、１はＣ
ＰＵ（データ処理手段）、２は主記憶装置、３はトレー
スメモリである。このトレースメモリ３は、各バスサイ
クルにおけるデータバス６、アドレスバス７、制御線８
のデータを保持するデータバス用トレースメモリ３１
と、アドレスバス用トレースメモリ３２と、制御線用ト
レースメモリ３３とからなる。この図１の例ではトレー
スメモリ３は、ＦＩＦＯ形式のメモリとする。

【００１３】また、４はデータバスエクスチェンジャー
であり、主記憶装置２へのデータの流れ、つまり入出力
の切換を行う。５はシステム制御部であり、システム制
御線９を介して、主記憶装置２へのアクセスの制御や、
トレースメモリ３及びデータバスエクスチェンジャー４
の動作制御を行う。

【００１４】図２は、本発明におけるリトライ処理用い
て、エラー発生後にエラーの解析及びリトライ処理を行
うときの全体動作フローチャートである。図２のステッ
プ１００に示すように、バストレース（通常のプログラ
ム実行）が開始され、ステップ１０１において、エラー
が発生したとする。

【００１５】通常のプログラム実行時は、エラー発生後
にエラーの解析及びリトライ処理の実行が可能となるよ
うに、各バスサイクルにおけるデータバス６、アドレス
バス７、制御線８のデータをトレースメモリ３に保持す
る。また、主記憶装置２への書き込みアクセス時には、
主記憶装置２への書き込みを行う前に、書き込みを行う
アドレスからデータの読み出しを行い、読み出したデー
タをトレースメモリ３に書き込み、そのデータを保持す
る。そして、その後、主記憶装置２に書き込みを行う。

【００１６】このため、ステップ１０２において、エラ
ーの発生時には、トレースメモリ３内の通常動作時のデ
ータバス６、アドレスバス７、制御線８のデータ、書き
込みアクセス時の主記憶装置２の書き込み前データをそ
のまま保持しておくために、データバス６、アドレスバ
ス７、制御線８のデータのトレースメモリ３への保持を
停止する。次に、ステップ１０３において、エラーの原
因解析を行い、どこまでデータをさかのぼってリトライ
処理を行うか決定する。この際、トレースメモリ３のデ
ータを主記憶装置２に書き込み、主記憶装置２の内容を
リトライ処理を行う点における内容に戻す。

【００１７】主記憶データの内容をリトライ処理を行う
点における内容に戻したら、ステップ１０４において、
リトライ処理を開始し、通常のプログラム実行であるス
テップ１００に戻る。リトライ処理開始時は、再びエラ
ーが発生してもエラー原因の解析及びリトライ処理を行
えるように、データバス６、アドレスバス７、制御線８
のデータのトレースメモリ３への保持を再開させる。

【００１８】図３は、通常のプログラム実行時のＣＰＵ
１の概略動作フローチャートである。図３のステップ２
００において、ＣＰＵ１は、プログラムを実行し、ステ
ップ２０１において、プログラム実行中に一定間隔経過
したか否かを判定して、経過したならば、ステップ２０
２において、チェックポイントとしてＣＰＵ１のレジス
タ、プログラムカウンタ、スタックポインタの値を、主
記憶装置２又は各種データ保持用のメモリの特定アドレ
ス以降に書き込む。本実施例では特定アドレスを主記憶
装置２のアドレスＸＸＸＸＸとする。そして、ステップ
２００に戻る。

【００１９】図２に示したリトライ処理動作は、上述し
たチェックポイントを開始点とする。通常のプログラム
実行時は、トレースメモリ３にデータバス６、アドレス
バス７、制御線８のデータが保持されるため、トレース
メモリ３には少なくとも１つのチェックポイントが保持
される。

【００２０】データバス用トレースメモリ３１には、各
チェックポイントにおけるＣＰＵ１のレジスタ、プログ
ラムカウンタ、スタックポインタの値が保持されている
ため、リトライ処理開始時は、ＣＰＵ１のレジスタ、プ
ログラムカウンタ、スタックポインタの値をデータバス
用トレースメモリ３１を参照し、リトライを開始するチ
ェックポイントにおけるレジスタ、プログラムカウン
タ、スタックポインタの値とすれば良い。トレースメモ
リ３を参照する際、アドレスバス用トレースメモリ３２
に保持されたデータがＸＸＸＸＸとなる点を探すことに
より、チェックポイントを探すことができる。

【００２１】図４は、本実施例で示すコンピュータシス
テムにおけるアドレスの割付例である。チェックポイン
トにおけるＣＰＵ１のレジスタ、プログラムカウンタ、
スタックポインタの値の書き込み用に、アドレスＸＸＸ
ＸＸ以降にそのデータ容量分だけの空間を割り当てる。

【００２２】また、トレースメモリ３の読み出し用にデ
ータバス用トレースメモリ３１にアドレスＹＹＹＹＹ、
アドレスバス用トレースメモリ３２にアドレスＹＹＹＹ
Ｙ＋４、制御線用トレースメモリ３３にアドレスＹＹＹ
ＹＹ＋８を割り当てる。トレースメモリ３はＦＩＦＯ形
式のメモリであるため、アドレスＹＹＹＹＹ、アドレス
ＹＹＹＹＹ＋４、アドレスＹＹＹＹＹ＋８からの読み出
しを行えば各バスサイクルにおけるデータバス６、アド
レスバス７、制御線８のデータを順を追って読み出すこ
とができる。上記の空間はチェックポイントにおけるＣ
ＰＵ１のレジスタ、プログラムカウンタ、スタックポイ
ンタの保持と、トレースメモリ３の読み出し以外の用途
には使わないものとする。

【００２３】図５から図７を用いて、図２における通常
のプログラム実行時のトレースメモリ３へのデータバス
６、アドレスバス７、制御線８のデータの保持を説明す
る。図５は、ＣＰＵ１の読み出し動作時における説明図
である。バスエクスチェンジャー４は、主記憶装置２か
らの読み出しデータをそのままＣＰＵ１に送る。データ
バス６、アドレスバス７、制御線８のデータがそれぞれ
データバス用トレースメモリ３１、アドレスバス用トレ
ースメモリ３２、制御線用トレースメモリ３３に保持さ
れる。

【００２４】図６、図７は、ＣＰＵ１から主記憶装置２
への書き込みアクセス、及び主記憶装置２への書き込み
を行うアドレスの書き込み前データのトレースメモリ３
への保持動作を表している。

【００２５】図６において、ＣＰＵ１は主記憶装置２の
アドレスＮＮＮＮＮに書き込みアクセスを行う。この
際、主記憶装置２のアドレスＮＮＮＮＮに書き込みを行
う前に、主記憶装置２のアドレスＮＮＮＮＮの書き込み
前データが読み出され、トレースメモリ３に保持され
る。この際、ＣＰＵ１からの書き込みデータと主記憶装
置２からのアドレスＮＮＮＮＮから読み出された書き込
み前データが衝突しないように、データバスエクスチェ
ンジャー４は、システム制御部５からの制御指令によ
り、ＣＰＵ１からの書き込みデータを主記憶装置２に送
らないようにしている。

【００２６】トレースメモリ３への主記憶装置２の書き
込み前データの保持が終了すると、図７に示すように、
主記憶装置２へのＣＰＵ１からの書き込みデータの書き
込みを行う。データバスエクスチェンジャー４は、ＣＰ
Ｕ１からの書き込みデータをそのまま主記憶装置２に送
る。データバス６、アドレスバス７、制御線８のデータ
が、それぞれデータバス用トレースメモリ３１、アドレ
スバス用トレースメモリ３２、制御線用トレースメモリ
３３に保持される。

【００２７】図８は、ＣＰＵ１の機能ブロック図であ
り、図２におけるエラー原因解析、及びトレースデータ
の主記憶装置２への書き込みの動作を行うブロックであ
る。また、図９は、図８の機能ブロックの動作フローチ
ャートである。図８において、ＣＰＵ１は、バストレー
ス開始指令部１１と、この開始指令部１１からの開始指
令に応じて、データバス６、アドレスバス７及び制御線
８からエラー発生を検知するエラー発生検知部１２と、
このエラー発生検知部１２からのエラー発生検知信号に
応答して、エラー原因を解析するエラー原因解析部１３
とを有している。

【００２８】さらに、ＣＰＵ１は、エラー原因解析部１
３等からの指令に基づき、トレースメモリ３に格納され
たデータ等を読み出すトレースメモリ読み出し部１４
と、このトレースメモリ読み出し部１４が読み出したデ
ータがチェックポイントか否かを判定するチェクポイン
ト判断部１５と、チェックポイント判断部１５からの指
令信号に基づき、トレースメモリ読み出し部１４により
読み出された情報を主記憶部２に書き込むトレース情報
読み出し書き込み制御部１６とを有している。

【００２９】また、ＣＰＵ１は、バストレース開始指令
部１１の開始指令に応じて、ＣＰＵ１内のレジスタ、プ
ログラムカウンタ、スタックポインタの内容を、所定の
一定間隔毎に、チェックポイントとして、主記憶装置２
に書き込む書き込み制御部１７を有している。

【００３０】以下、エラー原因解析、及びトレースデー
タの主記憶装置２への書き込みの動作の詳細を、図８及
び図９を参照して説明する。図９のステップ３００にお
いて、バストレース開始指令部１１によりバストレース
の開始が指令される。次に、ステップ３０１において、
エラー発生検知部１２がエラーを検知すると、ステップ
３０２において、バストレース開始指令部１１は、シス
テム制御部５にバストレースの停止を指令し、バストレ
ースが停止される。そして、ステップ３０３において、
エラー原因解析部１３によりエラー原因の解析が開始さ
れる。

【００３１】エラー原因解析は、初めに自己診断等によ
りトレースメモリ３のデータを使わないで行う。そし
て、ステップ３０４において、解析できたか否かが判断
され、この時点で、エラー原因が判明した場合にはエラ
ー原因の内容から、どのチェックポイントからリトライ
処理を開始するかを決め、次のステップ３０５における
処理である、トレース情報の読み出しを行う（トレース
メモリ読み出し部１４により実行）。

【００３２】ステップ３０４において、自己診断等によ
るエラー原因解析により、エラー原因が判明しなかった
場合は、ステップ３０９に進み、トレース情報の読み出
し、を行いながら、トレースデータを基にエラー原因の
解析を行い、エラー原因が判明した場合にはエラー原因
の内容からどのチェックポイントからリトライ処理を開
始するかを決める。エラー原因が判明しなかった場合は
ノイズなどによる一過性のエラーと判断し、最新のチェ
ックポイントからリトライ処理を行うことに決定する。

【００３３】トレースデータの読み出しは、データバス
用トレースメモリ３１の読み出し、アドレスバス用トレ
ースメモリ３２の読み出し、制御線用トレースメモリ３
３の読み出しを一連の動作として、この動作を繰り返す
ことにより行う。トレースメモリ３はＦＩＦＯ形式のメ
モリであるため、一連の動作を繰り返して行うことによ
り、各バスサイクルにおけるデータバス６、アドレスバ
ス７、制御線８のデータを順を追って読み出すことがで
きる。

【００３４】図１０、図１１、図１２に、それぞれデー
タバス用トレースメモリ３１の読み出し、アドレスバス
用トレースメモリ３２の読み出し、制御線用トレースメ
モリ３３の読み出しの動作を示す。データバス用トレー
スメモリ３１の読み出し、アドレスバス用トレースメモ
リ３２の読み出し、制御線用トレースメモリ３３の読み
出しは、それぞれアドレスＹＹＹＹＹ、アドレスＹＹＹ
ＹＹ＋４、アドレスＹＹＹＹＹ＋８の読み出しにより行
う。

【００３５】ステップ３０５及び３０９において、読み
出されたトレース情報がチェックポイントにおけるデー
タであるかどうかが、チェックポイント判断部１５によ
り、アドレス用トレースメモリ３２からの読み出しデー
タを参照して判断される。チェックポイントでは、アド
レスＸＸＸＸＸ以降にＣＰＵ１のレジスタ、プログラム
カウンタ、スタックポインタを書き込むため、アドレス
用トレースメモリ３２からの読み出しデータがＸＸＸＸ
Ｘであれば、チェックポイントにおけるトレースデータ
を読み出したものと判断する。

【００３６】ステップ３０６において、チェックポイン
トにおけるトレース情報でないと判断された場合は、ス
テップ３０８に進み、主記憶装置２のアドレスバス用ト
レースメモリ３２から読み出したアドレスにデータバス
用トレースメモリ３１から読み出したデータを書き戻
す。この際の動作は図１３で示される。そして、処理は
ステップ３０５又は３０９に戻る。

【００３７】ステップ３０６において、チェックポイン
トであれば、ステップ３０７に進む。このステップ３０
７において、リトライ処理を開始するチェックポイント
か否かが判断され、チェックポイントにおけるトレース
データであってもリトライ処理を開始するチェックポイ
ントでない場合は、ステップ３０５又は３０９に戻る。

【００３８】リトライ処理を開始するチェックポイント
かどうかの判断は、データバス用トレースメモリ３１か
ら読み出したチェックポイントにおけるＣＰＵ１のレジ
スタ、プログラムカウンタ、スタックポインタの値を参
照して判断すればよい。以上のようにしてリトライ処理
を開始するチェックポイントまでの各バスサイクルにお
けるデータバス６のデータを主記憶装置２に書き込む。
そして、ステップ３０７において、リトライ処理を開始
するチェックポイントとなると、ステップ３１０に進
む。

【００３９】ステップ３１０において、トレース情報読
み出し書き込み制御部１６は、トレースメモリ読み出し
部１４からリトライ処理を行うチェックポイント以降の
トレースデータの読み出しを行い、データ用トレースメ
モリ３１から読み出した、主記憶装置２の各アドレスへ
のアクセスにおける同一アドレスへの最初のアクセスの
際の主記憶装置２からの読み出しデータのみを、主記憶
装置２の当該アドレスに書き込む。

【００４０】主記憶装置２への書き込みアクセス時は、
主記憶装置２への書き込みを行う前に、書き込みを行う
アドレスから読み出しを行い、トレースメモリ３に書き
込みを行う前の主記憶装置のデータの保持を行うため、
リトライ処理を行うチェックポイント以降の主記憶装置
２への最初のアクセスの際の主記憶装置２からの読み出
しデータを主記憶装置２に書き戻すことにより、主記憶
装置２の内容をリトライを開始するチェックポイントに
おける内容に戻すことができる。

【００４１】以上のようにして主記憶装置２の内容をリ
トライ処理を開始するチェックポイントにおける内容に
戻した後、ステップ３１１において、トレース情報読み
出し書き込み制御部６は、ＣＰＵ１のレジスタ、プログ
ラムカウンタ、スタックポインタの値を、データ用トレ
ースメモリ３１から読み出した、リトライ処理を開始さ
せるチェックポイントにおけるＣＰＵ１のレジスタ、プ
ログラムカウンタ、スタックポインタとする。

【００４２】そして、ステップ３１２において、リトラ
イ処理を開始させる。続いて、ステップ３００に戻り、
再びエラーが発生してもエラー原因の解析、及びリトラ
イ処理が可能となるように、データバス６、アドレスバ
ス７、制御線８のデータのトレースメモリ３への保持及
び、主記憶２への書き込み時の書き込み前の主記憶のデ
ータのトレースメモリ３への保持を再開させる。

【００４３】以上説明したように、本発明の一実施例に
よれば、トレースメモリ３に保持した各バスサイクルに
おける、データバス６、アドレスバス７、制御線８のデ
ータを基にエラー原因の解析だけでなく、主記憶装置２
及びＣＰＵ１のレジスタ、プログラムカウンタ、スタッ
クポインタの内容をリトライ処理を行う点における内容
に戻し、リトライ処理を行うように構成したので、処理
の連続性を確保可能とし、コンピュータシステムの信頼
性を向上可能なリトライ処理装置を実現することができ
る。

【００４４】

【発明の効果】本発明は、以上説明したように、構成さ
れているため、次のような効果がある。コンピュータシ
ステムのリトライ処理装置において、一定間隔毎に、レ
ジスタ、プログラムカウンタ及びスタックポインタの内
容を、チェックポイントとして、主記憶手段の所定アド
レスに書き込む手段と、トレースメモリへのデータバ
ス、アドレスバス及び制御線のデータの格納を停止し、
データ処理の誤りの発生原因を解析するエラー検知原因
解析手段と、解析されたエラーの発生前のチェックポイ
ントを判定するチェックポイント判定手段と、主記憶手
段に、トレースメモリに格納されたデータを書き込み、
レジスタ、プログラムカウンタ及びスタックポインタの
内容を、チェックポイント判定手段により判定されたチ
ェックポイントにおける内容に戻し、データ処理を再開
させるトレース情報読み出し書き込み制御部とを備え
る。したがって、エラー発生時においても、コンピュー
タシステムの処理の連続性の確保を可能にし、コンピュ
ータシステムの信頼性を向上可能なリトライ処理装置、
つまり、処理再開装置を実現することができる。

【００４５】また、本発明によれば、通常のプログラム
実行時に、データ処理手段が一定間隔毎にチェックポイ
ントとして、レジスタ、プログラムカウンタ、スタック
ポインタの値を主記憶手段に書き出すように構成されて
いるので、チェックポイントにおけるデータ処理手段の
レジスタ、プログラムカウンタ、スタックポインタの値
を知ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の全体概略ブロック図であ
る。

【図２】エラー発生後にエラーの解析及びリトライ処理
を行う全体動作フローチャートである。

【図３】通常のプログラム実行時のＣＰＵの動作を示す
図である。

【図４】本発明の一実施例におけるコンピュータシステ
ムのアドレスの割付例を示す図である。

【図５】通常プログラム実行時のＣＰＵの読み出し動作
を説明する図である。

【図６】通常プログラム実行時の主記憶装置への書き込
み時の書き込み前データのトレースメモリへの保持を説
明する図である。

【図７】通常プログラム実行時の主記憶装置へのデータ
の書き込みを説明する図である。

【図８】ＣＰＵ１の機能ブロック図である。

【図９】図８に示した機能ブロックの詳細動作のフロー
チャートである。

【図１０】データバス用トレースメモリの読み出し動作
を説明する図である。

【図１１】アドレスバス用トレースメモリの読み出し動
作を説明する図である。

【図１２】制御線用トレースメモリの読み出し動作を説
明する図である。

【図１３】主記憶装置へのデータバス用トレースメモリ
から読み出したデータの書き込みを説明する図である。

【符号の説明】

１ＣＰＵ２主記憶装置３トレースメモリ４データバスエクスチェンジャー５システム制御部６データバス７アドレスバス８制御線９システム制御線１１バストレース開始指令部１２エラー発生検知部１３エラー原因解析部１４トレースメモリ読み出し部１５チェックポイント判断部１６トレース情報読み出し書き込み制御
部１７レジスタ、プログラムカウンタ、ス
タックポインタ内容書き込み制御部３１データバス用トレースメモリ３２アドレスバス用トレースメモリ３３制御線用トレースメモリ

Claims

【特許請求の範囲】

【請求項１】レジスタ、プログラムカウンタ、スタッ
クポインタを少なくとも有するデータ処理手段と、主記
憶手段と、各バスサイクルにおけるデータバス、アドレ
スバス、制御線のデータを格納するトレースメモリと、
上記主記憶手段へのアクセス及びトレースメモリの制御
を制御線を介して行うシステム制御部とを有するコンピ
ュータシステムのリトライ処理装置において、一定間隔毎に、上記レジスタ、プログラムカウンタ及び
スタックポインタの内容を、チェックポイントとして、
上記主記憶手段の所定アドレスに書き込むレジスタ内容
書き込み手段と、データ処理手段におけるデータ処理に誤りが発生したこ
とを検知し、トレースメモリへのデータバス、アドレス
バス及び制御線のデータの格納を停止し、上記誤りの発
生原因を解析するエラー検知原因解析手段と、上記原因解析手段により解析されたエラーの発生前のチ
ェックポイントを判定するチェックポイント判定手段
と、主記憶手段に、上記トレースメモリに格納されたデータ
を書き込むとともに、上記レジスタ、プログラムカウン
タ及びスタックポインタの内容を、チェックポイント判
定手段により判定されたチェックポイントにおける内容
に戻し、データ処理を再開させるトレース情報読み出し
書き込み制御部と、を備えることを特徴とするコンピュータシステムのリト
ライ処理装置。
【請求項２】請求項１記載のコンピュータシステムの
リトライ処理装置において、上記主記憶手段とデータ処
理手段との間に配置され、上記主記憶手段へのデータの
流れの切換を行うデータバスエクスチェンジャーを、さ
らに備えることを特徴とするコンピュータシステムのリ
トライ処理装置。
【請求項３】請求項１記載のコンピュータシステムの
リトライ処理装置において、トレースメモリ読み出し書
き込み制御部は、主記憶手段への書き込みは、この書き
込みを行う前に、書き込みを行うアドレスから読み出し
を行い、上記トレースメモリに上記主記憶手段のデータ
を格納し、実行することを特徴とするコンピュータシス
テムのリトライ処理装置。
【請求項４】請求項１記載のコンピュータシステムの
リトライ処理装置において、エラー検知原因解析手段
は、データ処理に誤りが発生したときは、自己診断等に
よるエラー原因の解析後、上記トレースメモリに保持さ
れた各バスサイクル毎の上記データバス、アドレスバ
ス、制御線のデータを基にエラー原因の解析を行うこと
を特徴とするコンピュータシステムのリトライ処理装
置。