JPH0744400A - 割り込みコントローラ - Google Patents

Abstract

(57)【要約】 【目的】優先順位の割り込み要求情報が、割り込み要求
制御レジスタに保持されている状態において生じる割り
込み処理の欠落を、事前に発見できる割り込みコントロ
ーラを実現する。 【構成】本発明の割り込みコントローラは、部分回路と
して、割り込み入力信号１０１、１０２、１０３および
１０４、およびＣＰＵに対する割り込み要求信号１０
５、１０６、１０７および１０８の入出力を制御する割
り込み要求制御レジスタ１１２と、前記割り込み入力信
号１０１、１０２、１０３および１０４、および割り込
み要求制御レジスタ１１２より出力される割り込み要求
保持情報１０９、１１０および１１１を受けて、当該割
り込み要求保持情報の出力中における割り込み入力信号
の有無を判定する判定回路１１５とを備えて構成され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は割り込みコントローラに
関する。

【０００２】

【従来の技術】従来の割り込みコントローラの部分回路
として、割り込み入力信号およびＣＰＵに対する割り込
み要求信号を制御する割り込み要求制御レジスタ３０９
の回路を図３に示す。図３に示されるように、当該割り
込み要求制御レジスタ３０９に対しては、割り込み入力
信号３０１、３０２、３０３および３０４が入力されて
おり、これらの割り込み入力信号の優先順位づけは、割
り込み入力信号３０４、３０３、３０２、３０１の順位
となっている。これらの割り込み入力信号３０１、３０
２、３０３および３０４の入力に対応して、ＣＰＵに対
しては、割り込み要求信号３０５、３０６、３０７およ
び３０８が出力される。そして、これらの割り込み要求
信号の出力に対応して、ＣＰＵからは、割り込み処理完
了信号３１０が返送されてくる。

【０００３】この割り込み要求制御レジスタ３０９にお
いては、或る優先順位を付与されている割り込み入力信
号が入力された場合には、既に、当該割り込み入力信号
の優先順位よりも優先順位の高い割り込み要求信号を出
力中である場合、即ち、当該優先順位の高い割り込み要
求信号に対応する割り込み処理中である場合には、当該
割り込み要求制御レジスタ３０９内に、割り込み要求情
報として保持される。また、既に割り込み要求信号の出
力中に、より優先順位の高い割り込み入力があった場合
には、前記割り込み要求信号を出力したままの状態で、
新たに高い優先順位の割り込み要求が出力される。そし
て、ＣＰＵから各々の割り込み要求に対応する割り込み
処理完了信号３１０が、順次割り込み制御レジスタ３０
９に返送されてくると、最も優先順位の高い割り込み要
求信号が解除され、解除された割り込み要求信号より優
先順位の低い割り込み要求信号が残っている場合には、
対応する割り込み要求信号を出力する構造となってい
る。

【０００４】一方において、ＣＰＵ側の処理内容として
は、或る優先順位の割り込み処理の実行中に、より優先
順位の高い割り込み要求があった場合には、前者の処理
を中断し、高い優先順位の割り込み処理が実行される。
そして、当該優先順位の高い割り込み処理が終了する時
点において、割り込みコントローラに対して割り込み処
理完了信号が送出される。この時点において、前記中断
中の割り込み処理が再開され、同様に終了時点におい
て、割り込み処理完了信号を送出する構造となってい
る。

【０００５】

【発明が解決しようとする課題】上述した従来の割り込
みコントローラにおける割り込み処理の動作状態図を図
４（ａ）、（ｂ）および（ｃ）に示す。図４（ａ）、
（ｂ）および（ｃ）は、それぞれ前述の割り込み入力信
号３０４、３０３および３０２の動作タイミング図であ
る。即ち、割り込み入力信号３０４の割り込みタイミン
グは、図４（ａ）において、割り込みタイミング４０
４、４０５、４０６および４０７として示されており、
また割り込み入力信号３０３および３０２の割り込みタ
イミングは、図４（ｂ）および（ｃ）において、割り込
みタイミング４２１、４２２、４２３および４２４とし
て示されている。なお、図４において、４１２は割り込
み入力信号３０４に対するＣＰＵにおける割り込み処理
期間、４１３は割り込待ち期間を示している。同様に、
４１４は、割り込み入力信号３０３に対するＣＰＵにお
ける割り込み処理期間、４１５は割り込待ち期間を示し
ている。また、４１６は、割り込み入力があってから受
け付けられるまでの待ちの期間、即ち割り込み要求制御
レジスタ３０９内に当該要求情報が保持されている期間
である。

【０００６】一方、４１７は割り込み入力信号３０２に
対する割り込み処理の期間であるが、話り込み入力信号
３０４に対する優先割り込みタイミング４０５に対応す
る割り込み処理と、割り込み入力信号３０３に対する割
り込み処理４１４の期間が長いために、割り込み入力信
号３０２に対する４１８として示される期間は割り込み
要求保持期間となる。即ち、割り込み入力信号３０４お
よび３０３による割り込み処理が並行して生じる場合
に、割り込み入力信号３０３に対する割り込み処理４１
４の期間において、より高い優先順位の割り込み入力信
号３０４の次の割り込みタイミング４０５までに、当該
割り込み処理４１４が終了する場合には、上記の割り込
み入力信号３０４による優先順位の高い割り込み処理に
よる影響を受けることはない。しかしながら、割り込み
入力信号３０４および３０２による割り込み処理が並行
して生じる場合に、より高い優先順位の割り込み入力信
号３０４の次の割り込みタイミング４０５までに、割り
込み入力信号３０３に対する割り込み処理４１４が終了
していない場合には、４１８の区間が割り込み処理４１
４に対応する割り込み処理待ち期間となり、これにより
割り込み入力信号３０２に対する割り込み処理時間は次
々と間延びされ、遂には末尾のタイミングに予定される
割り込み処理が無視されてしまう事態となる。

【０００７】即ち、或る優先順位の割り込み要求情報
が、割り込み要求制御レジスタ３０９内に保持されてい
る状態においては、同一優先順位の割り込み入力信号で
あっても、そのことが無視されるために、当該割り込み
要求が欠落してしまうという欠点がある。

【０００８】

【課題を解決するための手段】本発明の割り込みコント
ローラは、複数の割り込み入力信号を受けて、当該割り
込み入力信号が入力されたことを割り込み要求情報とし
て保持し、且つ当該割り込み入力信号に対応してＣＰＵ
に対する割り込み要求信号を出力するとともに、前記割
り込み要求情報を割り込み要求保持情報として出力する
割り込み要求制御レジスタと、前記割り込み要求制御レ
ジスタより出力される任意の割り込み要求情報の入力中
に、当該割り込み要求情報に対応する同一割り込み入力
信号が前記割り込み要求制御レジスタに入力されている
か否かを判定し、当該判定結果を最優先割り込み入力信
号に帰還入力する判定回路と、を備えて構成され、前記
判定回路において、前記割り込み要求制御レジスタに同
一割り込み入力信号が入力されているものと判定された
場合には、前記最優先割り込み入力信号により、当該最
優先割り込み入力信号に対応する割り込み要求信号をＣ
ＰＵに伝達することを特徴としている。

【０００９】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１０】図１は本発明の一実施例の部分回路を示す
ブロック図である。図１に示されるように、本実施例の
部分回路は、割り込み入力信号１０１、１０２、１０３
および１０４、およびＣＰＵに対する割り込み要求信号
１０５、１０６、１０７および１０８を制御する割り込
み要求制御レジスタ１１２と、前記割り込み入力信号１
０１、１０２、１０３および１０４、および割り込み要
求制御レジスタ１１２より出力される割り込み要求保持
情報１０９、１１０および１１１を受けて、当該割り込
み要求保持情報の出力中における割り込み入力信号の有
無を判定する判定回路１１５とを備えて構成される。ま
た、図２は判定回路１１５の内部構成を示す図であり、
フリップフロップ２０５、２０６および２０７と、ＡＮ
Ｄ回路２１１、２１２および２１３と、ＯＲ回路２１４
とを備えて構成される。

【００１１】図１において、割り込み入力信号の優先順
位づけは、割り込み入力信号１０４、１０３、１０２、
１０１の順位となっている。これらの割り込み入力信号
１０１、１０２、１０３および１０４の入力に対応し
て、ＣＰＵに対しては、割り込み要求制御レジスタ１１
２より割り込み要求信号１０５、１０６、１０７および
１０８が出力される。そして、これらの割り込み要求信
号の出力に対応して、ＣＰＵからは、当該割り込み要求
に対応する割り込み処理完了信号１１３が返送されてく
る。また、本実施例においては、上述のように、新たに
判定回路１１５が付加されて備えられており、割り込み
入力信号１０１、１０２および１０３の割り込み要求制
御レジス１１２に対する入力に対応して、当該割り込み
要求制御レジスタ１１２からは、それぞれ対応する割り
込み要求保持情報１０９、１１０および１１１の何れか
が出力されて、当該判定回路１１５に入力される。この
ように、例えば、割り込み入力信号１０１の入力に対応
して、割り込み要求保持情報１０９が判定回路１１５に
入力されている状態において、割り込み要求制御レジス
タ１１２に対し、同一の割り込み入力信号１０１が入力
される場合には、前述のように、同一優先順位の割り込
み入力信号の入力による割り込み処理の欠落が発生する
状態となるが、本実施例においては、割り込み入力信号
１０１が同時に判定回路１１５にも入力されており、判
定回路１１５においては、前記割り込み入力信号と割り
込み要求保持情報とが照合されて、同一の割り込み入力
信号が存在すること、即ち割り込みの欠落が存在する状
態にあるものと判定されて、当該判定結果は、最優先割
り込み順位の割り込み入力信号１０４に対するフィード
バック信号１１４として帰還出力される。従って、前述
のように欠落する割り込み入力信号が生じる場合には、
最優先順位の割り込み入力に対して、当該異常な割り込
みが生じたことがフィードバックされ、当該最優先順位
の割り込み入力信号１０４が活性化されて、割り込み要
求制御レジスタ１１２に入力され、割り込み要求制御レ
ジスタ１１２からは、対応する割り込み要求信号１０８
が出力されてＣＰＵに送出される。この最優先順位の割
り込み要求信号１０８は、正常運用時においては使用さ
れることのない信号であり、従って、本最優先順位の割
り込み処理要求の発生の有無により、ＣＰＵにおいて
は、割り込み欠落の存在の有無が判別される。なお判定
回路１１５による判定動作は、リセット信号１１６によ
りリセットされる。

【００１２】次に、図２の判定回路の一実施例について
説明する。図２に示されるように、本実施例は、フリッ
プフロップ回路２０５、２０６および２０７と、ＡＮＤ
回路２１１、２１２および２１３と、ＯＲ回路２１４と
を備えて構成される。なお、割り込み要求保持情報１０
９、１１０および１１１は、それぞれ割り込み入力信号
１０１、１０２および１０３に対応する割り込み要求保
持情報である。図２の判定回路１１５において、まずリ
セット信号１１６を受けてフリップフロップ回路２０
５、２０６および２０７は全てリセットされる。この状
態において、割り込み要求情報１０９、１１０および１
１１の何れかの割り込み要求保持情報が保持されると、
この割り込み要求保持情報に対応するフリップフロップ
回路はセット状態となる。従って、当該フリップフロッ
プ回路より出力されるセット信号は“０”レベルから
“１”レベルに変化して、対応するＡＮＤ回路に入力さ
れる。今、割り込み要求保持情報１０９が保持されるも
のとすると、対応するフリップフロップ回路２０５から
は“１”レベルのセット信号２０８が出力され、ＡＮＤ
回路２１１の一方の入力端に入力される。従って、ＡＮ
Ｄ回路２１１の他方の入力端に入力される割り込み入力
信号１０１は、ＡＮＤ回路２１１を介して出力されてＯ
Ｒ回路２１４に入力され、当該ＯＲ回路２１４を経由し
て、フィードバック信号１１４として出力される。

【００１３】

【発明の効果】以上説明したように、本発明は、タイミ
ング設計不良に起因する発生頻度の少ない不正割り込
み、即ち割り込み入力の欠落を、独立した最優先順位の
割り込みにより確実に発見することが可能となり、市場
に製品として送り込む時点までの段階において、当該割
り込み制御に関連する不具合に対処することができると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本実施例における判定回路の一実施例を示すブ
ロック図である。

【図３】従来例を示すブロック図である。

【図４】従来例における割り込み入力信号を示すタイミ
ング図である。

【符号の説明】

１１２、３０９ 割り込み要求制御レジスタ １１５ 判定回路 ２０５〜２０７ フリップフロップ回路 ２１１〜２１３ ＡＮＤ回路 ２１４ ＯＲ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の割り込み入力信号を受けて、当該
   割り込み入力信号が入力されたことを割り込み要求情報
   として保持し、且つ当該割り込み入力信号に対応してＣ
   ＰＵに対する割り込み要求信号を出力するとともに、前
   記割り込み要求情報を割り込み要求保持情報として出力
   する割り込み要求制御レジスタと、 前記割り込み要求制御レジスタより出力される任意の割
   り込み要求情報の入力中に、当該割り込み要求情報に対
   応する同一割り込み入力信号が前記割り込み要求制御レ
   ジスタに入力されているか否かを判定し、当該判定結果
   を最優先割り込み入力信号に帰還入力する判定回路と、 を備えて構成され、前記判定回路において、前記割り込
   み要求制御レジスタに同一割り込み入力信号が入力され
   ているものと判定された場合には、前記最優先割り込み
   入力信号により、当該最優先割り込み入力信号に対応す
   る割り込み要求信号をＣＰＵに伝達することを特徴とす
   る割り込みコントローラ。