KR970003319B1 - 직렬 인터페이스 장치를 갖는 처리장치 - Google Patents

직렬 인터페이스 장치를 갖는 처리장치 Download PDF

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Abstract

내용없음.

Description

직렬 인터페이스 장치를 갖는 처리장치
제1도는 본 발명에 관한 직렬 인터페이스 장치를 갖는 처리장치의 한 실시예를 나타내는 블럭회로도.
제2도는 제1도의 직렬 인터페이스 장치의 상세한 것을 나타내는 회로도.
제3도는 제1도의 회로동작의 흐름을 나타내는 도면.
제4도는 종래의 직렬 인터페이스 장치를 갖는 처리장치를 나타내는 블럭회로도.
제5도는 제4도는 직렬 인터페이스 장치의 상세한 것을 나타내는 회로도.
제6도는 제4도의 회로동작의 흐름을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : CPU 2 : 인터럽트 제어장치
2a : 상태 플래그 레지스터
3, 3' : 직렬 인터페이스 장치
31 : 송신 시프트 레지스터
32 : 버퍼
33 : 송신완료 검출회로
34 : RS 플립플롭
REQ : 요구신호 INTERQ : 인터럽트 요구신호
ST : 송신개시 신호 FLG : 송신완료 플래그
본 발명은 직렬 인터페이스 장치를 갖는 처리장치, 예를 들면 마이크로 컴퓨터에 관한 것이다.
종래, 마이크로 프로그램 방식에 의한 중앙처리 장치(CPU), 인터럽트 제어장치(INTC), 직렬 인터페이스 장치를 갖는 처리장치에 있어서, 직렬 송수신 등의 간단한 입출력(I/O) 처리는, 벡터 인터럽트에 의하여 프로그램 처리에서 실행하지 않고서, 매크로 서비스 기능으로 처리를 행하는 일이 많다. 여기에서, 벡터 인터럽트처리는, 프로그램 카운터(PC), 프로그램 상태어(PSW)를 자동적으로 스택 기억장치에 퇴피시켜, 인터럽트처리 루틴으로 분기하고, 매크로 명령에서 기술된 소정의 프로그램을 실행하는 것이다. 그리고, 매크로 서비스 기능이라는 것은, 인터럽트 요구에 의하여, 하드웨어적으로 특수기능 레지스터 영역과 기억장치 공간의 사이에서 데이터 전송을 행하는 기능이다. 예를 들면, 매크로 서비스 요구가 발행하면, CPU는 프로그램의 실행을 일시정지 하고, 특수기능 레지스터와 기억장치 사이에서 1 또는 2바이트의 데이터 전송을 자동적으로 행하여, 데이터 전송이 종료하면, 인터럽트 플래그를 리세트하고, 다시, CPU와 프로그램의 실시를 개시한다. 또한, 매크로 서비스 카운터에 설정한 횟수만큼 데이터 전송을 행한 후, 벡터 인터럽트 요구를 발생한다. 이 매크로 서비스 기능에 의한 처리는, 다른 인터럽트 처리와는 다르며, 인터럽트 처리 프로그램을 시동하지 않고 마이크로 프로그램 ROM에 격납된 미리 정해진 처리를 자동적으로 행하기 때문에, 인터럽트 서비스 루틴에의 분기, 레지스터의 퇴피/복귀, 인터럽트 서비스 루틴으로부터의 복귀라는 일련의 동작을 행하지 않는다. 따라서, CPU의 서비스 시간의 향상과 프로그램 스텝 수의 축소가 가능하다.
종래의 직렬 인터페이스 장치를 갖는 처리장치를 제4도를 참조하여 설명하면, 1은 CPU, 2는 인터럽트 제어장치, 3은 직렬 인터페이스 장치이며, 이들은 내부 버스(4)에 의하여 접속되어 있다.
직렬 인터페이스 장치(3)에 있어서는, CPU(1)의 송신개시 신호(ST)에 의하여 내부 버스(4)의 데이터가 세트되고, 그 후, 출력단자(OUT)로부터 송출된다. 이 직렬 인터페이스 장치(3) 내에 송신되어야 할 데이터가 없어지면, 직렬 인터페이스 장치(3)로부터 요구신호(REQ)가 인터럽트 제어장치(2)에 송출된다.
인터럽트 제어장치(2)에 있어서는, 직렬 인터페이스 장치(3)로부터의 요구신호(REQ)가 수신되면, 인터럽트 우선순위, 인터럽트 마스크 상태 등을 판정한 후에, 이요구신호(REQ)의 접수가 가능한 경우에, 인터럽트 요구신호(INTERQ)를 CPU(1)로 송출한다.
CPU(1)에 있어서는, 인터럽트 제어장치(2)로부터 인터럽트 요구신호(INTERQ)가 수신되면, 인터럽트 제어장치(2) 내의 상태 플래그 레지스터(2a)의 값 MS/*INT에 따른 처리를 실행한다. 예를 들면, MS/*INT=1이면 매크로 서비스용 마이크로 프로그램을 시동하여 매크로 서비스 기능처리를 실시하며, MS/*INT=0이면 벡터 인터럽트 처리를 실행한다. 그리고, CPU(1)로 는 신호(WR)를 인터럽트 제어장치(2)에 송출하여 상태 플래그 레지스터(2a)의 값을 바꿔 쓸 수가 없다.
제5도는 제4도의 직렬 인터페이스 장치(3)의 상세 회로도이다. 제5도에 있어서, 예를 들면 8비트의 송신 시프트 레지스터(31)에는, CPU(1)에서의 송신개시 신호(ST)에 의하여 내부 버스(4)의 데이터가 세트되고, 이 데이터는 직렬 클록신호(CLK)에 의하여 시프트되어서 버퍼(32)를 거쳐서 출력단자(OUT)로 출력되어, 직렬 송신이 행해진다. 이 송신 시프트 레지스터(31)에는, 송신 시프트 레지스터(31) 내의 데이터가 공백임을 검출함으로써 송신완료를 검출하는 송신완료 검출회로(33)가 접속되어 있어, 이 송신완료 검출회로(33)의 출력신호가 요구신호(REQ)로 된다. 그리고, 송신완료 검출회로(33)는 예를 들면 8비트 입력의 배타적논리 논리합회로로 구성된다.
다음에, 제5도에 나타내는 직렬 인터페이스 장치(3)를 갖는 제4도의 처리장치의 매크로 서비스 기능처리의 실행에 대하여 제6도를 참조하여 설명한다.
먼저, 복수개의 데이터 시리얼 송신할 때에, 소정의 횟수만 매크로 서비스 처리가 시동되도록, 매크로 서비스 처리 중에 관리하는 카운터(MSC)(도시하지 않음)에 미리 횟수를 설정하여 둔다. 그리고, 인터럽트 제어장치(2)의 상태 플래그 레지스터(2a)의 값 MS/*INT를 1로 설정하여 둔다.
송신 시프트 레지스터(31)가 공백으로 되면, 직렬 인터페이스 장치(3)로부터 요구신호(REQ), 이어서, 인터럽트 제어장치(2)로부터 인터럽트 요구신호(INTERQ)가 발생하고, CPU(1)가 상태 플래그 레지스터(2a)의 값 MS/*INT(=1)에 의거하여 매크로 서비스 기능처리를 실행한다. 요컨데, CPU(1)는 송신 바이트 데이터를 내부 버스(4)를 통하여 송신 시프트 레지스터(31)에 전송하고, 매크로 서비스 카운터(MSC)를 1 감산한다.
일련의 송신 바이트 데이터의 최종의 바이트 데이터의 전송이 종료하면, 매크로 서비스 카운터(MSC)의 값이 0으로 되며, CPU(1)는 신호(WR)에 의하여 인터럽트 제어장치(2)의 상태 플래그 레지스터(2a)의 값 MS/*INT를 0으로 바꿔 쓴다. 이 결과, 매크로 서비스 기능처리는 종료한다.
상술의 상태에서, 송신 시프트 레지스터(31)가 또 다시 비게 되면, 직렬 인터페이스 장치(3)로부터 요구신호(REQ), 이어서, 다른 장치로부터의 인터럽트 신호가 등이 없으면, 인터럽트 요구신호(INTERQ)가 인터럽트 제어장치(2)로부터 CPU(1)로 송출된다. 이 결과, CPU(1)는, 상태 플래그 레지스터(2a)의 값 MS/*INT가 벡터 인터럽트 지정이기 때문에, 인터럽트의 마이크로 프로그램을 시동하며, 벡터 인터럽트 처리 프로그램의 실행을 개시하게 된다.
그런데, 상술의 매크로 서비스 기능처리 종료 후의 벡터 인터럽트 처리에서는, 새롭게, 송신 데이터를 송신 시프트 레지스터(31)에 송신하는 경우, CPU(1)의 처리속도(예를 들면, MHz 등급)와, 직렬 인터페이스 장치(3)(예를 들면 KHz 등급)의 시리얼 송신 속도의 차가 크기 때문에, 매크로 서비스 기능처리의 마지막에 전송한 송신 데이터의시리얼 송신 처리는 통상 완료해 있지 않다. 이 결과, 충분한 시간적 여유를 가지고 송신 데이터를 송신 시프트 레지스터(31)에 전송하든지, 혹은 벡터 인터럽트 중에는 송신 시프트 레지스터(31)에의 데이터 전송은 실행하지 않도록 처리를 하고 있다. 요컨데, 매크로 서비스 기능처리로부터 인터럽트 처리에 이행하는 특수한 경우에 한하여, 송신 시프트 레지스터(31)의 시리얼 송신상황과 CPU(1)에 의한 소프트웨어 처리와의 부정합(不整合)이 발생하고 있었다.
따라서, 본 발명의 목적은, 매크로 서비스 처리기능으로부터 벡터 인터럽트 처리에 이행할 때의 직렬 인터페이스 장치의 송신 시프트 레지스터의 송신상황과 CPU에 의한 소프트웨어 처리와의 부정합을 없애는 것에 있다.
상술한 과제를 해결하기 위하여 본 발명은, 직렬 인터페이스 장치에, 1 전송단위의 송신개시에 의하여 세트(혹은 리세트)되어 송신종료에서 리세트(혹은 세트)되는 송신완료 플래그 레지스터를 설치한다.
상술의 수단에 의하면, 시리얼 송신의 매크로 서비스 처리기능으로부터 벡터 인터럽트 처리에 이행하는 경우, CPU의 프로그램에서 송신완료 플래그를 판별함으로써, 다음에 송신 시프트 레지스터에 송신 데이터를 전송하는 타이밍을 검지할 수 있다.
제1도는 본 발명에 관한 직렬 인터페이스 장치를 갖는 처리장치의 한 실시예를 나타내는 블럭 회로도이다. 제1도에 있어서는, 송신 시프트 레지스터(31)(제2도 참조)의 송신완료를 나타내는 송신완료 플래그(FLG)가 직렬 인터페이스 장치(3)에서 CPU(1)로 송출되는 점이, 제4도의 처리장치와 다르다.
즉, 제1도의 직렬 인터페이스 장치(3)에서, 제5도의 구성요소에 대하여, 제2도에 나타내는 바와 같이, 송신 개시 신호(ST)에 의하여 리세트되고 또 송신완료 검출회로(33)의 출력인 요구신호(REQ)에 의하여 리세트되는 RS 플립플롭(34)이 부가되어 있다. 요컨데, RS 플립플롭(34)은 송신완료 플래그(FLG)를 발생한다.
다음에, 제2도에 나타낸는 직렬 인터페이스 장치를 갖는 제1도의 처리장치의 매크로 서비스 기능처리의 실행에 대하여 제3도에 참조하여 설명한다.
일련의 송신 바이트 데이터의 최종 바이트 데이터의 전송이 종료하여 매크로 서비스 카운터(MSC)의 값의 0으로 되며, 그 결과 CPU(1)가 신호(WR)에 의하여 인터럽트 제어장치(2)의 상태 플래그 레지스터(2a)의 값 MS/*INT를 0으로 바꾸어 쓰며, 매크로 서비스 기능처리가 종료할 때까지는, 제6도의 경우와 동일하다.
상술한 상태에 있어서도, 송신 시프트 레지스터(31)가 거듭하여 비게 되면, 직렬 인터페이스 장치(3)로부터 요구신호(REQ), 이어서 다른 장치로부터의 인터럽트 신호 등이 없으면, 인터럽트 요구신호(INTERQ)가 인터럽트 제어장치(2)에서 CPU(1)로 송출된다. 이 결과, CPU(1)는, 상태 플래그 레지스터(2a)의 값 MS/*INT가 벡터 인터럽트 지정이기 때문에, 벡터 인터럽트의 마이크로 프로그램을 시동하여, 벡터 인터럽트 처리 프로그램의 실행을 개시하게 된다. 그러나, 이 경우, 벡터 인터럽트 처리 프로그램의 실행을 개시하게 된다. 그러나, 이 경우, 벡터 인터럽트 처리 프로그램에 있어서, 소정 타이밍으로 직렬 인터페이스 장치(3)의 송신완료 플래그(FLG)를 감시하고 있다. 이 결과, 송신완료 플래(FLG)가 1인 경우에는, 새로운 송신 바이트 데이터가 있어도 전송하지 않고, 송신 시프트 레지스터(31)가 비게 되어 송신완료 플래그(FLG)가 0으로 되었을 때에 비로소 새로운 바이트 데이터의 전송을 가능하게 하고 있다.
그리고, 상술의 실시예에서는, 벡터 인터럽트 처리에서 직렬 인터페이스 장치(3)의 RS 플립플롭(34)의 송신 완료 플래그(FLG)를 읽어내어 송신 플래그(FLG)를 판정하고, 그 결과로 조건분기 명령 등을 실해함으로써, 이 플래그(FLG)의 폴링을 실행하고 있다. 그러나, PSW와, 조건분기 명령중의 분기조건 코드에 여유가 있으면, 송신완료 플래그(FLG)를 할당할 수 있어, 이 조건분기 명령 1 명령만으로 플래그(FLG)의 폴링을 실시하는 것도 가능하다. 어느 것에 있어서도, 벡터 인터럽트 처리 프로그램으로부터 송신완료 플래그(FLG)를 폴링하는 기능을 갖고 있는 것을 전제로 한다.
그리고, 송신완료 플래그(FLG)를 송신개시 신호(ST)에 의하여 리세트되고 또 요구신호(REQ)에 의하여 세트되어도 좋으며, 어느 것에 대하여도 프로그램으로 대응할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 시리얼 송신의 마이크로 서비스 처리로부터 벡터 인터럽트 처리로 이행하는 경우, 시리얼 송신상태를 나타내는 송신완료 플래그를 설치하여, 프로그램으로부터 이 플래그를 판정함으로써, 다음에, 송신 시프트 레지스터에 송신 데이터를 전송하는 타이밍을 검지할 수 있도록 하였기 때문에, 종래와 같이, 프로그램으로부터 송신상태를 판정할 수가 없으며, 충분한 시간적 여유를 갖고 나서 부터가 아니면 송신 데이터를 송신 시프트 레지스터에 전송할 수 없으며, 또는 벡터 인터럽트 중에는 송신 시프트 레지스터에의 데이터 전송은 실행되지 않는 등의 송신 시프트 레지스터의 시리얼 송신상황과 CPU에 의한 소프트웨어 처리와의 부정합을 없앨 수가 있다.

Claims (2)

  1. CPU(1)와, 이 CPU에 비동기로 처리요구를 발생하는 인터럽트 제어 장치(2)와, 외부에 데이터를 송출하는 직렬 인터페이스 장치(3)를 구비하는 처리장치에 있어서, 상기 직렬 인터페이스 장치(3')는 1 전송단위의 송신개시에 의하여 세트(또는 리세트)되어 송신완료에서 리세트(또는 세트)되는 송신완료 플래그 레지스터(34)를 구비하고, 상기 인터럽트 제어장치는, 상기 직렬 인터페이스 장치로부터의 요구신호(REQ)를 받아서 상기 CPU로 인터럽트 요구신호(INTERQ)를 송출하는 수단과, 매크로 서비스 기능처리나 벡터 인터럽트 처리를 지정하는 상태 플래그를 격납하는 상태 플래그 레지스터(2a)를 구비하고, 상기 CPU는, 상기 인터럽트 요구 신호를 받아서 상기 상태 플래그 레지스터에 격납되어 잇는 상태 플래그에 따라서 상기 매크로 서비스 기능처리 혹은 상기 벡터 인터럽트 처리를 실행하는 수단과, 이 매크로 서비스 기능처리의 종료 후에 상기 상태 플래그의 값을 상기 벡터 인터럽트 처리로 변경하는 수단과, 이 벡터 인터럽트 처리중에 있어서는, 상기 송신완료 플래그 레지스터의 값을 판별하여, 이 송신완료 플래그 레지스터의 값에 따라서 상기 직렬 인터페이스 장치에 새로운 송신 데이터를 전송하는 수단을 구비하는 것을 특징으로 하는 처리장치.
  2. 송신개시 신호(ST)에 의하여 세트되어, 시리얼 클록신호(CLK)에 따라서 이 데이터가 시리얼 아웃되는 전송 시프트 레지서터(31)와, 이 송신 시프트 레지스터의 각 비트에 접속되어, 이 송신 시프트 레지스터의 공백임을 검출하여 송신완료를 나타내는 시호(REQ)를 발생하는 송출완료 검출회로(33)와, 상기 송신개시 신호에 의하여 세트(또는 리세트)되어 상기 송신완료 신호에 의하여 리세트(또는 세트)되는 송신완료 플래그(FLG)를 격납하는 플래그 레지스터(34)를 구비하는 직렬 인터페이스 장치.
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