JPS60551A

JPS60551A - 自動車用データ伝送システム

Info

Publication number: JPS60551A
Application number: JP58106666A
Authority: JP
Inventors: Fumio Hamano; 文夫浜野; Shigeru Obo; 茂於保; Takeshi Hirayama; 平山　健; Akira Hasegawa; 明長谷川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-06-16
Filing date: 1983-06-16
Publication date: 1985-01-05
Also published as: GB2142175B; DE3422363C2; FR2548410A1; KR920007480B1; GB8415288D0; KR850000159A; GB2142175A; FR2548410B1; JPH0312746B2; US5113410A; DE3422363A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、データの多重伝送方式に係り、特に自動車内
などでの多重伝送による集約配線システムに好適なデー
タ伝送方式に関する。

〔発明の背景〕

例えは自動車には各種のランプやモータなどの電装品、
それに自動車制御用の各種のセ／すやアクチュエータな
どの電気装置が多数配置され、その数は自動車のエレク
トロニクス化に伴なって増加の一途をたどっている。

このため、従来のように、これら多数の電気装置に対し
てそれぞれ独立に配線を行なっていたのでは、配線が極
めて複雑で、かつ大規模なものとなってしまい、コスト
アップや重量、スペースの増加、或いは相互干渉の発生
など大きな問題を生じる。

そこで、このような問題点を解決する方法の一つとして
、少ない配線で多数の信号の伝送が可能な多重伝送方式
による配線の簡略化が提案されている。このような出願
として当社先願特願昭５７−１７５３５号がある。

第１図にこのような多重伝送方式による自動車内集約配
線システムの一例を示す。

この第１図のシステムは信号伝送路として元ファイバケ
ーブルＯＦを用い、中央制御装置ＣＣＵ（以下、単にＣ
ＣｔＪという。欧お、これはＣｅｎｔｒａｌＣｏｎｔｒ
ｏｌ　Ｕｎｉｔの略）と複数の端末処理装置１ＬｃＵ（
以下、単にＬＣＵという。なお、これはＬｏｃａｌＣｏ
ｎｔｒｏｌ　Ｕｎｉｔの略）との間を光信号チャンネル
で共通に結合したもので、光ファイバケープ／ｌ１０Ｆ
の分岐点には光分岐コネクタＯＣが設けである。

ＣＣＵは自動車のダッシュが−ドの近傍など適尚な場所
に設置され、システム全体の制御を行なうようになって
いる。

ＬＣＵは各種の操作スイッチＳＷ、メータＭなどの表示
器、ランプＬ１センサＳなど自動車内に多数設置しであ
る電気装はの近傍に、所定の数だけ分散して配置され−
Ｃいる。

ＣＣＵ及び各ＬＣＵが光フアイバケープ／ｌ１０Ｆと結
合する部分にはｉ信号と電気信号を双方向に変換する光
電変換モジュールＯ／Ｅが設けられている。

ＣＣＵはマイクロコンピュータを備え、シリアルデータ
によるデータ通信機能を持ち、これに対応して各ＬＣＵ
には通信処理回路ＣＩＭ（以下、単にＣＩＭという。な
お、これはＣｏｍｍｕｎｉｃａｔｉｏｎＩｎｔｅｒｆａ
ｅｅ　Ａｄａｐｔｏｒの略）が設けられ、ＣＣＵはＬＣ
Ｕの一つを順次選択し、そのＬＣＵとの間でのデータの
授受を行ない、これを繰ｐ返えすことによｊ５１チャン
ネルの光ファイノｆケーブルＯＦを介しての多重伝送が
可能になシ、複雑で大規模な自動車内配線を簡略化する
ことができる。

このような自動車内集約配線システムに用いられるデー
タ伝送方式の一例を第２図に示す。

この第２図はデータ伝送方式のシステム全体を示すブロ
ック図で、図において、ｌＯは中央処理装置（第１図の
ＣＣＵに相当）、２０は信号伝送路（第１図の光フアイ
バケープ／１１０Ｆに相当）、３０〜３２は端末処理装
置（第１図のＬＣＵに相当）、４０はＡ／Ｄ、５１〜５
８は外部負荷である。なお、この例では、信号伝送路２
０として電気信号伝送路を用いた場合について示してあ
シ、従って、中央処理装置ｌＯ及び端末処理装置３０〜
３２には光電変換モジールが不要で、このため、端末処
理装置３０〜３２の内容は実質的にＣＩＭだげとなって
いる。

コンピュータ（マイクロコンピュータ）ｅ含む中央処理
装置１０は、伝送路２０で各端末処理装置３０〜３２と
結合され、各種のセンサやランプ、アクチュエータ、モ
ータなどの電気装置からなる外部負荷５１〜５８に対す
るデータの送出と、これらからのデータの取込みを多重
伝送方式によって行なう。このとき、アナログデータを
出力するセンサなどの外部負荷５７．５８はＡ／Ｄ　４
０を介して端末処理装置３２に結合され、ディジタルデ
ータによる伝送動作が行なえるようになっている。

信号伝送路２０は双方向性のものなら何でもよく、電気
信号伝送系に限らず光ファイバによる光信号伝送系など
任意のものが用いられ、これによる通信方式はいわゆる
半二重方式（Ｈａｌｆ　Ｄｕｐｌｅｘ　）で、中央処理
装置ｌＯから複数の端末処理装置３０〜３２のうちの一
つに対する呼び掛げに応じ、該端末処理装置の一つと中
央処理装置ｌＯとの間でのデータの授受が伝送路２０を
介して交互に行なわれるようになっている。

このような半二重方式による多重伝送のため、中央処理
装置ｌＯから送出されるデータには、その行先を表わす
アドレスが付でれ、伝送路２０から受け取ったデータに
付されているアドレスか自らのアドレスであると認識し
た、各端末処理装置のうちの一つだけが応答するように
なっている。

このように、中央処理装置１０からアドレスが付されて
送出されたデータに応じて、そのアドレスを理解し、そ
れが自らのものであると判断した端末処理装置の一つだ
けがそれに応答して自らのデータを中央処理装置ｌＯに
送出することによシ、上記した半二重方式によるデータ
の伝送動作が得られることになる。

また、この例では、各端末処理装置３０〜３２０機能を
特定のものに集約し、これら端末処理装置３０〜３２の
ＬＳＩ化（大規模集積回路化）を容易にしている。そし
て、このときの特定の機能としては、上記したデータ伝
送機能、つまシ半二重方式による多重伝送に必要な機能
と、各端末処理装置に付随しているＡ／Ｄ　４０などの
外部機器を制御する機能の２種となっている。そして、
この結果、データ伝送機能の専用化が可能になシ、例え
ば、自動車内での集約配線システムに適用する場合には
、上記した半二重方式とし、必要な伝送速度やアドレス
のビット数などをそれに合わせて決めるなどのことがで
きる。

さらに、この多重伝送方式では、上記したようにＬＳＩ
化した端末処理装置の機能をそのまま活かし、中央処理
装置ｌＯにも適用可能にしたものであシ、この結果、中
央処理装置ｌＯとしてデータ伝達機能をもたない汎用の
コンピュータ（マイクロコンピュータなど）を用い、こ
れに上記したＬＳＩ化端末処理装置３３を組合わせるだ
けで中央処理装置１０を構成することができ、中央処理
装置ｌＯのコンピュータに必要なソフトウェア面での負
荷を軽減させることができると共に、端末処理装置の汎
用性を増すことができる。なお、この場合、中央処理装
置側に組合わされた端末処理装置３３では、それが持つ
機能の一部については何ら活かされないままとなるが、
これはやむを得ない。

次に、第３図は各端末処理装置３０〜３２の一例を大ま
かなブロック構成で示したもので、伝送路２０から入力
された受信信号ＲＸＤは同期回路１０２に供給され、ク
ロック発生器１０７からのクロックの同期を取シ、制御
回路１０１に受信信号ＲＸＤのクロック成分に調歩同期
したクロックが与えられ、これによシ、制御回路１０１
が制御信号を発生し、シフトレジスタ１０４に受信信号
のデータ部分をシリアルに読込む。

一方、アドレス比較回路１０３には、予めその端末処理
装置に割シ当てられたアドレスが与えられておシ、この
アドレスとシフトレジスタ１０４の所定のピッート位置
に読込まれたデータとがアドレス比較回路１０３によっ
て比較され、両者が一致したときだけシフトレジスタ１
０４内のデータがＩ１０バッファ１０５に転送され、外
部機器に与えられる。

また、制御回路１０１はクロックで歩進するカウンタを
含み、シーケンシャルな制御信号を発生し、受信信号Ｒ
ＸＤによるデータをＩ１０バッファ１０５に与えたあと
、それにひき続いて今度はＩ１０バッファ１０５からシ
フトレジスタ１０４にデータを・ヤラレルに取シ込み、
外部機器から中央処理装置ｌＯに伝送すべきデータをシ
フトレジスタ１０４の中にシリアルデータとして用意す
る。

そして、このデータをシフトレジスタ１０４からシリア
ルに読み出し、送信信号ＴＸＤとして伝送路２０に送出
する。このときには、受信信号ＲＸＤに付されていたア
ドレスがそのまま送信信号ＴＸＤに付されて送出される
から、中央処理装置１０は自らが送出したアドレスと一
致していることによシこの送信信号ＴＸＤの取）込みを
行ない、これによシ半二重方式にょるｌサイクル分のデ
ータの授受が完了する。

こうして中央処理装置ｌＯは次の端末処理装置に対する
データの送出全行ない、これを繰ル返すことによシ複数
の各端末処理装置３０〜３２との間でのデータの授受が
周期的に行なわれ、多重伝送が可能になる。

Ａ／Ｄ制御回路１０６は第２図における端末処理装置３
２として使用した場合に必要なＡ　／　Ｄ　４０の制御
機能を与えるためのもので、アナログ信号を発生するセ
ンサなどの外部負荷５７．５８からのデータなＡ／Ｄ　
４０によってディジタル化してシフトレジスタ１０４に
取シ込むために必要な制御機能を与える働きをする。

ところで、以上の説明から明らかなように、このような
半二重方式のデータ伝送システムでは、データの授受が
交互に間欠的に行なわれる。

ソノタめ、ＣＣＵのマイクロコンピュータ（以下、マイ
コンという）によるデータの処理も間欠的になって、各
ＬＣＵに伝送すべきフ′−タヲＣＣＵ内のＣＩＭに与え
たあとは、そのデータの伝送に応答してＬＣＵのいずれ
かから送られてくるデータがＣＣＵ内のＣＩＭによって
受信されるのを待っていなげればならない。

一方、自動車内集約配線システムに上記したデータ伝送
システムを適用した場合には、ＣＣＵにも直接、外部負
荷の接続を要する場合が多くなシ、このような場合には
ＣＣＵのマイコンはＣＩＭの制御だけではなく、他にも
種々の処理動作を行なう必要がある。

しかして、このような場合に、上記したようにＣＩＭＯ
制御に際して間欠的に行なわれるデータの受信を待って
いたのでは、マイコンに対する負荷が多くなって充分な
処理が行なえなくなってしまうという問題点がある。

〔発明の目的〕

本発明は、上記の問題点に鑑みてなされたもので、その
目的とするところは、ｃｃＵのマイコンに必要なＣＩＭ
によるデータの受信待ち受け動作の為の無駄な時間をな
くシ、マイコンによる処理機能が充分に活用し得るよう
にしたデータ伝送システムを提供するにある。

〔発明の概要〕

この目的を達成するため、本発明は、ＣＣＵのマイコン
による受信データの処理を、ＣＩＭがデータの受信を完
了するごとに発生するデータ受信完了信号による割込で
行なうようにした点を特徴とする。

〔発明の実施例〕

以下、本発明によるデータ伝送システムの中央処理装置
の実施例を図面について説明する。

まず、第４図は本発明におけるＣＩＭの一実施例で、第
２図のシステムにおけるＣＩＭ３３及びＬＣＵ３０〜３
２のいずれにも共用できるようにしたものであシ、第３
図と同一もしくは同等の部分には同じ符号を付してあシ
、この第３図において、３０１は受信信号ＲＸＤに調歩
同期したクロックを発生させるための同期回路、３０２
は２相ツクロツクφ８とφつを発生するカウンタ、３０
３はシーケンシャル制御用のカウンタ、３０４はカウン
タ３０３の出力から種々の制御信号を作シ出すシーケン
スデコーダ、３０５は異常検出器、３０６はＩ１０バッ
ファ１０５の入出力切換選択用のアドレスデコーダ、３
０７はアドレス比較用の４ビツトのコンパレータ、３０
８はエラー検出回路、３１０線２個のアンドゲートと１
個のノアゲートから々る複合グー）、３１１はエラー検
出用のエクスクル−シブオアダート、３１２はデータ送
出用のアンドグー）、３１３，３１４はトライステート
バッファ、３２ｏは８ビツトのシフトレジスタ、３２１
は３２ビツトのレジスタ、３２２は３２チヤンネルのダ
ート、３２３はＡ／Ｄ制御用カウンタ、３２４はＡ／Ｄ
制御用信号発生回路、３２５はＡ／Ｄのチャンネル選択
用のカウンタである。なお、シフトレジスタ１０４は２
５ビツト（２４ピツト＋１ビツト）で、Ｉ１０バッファ
１０５は１４ポート（１４ビツト）のものである。

この端末処理装置３０〜３２（以下、これらもＣＩＭと
いう）及びＣＩＭ３３は複数の動作そ一ドの一つを選択
して動作するよ５になっておシ、第２図のＣＩＭ３０〜
３１として用いられるときにはＤＩＯモードが、また、
第２図のＣＩＭ３２として用いる場合にはＡＤモードが
、そして第２図のＣＩ　Ｍ３３に用いた場合にはＭＰＵ
モードがそれぞれ選択される。なお、このモード選択に
ついては後述する。

まず、ＤＩＯモードに選択された場合には、Ａ／Ｄ制御
回路１０６は動作せず、このときのシフトレジスタ１０
４のデータ内容は第５図に示すようになシ、ＡＯから屋
５までの６ビツト分は使用せず、扁６からＡ１９までの
１４ビツトがＩ１０バッファ１０５のデータＤＩＯに割
当てられる。

そして、扁２０からＡ２３までの４ビツトがアドレスデ
ータＡＤＤＲに割当てられ、Ａ２４はスタートビットに
割当てられている。なお、ＤＩＯデータに割当てられて
いるビット数が１４となっているのは、Ｉ１０バッファ
１０５が１４ビツトのものとなっているからである。ま
た、このため、この実施例によるＣＩＭでは、Ｉ　／　
Ｏバッファ１０５に接続可能な外部負荷の最大数が１４
となっている。

この実施例によるデータ伝送の方式は、調歩同期、双方
向、反転二連途方式と呼はれるもので、ディジタルデー
タをＮ　ＲＺ　（ｎｏｎｒｅｔｕｒｎ　ｔｏ　ｚｅｒｏ
　）法によシ伝送するようになっておシ、その伝送波形
は第６図に示すようになっている。すなわち、ＣＣＵ側
のＣＩＭからＬＣＵ側のＣＩＭにデータを伝送するフレ
ームを受信フレーム、反対にＬＣＵ側からＣＣＵ側に伝
送するフレームを送信フレームとすれば、受信フレーム
と送信フレームが共に７４ビツトで、従って１フレーム
が１４８ビツトとなっている。そして、受信フレームと
送信フレームとは共に同じフレーム構成となっておシ、
最初に２５ビツトの０”があシ、そのあとに調歩同期の
ための１ビツトのｌ’からなるスタートビットが設けら
れ、それに続いて２４ビツトの受信データＲＸＤ又は送
信データＴＸＤがＮＲＺ信号形式で伝送され、さらにこ
れらのデータの反を伝送しているのは、伝送エラーチェ
ックのためである。

既に説明したように、この実施例では、半二重方式によ
シ多重伝送が行なわれるから、受信フレームのデータＲ
ＸＤの先頭の４ビツトには、ＣＣＵがそのとき呼び掛け
を行なう相手となるＬＣＵのアドレスデータＡＤＤＲが
第５図に示すように付され、これに応答してそのＬＣＵ
から送出される送信フレームのデータＴＸＤの先頭４ビ
ツトには同じアドレスデータＡＤＤＲが付されて伝送さ
れる。なお、Ｌ　ＣＵ　（１！ｌから送信フレームが伝
送さｎるのは、ＣＣＵ側で呼び掛けたＬＣＵに限られる
から、送信データＴＸＤにアドレスが付加されていなく
てもＣＣＵ側ではそのデータがいずれのＬＣＵからのも
のであるかは直ちに判断できる。従って、送信フレーム
のデータＴＸＤには必ずしもアドレスを付す必要はなく
、データＴＸＤの先頭４ビツトを（ｏｏｏｏ）々どＬＣ
Ｕのいずれのアドレスとも一致しないデータとしてもよ
い。

ここで第４図に戻４１１．ＣＩＭのアドレスについて説
明する。

既に説明したように、この実施例では、ＬＣＵ側のＣＩ
Ｍにはそれぞれ異なった４ビツトのアドレスが割当てて
あシ、このアドレスをもとにして半二重方式によるデー
タの多重伝送が行なわれるようになっている。

そして、このアドレスをそれぞれのＣＩＭに割当てる働
きをする入力がコン・臂レータ３０７に接続されている
４本の入力２°〜２３であシ、これらの入力に与えるべ
きデータＡＤＤＲ＼〜ＡＤＤＲ３によシ当該ＣＩＭのア
ドレスが指定される。例えば、そのＣＩＭのアドレスを
ｌＯ″に指定するためには、アドレスデータＡＤＤＲＯ
＝０、ＡＤＤＲ１＝１、ＡＤＤＲ２＝Ｏ１ＡＤＤＲ３＝
１とし、入力２°〜２３に（１０１０）が入力されるよ
５にすればよい。なお、この実施例では、データ″′０
”は接地電位、データ″′ｌ”は電源電圧Ｖ。。

によって表わされているから、アドレス″１０”に対し
ては入力２°、２２を接地し、入力２”１２”を電源に
接続することになる。

ところで、この実施例では、アドレス入力２゜〜２３が
アドレスデコーダ３０６にも入力され、その出力によｐ
ｘ１０バッファ１０５の方向性が制御されるようになっ
ている。この結果、アドレスを指定すると、工１０バッ
ファ１０５の１４本の端子のうちのいずれがデータ出力
ポートとなるのかが決定される。そして、この実施例で
は、アドレスがそのまま出力ポート数に対応するように
なっている。従って、いま、アドレスを”１０”と定め
れば、Ｉ１０バッファの１４本の端子のうち１０本が出
力ポートとなシ、残りの４本が入力ボートとなるように
制御される。

また、第４図では省略しであるが、このアドレスデコー
ダ３０６の出力は制御回路１０１のシーケンスデコーダ
３０４にも与えられ、これによシ第７図に示すように、
このＣＩＭの動作モードが切換えられるようになってい
る。すなわち、この実施例では、アドレスをＯ″に設定
したＣＩＭはＭＰＵモードで、アドレスを１′１＃から
１′Ｄ＃までの間に設定したＣＩＭはＤＩＯモードで、
そしてアドレスを“Ｅ”、”Ｆ”のいずれかに設定した
ＣＩＭはＡＤモードでそれぞれ動作するようにされる。

次に、制御回路１０１と同期回路１０２０機能について
説明する。

この実施例では、第６図に関連して既に説明したように
、調歩同期方式が採用でれてお）、このため、受信フレ
ーム、送イｇフレーム共にデータ伝送に際して、その開
始前に必ず２５ビットの０＃が挿入され、その後で１ビ
ツトのスタートビットとして“１″′ｒ−夕が挿入でれ
ている（第６図）。

そこで同期回路３０１は受信フレームの最初に存在する
２５ビ・ットのＩｔ　Ｏ＃に続くスタートビットの立上
りを検出し、内部クロックのビット同期を取る。従って
、次の受信フレームが現われるまでは、このときのタイ
ミングにピット同期しｌζ内部クロックによ多動作が遂
行されてゆくことになる。

カウンタ３０２は同期回路３０２で同期が取られたＶ３
部クロックから２相のクロックφ８とφＭ全作ｂｍ″ｔ
′。これによりクロックφ８とφつはその後入力されて
くる受信データＲＸＤに位相同期したものとなる。

シーケンスカウンタ３０３は同期回路３０２からスター
トビットの立上シ検出タイミングを表わす信号を受け、
特定のカウント値、例えばカウント０の状態にセットさ
れ、その後、クロックφ８又はφ菖によってカウントさ
れる。従って、そのカウント出力によｐｃＩＭ全体の制
御手順を定めることができ、カウント値をみることによ
シ、任意のタイミングにおけるＣＩＭの動作がどのステ
ップにあるのかを知ることができる。

そこで、このカウンタ３０３のカウント出力をシーケン
スデコーダ３０４に供給し、このＣＩＭの動作に必要な
制御信号、例えばＲＸＭＯＤＯ。

ＴＸＭＯＤＥ　、ＲＩＣＡＤ　、ＳＨＩ　ＦＴなど内部
で必要とする全ての制御信号をシーケンスデコーダ３０
４で発生させるようにしている。つまシ、この実施例は
、クロックφ８．φつによるシーケンス制御方式となっ
ているものであシ、従って、カウンタ３０３の出力をデ
コードし℃やれは、必要な制御が全て行なえることにな
るのである。

次に伝送されて来るデータＲＸＤがそのＣＩＭ向けのデ
ータであるか否か、つまｐｃｃＵからの受信フレームの
伝送による呼び掛けが自らに対するものであるか否かの
判定動作１ノしついて説明する。

既に説明したように、コン７やレータ３０７の一方の入
力には、入力２°〜２ｓからのアドレスデータが与えら
れておシ、他方の入力にはシフトレジｘ夕１０４（ＤＱ
２ｏ　ビットからＱ２３　ビットまでのデータが与えら
れるようになっている。そして、このコンノｆレータ３
０７は、両方の入力データが一致したときだけ、一致信
号ＭＹＡＤＤＲを出力する。そこで、シフトレジスタ１
０４に受信データＲＸＤが入力され、そのＣｈｏ　ビッ
トからＱ２３ビットまでの部分にデータＲＸＤの先頭に
付されているアドレスデータ（第５図参照）が格納され
たタイミングでコン７やレータ３０７の出力信号ＭＹＡ
ＤＤＲを調べ、そのときにこの信号ＭＹＡＤＤＲがｌ”
になっていたらそのデータＲＸＤは自分宛のもので、Ｃ
ＣＵからの呼び掛けは自分に対するものであることが判
る。

このためエラー検出回路３０８に制御信号ＣＯＭＰＭＯ
ＤＥを供給し、上記した所定のタイミングで信号Ｍ’Ｙ
ＡＤＤＲを取込み、それが０”になっていたときには出
力ＩＮＩＴＩＡＬを発生させ、これによシ−ケンスカウ
ンタ３０３をカウント０にセットし、ＣＩＭ全体の動作
を元に戻して次のデータ伝送が入力されるのに備える。

一方、信号ＭＹＡＤＤＲ７５Ｅ″′ｌ＃になっていたと
きには、エラー検出回路３０８によるＩＮＩＴＩＡＬの
発生がないから、そのままＣＩＭの動作はシーケンスカ
ウンタ３０３のそのときのカウント値にしたがってその
まま続行される。

次に、伝送工′ラー検出動作について説明する。

この実施例では、既に第６図で説明したように反転二連
送力式によるデータ伝送が採用されておシ、これによシ
伝送エラーの検出が行なえるようになっている。そして
、このため、シフトレジスタ１０４の最初のＱｏビット
と最後のＱｕビットからエクスクル−シブオアダート３
１１にデータが与えられ、このグー）３１１の出力が信
号ＥＲＲＯＲとし℃エラー検出回路３０８に与えられる
ようになって〜）る。

シーケンスデコーダ３０４はスタートビットに続く受信
信号ＲＸＤとＲＸＤ（第６図）の伝送期間中、制御信号
ＲＸＭＯＤＥを出力して複合ゲート３１Ｏの下側のダー
トを開き、これにょシ伝送路２０からのデータをシリア
ル信号ＳＩとしてシフトレジスタ１０４に入力する。こ
のとき複合グー）３１０にはノアダートが含まれている
ため、伝送路２０から供給されてくるデータは反転され
てシフトレジスタ１０４に入力される。

そこで、受信フレーム（第６図）のスタートピッ）Ｋ［
（２４ビツト分のデータがシフトレジスタ１０４に入力
された時点では、このシフトレジスタ１０４のＱｏビッ
トからＱ２ａビットまでの部分には受信信号ＲＸＤの反
転データＲＸＤが書込まれることになる。次に、第６図
から明らかなように、２４ビツトの受信信号ＲＸＤが伝
送されたあと、それにひき続いて２４ビツトの反転信号
ＲＸＤが伝送されてくると、それが複合グー）３１０で
反転されてデータＲＸＤとなシ、シリアル信号ＳＩとし
てシフトレジスタ１０４に入力され始める。この結果、
シフトレジスタ１０４のＱ。に反転信号ＲＸＤの先頭ビ
ットが反転されて入力されたタイミングでは、その前に
書込まれていた受信信ＭＩＲＸＤの先頭ビットの反転デ
ータがシフトレジスタ１０４のＱ２４ビットに移され反
転信号’ＲＸＤの２番目のビットのデータがＱｏに書込
まれたタイミングでは受信信号ＲＸＤの２番目のビット
のデータがＱ１４のビットに移されることになシ、結局
、反転信号ＲＸＤがシフトレジスタ１０４に１ビツトづ
つシリアルに書込まれているときの各ビットタイミング
では、シフトレジスタ１０４のＱ２４　ビットとＱ＋＞
ビットには受信信号ＲＸＤと反転信号ＲＸＤの同じビッ
トのデータが常に対応して書込まれることになる。

ところで、上記したようにエクスクルーシグオアダー）
３１１０２つの入力にはシフトレジスタ１０４のＱｏビ
ットと（ｈ４ビットのデータが入力されている。従って
受信信号ＲＸＤと反転信号正ＸＤの伝送中にエラーが発
生しなかったとすれは、反転信号ＲＸ　Ｄの伝送期間中
、エクスクル−シブオアグー）３１１の出力は常に１＃
になる筈である。何故ならば、受信信号ＲＸＤとその反
転信号ＲＸＤの対応する各ビットでは必ず′ｌ“と０＃
が反転している筈であシ、この結果、グー）　３１１の
入力は必ず不一致を示し、そうならないのは伝送にエラ
ーがあったときだけとなるからである。

そこで、エラー検出回路３０８は反転信号ＲＸＤが伝送
されている２４ビツトの期間中、信号ＥＲＲＯＲを監視
し、それがｔｏ　Ｏ”レベルになった時点で信号ＩＮＩ
ＴＩＡＬを発生するようにすれば、エラー検出動作が得
られる。なお、このようなデータ伝送システムにおける
伝送エラーの処理方式としては、伝送工２−’ｅ検出し
たらそれを修復して正しいデータを得るようにするもの
も知られているが、この実施例では、伝送エラーが検出
されたらその時点でそのフレームのデータ受信動作をキ
ャンセルし、次のフレームのデータ受信に備、ｔ　ル方
式となっておシ、これにょ多構成の簡略化を図っている
。

次に、この第４図の実施例のＤＩＯモードにおけるデー
タ伝送の全体的な動作を第８図のタイミングチャートに
よって説明する。

φＭ、φ８はカウンタ３０２から出力される二相のクロ
ックで、同期回路３０１内に含まれているクロック発振
器による内部クロックにもとづいて発生されている。

一方、ＲＥＳＥＴは外部からこのＣＩＭに供給ちれる信
号で、マイクロコンピュータなどのリセット信号と同じ
であシ、第２図における全てのＣＩＭごとに供給される
ようになっておシ、電源投入時など必要なときに外部の
リセット回路から供給さし、伝送システム全体のイニシ
ャライズを行なう。

イニシャライズが終るとシーケンスカウンタ３０３はカ
ウント値が０に設定され、そこからクロックφつによシ
歩進してゆく。そしてカウント値が２５になるまでは何
の動作・も行なわず、カウント値が２５になるとＩ　Ｄ
ＬＥ伯号とＲＸＥＮＡ信号が発生し、ＣＩＭはアイドル
状態になってシーケンスカウンタ３０３のカラントイ直
によるシーケン７ャルな制御は停止され、トライステー
トバッファ３１３が開いて信号受信可能゛状態となる。

なお、このとき、イニシャライズ後、シーケンスカウン
タ３０３のカウント値が２５になるまでは信号受信可能
状態にしな〜・ようにして〜・るのは、同期回路３０１
による調歩同期のためであり、受信８号ＲＸＤが２４ビ
ツトなので最少限２５　ヒラ）の゛０＃期間を与える必
要があるためである。

こうしてアイドル状態に入るとシーケンスカウンタ３０
２はクロック−５，φ工のカウントによシ歩進を続ける
が、シーケンスデコーダ３０４は牝１」御信号ＩＤＬＥ
とＩＮＩＴＩＡＬを発生したままにとどまシ、受信信号
が入力されるのをただ待っている状態となる。なお、こ
のために第６図に示すように各受信フレームと送信フレ
ームの先頭には２５ビツトの０＃が付加しであるのであ
る。

こうしてアイドル状態に入り、その中で〜）ま、時刻ｔ
ｏで受信信号ＲＸＤが入力きれたとする。そうすると、
この信号ＲＸＤの先頭に紘１ビットのスタートビットが
付されている。そこで、このスタートビットを同期回路
３０１が検出し、内部りｐツクのビット同期を取る。従
って、これ以後、１フレ一ム分の伝送動作が完了するま
でのデータＲＸＤ　、ＲＸＤとクロックφ２とφ６との
同期は内部クロックの安定度によって保たれ、調歩Ｆ０
期機能が得られることになる。

スタートビットが検出されるとシーケンスカウンタ３０
３はカウント出力０（以下、このカウンタ３０３の出力
データはＳを付し、例えば、この場合にはＳＯで表わす
）に設定さ′ｉ′Ｌ５これによｐジ−タンスデコーダ３
０４Ｌ制御信号Ｉ　ＤＬｇを止め、制御信号ＲＸＭＯＤ
Ｅを発生する。また、これと並行してシフトレジスタ１
０４にはシフトパルスＳ　）Ｉ　Ｉ　Ｆ　Ｔがクロック
軸に同期して供給さ才しる〇この結果、スタートビットに続く４８ビツトの受信信号
ＲＸＤと反転信号ＲＸＤ（第６図）力≦伝送路２０から
複合グー）３１０を通ってシリアルデータとしてシフト
レジスタ１０４に１１次１ビツトづつシフトしながら書
込まれてゆく。このとｉ、最初の２４ビツトの受信信号
ＲＸＤは複合ケ９−ト３１０によって反転されたデータ
ＲＸＤとしてシフトレジスタ１０４に順次シリアルに書
込まれるので、スタートビットに続く２４ビツトの期間
、つまシ−ケンスカウンタ３０３が３１から８２４に達
した時点では、シフトレジスタ１０５のＱ。

ビットからＱ４までのビットに受信信号ＲＸＤが反転さ
れたデータＲＸＤが書込まれることになる。

ここで次０８２５のクロックφ。の立上シで制御信号Ｃ
ＯＭＰＭＯＤＥが出力され、エラー検出回路３０８が機
能する。そしてこの状態で続いて反転信号ＲＸＤが入力
さｎ始め、この結果、今就は反転信号ＲＸＤが反転され
たデータＲＸＤがシフトレジスタ１０５のＱｏ−ビツト
らシリアルに書込まれてゆく。これによシＳｌからＳ２
４でシフトレジスタ１０４に咽、込まれたデータＲＸＤ
はその先頭のビットからシフトレジスタ１０４のＣｂ＜
ピッＦ位置を通電、シーケンスカウンタ３０３がＳ２５
からＳ４Ｂになるまでの間に順次、１ビツトづつオーバ
ーフローされてゆく。一方、これと並行してシフトレジ
スタ１０４のＱ。ビット位置を通って反転信号ＲＸＤＫ
よるデータＲＸＤがその先頭ビットから順次、シリアル
に書込まれてゆき、この間にエクスクル−ジグオアゲー
ト３１１とエラー検出回路３０８による伝送エラーの検
出７＞Ｅ　。

既に説明したようにし℃行なわれてゆく。

従って、シーケンスカラｙり３０３が８４８になった時
点では、シフトレジスタ１０４のＱｏ−ビツトらＱ２ｓ
　ビットまでには、受信信号ＲＸＤと同じデータＲＸＤ
がそのまま書込まれた状態になる。

そこで、この８４８のタイミングでコンツヤレータ３０
７の出力信号ＭＹＡＤＤＲを調べることによシ前述した
アドレスＯ＃ｉ認が行なわれ、ｌ、）ま受信したデータ
ＲＸＤが自分宛のものであるか否か、つまシ、このとき
のＣＣＵからの呼び掛けが自分宛のものであるか否かの
判断が行なわれる。なお、シーケンスカウンタ３０３が
８２５から８４８の間にある期間中に伝送エラーが検出
され、或ζ・はアドレスの不一致が検出されるとエラー
検出回路３０Ｂは８４Ｂになった時点で制御信号ＩＮＩ
ＴＩＡＩｔ−発生し、この時点でシーケンスカウンタ３
０３はＳＯに設定され、アイドル前２５ビットの状態に
戻シ、この受信フレームに対する受信動作は全てキャン
セルされ、次のは号の入力に備える。

さて、シーケンスカウンタ３０３がＳ２５から８４８に
ある間に伝送エラーが検出されず、かつアドレスの不一
致も検出されなかったとき、つまｊＯ８４８になった時
点でエラー検出回路３０８がＩＮＩＴＩＡＬ信号を発生
しなかったときには、この８４８になった時点でシーケ
ンスデコーダ３０４が制御信号ＷＲＩＴＥＳＴＢを発生
する。

なお、この結果、８４８の時点ではＩＮＩＴＩＡＬ信号
とＷＲＩＴＥＳＴＢ信号のいずれか一方が発生され、伝
送エラー及びアドレス不一致のいずれも生じなかったと
きには前者が、そして伝送エラー及びアドレス不一致の
いずれか一方でも発生したときには後者がそれぞれ出力
されることになる。

さて、８４８の時点で制御信号ＷＲＩＴＥＳＴＢが出力
されると、そのときのシフトレジスタ１０４のデータが
ノ４ラレルに■１０バッファ１０５に書込まれ、この結
果、受信したデータＲＸＤによってＣＣＵからもたらさ
れたデータがＩ　／　Ｏノ４ツファ１０５の出力ポート
から外部負荷５１〜５６のいずれかに供給される。なお
、このときには、ＤＩＯモードで動作しているのである
から、第５図で説明したようにＱ６ビツトからＱ１９ビ
ットまでの最大１４ビツトがデータＲＸＤとして伝送可
能であシ、かつ、そのうちの何ビットがＩ１０ノ寸ツフ
ァ１０５の出力ポートとなっているかはアドレスによっ
て決められていることは既に説明したとおシである。

こうして８４８に達すると受信フレームの処理は全て終
シ、次の８４９から送信フレームの処理に入る（第６図
）。

まず、８４９から８７２までは何の処理も行なわれない
。これはＣＣＵ側にあるＣＩＭの調歩同期のためで、上
記した受信フレームの処理におけるＩＤＬＥの前に設定
した期間での動作と同じｈ的のためのものである。

８７３に入るとジ−タンスデコーダ３０４から制御信号
ＰＳが出力され、これによシフトパルスタ１０４はノ々
ラレールデータの読込み動作となＪｌ）、Ｉ１０バッフ
ァ１０５の入力４−トに外部負荷５１〜５６のいずれか
から与えられているデータを並列に入力する。このとき
読入まれるデータのビット数は、１４ビツトのＩ１０バ
ッファ１０５のが一トのうち、受信フレームの処理で出
力ポートとして使われたビラトラ引いた残シのビット数
となる。例えば、前述のように、このＣＩＭのアドレス
を１０に設定したときには、出力ポートの数は１０とな
るから、このときには入力ポートは４ビツトとなる。

シフトレジスタ１０４に対するＡ’ラレールデータの書
込みには、信号ＰＳと共にシフトクルツク５ＨＩＦＴを
１ビツト分必要とするため、８７３のクロックφ、によ
シ信号ｓｐ′ｔ−立上げたあと、８７４のクロックφ８
に同期したシフトパルス５ＨＩＦＴを制御信号Ｔ　ＸＭ
ＯＤ　Ｅの立上シ前に供給する。

また、このとき、第６図から明らかなように、送信デー
タＴＸＤＯ前にスタートビットを付加し、さらにデータ
ＴＸＤの先頭４ビツトにはアドレスを付加しなげればな
らない。このため、第４図では省略しであるが、信号ｐ
ｓが発生している期間中だけシフトレジスタ１０４のＱ
２４ピットにはデータ″″１＃１ｃ表わす信号が、そし
てＱ２０ビットからＱｔｓ　ビットの部分には入力２°
〜２３からアドレスデータがそれぞれ供給されるように
なっている。

こうして８４９から８７３までのＤＵＭＭＹ状態によシ
調歩同期に必要な２５ビツト分のデータ１′０”送出期
間が設定されたあと、８７４に入ると制御信号Ｔ　ＸＭ
ＯＤ　Ｅが立上シ、これによシＴＸ（送信）状態になる
。この信号ＴＸＭＯＤＥの発生によυ複合グー）３１０
の上側のアンドゲートが能動化され、さらにアンドゲー
ト３１２が能動化される。これによシフトパルスタ１０
４のＱｕ　ビットのデータ、つまジスタートビットとな
るデータ″１”がアンドダート３１２を通って伝送路２
０に送シ出される。そして、それに続く８７Ｂ以降のク
ロックφつに同期して発生するシフトクロツク５ＨＩＦ
Ｔによりシフトレジスタ１０４の内容は１ビツトづり後
段にシフトされ、Ｑ２４　ビットからアンドゲート３１
２を通って伝送路２０に送シ出され、これによシ送信フ
レーム（餓６図）のスタートビットを含む送信信号ＴＸ
Ｄの伝送が行なわれる。

一方、このようなシフトレジスタ１０４からのデータ読
出しと並行して、そのＱ２８　ビットのセルから読出さ
れたデータは複合グー）３１０を通って反転され、シフ
トレジスタ１０４のシリアル入力に供給されている。こ
の結果、Ｓ７５以降、シフトレジスタ１０４のＱｏビッ
トからＱｍビットまでに書込まれていた送信データＴＸ
Ｄは、シフトクロック５ＨＩＦＴによって１ビツトづつ
伝送路２０に送シ出されると共に、反転されてシリアル
データＳＩとしてシフトレジスタ１０４のＱｏ　ビット
から順次書込まれてゆくことになる。

従って、制御信号ＰＳが発生している期間中にシフトレ
ジスタ１０４のＱｏビットからＱａビットのセルに書込
まれた送信データＴＸＤが全て読出し完了した時点では
、このＱｏビットからＱｕビットまでのセルにはそれま
での送信データＴＸＤに代って、反転データＴＸＤが格
納されていることになる。

そこで、この送信データＴＸＤの読出しが完了した時点
以降は、それにひき続いて今度はシフトレジスタ１０４
から反転データＴＸＤの読出しが開始し、第６図のよう
に反転データＴＸＤが送信データＴＸＤに続いて伝送路
２０に送出されることになる。

こうして５１２２に到ると、シフトレジスタ１０４のＱ
ヨビットからＱｏ　’ットまでの反転データは全部読出
し完了するので制御信号ＴＸＭＯＤＥは立下シ、シフト
クロック５ＨＩＦＴの供給も停止されて送信状態を終る
。そして、８１２２に続く次のクロック輸によシ制御信
号ＩＮＩＴＩＡＬが発生し、シーケンスカウンタ３０３
はＳＯに設定され、ＣＩＭはアイドル（ＩＤＬＥ）以前
の信号受信準備状態に戻る。

従って、この実施例によれば、調歩同期、双方向、反転
二連送方式による半二重方式の多重通信＠ＣＣＵとＬＣ
Ｕとの間で確実に行なうことができ、伝送路を集約配線
化することができる。

次に、この実施例によるＣ　Ｉ　ＭＬ：ＤＡ　Ｄモード
におけ、る動作について説明する。

前述したように、ＣＩＭ金介してＣＣＵとデータの授受
を行なうべき電気装置としては各種のセンサなどアナロ
グ４３号を出力する外部負荷５７゜５８（第２図）があ
シ、そのため、本発明の実施例においては、Ａ　／　Ｄ
制御回路１０６を含み、外付けのＡ／Ｄ４０を制御する
機能をも有するものとなっている。そして、このときの
ＣＩＭの動作モードがＡＤモードである。

さて、これも既に説明したように、この実施例では入力
２°〜２３に与えるべきアドレスデータによって動作モ
ードの設定が行なわれるようになっておｊＣ，ＡＤモー
ドに対応するアドレスデータは、第７図に示すように°
゛Ｅ＃とＦ＃となっている。

次に、このＣＩＭがＡＤモードによる動作を行なうよう
に設定された場合のシフトレジスタ１０４に格納される
データの内容は第５図に示すようになり、ＡＯからＡ７
までの８ビツトがＡ／Ｄ４０を介して外部負荷５７．５
８などから取込んだＡＤデータ格納用で、Ａ８．４９の
２ビツトがＡＤチャンネルデータ格納用であシ、これに
よｊりＤＩＯデータ用としてはＡ１０からＡ１９の１０
ビツトとなっている。なお、その他はＤＩＯモードのと
きと同じである。また、このときのＡＤチャンネルデー
タとは、マルチチャンネルのＡ　／　Ｄを使用した場合
のチャンネル指定用のデータであシ、この実施例ではＡ
／Ｄ４０として４チヤンネルのものを用いているので、
２ビツトを割当てているのである。

シフトレジスタ３２０は８ビツトのもので、外付けのＡ
／Ｄ　４０からシリアルで取込んだディジタルデータ（
外部負荷５７，５８などから与えられたアナログデータ
をＡ　／　Ｄ変換したもの）を格納して／９ラレル読出
しを可能にすると共に、Ａ／Ｄ４０のチャンネルを指定
するためのカウンタ３２５から与えられる２ビツトのチ
ャンネ／Ｉ／選択データをパラレルに受入れ、それをシ
リアルに読出してＡ／Ｄ　４０に供給する働きをする。

レジスタ３２１は３２ビツトのもので、　Ａ／Ｄ４０が
８ビツトで４チヤンネルのものなので、それに合わせて
８ビツト４チヤンネルのレジスタとして用いられ、Ａ／
Ｄ４０がら８ビツトで取込まれたデータを各チャンネル
ごとに収容する。

ゲート３２２もレジスタ３２１に対応して３２ビツト（
８ビツト４チヤンネル）となっておシ、データ伝送用の
シフトレジスタ１０４の０８ビツトとＱ９ビットのセル
から読出したＡＤチャンネルデータ（第５図）によって
制御され、レジスタ３２１のチャンネルの１つを選択し
、その８ビツトのデータをシフトレジスタＱｏビットが
らＱ７ビットのセルにＡＤデータ（第５図）として書込
む働きをする。

カウンタ３２３はクロックφＭのカウントにょシ歩進し
、　Ａ　／　Ｄ制御回路１０６全体の動作をシーケンシ
ャルに、しかもサイクリックに制御する働きをする。

Ａ／Ｄ制御用信号発生回路３２４はカウンタ３２３の出
力をデコードするデコーダと論理回路を含み、Ａ／Ｄ制
御回路１０６全体の動作に必要な各種の制御信号を発生
ずる働きをする。

次に、このＡ／Ｄ制御回路１０６全体の動作について説
明する。

この実施例では、カウンタ３２３のカウント出力のそれ
ぞれに対応してシーケンシャルに制御が進み、そのステ
ップ数は２７で、カウント出力０（これをＳＯという）
からカウント出力２６（これを８２６という）までで１
ザイクルの制御が完了し、Ａ／Ｄ４０の１チヤンネル分
のデータがレジスタ３２１に取込まれる。

まず、ｌサイクルの制御が開始すると信号ＩＮＣによυ
チャンネル選択用のカウンタ３２５がインクリメントさ
れ、これによシカウンタ３２５の出力データは、ｌサイ
クルごとにｊ＠次、（０，０）→（０，１）→（１，０
）→（ｉ、１）→（０゜０）と変化する。

このカウンタ３２５の出力データはシフトレジスタ３２
００先頭２ビット位置にパラレルに書込まれ、ついでシ
リアルデータＡＤＳＩとして読出されてＡ／Ｄ４０に供
給される。

また、これと平行してカウンタ３２５の出力データはデ
コーダ（図示してない）を介してレジスタ３２１にも供
給され、レジスタ３２１の対応するチャンネルの８ビツ
トを選択する。

続いて、Ａ／Ｄ４０はシリアルデータＡＤＳＩとして入
力したチャンネル選択データに応じてそれに対応したア
ナログ入力チャンネルを選択し、そのアナログデータを
ディジタルデータに変換してから８ビツトのシリアルデ
ー夕ＡＤＳＯとしてシフトレジスタ３２０のシリアル入
力に供給し、このシフトレジスタ３２０に格納する。

その後、このシフトレジスタ３２０に格納された８ビツ
トのディジタル変換されたデータＡＤは、所定のタイミ
ングでパラレルに読出され、カウンタ３２５の出力デー
タによって予め選択されているレジスタ３２１の所定の
チャンネルの８ビツトに移され、１サイクルの制御動作
を終了する。

こうして、例えばカウンタ３２５の出力データが（０，
０）となっていたとすれば、Ａ／Ｄ４００チャンネル０
のアナログデータがディジタル化され、レジスタ３２１
のチャンネル０の８ビツトに格納されたあと、カウンタ
３２３はＳＯにリセットされ、次のサイクルの動作に進
み、カウンタ３２５はインクリメントされてその出力デ
ータは（０，１）となシ、今度はチャンネルｌのアナロ
グデータがディジタル化されてレジスタ３２１０チヤン
ネル１の８ビツトに収容される。

従って、この実施例によれば、Ａ／Ｄ制御回路１０６に
よるＡ／Ｄ　４０からのデータ取込動作が、シーケンス
カウンタ３０３とシーケンスデコーダ３０４によるデー
タ伝送処理とタイミング的に独立して行なわれ、レジス
タ３２１の各チャンネルのデータは４サイクルのＡＤ制
御動作に１回の割合でリフレッシュされ、レジスタ３２
１にはＡ／Ｄ４０の４つのチャンネルに入力されている
アナログデータが、それぞれのチャンネルごとに８ビツ
トのディジタルデータとして常に用意されていることに
なる。

そこで、いま、伝送路から受信信号ＲＸＤが入力され、
それに付されているアドレスデータがこのＣＩＭに対す
るものであったとする。なお、このときのアドレスデー
タは、既に説明したように、′Ｅ＃又はＦ”である。

そうすると、受信フレームの入力が終った時点（第８図
の８４８）でシフトレジスタ１０４に書込まれるデータ
のフォーマットは第５図のＡＤモードとなっているため
、このシフトレジスタ１０４のＱ８ビットとＱ９ビット
には２ビツトからなるＡＤチャンネルデータが格納され
ている。そこで、このＡＤチャンネルデータは８４８で
信号ＷＲＩＴＩＳＴＢが発生した時点で読出され、これ
にょフグート３２２の４つのチャンネルのうちの一つが
選択される。

この結果、５７３（第８図）で信号ｐｓと５ＨＩＦＴが
発生した時点で、レジスタ３２１の４つのチャンネルの
うち、シフトレジスタ１０４の。８＋Ｑｖの２つのビッ
トで選はれたチャンネルのＡＤデータだけが読出され、
それがシフトレジスタ１０４のＱｏビットからＱ７ビッ
トまでの８ビツト部分に書込まれる。

そして、これが８７４以降の送信状態で送信信号ＴＸＤ
に含まれ、ＣＣＵに伝送されることになる。

ところで、この実施例では上記したように受信信号ＲＸ
Ｄの受信処理とそれに続く送信信号ＴＸＤの送信処理と
は無関係に、常にレジスタ３２１の中にはＡＤ７’″−
夕が用意されている。

従って、この実施例では、どのようなタイミングで自分
宛の受信信号ＲＸＤが現われても、直ちにＡＤデータに
よる送信信号ＴＸＤの伝送を行なうことができ、Ａ／Ｄ
４０の動作により伝送処理が影響を受けることがなく、
Ａ／Ｄ変換動作に必要な時間のために伝送速度が低下す
るなどの虞れがない。

なお、この実施例では、ＣＩＭをＬＳＩ化するに際して
Ａ／Ｄ４０’ｅ外付けとし、ＣＩＭの汎用化に際しての
コストダウンを図るようになっている。つまシ、第２図
で説明したように、この実施例ではモードの設定によシ
一種類のＣＩＭをＬＣＵ３０〜３１としても、ＬＣＵ３
２としても、或いはＣＣＵＩＯのＣＩＭ３３としても使
用できるようにしている。しかして、このとき、Ａ／Ｄ
　’ｉ内蔵させてしまうと０１Ｍ３０，３１，３３とし
て使用したときに無駄なものとなシ、しかも、一般に自
動車の集約配線システムに適用した場合には、Ｃ１Ｍ３
２として使用される個数の方が他の０１Ｍ３０，３１．
３３として使用される個数よシ少ないため、ＣＩＭの全
部にＡ／Ｄを内蔵させることによるメリットがあまシな
い。そのため、Ａ／Ｄを外付けとしているのである。

しかして、このＡ／Ｄの外付けのため、第４図から明ら
かなように、外付けのＡ／Ｄ４０に対して４本の接続端
子が必要になシ、ＬＳＩ化した際に端子ビン数の増加を
もたらす虞れがある。

そこで、本発明の一実施例では、ＣＩＭがＡＤモードに
設定されたときには、Ｉ１０バッファ１０５ノ１４（７
）ｙｊ”−）ノうちの４本７５ｆＡ／Ｄ４０に対する接
続端子として切換えられるようにしである。すなわち、
本発明の実施例ではＩ１０バッファ１０５が１４ポート
となっておシ、これらは第５図から明らかなように、Ｃ
ＩＭがＤＩＯモードに設定されたときには全部が入出力
ポートとして使用される可能性があるが、ＡＤモードの
ときには最大でも１０ポートしか使用されず、４ポート
はＤＩＯデータの入出力には使用されないで余っている
。そこで、この余った４　、ＩＩ？〜）　１．ｆ：　Ａ
　Ｄモードで切換え、Ａ　／　Ｄ　４０に対する端子ビ
ンとして使用すれば、Ａ／Ｄを外付けにしても端子ピン
数の増加はなく、ＬＳＩ化に際して汎用性が増し、コス
トダウンが可能になる。

次に、この実施例によるＣＩＭのＭＰＵモードにおける
動作について説明する。

第７図から明らかなように、この実施例によるＣＩＭを
ＭＰＵモードに切換設定するためには、アドレスＡＤＤ
ＲＯＰ−ＡＤＤＲ３によるアドレス設定を“０＃、つま
多入力２°〜２３を全て接地電位に保ち（ｏｏｏｏ）と
してやればよい。

このＭＰＵモードとは第２図に示したＣ　Ｉ　Ｍ３３と
して使用されたときに必要な機能を与えるためのモード
で、ＤＩＯモード、及びＡＤモードで使用された場合と
異なシ、ＣＣＵＩＯのマイコンからデータが与えられる
と、それを所定のＬＣＵのＣＩＭ３０〜３１のいずれか
に対して送信し、それに応答して返送されてくるデータ
を受信したら、そのデータをマイコンに転送させるとい
う伝送インターフェース動作を行なうものである。

ところで、これまでの説明では第６図に関連して説明し
たように、ＬＣＵ（ｉｌｌｌのＣＩＭがらみた説明を主
としていたため、ＣＣＵ側のＣＩＭがらＬＣＵ側のＣＩ
Ｍにデータを伝送するフレームを受信フレーム、反対に
ＬＣＵ側からＣＣＵ側に伝送するフレームを送信フレー
ムとしてきたが、以後はそれぞれのＣＩＭからみてデー
タを送出するフレームを送信フレーム、自らがデータを
受け入れるときのフレームを受信フレームとして説明す
る。

従って、以後は、成るＣ　Ｉ　Ｍ、例えばＣＩＭ３３で
の送信フレームは他のＣＩＭ、例えばＣＩＭ３０では受
信フレームとなシ、他方、ＣＩＭ３０での送信フレーム
はＣＩＭ３３では受４Ｈフレームとなる。

さて、第９図は本発明の実施例によるＣＩＭにアドレス
”０＃が設定さｎ、ＣＰＵモードで動作するように制御
されたときの大まかな機能ブロック図で、第２図におけ
るＣＩＭ３３の状態を表わしている。なお、既に説明し
たとおり、この実施例ではアドレスの設定によシ同−構
部のＣＩＭが３種のモード、つまシＣＰＵモード、ＤＩ
Ｏモード、ＡＤモードのいずれの状態での機能ｔもはた
すことができるものであり、従って、この第９　［’Ｊ
の状態はＣＰＵモードでの機能ブロックを表わすもので
、この実施例によるＣＩＭの構部が館３図の場合と異な
ったものとなること全社わすものではない。

この第９図から明らかなように、ＣＰＵモードではＩ１
０パフ７７１０５　（ｍ３図）、Ａ／Ｄ４０は機能を止
められ、マイコンとの間は１４ビツトのデータバスで結
はれる。なお、このときの端子ビンはＩ１０バッファ１
０５の入出力？−トと共通に用いられ、端子ビンの増減
は全く生じないようになっているのはいうまでもない。

そして、この１４ビツト（１４本）の入出力のうち８ビ
ツトがデータ用であり、残９６ビツトが制御信号用とな
っている。

さて、このＣＰＵモードにおいては、シフトレジスタ１
０４のデータ内容が第５図に示すように、ＱｏからＱｎ
までの２４ビツトが全てＭＰＵデータとなっておシ、マ
イコンは８ビツトのデータバスによってこのシフトレジ
スタ１０４にアクセスするようになっている。

一方、制御回路１０１はマイコンからの制御信号を受ケ
、シフトレジスタ１０４のＱｏ＝Ｑ２３の全てのビット
にマイコンからのデータが格納されると同時に送信動作
に入シ、このデータが格納され終った時刻ｔＸから第１
Ｏ図に示すように送信フレームの伝送を開始する。

こうして送信フレームがＣＩＭ３３から伝送されると、
それに応じてＬＣＵ側のＣＩＭ３０〜３２の一つが応答
し、ひき続いてそのＣＩＭが送４＠　ｆ行なうから、時
刻ｔＸから１フレーム（１４８ビツト）の伝送時間が経
過した時刻ｔｙになると、シフトレジスタ１０４の中に
はＣＩＭ３３から呼掛けを行なったＣＩＭ（ＣＩＭ３０
〜３２のうちの一つつから伝送されたデータが格納され
終ることになる。

そこで、ＣＩＭ３３の制御回路１０１は、この時点１ｙ
において割込要求ＩＲＱを発生し、これに応じてマイコ
ンがシフトレジスタ１０４のデータを読取υ、１サイク
ル分のデータ伝送を終了する。

なお、このときのＣＩＭ相互間でのデータの授受動作は
第３図に関連して説明したＤＩＯモードにおける場合と
同じであるのはいうまでもない。

次に第１１図はＣＩＭ３３、つまシＭＰＵモードに設定
されたときのＣＩＭの一実施例を示す機能ブロック図で
、ＭＰＵモードにおいて必要とする機能に対応したブロ
ックだけを示しだものであシ、図において４００．４０
２は８ビツトのスイッチ、４０４は８ビツトのデータラ
ッチであり、その他は第４図の実施例と同じである。

このＭＰＵモードではシフトレジスタ１０４のＱｏビッ
トからＱ２３ビットまでが８ビツトの入出力ビンを介し
てマイコンのデータバスに接続され、相互にデータの授
受を行なうようになっておシ、このためシフトレジスタ
１０４のＱｏ　ＮＱｚｓのビット全３つのグループ、Ｑ
ｏ　〜Ｑｔ　（Ｒｅｇ　３　）　、　Ｑｓ　〜ＱＸｓ　
（Ｒａｇ　２　）、Ｑｔａ　〜Ｑ２３　（Ｙｔ＠ｇ　１
　）に分割したものとして扱い、時分割で順次にアクセ
スするようにしている。

そこで、このため、８ビツトのスイッチ４００と４０２
を用い、マイコンから与えられるレジスタセレクト信号
Ｒ５Ｏ，Ｒ８Ｉの組合わせによシスイッチ４００の制御
信号ＲＥＡＤＩ〜３と、スイッチ４０２の制御信号５Ｔ
ＢＩ〜３を作シ、入出力端子ビン７〜工４をＲｅｇ　１
からＲｅｇ　２、そしテＲ＠ｇ　３と順次接続するよう
にし、８ビツトづつ３回のアクセスによシマイコンとシ
フトレジスタ１０４との間でのデータの授受を行なうよ
うになっている。そして、この場合、マイコンからシフ
トレジスタ１０４に対するデータの書込み時では、マイ
コンからのデータの読出し時間と、シフトレジスタ１０
４に対するデータの書込時間との違いを補償するため、
ランチ４０４が設けられ、マイコンからのデータを一旦
、ラッチしてから書込むようになっている。

また、このＭＰＵモードでは、データ受信時での２４ビ
ツトのデータの先頭に付されているアドレスの照合は、
このＣＩＭ３３の中では行なわない。従って、入力２°
〜２３に与えられたアドレス（ｏｏｏｏ）はアドレスデ
コーダ３０６によってＭＰＵモードにこのＣＩＭを設定
するためにだけ使用され、第４図におけるコンパレータ
３０７は動作しないようになっている。

次に、このＭＰＵモードでは、ＣＩＭ３３の入出力端子
ビン１〜６がマイコンに対する制御信号の伝送路となっ
ておシ、これによシマイコンからはＣＩＭの制御回路１
０１に対してクロックＥ１チップセレクト信号Ｃ８，リ
ードライト信号ＲＷ、それに上述のレジスタセレクト信
号Ｒ８Ｏ，Ｒ８Ｉが与えられ、一方、このＣＩＭからは
割込要求信号ＩＲＱがマイコンに出力されるようになっ
ている。

第１２図、第１３図はこれらの信号の処理回路の一実施
例で、第１１図では省略しであるが、制御回路１０１の
一部に含まれておシ、まずクロックＥが第１２図の回路
に供給され、内部クロックＣＬＯＣＫと共に処理されて
２相のクロックＢＨ。

ＥＬが発生される。そして、これらのり田ツクＥＨ，Ｅ
Ｌとマイコンからの信号ＲＷ、τＳ、Ｒ８Ｏ＃Ｒ８１が
第１２図の回路で処理され、信号５ＴＢＯ〜３　、ＲＥ
ＡＤＯ〜１が発生される。なお、信号ＭＰＵ＋″ｉｃＩ
ＭがＭＰＵモードに設定されると′１”に々る信号であ
る。さらに、この第１３図の回路による信号処理タイミ
ングを示しだのが第１４図、第１５図で、これらの図の
うち、第１４図は信号ＲＥＡＤＯ〜３の発生タイミング
を、それに第１５図は信号５ＴＢＯ〜３の発生タイミン
グをそれぞれ示したものである。なお、これらの図にお
いて、信号ＲＥＡＤＯ〜３のうちのいずれが発生するが
、及び信号５ＴＢＯ〜３のうちのいずれが発生するかは
、信号Ｒ８ＯとＲ８Ｉの組合せで決まるようになってお
シ、これによシ上述したシフトレジスタ１０４のグルー
プｌｅｇ　ＬＲｅｇ　２　、　Ｒｅｇ　３の選択が行な
われる。

ところで、これらの信号ＲＥＡＤＯ〜３．５ＴＢＯ〜３
の５ちの信号ＲＥＡＤＯと５ＴＢＯとは、上記したシフ
トレジスタ１０４のグループ選択には使用されず、後述
する割込要求信号ＩＲＱの発生に使用される。

従って、信号Ｒ８ＯとＲ８Ｉによる選択状態を示すと第
１６図のようになる。

次に、第１７図は割込要求信号ＩＲＱＯ発生回路の一実
施例で、同じく第１１図の制御回路１０１の中に含まれ
、このＣＩＭ３３がデータ受信完了してシフトレジスタ
１０４の中に受信データの格納を終ったときに発生する
信号ＷＲＩＴＥ、５ＴＢ（第８図）と信号ＲＥＡＤＯと
によって信号ＩＲ（１発生する回路と、入出力端子ビン
７〜１４によってマイコンのデータバスに接続されてい
るデータ線ＤＯ−Ｄ７のいずれか一つ、例えはデータ線
ＤＯからの（ｉ号ＤＡＴＡと信号５ＴＢＯから信号ＭＡ
ＳＫＩを作る回路とで構成されておシ、その動作は第１
８図、第１９図のタイミングチャートに示されている。

そして、こｎらの図のうち、第１８図は信号ＤＡＴＡが
５ＴＢＯの発生タイミングで°１０＃となっていたとき
の動作を、また第１９図は信号ＤＡＴＡが′ｌ″になっ
ていたときの動作をそれぞれ示したものである。なお、
第１７図の回路で、信号ＤＡＴＡと５ＴＢＯが供給され
ているフリップフロップをＲｅｇ　Ｏという。従って、
この第１７図の回路では、ＲｅｇＯに′ｌ＃が書込まれ
ていると割込要求信号ＩＲＱにマスクが掛けられること
になる。

次に、第１１図の実施例、つまυ本発明によるＣＩＭの
一実施例がＭＰＵモードに設定された状態におけるデー
タ伝送の全体的な動作を第２０図のタイミングチャート
によって説明する。

本発明の実施例においては、ＣＩＭ３０〜３３のいずれ
も、その動作がシーケンスカラ／り３０３のカウント出
力によシ制御され、従って、このシーケンスカウンタ３
０３のカウント出力全所定値に設定してやｇは、任意の
動作状態に転位させることができることは、既に第４図
、紀８図などに関連して説明したとおシであシ、このこ
とはＣＩＭがどのようなモードに設定もれていても俊シ
はない。

ところで、第１１図に示すようにＭＰＵモードに設定は
れたＣＩＭ３３がデータ伝送すべく組合わされるＣ　Ｉ
　Ｍは、第２図から明らかなように、ＤＩＯモード又は
ＡＤモードに設定されているＣＩＭ３０〜３２となって
いる。そして、このＣＩＭハＤ　Ｉ　Ｏモード及びＡＤ
モードに設定嘔れていたときには、第８図で説明したよ
うに、他のＣＩＭからのｒ−夕を受信したとき、それに
ひき続いて自らのデータの送信を行ない、１フレ一ム分
ノデータ授受動作を行なうもので、いわばノセツシ７゛
々動作しか行なわない。

これに対して、ＣＩＭ３３のようにＭＰｔＪモードに設
定されているものでは、マイコンからのデータがシフト
レジスタ１０４に薔込まれたら自らデータ送信を開始す
る、いわばアクチブな動作を必要とする。

そこで、この実施例では、このアクチブなデータ送ａ開
始のため、シフトレジスタ１０４のブルーフ選択のため
の信゛号５ＴＢＩ〜３のうちの信号５ＴＢ３’ｅ使用す
るようにしている。これは、シフトレジスタ１０４に対
するマイコンによる送信データの書込みがＲｅｇ　１　
＊　Ｒｅｇ　２　ｓ　Ｒｅｇ　３の順に行なわれ、この
ため、信号８ＴＢ３が発生した時点でマイコンからシフ
トレジスタ１０４に対するデータの書込みが丁度終了し
、シフトレジスタ１０４には今回伝送すべきデータが全
て格納し終るからである。

そこで、第２０図に戻シ、いま、成る時点でＣＣＵＩＯ
（第２図）のマイコンにＬＣＵのいずれかに対して伝送
すべきデータが用意されたとする。

そうすると、このマイコンは入出力端子ビン１〜６を介
して信号τＳ、ＲＷ、Ｒ８Ｏ，Ｒ８１をＣＩＭ３３の中
の制御回路１０１に供給し、第１２図ないし第１６図で
説明したように信号５ＴＢＯ〜３を発生させ（第２０図
の左端上部）、データバスから順次、８ビツトづつのデ
ータをシフトレジスタ１０４のＲｅｇ　１　ｒ　Ｒｅｇ
　２　＃　Ｒａｇ　３に曹込ませる。

一方、制御回路１０１は、この信号５ＴＢ３の発生をと
らえ、シーケンスカラ／り３０３に“′４９＃をロード
する。この信号５ＴＢ３によるシーケンスカウンタ３０
３の出力データを４９＃にするための回路の一実施例全
第２１図に、この回路の動作を示すタイミングチャー）
’ｔｉ２２図に示す。

こうしてシーケンスカウンタ３０３か８４９にされると
、この時点ｔｘ（第１０図）で送信フレームの処理が開
始する。この８４９から５１２２までの送信フレームの
処理は第８図で説明したＤＩＯモードの場合とほぼ同じ
であるか、このＭＰＵモードではシフトレ・ノスタ１（
１４には既に伝送すべきデータが書込まれているから、
Ｓ４９から８７３までの間では何もせず、ただシフトレ
ジスタ１０４のＱｕにスタートビット用のｌ＃を蕾き込
むだけである点がＤＩＯモードのときと異なるだけであ
る。

こうして５１２２に達すると信号ＩＮＩＴＩＡＬが発生
し、その後、ＳＯから８２４までの最少時間を含むアイ
ドル状態に入る。つまシ、ＭＰＵモードでは、ＤＩＯモ
ードのときと異なシ、他のＣＩＭからデータが受信され
るのを待つのではなく、マイコンからシフトレジスタ１
０４にデータの書込みが終了したらシーケンスカウンタ
３０３にデータ４９を強制的にロードし、これＫよシ目
動的に送信フレームの処理に入るようにしているのであ
る。

さて、こうしてＣＣＵＩＯのＣＩＭ３３から送信フレー
ムの伝送が開始すれば、既に第８図で説明したように、
この送信データＴＸＤがＬＣＵ側のＣＩＭ３０〜３２に
よって受信データＲＸＤとして受信処理され、そのうち
のアドレスの一致したＣＩＭによって折シ返しデータが
伝送されてくるから、今度はそれが受信ｆ−タＲＸＤと
してＣＩＭ３３に受信されるようになる。

このときの受信フレームの処理も、第８図におけるＤＩ
Ｏモードの場合とほぼ同じで、ただＭＰＵモードではア
ドレスの一致状態をみない点か異なるだけである。そし
て、ＳＯからＳ４８になシ、シフトレジスタ１０４の中
に受信データが格納し終り、かつエラーが検出されなか
った場合には、Ｓ４８のクロックφＳによ多信号ＷＲＩ
ＴＥ　ＳＴＢが立上ると、これによシ第１７図〜第１９
図で説明したように割込要求信号ＩＲＱが発生し、その
後のクロックφＭによ多信号ＩＮＩＴＩＡＬか発生して
このＣＩＭ３３はアイドル状態に入シ、次に信号５ＴＢ
３が発生するまでアイドル状態を保つ。

こうして割込要求信号ＩＲＱが発生されると、ＣＣＵＩ
Ｏ内のマイコンはこの信号ＩＲＱによシ割込処理ルーチ
ンにジャンプし、シフトレジスタ１０４から受信データ
の取込みを行なう。このときのシフトレジスタ１０４か
らのデータの取込みは、スイッチ４００を用い、これに
第１２図及び第１３図で説明した回路から信号ＲＥＡＤ
　１〜３を順次供給し、８ビツトのデータバスＤＯ〜Ｄ
７を介してシフトレジスタ１０４のＲｅｇ　１　＋　Ｒ
ｅｇ　２＊Ｒ＠ｇ　３の順に行なわれるものであること
は、既に説明したとお９である。

ところで、この冥施例でなよ、既に第１７図で説明した
ように、この信号ＩＲＱはマスク可能に構成されておシ
、ＣＣＵＩＯのマイコンはＲａｇ　ｏ　（第１７図）に
”ｌ”ｉ書き込んでおくことによ多信号ＩＲＱをマスク
することができる。

従って、紀２０図のように、信号５ＴＢ３の発生時点ｔ
ＸＯ前の信号５ＴＢＯの発生時点（第２０図の左下）に
合わせてデータバスＤＯを１’にしておけば、信号ＭＡ
ＳＫが１＃になシ、その後、信号Ｖ／ＲＩＴＢ　ＳＴＢ
が発生した時点でも割込要求信号ＩＲＱはマイコンに供
給されず、これによシマイコンは必要に応じて所定の期
間中、他の処理ｋＷ先して行なうことができる。なお、
このマスクの解除は第１７図から明らかなとおシ、信号
５ＴＢＯの発生時点でデータバスＤＯを０＃にし、Ｒｅ
ｇ　Ｑに０＃を書き込めばよい。

一方、ＣＣＵＩＯのマイコンは、こうしてＩＲＱのマス
クを行なっていたときには、第１７図の信号ＩＲＱを調
べ、それが′ｌ”になっていたらデータ受信が完了して
いたことになるのでシフトレジスタ１０４からデータの
取込みを行ない、それが′０＃に彦っていたらデータの
受信完了を待つ。

なお、信号ＩＱＲはデータの取込みを行なうときに発生
する信号ＲＩＵＡＤＯにより解除されることは第１７図
から明らかである。

従って、この実施例によれば、ＣＣＵのマイコンはデー
タをＣＩＭ３３に転送したあと、そのまま他の処理動作
に入ることができるから、無駄な待ち時間が不要に々っ
てその処理能力？充分に活かしたシステムとすることが
でき、かつ、このとき、ＣＩ　Ｍ　３３のデータ受信が
完了しても、それよシ優先順位の高い他の処理動作に対
してはマスクを働かせることができ、これによ！、ｌ優
先順位の高い処理動作が中断される虞れも生じないよう
にできる。

ここで、第２図のように、ＭＰＵモードにあるＣＩＭ３
３と、ＤＩＯモード（又はＡＤモード）に設定されたＣ
　１Ｍ３０〜３２との組合せによるデータ伝送動作を状
態遷移図で示すと第２３図のようになる。

次に、ＣＣＵＩＯのマイコンによる伝送制御について説
明する。

ＣＣＵのマイコンは、各ＬＣＵの負荷のうち、各種のス
イッチやセンサなどからデータを取シ込み、それに応じ
て各ＬＣＵの負荷のうちの各種のランプやアクチュエー
タなどを制御するためのデータをそれぞれのＬＣＵに送
シ出す働きをするが、さらに伝送システムに電源が投入
されたときの起動時における処理と、データ伝送が定常
状態にあるときでの各ＬＣＵのＣＩＭの動作の監視を行
なう。

第２４図はＣＣＵＩＯの一芙施例で、５００はセントラ
ループロセッシング・ユニット（ＣＰＵという）、５０
２はプログラム格納用のリード・オンリ轡メモリ（ＲＯ
Ｍという）、５０４はデータ格納用のランダム・アクセ
ス・メモリ（ＲＡＭとい５）、５０６はペリフェラル・
インターフェース・アダプタ（ＰＩＡという）、５０８
は衣示装置（ＤＩＳという）であシ、その他、ＣＰＵモ
ードに設定されたＣＩＭ３３や光電変換モジュールｏ　
／　Ｅ　、それに光フアイバケーブルＯＦからなる双方
向伝送路２０などは第１図および第２図で説明したとお
りである。

次に、この第２４図の実施例の動作を第２５図のフロー
チャートによって説明する。

自動車のエンジンキースイッチがオンされるなどしてデ
ータ伝送システム全体に対する動作用の電源が投入され
、伝送動作が起動するとこのフローに従った処理が開始
し、最初つステップ８１（以下、ステップを省略して単
にＳｌ、８２などと記す）に進む。

８１では、予め用意しであるシステム起動フラグをセッ
トする。

Ｓ２では、システム起動後、各ＬＣＵに対するＣＣＵか
らのデータの伝送が一巡したか否か？調べ、結果がＮＯ
ｌつまル、起動後、まだＣＣＵからデータの伝送、即ち
呼び掛けを受けていないＬＣＵが残っている間はＳ３に
向い、そうでないときにはＳ９に向う。

Ｓ３では、システム起動後、ＣＣＵからのデータ伝送が
一度でも行なわれか否かを調べ、最初の伝送か否かを判
断する。そして、結果がＹＥＳのときにはＳ４に、ＮＯ
のときには８１０にそれぞれ進む。

Ｓ４では、予め作成してＲＯＭ５０２に格納しである特
定の制御データを、これも予め定めておいた特定のＬＣ
Ｕに対して送信する。このときの特定の制御データとし
ては、それを受信すべき特定のＬＣＵにおける負荷の制
御状態が、システム起動時に相応しいものとなるような
データに定めておく。例えば、そのＬＣＵの負荷がラン
プであったら、とにかくそれ金消すためのデータとなる
ようにし九９、ワイｉ４−モータなどのアクチュエータ
であったら、ワイパーの動作が停止されるようなデータ
となるようにしておくのである。このＳ４の処理を終っ
たらＳ５に進む。

Ｓ５では、ＬＣＵのいずれか一つからデータが伝送され
てきたか否かを調べ、結果がＮｏのときにはＳ６に進み
、結果がＹＥＳとなったらＳ８にジャンプする。なお、
ＬＣＵからＣＣＵに伝送されるデータは、ＬＣＵに結合
されている負荷のうちのスイッチやセンサなどからの、
それらの動作状態を表わすデータとなっているので、こ
れをモニタデータと呼ぶ。

Ｓ６では、Ｓ５での判断結果が続けて２回、ＮＯとなっ
たか否かを判断−し、結果がＹＥＳとなったらＳ７に進
み、結果がＮＯの間はＳ３の判断に戻る。

Ｓ７では、異常発生の警告処理を行ない、このとき続け
て２回、モニタデータ金送信してこなかったＬＣＵに故
障などによる異常が発生したことをＤＩ８５０Ｂに弄示
させ、その後、Ｓ８に進む。

Ｓ８では、ＣＣＵから次にデータ全送信すべきＬＣＵを
次の番のものに定める処理を行なう。このため、Ｓ４で
システム起動後、ＣＣＵから最初にデータを送出すべき
特定のＬＣＵｆｉ−第１番とし、それ以外のＬＣＵに対
して予め番号を付しておき、順次指定し得るようにして
おく必要があるのはいうまでもない。なお、Ｓ８の後は
Ｓ２の処理に戻る。

一方、８２での結果がＹＥＳになったときにはＳ９に進
み、このＳ９の後と８３での結果がＮ。

になったときにはＳＩＯに進むが、まず、Ｓ９では、シ
ステム起動フラグをクリアするための処理が行なわれる
。

また、Ｓ１０では、各ＬＣＵから受信したモニタデータ
に基づいて作成した、それぞれのＬＣＵ向けの制御デー
タを、対応するＬＣＵに送信するための処理を行なう。

なお、前述のＳ４とこのＳ１０における送信処理は、マ
イコンのＣＰ　Ｕ　５００からＣＩＭ３３のシフトレジ
スタ１０４に対する２４ビツトのデータの１込が完了し
、信号５ＴＢ３が発生したことによシ自動的に開始する
こと、既に説明したとおシである。

一方、ＣＰＵ５００などからなるマイコンが８１ないし
ＳＩＯにしたがった動作を行なっているとき、これに組
合わされているＣＩＭ３３がデータを受信すると、割込
要求ＩＲＱが発生し、既に第２０図で説明したように、
マイコンの処理（ｌｉＣＩＭ３３からのデータ取込のた
めの割込処理にジャンプする。そして、第２６図に示す
ように、この割込処理の中で、ＣＩＭ３３’ｆｆｉ介し
て各Ｌｅｔ）から受信したモニタデータに基づいて、そ
の都度、肋たに制御データの作成処理を行ない、さらに
、モニタデータのうち必要なものをＤＩＳ５０８に表示
させる処理を行なう。こうしてＩＩ込処理の中で作成さ
れたデータが第２５図の８１０の処理において対応する
ＬＣＵに向けて送信されることになるのである。なお、
割込要求ＩＲＱをマスクしていたときには、マスク解除
時での状態に応じた動作となることは既に説明したとお
シである。

次に、これら第２５図、第２６図の処理が行なわれた結
果について説明する。

まず、Ｓ２、Ｓ３、Ｓ４の存在により、電源投入後、最
初のデータ伝送動作は、特定のＬＣＵに対する特定のデ
ータの送出となる。

この結果、この特定のＬＣＵに設けられている負荷は、
電源投入時での不定なデータによる異常な制御状態から
直ちに特定なデータによる充分に妥当な制御状態にされ
る。

一方、こうして電源投入後に１回でもモニタデータが受
信゛されれば、それに基づいた制御データの作成が可能
になるため、それ以後、特定のＬＣＵ以外のＬＣＵには
ＳＩＯでのデータ伝送によシかなシ妥当な制御データが
送られることになシ、このことはデータ伝送回数が増加
するにつれて強調され、データ伝送回数がＬＣＵの個数
に近くなれば定常状態とほとんど変らない、はぼ完全な
制御状態を得ることができる。

従って、この実施例によれば、電源投入時などに負荷の
制御状態が異常になるのを最少限に抑え、実用上はどん
ど問題にならない制御を行なうことがＣきる。

次に、この実施例によれば、第２５図の８５、Ｓ６、Ｓ
７の存在によシ、ＣＣＵが成るＬＣＵに対してデータを
伝送した際、そのＬＣＵからのモニタデータが受信でき
なかった場合には、ＣＣＵから再び同じＬＣＵに対する
データの送信動作が繰シ返さ才し、これに応答してモニ
タデータが受信されれば、偶発的な事情による一時的な
異常としてそのまま次のＬＣＵに対するデータ伝送に移
行するが、２回続けてモニタデータが受信されなかった
ときには、そのＬＣＵに故障などによる異常か発生した
ものと判断され、それがＤＩ８５０８に表示されること
になる。

従って、この実施例によれは、データ伝送動作中、全て
のＬＣＵのデータ応答動作に対する監視が行なわれ、し
かも異常発生に賑しては、それが一時的なものか否かの
確認も自動的に行なわれることになシ、常に正確に異常
発生の表示か行なえることになる。なお、この第２５図
の実施例では、Ｓ６での判断が２回続けて受信不能か否
かとなっているが、このときの回数は２回に限らず、２
回以上何回でもよい。例えしょ、ノイズ環境か不良で、
一時的なデータ伝送！！１４ｎ発生の確率の高い場合に
は３回、４回、或いは５回とし、反対に、良好な環境の
もとに設置され、偶発的カデータ伝送誤シ発生の確率が
低い場合には、上記実施例に示すように２回でも充分過
ぎる場合もあるのはいうまでもない。

ところで第２５図の実施例では、電源投入後、最初にＣ
ＣＵからＬＣＵに伝送されるデータが、特定の一つのＬ
ＣＵに対してだけ予め用意しである特定のデータとなシ
、その他ＬＣＵに対してはモニタデータに基づいてその
都度作成さｉＬだ制御データとなるが、全てのＬＣＵに
対応してそれぞれ特定のデータを用意しておぎ、それぞ
れのＬＣＵに対する第１回目の伝送に対しては、それぞ
れのＬＣｔＴごとに対応する特定のデータが送信される
ようにしてもよい。

次に、第２７図はＣＣＵＩＯの他の一実施例で、データ
伝送系に含まれる負荷の数が多くなシ、ＬＣＵＯ中に複
数個のＣＩＭを必要とした場合などに適した実施例につ
いて示したものであシ、図において５１０，５１２，５
１４はｏ　／　Ｅ　Ｃ光電変換モジュール）、２０ａｓ
２０ｂ＋２０ａはＯＦによる信号伝送路、３０　ａ　、
　３０　ｂ　、３１ａ、３１ｂはＤＩＯモード又はＡＤ
モードに設定されたＣＩＭであｐｌその他は第２４図の
実施例と同じである。

０／Ｅ５１０，５１２．５１４はＰＩＡ５０６によシ選
択制御され、複数本の０Ｆ２０ａ　、２０ｂ、２０ｃの
うちの１本をＣＩＭ３３の信号伝送路ＴＸ、ＲＸと結合
させる働−きをする。

各ＬＣＵにはそれぞれ複数個のＣＩ　Ｍ　３０　ａ　。

３１ｍ、３０ｂ、３１ｂを含み、それぞれ独立している
０Ｆ２０ａ、２０ｂ、２０ｃによってＣＣＵに結合して
いる。

なお、ＣＰＵ５００としては１（Ｄ４６８０２として知
られているＩＣが、そしてＰＩＡ５０６にはＨＤ４６８
２１として知られているＩＣがそれぞれ用いられ、この
うちＨＤ４６８２にはＲＯＭとＲＡＭがビルトインされ
ているため、これらを外付として設ける必要はない。

この実施例によれば、ＣＰＵ５００などからなるマイコ
ンがＰＩＡ５０６を介してＯ／Ｅ　５１２〜５１４を選
択制御し、ＣＩＭ３３によシデータ伝送を行なうべきＬ
ＣＵｔ−指定することができるから、それぞれのＬＣＵ
ごとに同じアドレスを付したＣＩＭを設けることができ
、ＬＣＵ側のＣＩＭの数’ｉアドレスの数よシ充分多く
することができ、データ伝送システムの機能を容易に拡
大することができる。

〔発明の効果〕

以上説明したように、本発明によれば、マイコンを用い
た多重データ伝送システムにおいて、マイコンによる無
駄な待ち時間全有効に利用することができるから、マイ
コンの処理能力を充分に活することができるデータ伝送
システムの中央処理装置を容易に提供することができる
。

【図面の簡単な説明】

第１図は自動車内集約配線システムの一例を示す説明図
、第２図は本発明によるデータ伝送システムの一実施例
を示すプルツク構成図、第３図は各端末処理装置の一実
施例を示すブロック図、第４図は第３図をさらに詳細に
したブロック図、第５図はデータ内容の一実施例を示す
説明図、第６図は伝送波形の一実施例を示す説明図、第
７図はモード選択の一実施例を示す説明図、第８図はＤ
ＩＯモードにおける本発明の一実施例の動作を説明する
ためのタイミングチャート、第９図は本発明による端末
処理装置の一実施例’（５ＣＰＵモードに設定して示し
た機能ブロック図、第１Ｏ図はＣＰＵモードにおける伝
送波形の一実施例を示す説明図、第１１図は第９図の実
施例をさらに詳細に示した機能ブロック図、第１２図及
び第１３図は信号処理回路の一実施例を示すブロック図
、第１４図及び第１５図はその動作説明用のタイミング
チャート、第１６図はレジスタセレクト信号による選択
動作を示す説明図、第１７図は割込要求信号発生回路の
一実施例を示すブロック図、第１８図及び第１９図はそ
の動作説明用のタイミングチャート、第２０図はＣＰＵ
モードでの動作を説明するためのタイミングチャート、
第２１図はカウンタをセットするための回路の一実施例
を示すブロック図、第２２図はその動作説明用のタイミ
ングチャート、第２３図はＣＰＵモードとＤＩＯモ−ド
の組合わせによるデータ伝送動作を表わす状態遷移図、
第２４図は中央処理装置の一実施例を示すブロック図、
第２５図及び第２６図は中央処理装置の動作を説明する
だめのフローチャート、第２７図は中央処理装置の他の
一実施例を示すブロック図である。ｌＯ・・・中央処理装置、２０・・・信号伝送路、３０
〜３２・・・端末処理装置、３３・・・通信制御装置、
４０・・・Ａ／Ｄ　（アナログ・ディジタル変換器）、
５１〜５８・・・外部負荷、１０１・・・制御回路、１
０２・・・同期回路、１０３・・・アドレス比較回路、
１０４・・・シフトレジスタ、１０５・・・Ｉ１０バッ
ファ、１０６・・・Ａ／Ｄ制御回路、１０７・・・クロ
ック発生器、３０１・・・同期回路、３０２・・・カウ
ンタ、３０３・・・シーケンスカウンタ、３０４・・・
シーケンスデコ−／、３０５・・・異常検出器、３０６
・・・アドレスデコー／、３０７・・・＝７パレータ、
３０８・・・エラー検出回路、３１０・・・複合ダート
、３１１・・・エクスクル−シブオアグー）、３１２・
・・アンドゲート、３２０・・・シフトレジスタ、３２
１・・・レジスタ、３２２・・・ダート、３２３・・・
カウンタ、３２４・・・Ａ／Ｄ制御用信号発生回路、３
２５・・・カウンタ、５００・・・ＣＰＵ、５０２・・
・ＲＯＭ、５０４・・・ＲＡＭ、５０６・・・ＰＩＡ、
５０８・・・表示装Ｌ０１１１Ｉ２１ａ１１１５１１＄１１６１１１１１２ｖＩＪ第１３図肛１−ＩＬＩ１４Ｌ１１．５　ＭＰＣ１１１４図８１１１５図第１６− ９２４図１Ｏ＄２５１１［−

Claims

【特許請求の範囲】１、　データ処理装置と通信処理装置とを備え、半二重
方式で端末処理装置とデータ伝送を行なうようにしたデ
ータ伝送システムの中央処理装置において、上記データ
処理装置による受信データの処理動作を、上記通信処理
装置から供給されるデータ受信完了信号に基づく割込処
理で行なうように構成したことを特徴とするデータ伝送
システムの中央処理装置。２、特許請求の範囲第１項において、上記データ受４に
完了信号に対するマスク機能を設けたことを特徴とする
データ伝送システムの中央処理装置。