JPH0787482B2

JPH0787482B2 - データ伝送システム

Info

Publication number: JPH0787482B2
Application number: JP3353080A
Authority: JP
Inventors: 文夫浜野; 茂於保; 健平山; 明長谷川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-12-18
Filing date: 1991-12-18
Publication date: 1995-09-20
Anticipated expiration: 2010-09-20
Also published as: JPH0548676A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データの伝送方式に係
り、特に自動車内などでの多重伝送による集約配線シス
テムに好適なデータ伝送方式に関する。

【０００２】

【従来の技術】例えば、自動車には各種のランプやモー
タなどの電装品、それに自動車制御用の各種のセンサや
アクチュエータなどの電気装置が多数配置され、その数
は自動車のエレクトロニクス化に伴なって増かの一途を
たどっている。このため、従来のように、これら多数の
電気装置に対して、それぞれ独立に配線を行なっていた
のでは、配線が極めて複雑になり、かつ大規模なものと
なってしまい、コストアップや重量、スペースの増加、
或いは相互干渉の発生など大きな問題を生じる。

【０００３】そこで、このような問題点を解決する方法
の一例として、少ない配線で多数の信号の伝送が可能な
多重伝送方式による配線の簡略化システムが、例えば特
開昭５７−１７５３５号公報ににり提案されている。図
１に、このような多重伝送方式による自動車内集約配線
システムの一例を示す。

【０００４】この図１のシステムは、信号伝送路として
光ファイバケーブルＯＦを用い、中央制御装置ＣＣＵ
(以下、単にＣＣＵという。なお、これは Central Cont
rolUnitの略)と、複数の端末処理装置ＬＣＵ(以下、単
にＬＣＵという。なお、これは Local Control Unitの
略)の間を光信号チャンネルで共通に結合したもので、
光ファイバケーブルＯＦの分岐点に光分岐コネクタＯＣ
が設けてある。

【０００５】ＣＣＵは自動車のダッシュボードの近傍な
ど適当な場所に設置され、システム全体の制御を行なう
ようになっている。ＬＣＵは、各種の操作スイッチＳ
Ｗ、メータＭなどの表示器、ランプＬ、センサＳなど自
動車内に多数設置してある電気装置の近傍に、所定の数
だけ分散して配置されている。ＣＣＵ及び各ＬＣＵが光
ファイバケーブルＯＦと結合する部分には、光信号と電
気信号を双方向に変換する光電変換モジュールＯ／Ｅが
設けられている。

【０００６】ＣＣＵはマイクロコンピュータを備え、シ
リアルデータによるデータ通信機能を持ち、これに対応
して各ＬＣＵには通信処理回路ＣＩＭ(以下、単にＣＩ
Ｍという。なお、これは Communication Interface Mod
uleの略)が設けられ、ＣＣＵはＬＣＵの一つを順次選択
し、そのＬＣＵとの間でのデータの授受を行ない、これ
を繰り返すことにより１チャンネルの光ファイバケーブ
ルＯＦを介しての多重伝送が可能になり、複雑で大規模
な自動車内配線を簡略化することができる。

【０００７】

【発明が解決しようとする課題】ところで、このような
システムにおいては、ＬＣＵの或るものに故障を生じる
と、負荷の制御に誤りを生じ、異常な動作に入ってしま
う虞れがあった。本発明は、上記事情に鑑みてなされた
もので、簡単な構成でＬＣＵ(端末処理装置)が故障して
負荷が異常動作に入る虞れを生じたときには、それを表
示させることができるようにしたデータ伝送システムを
提供することにある。

【０００８】

【課題を解決するための手段】上記目的は、ＣＣＵによ
る制御データの送信に対するＬＣＵからのモニタデータ
の返信を監視する手段と、同一の制御データによる同一
のＬＣＵに対するＣＣＵによる制御データの送信を少く
とも２回繰り返す手段を設け、ＣＣＵによる制御データ
の送信に対して少くとも２回連続してモニタデータを返
信しないＬＣＵが検出されたときに異常表示を行なうよ
うにして達成される。

【０００９】

【作用】ＬＣＵからのモニタデータが受信できなかった
場合には、ＣＣＵから再び同じＬＣＵに対するデータの
送信動作が繰り返され、これに応答してモニタデータが
受信されれば、偶発的な事情による一時的な異常として
そのまま次のＬＣＵに対するデータ伝送に移行するが、
２回続けてモニタデータが受信されなかったときには、
そのＬＣＵに故障などによる異常が発生したものと判断
され、それが表示されることになる。

【００１０】

【実施例】以下、本発明によるデータ伝送システムの実
施例を図面について説明する。図２は、本発明の一実施
例を示す全体ブロック構成図で、１０は中央処理装置
(図１のＣＣＵに相当)、２０は信号伝送路(図１の光フ
ァイバケーブルＯＦに相当)、３０〜３２は端末処理装
置(図１のＬＣＵに相当)、４０はＡ／Ｄ(アナログ−デ
ィジタル・コンバータ)、５１〜５８は外部負荷であ
る。なお、この実施例では、信号伝送路２０として電気
信号伝送路を用いた場合について示してあり、従って、
中央処理装置１０及び端末処理装置３０〜３２には光電
変換モジュールが不要で、このため、端末処理装置３０
〜３２の内容は、実質的にはＣＩＭだけとなっている。

【００１１】コンピュータ(マイクロコンピュータ)を含
む中央処理装置１０は、伝送路２０で各端末処理装置３
０〜３２と結合され、各種のセンサやランプ、アクチュ
エータ、モータなどの電気装置からなる外部負荷５１〜
５８に対する制御データの送出と、これからのデータの
取込みを多重伝送方式によって行なう。このとき、アナ
ログデータを出力するセンサなどの外部負荷５７、５８
はＡ／Ｄ４０を介して端末処理装置３２に結合され、デ
ィジタルデータによる伝送動作が行なえるようになって
いる。

【００１２】信号伝送路２０は双方向性のものなら何で
もよく、電気信号伝送系に限らず光ファイバによる光信
号伝送系など任意のものが用いられ、これによる通信方
式はいわゆる半二重方式(Half Duplex)で、中央処理装
置１０から複数の端末処理装置３０〜３２のうちの一つ
に対する呼び掛けに応じ、該端末処理装置の一つと中央
処理装置１０との間でのデータの授受が伝送路２０を介
して交互に行なわれるようになっている。

【００１３】このような半二重方式による多重伝送のた
め、中央処理装置１０から送出されるデータには、その
行先を表わすアドレスが付され、伝送路２０から受け取
ったデータに付されているアドレスが自らのアドレスで
あると認識した、各端末処理装置のうちの一つだけが応
答するようになっている。

【００１４】このように、中央処理装置１０からアドレ
スが付されて送出されたデータに応じて、そのアドレス
を理解し、それが自らのものであると判断した端末処理
装置の一つだけがそれに応答して、自らのデータを中央
処理装置１０に送出することにより、上記した半二重方
式によるデータの伝送動作が得られることになる。

【００１５】また、この実施例では、各端末処理装置３
０〜３２の機能を特定のものに集約し、これら端末処理
装置３０〜３２のＬＳＩ化(大規模集積回路化)を容易に
している。そして、このときの特定の機能としては、上
記したデータ伝送機能、つまり半二重方式による多重伝
送に必要な機能と、各端末処理装置に付随しているＡ／
Ｄ４０などの外部機器を制御する機能の２種となってい
る。

【００１６】そして、この結果、データ伝送機能の専用
化が可能になり、例えば、自動車内での集約配線システ
ムに適用する場合には、上記した半二重方式とし、必要
な伝送速度やアドレスのビット数などをそれに合わせて
決めるなどのことができる。

【００１７】さらに、この多重伝送方式では、上記した
ようにＬＳＩ化した端末処理装置の機能をそのまま活か
し、中央処理装置１０にも適用可能にしたものであり、
この結果、中央処理装置１０として、データ伝送機能を
もたない汎用のコンピュータ(マイクロコンピュータな
ど)を用い、これに上記したＬＳＩ化端末処理装置３３
を組合わせるだけで中央処理装置１０を構成することが
でき、中央処理装置１０のコンピュータに必要なソフト
ウエア面での負荷を軽減させることができると共に、端
末処理装置の汎用性を増すことができる。なお、この場
合、中央処理装置側に組合わされた端末処理装置３３で
は、それが持つ機能の一部については何ら活かされない
ままとなるが、これはやむを得ない。

【００１８】次に、図３は、各端末処理装置３０〜３２
の一実施例を大まかなブロック構成で示したもので、伝
送路２０から入力された受信信号ＲＸＤは同期回路１０
２に供給され、クロック発生器１０７からのクロックの
同期を取り、制御回路１０１に受信信号ＲＸＤのクロッ
ク成分に調歩同期したクロックが与えられ、これによ
り、制御回路１０１が制御信号を発生し、シフトレジス
タ１０４に受信信号のデータ部分をシリアルに読込む。

【００１９】一方、アドレス比較回路１０３には、予め
その端末処理装置に割り当てられたアドレスが与えられ
ており、このアドレスとシフトレジスタ１０４の所定の
ビット位置に読込まれたデータとがアドレス比較回路１
０３によって比較され、両者が一致したときだけシフト
レジスタ１０４内のデータがＩ／Ｏバッファ１０５に転
送され、外部機器に与えられる。

【００２０】また、制御回路１０１はクロックで歩進す
るカウンタを含み、シーケンシャルな制御信号を発生
し、受信信号ＲＸＤによるデータをＩ／Ｏバッファ１０
５に与えたあと、それにひき続いて、今度はＩ／Ｏバッ
ファ１０５からシフトレジスタ１０４にデータをパラレ
ルに取り込み、外部機器から中央処理装置１０に伝送す
べきデータをシフトレジスタ１０４の中にシリアルデー
タとして用意する。そして、このデータをシフトレジス
タ１０４からシリアルに読み出し、送信信号ＴＸＤとし
て伝送路２０に送出する。

【００２１】このときには、受信信号ＲＸＤに付されて
いたアドレスがそのまま送信信号ＴＸＤに付されて送出
されるから、中央処理装置１０は自らが送出したアドレ
スと一致していることにより、この送信信号ＴＸＤの取
り込みを行ない、これにより半二重方式による１サイク
ル分のデータの授受が完了する。こうして中央処理装置
１０は、次の端末処理装置に対するデータの送出を行な
い、これを繰り返すことにより複数の各端末処理装置３
０〜３２との間でのデータの授受が周期的に行なわれ、
多重伝送が可能になる。

【００２２】Ａ／Ｄ制御回路１０６は、図２における端
末処理装置３２として使用した場合に必要なＡ／Ｄ４０
の制御機能を与えるためのもので、アナログ信号を発生
するセンサなどの外部負荷５７、５８からのデータをＡ
／Ｄ４０によってディジタル化してシフトレジスタ１０
４に取り込むために必要な制御機能を与える働きをす
る。なお、その詳細については後述する。

【００２３】次に図４は、端末処理装置３０〜３３の一
実施例を示すブロック図で、図３と同一もしくは同等の
部分には同じ符号を付してあり、この図４において、３
０１は受信信号ＲＸＤに調歩同期したクロックを発生さ
せるための同期回路、３０２は２相のクロックφ_S とφ
_M を発生するカウンタ、３０３はシーケンシャル制御用
のカウンタ、３０４はカウンタ３０３の出力から種々の
制御信号を作り出すシーケンスデコーダ、３０５は異常
検出器、３０６はＩ／Ｏバッファ１０５の入出力切換選
択用のアドレスデコーダ、３０７はアドレス比較用の４
ビットのコンパレータ、３０８はエラー検出用のエクス
クルーシブオアゲート、３１２はデータ伝送用のアンド
ゲート、３１３、３１４はトライステートバッファ、３
２０は８ビットのシフトレジスタ、３２１は３２ビット
のレジスタ、３２２は３２チャンネルのゲート、３２３
はＡ／Ｄ制御用のカウンタ、３２４はＡ／Ｄ制御用信号
発生回路、３２５はＡ／Ｄのチャンネル選択用のカウン
タである。なお、シフトレジスタ１０４は２５ビット
(２４ビット＋１ビット)で、Ｉ／Ｏバッファ１０５は１
４ポート(１４ビット)のものである。

【００２４】この端末処理装置３０〜３３(以下、これ
らをＣＩＭという)は複数の動作モードの一つを選択し
て動作するようになっており、図２のＣＩＭ３０〜３１
として用いられるときにはＤＩＯ(Digital Input Outpu
t：ディジタルインプットアウトプットの略)モード
が、また、図２のＣＩＭとして持ちる場合にはＡＤモー
ドが、そして図２のＣＩＭ３３に用いた場合にはＭＰＵ
モードが、それぞれ選択される。なお、このモード選択
については後述する。

【００２５】まず、これらのＣＩＭがＤＩＯモードに選
択された場合には、Ａ／Ｄ制御回路１０６は動作せず、
このときのシフトレジスタ１０４のデータ内容は図５に
示すようになり、No.０からNo.５までの６ビット分は使
用せず、No.６からNo.１９までの１４ビットがＩ／Ｏバ
ッファ１０５のデータＤＩＯに割当てられる。

【００２６】そして、No.２０からNo.２３までの４ビッ
トがアドレスデータＡＤＤＲに割当てられ、No.２４は
スタートビットに割当てられている。なお、ＤＩＯデー
タに割当てられているビット数が１４となっているの
は、Ｉ／Ｏバッファ１０５が１４ビットのものとなって
いるからである。また、このため、この実施例によるＣ
ＩＭでは、Ｉ／Ｏバッファ１０５に接続可能な外部負荷
の最大数が１４となっている。

【００２７】この実施例によるデータ伝送の方式は、調
歩同期、双方向、反転二連送方式と呼ばれるもので、デ
ィジタルデータをＮＲＺ(nonreturnto zero)法により伝
送するようになっており、その伝送波形は、図６に示す
ようになっている。すなわち、ＣＣＵ側のＣＩＭからＬ
ＣＵ側のＣＩＭにデータを伝送するフレームを受信フレ
ーム、反対にＬＣＵ側からＣＣＵ側に伝送するフレーム
を送信フレームとすれば、受信フレームと送信フレーム
が共に７４ビットで、従って１フレームと送信フレーム
とは共に同じフレーム構成となっており、最初に２５ビ
ットの“０”があり、そのあとに調歩同期のための１ビ
ットの“１”からなるスタートビットが設けられ、それ
に続いて２４ビットの受信データＲＸＤ又は送信データ
ＴＸＤがＮＲＺ信号形式で伝送され、さらにこれらのデ
ータの反転データ(ＲＸＤ)又は(ＴＸＤ)が伝送されるよ
うになっている。ここで、この反転データ(ＲＸＤ)又は
(ＴＸＤ)を伝送しているのは、伝送エラーチェックのた
めである。

【００２８】なお、このような反転データについては、
図面では、文字や記号の上にバーを付して表わしている
が、この明細書内では、括弧を付して表記している。す
なわち、データＲＤＸの反転データは、上記したよう
に、(ＲＤＸ)で表わされる。

【００２９】既に説明したように、この実施例では、半
二重方式により多重伝送が行なわれるから、受信フレー
ムのデータＲＸＤの先頭の４ビットには、ＣＣＵがその
とき呼び掛けを行なう相手となるＬＣＵのアドレスデー
タＡＤＤＲが、図５に示すように付され、これに応答し
てそのＬＣＵから送出される送信フレームのデータＴＸ
Ｄの先頭４ビットには同じアドレスデータＡＤＤＲが付
されて伝送される。

【００３０】なお、ＬＣＵ側から送信フレームが伝送さ
れるのは、ＣＣＵ側で呼び掛けたＬＣＵに限られるか
ら、送信データＴＸＤにアドレスが付加されていなくて
も、ＣＣＵ側では、そのデータがいずれのＬＣＵからの
ものであるかは直ちに判断できる。従って、送信フレー
ムのデータＴＸＤには必ずしもアドレスを付す必要はな
く、データＴＸＤの先頭４ビットを(００００)などＬＣ
Ｕのいずれのアドレスとも一致しないデータとしてもよ
い。

【００３１】ここで、図４に戻り、ＣＩＭのアドレスに
ついて説明する。既に説明したように、この実施例で
は、ＬＣＵ側のＣＩＭにはそれぞれ異なった４ビットの
アドレスが割当ててあり、このアドレスをもとにして半
二重方式によるデータの多重伝送が行なわれるようにな
っている。

【００３２】そして、このアドレスをそれぞれのＣＩＭ
に割当てる働きをする入力がコンパレータ３０７に接続
されている４本の入力２⁰〜２³であり、これらの入力に
与えるべきデータＡＤＤＲ₀〜ＡＤＤＲ₃により当該ＣＩ
Ｍのアドレスが指定される。例えば、そのＣＩＭのアド
レスを“１０”に指定するためには、アドレスデータＡ
ＤＤＲ₀＝０、ＡＤＤＲ₁＝１、ＡＤＤＲ₂＝０、ＡＤＤ
Ｒ₃＝１とし、入力２⁰〜２³に(１０１０)が入力される
ようにすればよい。なお、この実施例では、データ
“０”は接地電位、データ“１”は電源電圧Ｖ_ccによっ
て表わされているから、アドレス“１０”に対しては入
力２⁰、２²を接地し、入力２¹、２³を電源に接続するこ
とになる。

【００３３】ところで、この実施例では、アドレス入力
２⁰〜２³がアドレスデコーダ３０６にも入力され、その
出力によりＩ／Ｏバッファ１０５の方向性が制御される
ようになっている。この結果、アドレスを指定すると、
Ｉ／Ｏバッファ１０５の１４本の端子のうちのいずれが
データ出力ポートとなるのかが決定される。そして、こ
の実施例では、アドレスがそのまま出力ポート数に対応
するようにしてあり、従って、いま、アドレスを“１
０”と定めれば、Ｉ／Ｏバッファの１４本の端子のうち
１０本が出力ポートとなり、残りの４本が入力ポートと
なるように制御される。

【００３４】また、図４では省略してあるが、このアド
レスデコーダ３０６の出力は、制御回路１０１のシーケ
ンスデコーダ３０４にも与えられ、これにより、図７に
示すように、このＣＩＭの動作モードが切換られるよう
になっている。すなわち、この実施例では、アドレス
“０”に設定したＣＩＭはＭＰＵモードで、アドレスを
“１”から“Ｄ”までの間に設定したＣＩＭはＤＩＯモ
ードで、そしてアドレスを“Ｅ”、“Ｆ”のいずれかに
設定したＣＩＭはＡＤモードでそれぞれ動作するように
される。

【００３５】次に、制御回路１０１と同期回路１０２の
機能について説明する。この実施例では、図６に関連し
て既に説明したように、調歩同期方式が採用されてお
り、このため、受信フレーム、送信フレーム共にデータ
伝送に際して、その開始前に必ず２５ビット“０”が挿
入され、この後で１ビットのスタートビットとして
“１”データが挿入されている。

【００３６】そこで同期回路３０１は受信フレームの最
初に存在する２５ビットの“０”に続くスタートビット
の立上りを検出し、内部クロックのビット同期を取る。
従って、次の受信フレームが現われるまでは、このとき
のタイミングにビット同期した内部クロックにより動作
が遂行されてゆくことになる。

【００３７】カウンタ３０２は同期回路３０２で同期が
取られた内部クロックから２相のクロックφ_S とφ_M を
作り出す。これによりクロックφ_S とφ_M は、その後入
力されてくる受信データＲＸＤに位相同期したものとな
る。

【００３８】シーケンスカウンタ３０３は、同期回路３
０２からスタートビットの立上り検出タイミングを表わ
す信号を受け、特定のカウント値、例えばカウント値０
の状態にセットされ、その後、クロックφ_S 又はφ_M に
よってカウントされる。従って、そのカウント出力によ
りＣＩＭ全体の制御手順を定めることができ、カウント
値をみることにより、任意のタイミングにおけるＣＩＭ
の動作がどのステップにあるのかを知ることができる。

【００３９】そこで、このカウンタ３０３のカウント出
力をシーケンスデコーダ３０４に供給し、このＣＩＭの
動作に必要な、例えばＲＸＭＯＤＯ、ＴＸＭＯＤＥ、Ｒ
ＥＡＤ、ＳＨＩＦＴなど内部で必要とする全ての制御信
号をシーケンスデコーダ３０４で発生させるようにして
いる。つまり、この実施例は、クロックφ_S 、φ_M によ
るシーケンス制御方式となっているものであり、従っ
て、カウンタ３０３の出力をデコードしてやれば、必要
な制御が全て行なえることになるのである。

【００４０】次に、伝送されて来るデータＲＸＤがその
ＣＩＭ向けのデータであるか否か、つまりＣＣＵからの
受信フレームの伝送による呼び掛けが自らに対するもの
であるか否かの判定動作について説明する。

【００４１】既に説明したように、コンパレータ３０７
の一方の入力には、入力２⁰〜２³からのアドレスデータ
が与えられており、他方の入力には、シフトレジスタ１
０４のＱ₂₀ビットからＱ₂₃ビットまでのデータが与えら
れるようになっている。そして、このコンパレータ３０
７は、両方の入力データが一致したときだけ、一致信号
ＭＹＡＤＤＲを出力する。そこで、シフトレジスタ１０
４に受信データＲＸＤが入力され、そのＱ₂₀ビットから
Ｑ₂₃ビットまでの部分に、データＲＸＤの先頭に付され
ているアドレスデータ(図５参照)が格納されたタイミン
グで、コンパレータ３０７の出力信号ＭＹＡＤＤＲを調
べ、そのときに、この信号ＭＹＡＤＤＲが“１”になっ
ていたらそのデータＲＸＤは自分宛のもので、ＣＣＵか
らの呼び掛けは自分に対するものであることが判る。

【００４２】このため、エラー検出回路３０８に制御信
号ＣＯＭＰＭＯＤＥを供給し、上記した所定のタイミン
グで信号ＭＹＡＤＤＲを取込み、それが“０”になって
いたときには出力ＩＮＩＴＩＡＬを発生させ、これによ
りシーケンスカウンタ３０３をカウント０にセットし、
ＣＩＭ全体の動作を元に戻して次のデータ伝送が入力さ
れるのに備える。一方、信号ＭＹＡＤＤＲが“１”にな
っていたときには、エラー検出回路３０８によるＩＮＩ
ＴＩＡＬの発生がないから、そのままＣＩＭの動作はシ
ーケンスカウンタ３０３のそのときのカウント値にした
がってそのまま続行される。

【００４３】次に、伝送エラー検出動作について説明す
る。この実施例では、既に図６で示したように、反転二
連送方式によるデータ伝送が採用されており、これによ
り伝送エラーの検出が行なえるようになっている。そし
て、このため、シフトレジスタ１０４の最初のＱ₀ ビッ
トと最後のＱ₂₄ビットからエクスクルーシブオアゲート
３１１にデータが与えられ、このゲート３１１の出力が
信号(ＥＲＲＯＲ)としてエラー検出回路３０８に与えら
れるようになっている。

【００４４】シーケンスデコーダ３０４は、スタートビ
ットに続く受信信号ＲＸＤと(ＲＸＤ)(図６)の伝送期間
中、制御信号ＲＸＭＯＤＥを出力して複合ゲート３１０
の下側のゲートを開き、これにより伝送路２０からのデ
ータをシリアル信号ＳＩとしてシフトレジスタ１０４に
入力する。このとき複合ゲート３１０にはノアゲートが
含まれているため、伝送路２０から供給されてくるデー
タは反転されてシフトレジスタ１０４に入力される。

【００４５】そこで、受信フレーム（図６）のスタート
ビットに続く２４ビット分のデータがシフトレジスタ１
０４に入力された時点では、このシフトレジスタ１０４
のＱ₀ ビットからＱ₂₃ビットまでの部分には、受信信号
ＲＸＤの反転データ(ＲＸＤ)が書込まれることになる。

【００４６】次に、図６から明らかなように、２４ビッ
トの受信信号ＲＸＤが伝送されたあと、それにひき続い
て２４ビットの反転信号(ＲＸＤ)が伝送されてくると、
それが複合ゲート３１０で反転されてデータＲＸＤとな
り、シリアル信号ＳＩとしてシフトレジスタ１０４に入
力され始める。

【００４７】この結果、シフトレジスタ１０４のＱ₀ に
反転信号(ＲＸＤ)の先頭ビットが反転されて入力された
タイミングでは、その前に書込まれていた受信信号ＲＸ
Ｄの先頭ビットの反転データがシフトレジスタ１０４の
Ｑ₂₄ビットに移され、反転信号(ＲＸＤ)の２番目のビッ
トのデータがＱ₀ に書込まれたタイミングでは、受信信
号ＲＸＤの２番目のビットのデータがＱ₂₄のビットに移
されることになり、結局、反転信号(ＲＸＤ)がシフトレ
ジスタ１０４に１ビットづつシリアルに書込まれている
ときの各ビットタイミングでは、シフトレジスタ１０４
のＱ₂₄ビットとＱ₀ ビットには、受信信号ＲＸＤと反転
信号(ＲＸＤ)の同じビットのデータが常に対応して書込
まれることになる。

【００４８】ところで、上記したように、エクスクルー
シブオアゲート３１１の２つの入力には、シフトレジス
タ１０４のＱ₀ ビットとＱ₂₄ビットのデータが入力され
ている。従って、受信信号ＲＸＤと反転信号(ＲＸＤ)の
伝送中にエラーが発生しなかったとすれば、反転信号Ｒ
ＸＤの伝送期間中、エクスクルーシブオアゲート３１１
の出力は常に“１”になる筈である。何故ならば、受信
信号ＲＸＤとその反転信号(ＲＸＤ)の対応する各ビット
では、必ず“１”と“０”が反転している筈であり、こ
の結果、ゲート３１１の入力は必ず不一致を示し、そう
ならないのは伝送にエラーがあったときだけとなるから
である。

【００４９】そこで、エラー検出回路３０８は、反転信
号(ＲＸＤ)が伝送されている２４ビットの期間中、信号
(ＥＲＲＯＲ)を監視し、それが“０”レベルになった時
点で信号ＩＮＩＴＩＡＬを発生するようにすれば、エラ
ー検出動作が得られることになる。なお、このようなデ
ータ伝送システムにおける伝送エラーの処理方式として
は、伝送エラーを検出したらそれを修復して正しいデー
タを得るようにするものも知られているが、この実施例
では、伝送エラーが検出されたらその時点でそのフレー
ムのデータ受信動作をキャンセルし、次のフレームのデ
ータ受信に備える方式となっており、これにより構成の
簡略化を図っている。

【００５０】次に、この図４の実施例の、ＤＩＯモード
におけるデータ伝送の全体的な動作を、図８のタイミン
グチャートによって説明する。図中、φ_S 、φ_M はカウ
ンタ３０２から出力される二相のクロックで、同期回路
３０１内に含まれているクロック発振器による内部クロ
ックにもとづいて発生されている。

【００５１】一方、(ＲＥＳＥＴ)は、外部からこのＣＩ
Ｍに供給される信号で、マイクロコンピュータなどのリ
セット信号と同じであり、図２における全てのＣＩＭご
とに供給されるようになっており、電源投入時など必要
なときに外部のリセット回路から供給され、伝送システ
ム全体のイニシャライズを行なう。

【００５２】イニシャライズが終るとシーケンスカウン
タ３０３はカウント値が０に設定され、そこからクロッ
クφ_M により歩進してゆく。そしてカウント値が２５に
なるまでは何の動作も行なわず、カウント値が２５にな
るとＩＤＬＥ信号と(ＲＸＥＮＡ)信号が発生し、ＣＩＭ
はアイドル状態になってシーケンスカウンタ３０３のカ
ウント値によるシーケンシャルな制御は停止され、トラ
イステートバッファ３１３が開いて信号受信可能状態と
なる。

【００５３】なお、このとき、イニシャライズ後、シー
ケンスカウンタ３０３のカウント値が２５になるまでは
信号受信可能状態にしないようにしているのは、同期回
路３０１による調歩同期のためであり、受信信号ＲＸＤ
が２４ビットなので最少限２５ビットの“０”期間を与
える必要があるためである。

【００５４】こうしてアイドル状態に入ると、シーケン
スカウンタ３０３はクロックφ_S、φ_M のカウントによ
り歩進を続けるが、シーケンスデコーダ３０４は制御信
号ＩＤＬＥとＩＮＩＴＩＡＬを発生したままたとどま
り、受信信号が入力されるのをただ待っている状態とな
る。なお、このために図６に示すように、各受信フレー
ムと送信フレームの先頭には２５ビットの“０”が付加
してあるのである。

【００５５】こうしてアイドル状態に入り、その中でい
ま、時刻ｔ₀ で受信信号ＲＸＤが入力されたとする。そ
うすると、この信号ＲＸＤの先頭には１ビットのスター
トビットが付されている。そこで、このスタートビット
を同期回路３０１が検出し、内部クロックのビット同期
を取る。従って、これ以後、１フレーム分の伝送動作が
完了するまでのデータＲＸＤ、ＲＸＤと、クロック
φ_M、φ_S との同期は、内部クロックの安定度によって
保たれ、調歩同期機能が得られることになる。

【００５６】スタートビットが検出されると、シーケン
スカウンタ３０３はカウント出力０（以下、このカウン
タ３０３の出力データはＳを付し、例えば、この場合に
はＳ０で表わす）に設定され、これによりシーケンスデ
コーダ３０４は制御信号ＩＤＬＥを止め、制御信号ＲＸ
ＭＯＤＥを発生する。また、これと並行して、シフトレ
ジスタ１０４にはシフトパルスＳＨＩＦＴがクロックφ
_M に同期して供給される。

【００５７】この結果、スタートビットに続く４８ビッ
トの受信信号ＲＸＤと、反転信号(ＲＸＤ)(図６)が、伝
送路２０から複合ゲート３１０を通って、シリアルデー
タとして、シフトレジスタ１０４に順次１ビットづつシ
フトしながら書込まれてゆく。このとき、最初の２４ビ
ットの受信信号ＲＸＤは複合ゲート３１０によって反転
されたデータ(ＲＸＤ)として、シフトレジスタ１０４に
順次シリアルに書込まれるので、スタートビットに続く
２４ビットの期間、つまりシーケンスカウンタ３０３が
Ｓ１からＳ２４に達した時点では、シフトレジスタ１０
５のＱ₀ ビットからＱ₂₃までのビットに、受信信号ＲＸ
Ｄが反転されたデータ(ＲＸＤ)が書込まれることにな
る。

【００５８】ここで、次のＳ２５のクロックφ_M の立上
りで、制御信号(ＣＯＭＰＭＯＤＥ)が出力され、エラー
検出回路３０８が機能する。そして、この状態で、続い
て反転信号(ＲＸＤ)が入力され始め、この結果、今度
は、反転信号(ＲＸＤ)が反転されたデータＲＸＤが、シ
フトレジスタ１０５のＱ₀ ビットからシリアルに書込ま
れてゆく。

【００５９】これにより、Ｓ１からＳ２４で、シフトレ
ジスタ１０４に書込まれたデータ(ＲＸＤ)は、その先頭
のビットからシフトレジスタ１０４のＱ₂₄ビット位置を
通り、シーケンスカウンタ３０３がＳ２５からＳ４８に
なるまでの間に順次、１ビットづつオーバーフローされ
てゆく。一方、これと並行して、シフトレジスタ１０４
のＱ₀ ビット位置を通って、反転信号(ＲＸＤ)によるデ
ータＲＸＤが、その先頭ビットから順次、シリアルに書
込まれてゆき、この間にエクスクルーシブアゲート３１
１とエラー検出回路３０８による伝送エラーの検出が、
既に説明したように行なわれてゆく。

【００６０】従って、シーケンスカウンタ３０３がＳ４
８になった時点では、シフトレジスタ１０４のＱ₀ ビッ
トからＱ₂₃ビットまでには、受信信号ＲＸＤと同じデー
タＲＸＤがそのまま書込まれた状態になる。そこで、こ
のＳ４８のタイミングで、コンパレータ３０７の出力信
号ＭＹＡＤＤＲを調べることにより、前述したアドレス
の確認が行なわれ、いま受信したデータＲＸＤが自分宛
のものであるか否か、つまり、このときのＣＣＵからの
呼び掛けが自分宛のものであるか否かの判断が行なわれ
る。

【００６１】なお、シーケンスカウンタ３０３がＳ２５
からＳ４８の間にある期間中に伝送エラーが検出され、
或いはアドレスの不一致が検出されると、エラー検出回
路３０８はＳ４８になった時点で制御信号ＩＮＩＴＩＡ
Ｌを発生し、この時点でシーケンスカウンタ３０３はＳ
０に設定され、アイドル前２５ビットの状態に戻り、こ
の受信フレームに対する受信動作は全てキャンセルさ
れ、次の信号の入力に備える。

【００６２】さて、シーケンスカウンタ３０３がＳ２５
からＳ４８にある間に伝送エラーが検出されず、かつア
ドレスの不一致も検出されなかったとき、つまりＳ４８
になった時点でエラー検出回路３０８がＩＮＩＴＩＡＬ
信号を発生しなかったときには、このＳ４８になった時
点で、シーケンスデコーダ３０４が制御信号ＷＲＩＴＥ
ＳＴＢを発生する。なお、この結果、Ｓ４８の時点で
は、ＩＮＩＴＩＡＬ信号とＷＲＩＴＥＳＴＢ信号のいず
れか一方が発生され、伝送エラー及びアドレス不一致の
いずれも生じなかったときには前者が、そして伝送エラ
ー及びアドレス不一致のいずれか一方でも発生したとき
には後者が、それぞれ出力されることになる。

【００６３】こうして、Ｓ４８の時点で、制御信号ＷＲ
ＩＴＥＳＴＢが出力されると、そのときのシフトレジス
タ１０４のデータがパラレルにＩ／Ｏバッファ１０５に
書込まれ、この結果、受信したデータＲＸＤによってＣ
ＣＵからもたらされたデータが、Ｉ／Ｏバッファ１０５
の出力ポートから外部負荷５１〜５６のいずれかに供給
される。なお、このときには、ＤＩＯモードで動作して
いるのであるから、そのＱ₆ ビットからＱ₁₉ビットまで
の最大１４ビットがデータＲＸＤとして伝送可能であ
り、かつ、そのうちの何ビットがＩ／Ｏバッファ１０５
の出力ポートとなっているかは、アドレスによって決め
られていることは、既に図５で説明したとおりである。

【００６４】こうしてＳ４８に達すると受信フレームの
処理は全て終り、次のＳ４９から送信フレームの処理に
入る(図６)。まず、Ｓ４９からＳ７２までは何の処理も
行なわない。これは、ＣＣＵ側にあるＣＩＭの調歩同期
のためで、上記した受信フレームの処理におけるＩＤＬ
Ｅの前に設定した期間での動作と同じ目的のためのもの
である。

【００６５】Ｓ７３に入ると、シーケンスデコーダ３０
４から制御信号ＰＳが出力され、これによりシフトレジ
スタ１０４はパラレルデータの読込み動作となり、Ｉ／
Ｏバッファ１０５の入力ポートに、外部負荷５１〜５６
のいずれかから与えられているデータを並列に入力す
る。このとき読込まれるデータのビット数は、１４ビッ
トのＩ／Ｏバッファ１０５のポートのうち、受信フレー
ムの処理で出力ポートとして使われたビットを引いた残
りのビット数となる。例えば、前述のように、このＣＩ
Ｍのアドレスを１０に設定したときには、出力ポートの
数は１０となるから、このときには入力ポートは４ビッ
トとなる。

【００６６】シフトレジスタ１０４に対するパラレルデ
ータの書込みには、信号ＰＳと共にシフトクロックＳＨ
ＩＦＴを１ビット分必要とするため、Ｓ７３のクロック
φ_Sにより信号ＳＰを立上げたあと、Ｓ７４のクロック
φ_S に同期したシフトパルスＳＨＩＦＴを、制御信号Ｔ
ＸＭＯＤＥの立上り前に供給する。

【００６７】また、このとき、図６から明らかなよう
に、送信データＴＸＤの前にスタートビットを付加し、
さらにデータＴＸＤの先頭４ビットにはアドレスを付加
しなければならない。このため、図４では省略してある
が、信号ＰＳが発生している期間中だけ、シフトレジス
タ１０４のＱ₂₄ビットには、データ“１”を表わす信号
が、そしてＱ₂₀ビットからＱ₂₃ビットの部分には入力２
⁰〜２³からアドレスデータが、それぞれ供給されるよう
になっている。

【００６８】こうしてＳ４９からＳ７３までのＤＵＭＭ
Ｙ状態により、調歩同期に必要な２５ビット分のデータ
“０”送出期間が設定されたあと、Ｓ７４に入ると制御
信号ＴＸＭＯＤＥが立上り、これによりＴＸ(送信)状態
になる。この信号ＴＸＭＯＤＥの発生により複合ゲート
３１０の上側のアンドゲートが能動化され、さらにアン
ドゲート３１２が能動化される。

【００６９】これにより、シフトレジスタ１０４のＱ₂₄
ビットのデータ、つまりスタートビットとなるデータ
“１”がアンドゲート３１２を通って伝送路２０に送り
出される。そして、それに続くＳ７５以降のクロックφ
_Mに同期して発生するシフトクロックＳＨＩＦＴによ
り、シフトレジスタ１０４の内容は１ビットづつ後段に
シフトされ、Ｑ₂₄ビットから順にアンドゲート３１２を
通って伝送路２０に送り出され、これにより送信フレー
ム(図６)のスタートビットを含む送信信号ＴＸＤの伝送
が行なわれる。

【００７０】一方、このようなシフトレジスタ１０４か
らのデータ読出処理と並行して、そのＱ₂₃ビットのセル
から読出されたデータは、複合ゲート３１０を通って反
転され、シフトレジスタ１０４のシリアル入力に供給さ
れている。この結果、Ｓ７５以降、シフトレジスタ１０
４のＱ₀ ビットからＱ₂₃ビットまでに書込まれていた送
信データＴＸＤは、シフトクロックＳＨＩＦＴによって
１ビットづつ伝送路２０に送り出されると共に、反転さ
れてシリアルデータＳＩとしてシフトレジスタ１０４の
Ｑ₀ ビットから順次書込まれてゆくことになる。

【００７１】従って、制御信号ＰＳが発生している期間
中に、シフトレジスタ１０４のＱ₀ビットからＱ₂₃ビッ
トのセルに書込まれた送信データＴＸＤが全て読出し完
了した時点では、このＱ₀ ビットからＱ₂₃ビットまでの
セルには、それまでの送信データＴＸＤに代って、反転
データ(ＴＸＤ)が格納されていることになる。

【００７２】そこで、この送信データ(ＴＸＤ)の読出し
が完了した時点以降は、それにひき続いて、今度はシフ
トレジスタ１０４から反転データ(ＴＸＤ)の読出しが開
始し、図６に示すように、反転データ(ＴＸＤ)が送信デ
ータＴＸＤに続いて伝送路２０に送出されることにな
る。

【００７３】こうしてＳ１２２に到ると、シフトレジス
タ１０４のＱ₂₃ビットからＱ₀ ビットまでの反転データ
は、全部読出し完了するので、制御信号ＴＸＭＯＤＥは
立下り、シフトクロックＳＨＩＦＴの供給も停止されて
送信状態を終る。そして、Ｓ１２２に続く次のクロック
φ_M により制御信号ＩＮＩＴＩＡＬが発生し、シーケン
スカウンタ３０３はＳ０に設定され、ＣＩＭはアイドル
(ＩＤＬＥ)以前の信号受信準備状態に戻る。

【００７４】従って、この実施例によれば、調歩同期、
双方向、反転二連送方式による半二重方式の多重通信
を、ＣＣＵとＬＣＵとの間で確実に行なうことができ、
伝送路を集約配線化することができる。

【００７５】次に、この実施例によるＣＩＭのＡＤモー
ドにおける動作について説明する。前述したように、Ｃ
ＩＭを介してＣＣＵとデータの授受を行なうべき電気装
置としては、各種のセンサなどアナログ信号を出力する
外部負荷５７、５８(図２)があり、そのため、本発明の
実施例においては、Ａ／Ｄ制御回路１０６を含み、外付
けのＡ／Ｄ４０を制御する機能をも有するものとなって
いる。そして、このときのＣＩＭの動作モードがＡＤモ
ードである。

【００７６】さて、これも既に説明したように、この実
施例では、入力２⁰〜２³に与えるべきアドレスデータに
よって動作モードの設定が行なわれるようになってお
り、ＡＤモードに対応するアドレスデータは、図７に示
すように、“Ｅ”と“Ｆ”となっている。

【００７７】次に、このＣＩＭが、ＡＤモードによる動
作を行なうように設定された場合のシフトレジスタ１０
４に格納されるデータの内容は、図５に示すようにな
り、No.０からNo.７までの８ビットが、Ａ／Ｄ４０を介
して外部負荷５７、５８などから取込んだＡＤデータ格
納用で、No.８、No.９の２ビットがＡＤチャンネルデー
タ格納用であり、これによりＤＩＯデータ用としては、
No.１０からNo.１９の１０ビットとなっており、その他
はＤＩＯモードのときと同じである。

【００７８】なお、ここで、ＡＤチャンネルデータと
は、マルチチャンネルのＡ／Ｄを使用した場合のチャン
ネル指定用のデータであり、この実施例では、Ａ／Ｄ４
０として４チャンネルのものを用いているので、２ビッ
トを割当てているものである。

【００７９】シフトレジスタ３２０は８ビットのもの
で、外付けのＡ／Ｄ４０からシリアルで取込んだディジ
タルデータ(外部負荷５７、５８などから与えられたア
ナログデータをＡ／Ｄ変換したもの)を格納してパラレ
ル読出しを可能にすると共に、Ａ／Ｄ４０のチャンネル
を指定するためのカウンタ３２５から与えられる２ビッ
トのチャンネル選択データをパラレルに受入れ、それを
シリアルに読出してＡ／Ｄ４０に供給する働きをする。

【００８０】レジスタ３２１は３２ビットのもので、Ａ
／Ｄ４０が８ビットで４チャンネルのものなので、それ
に合わせて、８ビット４チャンネルのレジスタとして用
いられ、Ａ／Ｄ４０から８ビットで取込まれたデータ
を、各チャンネルごとに収容する。

【００８１】ゲート３２２もレジスタ３２１に対応して
３２ビット(８ビット４チャンネル)となっており、デー
タ伝送用のシフトレジスタ１０４のＱ₈ ビットとＱ₉ ビ
ットのセルから読出したＡＤチャンネルデータ(図５)に
よって制御され、レジスタ３２１のチャンネルの１つを
選択し、その８ビットのデータを、シフトレジスタＱ₀
ビットからＱ₇ ビットのセルに、ＡＤデータ(図５)とし
て書込む働きをする。

【００８２】カウンタ３２３は、クロックφ_M のカウン
トにより歩進し、Ａ／Ｄ制御回路１０６全体の動作をシ
ーケンスシャルに、しかもサイクリックに制御する働き
をする。Ａ／Ｄ制御用信号発生回路３２４は、カウンタ
３２３の出力をデコードするデコーダと論理回路を含
み、Ａ／Ｄ制御回路１０６全体の動作に必要な各種の制
御信号を発生する働きをする。

【００８３】次に、このＡ／Ｄ制御回路１０６全体の動
作について説明する。この実施例では、カウンタ３２３
のカウント出力のそれぞれに対応してシーケンシャルに
制御が進み、そのステップ数は２７で、カウント出力０
(これをＳ０という)からカウント出力２６(これをＳ２
６という)までで１サイクルの制御が完了し、Ａ／Ｄ４
０の１チャンネル分のデータがレジスタ３２１に取込ま
れる。

【００８４】まず、１サイクルの制御が開始すると、信
号ＩＮＣによりチャンネル選択用のカウンタ３２５がイ
ンクリメントされ、これによりカウンタ３２５の出力デ
ータは、１サイクルごとに順次、(０、０)→(０、１)→
(１、１)→(０、０)と変化する。

【００８５】このカウンタ３２５の出力データは、シフ
トレジスタ３２０の先頭２ビット位置にパラレルに書込
まれ、ついでシリアルデータＡＤＳＩとして読出されて
Ａ／Ｄ４０に供給される。また、これと並行して、カウ
ンタ３２５の出力データは、デコーダ(図示していない)
を介してレジスタ３２１にも供給され、レジスタ３２１
の対応するチャンネルの８ビットを選択する。

【００８６】続いて、Ａ／Ｄ４０は、シリアルデータＡ
ＤＳＩとして入力したチャンネル選択データに応じて、
それに対応したアナログ入力チャンネルを選択し、その
アナログデータをディジタルデータに変換してから、８
ビットのシリアルデータＡＤＳＯとしてシフトレジスタ
３２０に格納する。

【００８７】その後、このシフトレジスタ３２０に格納
された８ビットのディジタル変換されたデータＡＤは、
所定のタイミングでパラレルに読出され、カウンタ３２
５の出力データによって予め選択されているレジスタ３
２１の所定のチャンネルの８ビットに移され、１サイク
ルの制御動作を終了する。

【００８８】こうして、例えばカウンタ３２５の出力デ
ータが(０、０)となっていたとすれば、Ａ／Ｄ４０のチ
ャンネル０のアナログデータがディジタル化され、レジ
スタ３２１のチャンネル０の８ビットに格納されたあ
と、カウンタ３２３はＳ０にリセットされ、次にサイク
ルの動作に進み、カウンタ３２５はインクリメントされ
てその出力データは(０、１)となり、今度はチャンネル
１のアナログデータがディジタル化されてレジスタ３２
１のチャンネル１の８ビットに収納される。

【００８９】従って、この実施例によれば、Ａ／Ｄ制御
回路１０６によるＡ／Ｄ４０からのデータ取込動作が、
シーケンスカウンタ３０３とシーケンスデコーダ３０４
によるデータ伝送処理とタイミング的に独立して行なわ
れ、レジスタ３２１の各チャンネルのデータは４サイク
ルのＡＤ制御動作に１回の割合でリフレッシュされ、レ
ジスタ３２１にはＡ／Ｄ４０の４つのチャンネルに入力
されているアナログデータが、それぞれのチャンネルご
とに８ビットのディジタルデータとして常に用意されて
いることになる。

【００９０】そこで、いま、伝送路から受信信号ＲＸＤ
が入力され、それに付されているアドレスデータがこの
ＣＩＭに対するものであったとする。なお、このときの
アドレスデータは、既に説明したように、“Ｅ”又は
“Ｆ”である。そうすると、受信フレームの入力が終っ
た時点(図８のＳ４８)でシフトレジスタ１０４に書込ま
れるデータのフォーマットは、図５のＡＤモードとなっ
ているため、このシフトレジスタ１０４のＱ₈ ビットＱ
₉ ビットには、２ビットからなるＡＤチャンネルデータ
が格納されている。

【００９１】そこで、このＡＤチャンネルデータは、Ｓ
４８で信号ＷＲＩＴＥＳＴＢが発生した時点で読出さ
れ、これによりゲート３２２の４つのチャンネルのうち
の一つが選択される。この結果、Ｓ７３(図８)で、信号
ＰＳとＳＨＩＦＴが発生した時点で、レジスタ３２１の
４つのチャンネルのうち、シフトレジスタ１０４のＱ
₈ 、Ｑ₉ の２つのビットで選ばれたチャンネルのＡＤデ
ータだけが読出され、それがシフトレジスタ１０４のＱ
₀ ビットからＱ₇ ビットまでの８ビット部分に書込ま
れ、これがＳ７４以降の送信状態で送信信号ＴＸＤに含
まれ、ＣＣＵに伝送されることになる。

【００９２】ところで、この実施例では、上記したよう
に、受信信号ＲＸＤの受信処理とそれに続く送信信号Ｔ
ＸＤの送信処理とは無関係に、常にレジスタ３２１の中
にはＡＤデータが用意されている。従って、この実施例
によれば、どのようなタイミングで自分宛の受信信号Ｒ
ＸＤが現われても、直ちにＡＤデータによる送信信号Ｔ
ＸＤの伝送を行なうことができ、Ａ／Ｄ４０の動作によ
り伝送処理が影響を受けることがなく、Ａ／Ｄ変換動作
に必要な時間のために伝送速度が低下するなどの虞れが
ない。

【００９３】なお、この実施例では、ＣＩＭをＬＳＩ化
するに際して、Ａ／Ｄ４０を外付けとし、ＣＩＭの汎用
化に際してコストダウンを図るようになっている。つま
り、図２で説明したように、この実施例では、モードの
設定により一種類のＣＩＭをＬＣＵ３０〜３１として
も、ＬＣＵ３２としても、或いはＣＣＵ１０のＣＩＭ３
３としても使用できるようにしている。

【００９４】しかして、このとき、Ａ／Ｄを内蔵させて
しまうと、ＣＩＭ３０、３１、３３として使用したとき
に無駄なものとなり、しかも、一般に自動車の集約配線
システムに適用した場合には、ＣＩＭ３２として使用さ
れる個数の方が他のＣＩＭ３０、３１、３３として使用
される個数より少ないため、ＣＩＭの全部にＡ／Ｄを内
蔵させることによるメリットがあまりない。そのため、
Ａ／Ｄを外付けとしているのである。

【００９５】ところで、このＡ／Ｄの外付けのため、図
４から明らかなように、外付けのＡ／Ｄ４０に対して４
本の接続端子が必要になり、ＬＳＩ化した際に端子ピン
数の増加をもたらす虞れがある。

【００９６】そこで、本発明の一実施例では、ＣＩＭが
ＡＤモードに設定されたときには、Ｉ／Ｏバッファ１０
５の１４のポートのうちの４本がＡ／Ｄ４０に対する接
続端子として切換られるようにしてある。すなわち、本
発明の実施例では、Ｉ／Ｏバッファ１０５が１４ポート
となっており、これらは図５から明らかなように、ＣＩ
ＭがＤＩＯモードに設定されたときには全部が入出力ポ
ートとして使用される可能性があるが、ＡＤモードのと
きには最大でも１０ポートしか使用されず、４ポートは
ＤＩＯデータの入出力には使用されないで余っている。
そこで、この余った４ポートをＡＤモードで切換え、Ａ
／Ｄ４０に対する端子ピンとして使用すれば、Ａ／Ｄを
外付けにしても端子ピン数の増加はなく、ＬＳＩ化に際
して汎用性が増し、コストダウンが可能になる。

【００９７】次に、この実施例によるＣＩＭの、ＭＰＵ
モードにおける動作について説明する。図７から明らか
なように、この実施例によるＣＩＭを、ＭＰＵモードに
切換設定するためには、そのアドレスＡＤＤＲ０〜ＡＤ
ＤＲ３によるアドレス設定を“０”、つまり入力２²〜
２³を全て接地電位に保ち、(００００)としてやればよ
い。

【００９８】このＭＰＵモードとは、図２に示したＣＩ
Ｍ３３として使用されたときに必要な機能を与えるため
のモードで、ＤＩＯモード及びＡＤモードで使用された
場合と異なり、ＣＣＵ１０のマイクロコンピュータ(以
下、単にマイコンという)からデータが与えられると、
それを所定のＬＣＵのＣＩＭ３０〜３１のいずれかに対
して送信し、それに応答して返送されてくるデータを受
信したら、そのデータをマイコンに転送させるという伝
送インターフェース動作を行なうものである。

【００９９】ところで、これまでの説明では、図６に関
連して説明したように、ＬＣＵ側のＣＩＭからみた説明
を主としていたため、ＣＣＵ側のＣＩＭからＬＣＵ側の
ＣＩＭにデータを伝送するフレームを受信フレーム、反
対にＬＣＵ側からＣＣＵ側に伝送するフレームを送信フ
レームとしてきたが、以後は、それぞれのＣＩＭからみ
てデータを送出するフレームを送信フレーム、自らがデ
ータを受け入れるときのフレームを受信フレームとして
説明する。従って、以後は、或るＣＩＭ、例えばＣＩＭ
３３での送信フレームは、他のＣＩＭ、例えばＣＩＭ３
０では受信フレームとなり、他方、ＣＩＭ３０での送信
フレームは、ＣＩＭ３３では受信フレームとなる。

【０１００】さて、図９は、本発明の実施例によるＣＩ
Ｍにアドレス“０”が設定され、ＣＰＵモードで動作す
るように制御されたときの大まかな機能ブロック図で、
図２におけるＣＩＭ３３の状態を表わしている。なお、
既に説明したとおり、この実施例では、アドレスの設定
により同一構成のＣＩＭが３種のモード、つまりＣＰＵ
モード、ＤＩＯモード、ＡＤモードのいずれの状態での
機能をもはたすことができるものであり、従って、この
図９の状態は、ＣＰＵモードでの機能ブロックを表わす
もので、この実施例によるＣＩＭの構成が図３の場合と
異なったものとなることを表わすものではない。

【０１０１】この図９から明らかなように、ＣＰＵモー
ドでは、Ｉ／Ｏバッファ１０５(図３)とＡ／Ｄ４０は機
能を止められ、マイコンとは１４ビットのデータバスで
結ばれる。なお、このときの端子ピンはＩ／Ｏバッファ
１０５の入出力ポートと共通に用いられ、端子ピンの増
減は全く生じないようになっているのはいうまでもな
い。そして、この１４ビット(１４本)の入出力のうち８
ビットがデータ用であり、残り６ビットが制御信号用と
なっている。

【０１０２】まず、このＣＰＵモードにおいては、シフ
トレジスタ１０４のデータ内容が、図５に示すように、
Ｑ₀ からＱ₂₃までの２４ビットが全てＭＰＵデータとな
っており、マイコンは８ビットのデータバスによって、
このシフトレジスタ１０４にアクセスするようになって
いる。一方、制御回路１０１はマイコンからの制御信号
を受け、シフトレジスタ１０４のＱ₀ 〜Ｑ₂₃の全てのビ
ットに、マイコンからのデータが格納されると同時に送
信動作に入り、このデータが格納され終った時刻ｔ_X か
ら、図１０に示すように、送信フレームの伝送を開始す
る。

【０１０３】こうして送信フレームがＣＩＭ３３から伝
送されると、それに応じてＬＣＵ側のＣＩＭ３０〜３２
の一つが応答し、ひき続いてそのＣＩＭが送信を開始す
るから、時刻ｔ_X から１フレーム(１４８ビット)の伝送
時間が経過した時刻ｔ_Y になると、シフトレジスタ１０
４の中には、ＣＩＭ３３から呼掛けを行なったＣＩＭ
(ＣＩＭ３０〜３２のうちの一つ)から伝送されたデータ
が格納され終ることになる。

【０１０４】そこで、ＣＩＭ３３の制御回路１０１は、
この時点ｔ_Y において割込要求(ＩＲＱ)を発生し、これ
に応じてマイコンがシフトレジスタ１０４のデータを読
取り、１サイクル分のデータ伝送を終了する。なお、こ
のときのＣＩＭ相互間でのデータの授受動作は、図３に
関連して説明したＤＩＯモードにおける場合と同じであ
るのはいうまでもない。

【０１０５】次に、図１１は、ＣＩＭ３３、つまりＭＰ
Ｕモードに設定されたときのＣＩＭの一実施例を示す機
能ブロック図で、ＭＰＵモードにおいて必要とする機能
に対応したブロックだけを示したものであり、この図１
１において、４００、４０２は８ビットのスイッチ、４
０４は８ビットのデータラッチであり、その他は図４の
実施例と同じである。

【０１０６】このＭＰＵモードでは、シフトレジスタ１
０４のＱ₀ ビットからＱ₂₃ビットまでが８ビットの入出
力ピンを介してマイコンのデータバスに接続され、相互
にデータの授受を行なうようになっており、このため、
シフトレジスタ１０４のＱ₀〜Ｑ₂₃のビットを３つのグ
ループ、Ｑ₀〜Ｑ₇(Ｒｅｇ３)、Ｑ₈〜Ｑ₁₅(Ｒｅｇ２)、
Ｑ₁₆〜Ｑ₂₃(Ｒｅｇ１)に分割したものとして扱い、時分
割で順次にアクセスするようにしている。

【０１０７】そこで、このため、８ビットのスイッチ４
００と４０２を用い、マイコンから与えられるレジスタ
セレクト信号ＲＳ０、ＲＳ１の組合わせにより、スイッ
チ４００の制御信号ＲＥＡＤ１〜３と、スイッチ４０２
の制御信号ＳＴＢ１〜３を作り、入出力端子ピン７〜１
４をＲｅｇ１からＲｅｇ２、そしてＲｅｇ３へと順次接
続するようにし、８ビットづつ３回のアクセスにより、
マイコンとシフトレジスタ１０４との間でのデータの授
受を行なうようになっている。そして、この場合、マイ
コンからシフトレジスタ１０４に対するデータの書込み
時では、マイコンからのデータの読出し時間と、シフト
レジスタ１０４に対するデータの書込時間との違いを補
償するため、ラッチ４０４が設けられ、マイコンからの
データを一旦、ラッチしてから書込むようになってい
る。

【０１０８】また、このＭＰＵモードでは、データ受信
時での２４ビットのデータの先頭に付されているアドレ
スの照合は、このＣＩＭ３３の中では行なわない。従っ
て、入力２⁰〜２³に与えられたアドレス(００００)は、
アドレスデコーダ３０６によって、ＭＰＵモードに、こ
のＣＩＭを設定するためにだけ使用され、図４における
コンパレータ３０７は動作しないようになっている。

【０１０９】次に、このＭＰＵモードでは、ＣＩＭ３３
の入出力端子ピン１〜６がマイコンに対する制御信号の
伝送路となっており、これにより、マイコンからは、Ｃ
ＩＭの制御回路１０１に対して、クロックＥ、チップセ
レクト信号(ＣＳ)、リードライト信号ＲＷ，それに上述
のレジスタセレクト信号ＲＳ０、ＲＳ１が与えられ、一
方、このＣＩＭからは、割込要求信号(ＩＲＱ)がマイコ
ンに出力されるようになっている。

【０１１０】図１２、図１３は、これらの信号の処理回
路の一実施例で、図１１では省略してあるが、制御回路
１０１の一部に含まれているものであり、まず、クロッ
クＥは図１２の回路に供給され、内部クロックＣＬＯＣ
Ｋと共に処理されて２相のクロックＥＨ、ＥＬが発生さ
れる。そして、これらのクロックＥＨ、ＥＬと、マイコ
ンからの信号ＲＷ、ＣＳ、ＲＳ０、ＲＳ１が図１２の回
路で処理され、信号ＳＴＢ０〜３、ＲＥＡＤ０〜１が発
生される。なお、信号ＭＰＵは、ＣＩＭがＭＰＵモード
に設定されると“１”になる信号である。

【０１１１】さらに、この図１３の回路による信号処理
タイミングを示したのが図１４、図１５で、これらの図
のうち、図１４は信号ＲＥＡＤ０〜３の発生タイミング
を、それに図１５は信号ＳＴＢ０〜３の発生タイミング
を、それぞれ示したものである。なお、これらの図にお
いて、信号ＲＥＡＤ０〜３のうちのいずれが発生する
か、及び信号ＳＴＢ０〜３のうつのいずれが発生するか
は、信号ＲＳ０とＲＳ１の組合わせで決まるようになっ
ており、これにより上述したシフトレジスタ１０４のグ
ループＲｅｇ１、Ｒｅｇ２、Ｒｅｇ３の選択が行なわれ
る。

【０１１２】ところで、これらの信号ＲＥＡＤ０〜３、
ＳＴＢ０〜３のうちの信号ＲＥＡＤ０とＳＴＢ０とは、
上記したシフトレジスタ１０４のグループ選択には使用
されず、後述する割込要求信号(ＩＲＱ)の発生に使用さ
れる。従って、信号ＲＳ０とＲＳ１による選択状態を示
すと図１６のようになる。

【０１１３】次に、図１７は割込要求信号(ＩＲＱ)の発
生回路の一実施例で、同じく図１１の制御回路１０１の
中に含まれ、このＣＩＭ３３がデータ受信完了して、シ
フトレジスタ１０４の中に受信データの格納を終ったと
きに発生する信号ＷＲＩＴＥＳＴＢ(図８)と信号ＲＥＡ
Ｄ０とによって信号(ＩＲＱ)を発生する回路と、入出力
端子ピン７〜１４によってマイコンのデータバスに接続
されているデータ線Ｄ０〜Ｄ７のいずれか一つ、例えば
データ線Ｄ０からの信号ＤＡＴＡと信号ＳＴＢ０から信
号ＭＡＳＫ１を作る回路とで構成されており、その動作
は図１８、図１９のタイミングチャートに示されてい
る。

【０１１４】そして、これらのうち、図１８は信号ＤＡ
ＴＡがＳＴＢ０の発生タイミングで“０”となっていた
ときの動作を、また図１９は信号ＤＡＴＡが“１”にな
っていたときの動作をそれぞれ示したものである。な
お、図１７の回路で、信号ＤＡＴＡとＳＴＢ０が供給さ
れているフリップフロップをＲｅｇ０という。従って、
この図１７の回路では、Ｒｅｇ０に“１”が書込まれて
いると割込要求信号(ＩＲＱ)にマスクが掛けられること
になる。

【０１１５】次に、図１１の実施例、つまり本発明によ
るＣＩＭの一実施例がＭＰＵモードに設定された状態に
おけるデータ伝送の全体的な動作を、図２０のタイミン
グチャートによって説明する。本発明の実施例において
は、ＣＩＭ３０〜３３のいずれも、その動作がシーケン
スカウンタ３０３のカウント出力により制御され、従っ
て、このシーケンスカウンタ３０３のカウント出力を所
定値に設定してやれば、任意の動作状態に転位させるこ
とができることは、既に図４、図８などに関連して説明
したとおりであり、このことはＣＩＭがどのようなモー
ドに設定されていても変りはない。

【０１１６】ところで、図１１に示すように、ＭＰＵモ
ードに設定されたＣＩＭは、図２から明らかなように、
ＤＩＯモード又はＡＤモードに設定されているＣＩＭ３
０〜３２となっている。そして、このＣＩＭは、ＤＩＯ
モード及びＡＤモードに設定されていたときには、図８
で説明したように、他のＣＩＭからのデータを受信した
とき、それにひき続いて自らのデータの送信を行ない、
１フレーム分のデータ授受動作を行なうもので、いわば
パッシブな動作しか行なわない。

【０１１７】これに対して、ＣＩＭ３３のようにＭＰＵ
モードに設定されているものでは、マイコンからのデー
タがシフトレジスタ１０４に書込まれたら自らデータ送
信を開始する、いわばアクチブな動作を必要とする。

【０１１８】そこで、この実施例では、このアクチブな
データ送信開始のため、シフトレジスタ１０４のグルー
プ選択のための信号ＳＴＢ１〜３のうちの、信号ＳＴＢ
３を使用するようにしている。これは、シフトレジスタ
１０４に対するマイコンによる送信データの書込みがＲ
ｅｇ１、Ｒｅｇ２、Ｒｅｇ３の順に行なわれ、このた
め、信号ＳＴＢ３が発生した時点でマイコンからシフト
レジスタ１０４に対するデータが全て格納し終るからで
ある。

【０１１９】そこで、図２０に戻り、いま、或る時点で
ＣＣＵ１０(図２)のマイコンに、ＬＣＵのいずれかに対
して伝送すべきデータが用意されたとする。

【０１２０】そうすると、このマイコンは、入出力端子
ピン１〜６を介して、信号(ＣＳ)、ＲＷ、ＲＳ０、ＲＳ
１をＣＩＭ３３の中の制御回路１０１に供給し、図１２
〜図１６で説明したように、信号ＳＴＢ０〜３を発生さ
せ(図２０の左端上部)、データバスから順次、８ビット
づつのデータをシフトレジスタ１０４のＲｅｇ１、Ｒｅ
ｇ２、Ｒｅｇ３に書込ませる。

【０１２１】一方、制御回路１０１は、この信号ＳＴＢ
３の発生をとらえ、シーケンスカウンタ３０３に“４
９”をロードする。この信号ＳＴＢ３によるシーケンス
カウンタ３０３の出力データを“４９”にするための回
路の一実施例を図２１に、この回路の動作を表わすタイ
ミングチャートを図２２にそれぞれ示す。

【０１２２】こうして、シーケンスカウンタ３０３がＳ
４９にされると、この時点ｔ_X(図１０)で送信フレーム
の処理が開始する。このＳ４９からＳ１２２までの送信
フレームの処理は、図８で説明したＤＩＯモードの場合
とほぼ同じであるが、このＭＰＵモードでは、シフトレ
ジスタ１０４には既に伝送すべきデータが書込まれてい
るから、Ｓ４９からＳ７３までの間では何もせず、ただ
シフトレジスタ１０４のＱ₂₄にスタートビット用の
“１”を書き込むだけである点が、ＤＩＯモードのとき
と異なるだけである。

【０１２３】こうしてＳ１２２に達すると信号ＩＮＩＴ
ＩＡＬが発生し、その後、Ｓ０からＳ２４までの最少時
間を含むアイドル状態に入る。つまり、ＭＰＵモードで
は、ＤＩＯモードのときと異なり、他のＣＩＭからデー
タが受信されるのを待つのではなく、マイコンからシフ
トレジスタ１０４にデータの書込みが終了したらシーケ
ンスカウンタ３０３にデータ４９を強制的にロードし、
これにより自動的に送信フレームの処理に入るようにし
ているのである。

【０１２４】さて、こうして、ＣＣＵ１０のＣＩＭ３３
から送信フレームの伝送が開始すれば、既に図８で説明
したように、この送信データＴＸＤがＬＣＵ側のＣＩＭ
３０〜３２によって受信データＲＸＤとして受信処理さ
れ、そのうちのアドレスの位置したＣＩＭにょって折り
返しデータが伝送されてくるから、今度はそれが受信デ
ータＲＸＤとしてＣＩＭ３３に受信されるようになる。

【０１２５】このときの受信フレームの処理も、図８に
おけるＤＩＯモードの場合とほぼ同じで、ただＭＰＵモ
ードでは、アドレスの一致状態をみない点が異なるだけ
である。そして、Ｓ０からＳ４８になり、シフトレジス
タ１０４の中に受信データが格納し終り、かつエラーが
検出されなかった場合には、Ｓ４８のクロックφ_S によ
り信号ＷＲＩＴＥＳＴＢが立上ると、これにより図１
７から図１９で説明したように割込要求信号(ＩＲＱ)が
発生し、その後のクロックφ_M により信号ＩＮＩＴＩＡ
Ｌが発生して、このＺＣＩＭ３３はアイドル状態に入
り、次に信号ＳＴＢ３が発生するまでアイドル状態を保
つ。

【０１２６】こうして割込要求信号(ＩＲＱ)が発生され
ると、ＣＣＵ１０内のマイコンは、この信号ＩＲＱによ
り割込処理ルーチンにジャンプし、シフトレジスタ１０
４から受信データの取込みを行なう。このときのシフト
レジスタ１０４からの受信データの取込みは、スイッチ
４００を用い、これに、図１２及び図１３で説明した回
路から信号ＲＥＡＤ１〜３を順次供給し、８ビットのデ
ータバスＤ０〜Ｄ７を介してシフトレジスタ１０４のＲ
ｅｇ１、Ｒｅｇ２、Ｒｅｇ３の順に行なわれるものであ
ることは、既に説明したとおりである。

【０１２７】ところで、この実施例では、既に図１７で
説明したように、この信号(ＩＲＱ)はマスク可能に構成
されており、ＣＣＵ１０のマイコンはＲｅｇ０(図１７)
に“１”を書き込んでおくことにより、この信号(ＩＲ
Ｑ)をマスクすることができる。

【０１２８】従って、図２０のように、信号ＳＴＢ３の
発生時点ｔ_X の前の信号ＳＴＢ０の発生時点(図２０の
左下)に合わせてデータバスＤ０を“１”にしておけ
ば、信号ＭＡＳＫが“１”になり、その後、信号ＷＲＩ
ＴＥＳＴＢが発生した時点でも割込要求信号(ＩＲＱ)
はマイコンに供給されず、これによりマイコンは必要に
応じて所定の期間中、他の処理を優先して行なうことが
できる。

【０１２９】なお、このマスクの解除は、図１７から明
らかなとおり、信号ＳＴＢ０の発生時点でデータバスＤ
０を“０”にし、Ｒｅｇ０に“０”を書き込めばよい。

【０１３０】一方、ＣＣＵ１０のマイコンは、こうして
信号(ＩＲＱ)のマスクを行なっていたときには、図１７
の信号ＩＲＱを調べ、それが“１”になっていたらデー
タ受信が完了していたことになるので、シフトレジスタ
１０４からデータの取込みを行ない、それが“０”にな
っていたらデータの受信完了を待つ。なお、信号(ＩＲ
Ｑ)は、データの取込みを行なうときに発生する信号Ｒ
ＥＡＤ０により解除されることは、図１７から明らかで
ある。

【０１３１】ここで図２のように、ＭＰＵモードに設定
されたＣＩＭ３３と、ＤＩＯモード(又はＡＤモード)に
設定されたＣＩＭ３０〜３２との組合わせによるデータ
伝送動作を状態遷移図で示すと図２３のようになる。

【０１３２】次に、ＣＣＵ１０のマイコンによる伝送制
御について説明する。ＣＣＵのマイコンは、各ＬＣＵの
負荷のうち、各種のスイッチやセンサなどからデータを
取り込み、それに応じて各ＬＣＵの負荷のうちの各種の
ランプやアクチュエータなどを制御するためのデータ
を、それぞれのＬＣＵに送り出す働きをするが、さらに
伝送システムに電源が投入されたときの起動時における
処理と、データ伝送が定常状態にあるときでの各ＬＣＵ
のＣＩＭの動作の監視を行なう。

【０１３３】図２４はＣＣＵ１０の一実施例で、５００
はセントラル・プロセッシング・ユニット(ＣＰＵとい
う)、５０２はプログラム格納用のリード・オンリ・メ
モリ(ＲＯＭという)、５０４はデータ格納用のランダム
・アクセス・メモリ(ＲＡＭという)、５０６はペリフェ
ラル・インターフェース・アダプタ(ＰＩＡという)であ
り、その他、ＣＰＵモードに設定されたＣＩＭ３３や光
電変換モジュールＯ／Ｅ、それに光ファイバケーブルＯ
Ｆからなる双方向伝送路２０などは、図１及び図２で説
明したとおりである。

【０１３４】次に、この図２４の実施例の動作を、図２
５のフローチャートによって説明する。自動車のエンジ
ンキースイッチがオンされるなどして、データ伝送シス
テム全体に対する動作用の電源が投入され、伝送動作が
起動すると、このフローに従った処理が開始し、最初の
ステップＳ１(以下、ステップを省略して単にＳ１、Ｓ
２などと記す)に進む。

【０１３５】Ｓ１では、予め用意してあるシステム起動
用フラグをセットする。Ｓ２では、システム起動後、各
ＬＣＵに対するＣＣＵからのデータの伝送が一巡したか
否かを調べ、結果がＮＯ、つまり、起動後、まだＣＣＵ
からデータの伝送、即ち呼び掛けを受けていないＬＣＵ
が残っている間はＳ３に向い、そうでないときにはＳ９
に向う。

【０１３６】Ｓ３では、システム起動後、ＣＣＵからの
データ伝送が一度でも行なわれたか否かを調べ、最初の
伝送か否かを判断する。そして、結果がＹＥＳのときに
はＳ４に、ＮＯのときにはＳ１０に、それぞれ進む。Ｓ
４では、予め作成してＲＯＭ５０２に格納してある特定
の制御データを、これも予め定めておいた特定のＬＣＵ
に対して送信する。このときの特定の制御データとして
は、それを受信すべき特定のＬＣＵにおける負荷の制御
状態が、システム起動時に相応しいものとなるようなデ
ータに定めておく。例えば、そのＬＣＵの負荷がランプ
であったら、とにかくそれを消すためのデータとなるよ
うにしておくのである。このＳ４の処理を終ったらＳ５
に進む。

【０１３７】Ｓ５では、ＬＣＵのいずれか一つからデー
タが伝送されてきたか否かを調べ、結果がＮＯのときに
はＳ６に進み、結果がＹＥＳとなったら、Ｓ８にジャン
プする。なお、ＬＣＵからＣＣＵに伝送されるデータ
は、ＬＣＵに結合されている負荷のうちのスイッチやセ
ンサなどからの、それらの動作状態を表わすデータとな
っているので、これをモニタデータと呼ぶ。

【０１３８】Ｓ６では、Ｓ５での判断結果が続けて２
回、ＮＯとなったか否かを判断し、結果がＹＥＳとなっ
たらＳ７に進み、結果がＮＯの間はＳ３の判断に戻る。
Ｓ７では、異常発生の警告処理を行ない、このとき続け
て２回、モニタデータを送信してこなかったＬＣＵに、
故障などによる異常が発生したことをＤＩＳ５０８に表
示させ、その後、Ｓ８に進む。

【０１３９】Ｓ８では、ＣＣＵから次にデータを送信す
べきＬＣＵを、次の番のものに定める処理を行なう。こ
のため、Ｓ４でシステム起動後、ＣＣＵから最初にデー
タを送出すべき特定のＬＣＵを第１番とし、それ以外の
ＬＣＵに対して予め番号を付しておき、順次指定し得る
ようにしておく必要があるのはいうまでもない。そし
て、Ｓ８の後はＳ２の処理に戻る。

【０１４０】一方、Ｓ２での結果がＹＥＳになったとき
にはＳ９に進み、このＳ９の後とＳ３での結果がＮＯに
なったときにはＳ１０に進むが、まず、Ｓ９では、シス
テム起動フラグをクリアするための処理が行なわれる。
そして、Ｓ１０では、各ＬＣＵから受信したモニタデー
タに基づいて作成した、それぞれのＬＣＵ向けの制御デ
ータを、対応するＬＣＵに送信するための処理を行な
う。

【０１４１】なお、前述のＳ４と、このＳ１０における
送信処理は、マイコンのＣＰＵ５００からＣＩＭ３３の
シフトレジスタ１０４に対する２４ビットのデータの書
込が完了し、信号ＳＴＢ３が発生したことにより自動的
に開始することは、既に説明したとおりである。

【０１４２】一方、ＣＰＵ５００などからなるマイコン
が、Ｓ１ないしＳ１０にしたがった動作を行なっている
とき、これに組合わされているＣＩＭ３３がデータを受
信すると、割込要求信号(ＩＲＱ)が発生し、既に図２０
で説明したように、マイコンの処理は、ＣＩＭ３３から
のデータ取込みのための割込処理にジャンプする。そし
て、図２６に示すように、この割込処理の中で、ＣＩＭ
３３を介して各ＬＣＵから受信したモニタデータに基づ
いて、その都度、新たに制御データのうち必要なものを
ＤＩＳ５０８に表示させる処理を行なう。

【０１４３】こうして、割込処理の中で作成されたデー
タが、図２５のＳ１０の処理において、対応するＬＣＵ
に向けて送信されることになるのである。なお、割込要
求信号(ＩＲＱ)をマスクしていたときには、マスク解除
時での状態に応じた動作となることは既に説明したとお
りである。

【０１４４】次に、これら図２５、図２６の処理が行な
われた結果について説明する。まず、Ｓ２、Ｓ３、Ｓ４
の各処理の存在により、電源投入後、最初のデータ伝送
動作は、特定のＬＣＵに対する特定の制御データの送出
となる。この結果、この特定のＬＣＵに設けられている
負荷は、電源投入時での不定なデータによる異常な制御
状態から、直ちに、特定の制御データによる充分に妥当
な制御状態にされる。

【０１４５】一方、こうして電源投入後に１回でもモニ
タデータが受信されれば、それに基づいた制御データの
作成が可能になるため、それ以後、特定のＬＣＵ以外の
ＬＣＵにはＳ１０でのデータ伝送により、かなり妥当な
制御データが送られることになり、このことはデータ伝
送回数が増加するにつれて強調され、データ伝送回数が
ＬＣＵの個数に近くなれば定常状態とほとんど変らな
い、ほぼ完全な制御状態を得ることができる。

【０１４６】従って、この実施例によれば、電源投入時
などに負荷の制御状態が異常になるのを最少限に抑え、
実用上ほとんど問題にならない制御を行なうことができ
る。

【０１４７】次に、この実施例によれば、図２５のＳ
５、Ｓ６、Ｓ７の処理の存在により、ＣＣＵが或るＬＣ
Ｕに対してデータを伝送した際、そのＬＣＵからのモニ
タデータが受信できなかった場合には、ＣＣＵから再び
同じＬＣＵに対するデータの送信動作が繰り返され、こ
れに応答してモニタデータが受信されれば、偶発的な事
情による一時的な異常としてそのまま次のＬＣＵに対す
るデータ伝送に移行するが、２回続けてモニタデータが
受信されなかったときには、そのＬＣＵに故障などによ
る異常が発生したものと判断され、それがＤＩＳ５０８
に表示されることになる。

【０１４８】従って、この実施例によれば、データ伝送
動作中、全てのＬＣＵのデータ応答動作に対する監視が
行なわれ、しかも異常発生に際しては、それが一時的な
ものか否かの確認も自動的に行なわれることになり、常
に正常に異常発生の表示が行なえることになる。

【０１４９】なお、この図２５の実施例では、Ｓ６での
判断が２回続けて受信不能か否かとなっているが、この
ときの回数は２回に限らず、２回以上なら何回でもよ
い。例えば、ノイズ環境が不良で、一時的なデータ伝送
誤り発生の確率の高い場合は３回、４回、或いは５回と
し、反対に、良好な環境のもとに設置され、偶発的なデ
ータ伝送誤り発生の確率が低い場合には、上記実施例に
示すように、２回でも充分過ぎる場合もあるのはいうま
でもない。

【０１５０】ところで、図２５の実施例では、電源投入
後、最初にＣＣＵからＬＣＵに伝送されるデータが、特
定の一つのＬＣＵに対してだけ予め用意してある特定の
制御データとなり、その他のＬＣＵに対してはモニタデ
ータに基づいてその都度作成された制御データとなる
が、全てのＬＣＵに対応して、それぞれ特定の制御デー
タを用意しておき、それぞれのＬＣＵに対する第１回目
の伝送に対しては、それぞれのＬＣＵごとに対応する特
定の制御データが送信されるようにしてもよい。

【０１５１】次に、図２７は、ＣＣＵ１０の他の一実施
例で、データ伝送系に含まれる負荷の数が多くなり、Ｌ
ＣＵの中に複数個のＣＩＭを必要とした場合などに適し
た実施例について示したものであり、図において５１
０、５１２、５１４はＯ／Ｅ（光電変換モジュール）、
２０ａ、２０ｂ、２０ｃはＯＦによる信号伝送路、３０
ａ、３０ｂ、３１ａ、３１ｂはＤＩＯモード又はＡＤモ
ードに設定されたＣＩＭであり、その他は図２４の実施
例と同じである。

【０１５２】Ｏ／Ｅ５１０、５１２、５１４はＰＩＡ５
０６により選択制御され、複数本のＯＦ２０ａ、２０
ｂ、２０ｃのうちの１本をＣＩＭ３３の信号伝送路Ｔ
Ｘ、ＲＸと結合させる働きをする。各ＬＣＵには、それ
ぞれ複数個のＣＩＭ３０ａ、３１ａ、３０ｂ、３１ｂを
含み、それぞれ独立しているＯＦ２０ａ、２０ｂ、２０
ｃによってＣＣＵに結合している。

【０１５３】なお、ＣＰＵ５００としてはＨＤ４６８０
２として知られているＩＣが、そしてＰＩＡ５０６には
ＨＤ４６８２１として知られているＩＣが、それぞれ用
いられ、このうちＨＤ４６８０２にはＲＯＭとＲＡＭが
ビルトインされているため、これらを外付けとして設け
る必要はない。

【０１５４】この実施例によれば、ＣＰＵ５００などか
らなるマイコンが、ＰＩＡ５０６を介してＯ／Ｅ５１２
〜５１４を選択制御し、ＣＩＭ３３によりデータ伝送を
行なうべきＬＣＵを指定することができるから、それぞ
れのＬＣＵごとに同じアドレスを付したＣＩＭを設ける
ことができ、ＬＣＵ側のＣＩＭの数をアドレスの数より
充分に多くすることができ、データ伝送システムの機能
を容易に拡大することができる。

【０１５５】

【発明の効果】本発明によれば、１個のＣＣＵと複数個
のＬＣＵを備え、ＣＣＵからの呼び掛けに応じて各ＬＣ
ＵとＣＣＵとの間でのデータ伝送が行なわれるようにし
たデータ伝送システムにおいて、ＬＣＵの故障に際して
も正確に異常表示が行なわれるため、負荷の異常動作を
防止することができるデータ伝送システムを、容易に提
供することができる。

【図面の簡単な説明】

【図１】自動車内集約配線システムの一例を示す説明図
である。

【図２】本発明によるデータ伝送システムの一実施例を
示すブロック構成図である。

【図３】各端末処理装置の一実施例を示すブロック図で
ある。

【図４】図３の実施例をさらに詳細にしたブロック図で
ある。

【図５】データ内容の一実施例を示す説明図である。

【図６】伝送波形の一実施例を示す説明図である。

【図７】モード選択の一実施例を示す説明図である。

【図８】ＤＩＯモードにおける本発明の一実施例の動作
を説明するためのフローチャートである。

【図９】本発明による端末処理装置の一実施例をＣＰＵ
モードに設定して示した機能ブロック図である。

【図１０】ＣＰＵモードにおける伝送波形の一実施例を
示す説明図である。

【図１１】図９の実施例をさらに詳細に説明した機能ブ
ロック図である。

【図１２】信号処理回路の一実施例を示すブロック図で
ある。

【図１３】信号処理回路の一実施例を示すブロック図で
ある。

【図１４】信号処理回路の一実施例の動作説明用のタイ
ミングチャートである。

【図１５】信号処理回路の一実施例の動作説明用のタイ
ミングチャートである。

【図１６】レジスタセレクト信号による選択動作を示す
ブロック図である。

【図１７】割込要求信号発生回路の一実施例を示すブロ
ック図である。

【図１８】割込要求信号発生回路の一実施例の動作説明
用のタイミングチャートである。

【図１９】割込要求信号発生回路の一実施例の動作説明
用のタイミングチャートである。

【図２０】ＣＰＵモードでの動作を説明するためのタイ
ミングチャートである。

【図２１】カウンタをセットするための回路の一実施例
を示すブロック図である。

【図２２】カウンタをセットするための回路の一実施例
の動作説明用のタイミングチャートである。

【図２３】ＣＰＵモードとＤＩＯモードの組合わせによ
るデータ伝送動作を表わす状態遷移図である。

【図２４】中央処理装置の一実施例を示すブロック図で
ある。

【図２５】中央処理装置の動作を説明するためのフロー
チャートである。

【図２６】中央処理装置の動作を説明するためのフロー
チャートである。

【図２７】中央処理装置の他の一実施例を示すブロック
図である。

【符号の説明】

１０中央処理装置２０信号伝送路３０〜３２端末処理装置３３通信制御装置４０Ａ／Ｄ（アナログ・ディジタル変換器）５１〜５８外部負荷１０１制御回路１０２同期回路１０３アドレス比較回路１０４シフトレジスタ１０５Ｉ／Ｏバッファ１０６Ａ／Ｄ制御回路１０７クロック発生器３０１同期回路３０２カウンタ３０３シーケンスカウンタ３０４シーケンスデコーダ３０５異常検出器３０６アドレスデコーダ３０７コンパレータ３０８エラー検出回路３１０複合ゲート３１１エクスクルーシブオアゲート３１２アンドゲート３２０シフトレジスタ３２１レジスタ３２２ゲート３２３カウンタ３２４Ａ／Ｄ制御用信号発生回路３２５カウンタ５００ＣＰＵ５０２ＲＯＭ５０４ＲＡＭ５０６ＰＩＡ５０８表示装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者長谷川明茨城県勝田市大字高場2520番株式会社日立製作所佐和工場内 (56)参考文献特開昭57−190441（ＪＰ，Ａ) 特開昭54−110706（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】中央処理装置と端末処理装置とを備え、
上記中央処理装置からのフレーム単位からなる制御デー
タによる呼び掛けに応じて、その都度、上記端末処理装
置はフレーム単位からなるモニタデータを返送し、上記
端末処理装置は、上記中央処理装置から送られてきた制
御データに応じて制御を実行すると共に自装置の状態を
表わすモニタデータを返送し、上記中央処理装置は、端
末処理装置から送られてきたモニタデータに基づいて次
回に送信すべき制御データを演算作成するようにしたデ
ータ伝送システムにおいて、上記中央処理装置による制
御データの送信に対する端末処理装置からのモニタデー
タの返信を監視する手段と、同一の制御データによる同
一の端末処理装置に対する上記中央処理装置による制御
データの送信を少くとも２回繰り返す手段を設け、中央
処理装置による制御データの送信に対して少くとも２回
連続してモニタデータを返信しない端末処理装置が検出
されたとき異常と判断するように構成したことを特徴と
するデータ伝送システム。