JPH0787482B2 - データ伝送システム - Google Patents

データ伝送システム

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JPH0787482B2
JPH0787482B2 JP3353080A JP35308091A JPH0787482B2 JP H0787482 B2 JPH0787482 B2 JP H0787482B2 JP 3353080 A JP3353080 A JP 3353080A JP 35308091 A JP35308091 A JP 35308091A JP H0787482 B2 JPH0787482 B2 JP H0787482B2
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signal
transmission
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文夫 浜野
茂 於保
健 平山
明 長谷川
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Hitachi Ltd
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、データの伝送方式に係
り、特に自動車内などでの多重伝送による集約配線シス
テムに好適なデータ伝送方式に関する。
【0002】
【従来の技術】例えば、自動車には各種のランプやモー
タなどの電装品、それに自動車制御用の各種のセンサや
アクチュエータなどの電気装置が多数配置され、その数
は自動車のエレクトロニクス化に伴なって増かの一途を
たどっている。このため、従来のように、これら多数の
電気装置に対して、それぞれ独立に配線を行なっていた
のでは、配線が極めて複雑になり、かつ大規模なものと
なってしまい、コストアップや重量、スペースの増加、
或いは相互干渉の発生など大きな問題を生じる。
【0003】そこで、このような問題点を解決する方法
の一例として、少ない配線で多数の信号の伝送が可能な
多重伝送方式による配線の簡略化システムが、例えば特
開昭57−17535号公報ににり提案されている。図
1に、このような多重伝送方式による自動車内集約配線
システムの一例を示す。
【0004】この図1のシステムは、信号伝送路として
光ファイバケーブルOFを用い、中央制御装置CCU
(以下、単にCCUという。なお、これは Central Cont
rolUnitの略)と、複数の端末処理装置LCU(以下、単
にLCUという。なお、これは Local Control Unitの
略)の間を光信号チャンネルで共通に結合したもので、
光ファイバケーブルOFの分岐点に光分岐コネクタOC
が設けてある。
【0005】CCUは自動車のダッシュボードの近傍な
ど適当な場所に設置され、システム全体の制御を行なう
ようになっている。LCUは、各種の操作スイッチS
W、メータMなどの表示器、ランプL、センサSなど自
動車内に多数設置してある電気装置の近傍に、所定の数
だけ分散して配置されている。CCU及び各LCUが光
ファイバケーブルOFと結合する部分には、光信号と電
気信号を双方向に変換する光電変換モジュールO/Eが
設けられている。
【0006】CCUはマイクロコンピュータを備え、シ
リアルデータによるデータ通信機能を持ち、これに対応
して各LCUには通信処理回路CIM(以下、単にCI
Mという。なお、これは Communication Interface Mod
uleの略)が設けられ、CCUはLCUの一つを順次選択
し、そのLCUとの間でのデータの授受を行ない、これ
を繰り返すことにより1チャンネルの光ファイバケーブ
ルOFを介しての多重伝送が可能になり、複雑で大規模
な自動車内配線を簡略化することができる。
【0007】
【発明が解決しようとする課題】ところで、このような
システムにおいては、LCUの或るものに故障を生じる
と、負荷の制御に誤りを生じ、異常な動作に入ってしま
う虞れがあった。本発明は、上記事情に鑑みてなされた
もので、簡単な構成でLCU(端末処理装置)が故障して
負荷が異常動作に入る虞れを生じたときには、それを表
示させることができるようにしたデータ伝送システムを
提供することにある。
【0008】
【課題を解決するための手段】上記目的は、CCUによ
る制御データの送信に対するLCUからのモニタデータ
の返信を監視する手段と、同一の制御データによる同一
のLCUに対するCCUによる制御データの送信を少く
とも2回繰り返す手段を設け、CCUによる制御データ
の送信に対して少くとも2回連続してモニタデータを返
信しないLCUが検出されたときに異常表示を行なうよ
うにして達成される。
【0009】
【作用】LCUからのモニタデータが受信できなかった
場合には、CCUから再び同じLCUに対するデータの
送信動作が繰り返され、これに応答してモニタデータが
受信されれば、偶発的な事情による一時的な異常として
そのまま次のLCUに対するデータ伝送に移行するが、
2回続けてモニタデータが受信されなかったときには、
そのLCUに故障などによる異常が発生したものと判断
され、それが表示されることになる。
【0010】
【実施例】以下、本発明によるデータ伝送システムの実
施例を図面について説明する。図2は、本発明の一実施
例を示す全体ブロック構成図で、10は中央処理装置
(図1のCCUに相当)、20は信号伝送路(図1の光フ
ァイバケーブルOFに相当)、30〜32は端末処理装
置(図1のLCUに相当)、40はA/D(アナログ−デ
ィジタル・コンバータ)、51〜58は外部負荷であ
る。なお、この実施例では、信号伝送路20として電気
信号伝送路を用いた場合について示してあり、従って、
中央処理装置10及び端末処理装置30〜32には光電
変換モジュールが不要で、このため、端末処理装置30
〜32の内容は、実質的にはCIMだけとなっている。
【0011】コンピュータ(マイクロコンピュータ)を含
む中央処理装置10は、伝送路20で各端末処理装置3
0〜32と結合され、各種のセンサやランプ、アクチュ
エータ、モータなどの電気装置からなる外部負荷51〜
58に対する制御データの送出と、これからのデータの
取込みを多重伝送方式によって行なう。このとき、アナ
ログデータを出力するセンサなどの外部負荷57、58
はA/D40を介して端末処理装置32に結合され、デ
ィジタルデータによる伝送動作が行なえるようになって
いる。
【0012】信号伝送路20は双方向性のものなら何で
もよく、電気信号伝送系に限らず光ファイバによる光信
号伝送系など任意のものが用いられ、これによる通信方
式はいわゆる半二重方式(Half Duplex)で、中央処理装
置10から複数の端末処理装置30〜32のうちの一つ
に対する呼び掛けに応じ、該端末処理装置の一つと中央
処理装置10との間でのデータの授受が伝送路20を介
して交互に行なわれるようになっている。
【0013】このような半二重方式による多重伝送のた
め、中央処理装置10から送出されるデータには、その
行先を表わすアドレスが付され、伝送路20から受け取
ったデータに付されているアドレスが自らのアドレスで
あると認識した、各端末処理装置のうちの一つだけが応
答するようになっている。
【0014】このように、中央処理装置10からアドレ
スが付されて送出されたデータに応じて、そのアドレス
を理解し、それが自らのものであると判断した端末処理
装置の一つだけがそれに応答して、自らのデータを中央
処理装置10に送出することにより、上記した半二重方
式によるデータの伝送動作が得られることになる。
【0015】また、この実施例では、各端末処理装置3
0〜32の機能を特定のものに集約し、これら端末処理
装置30〜32のLSI化(大規模集積回路化)を容易に
している。そして、このときの特定の機能としては、上
記したデータ伝送機能、つまり半二重方式による多重伝
送に必要な機能と、各端末処理装置に付随しているA/
D40などの外部機器を制御する機能の2種となってい
る。
【0016】そして、この結果、データ伝送機能の専用
化が可能になり、例えば、自動車内での集約配線システ
ムに適用する場合には、上記した半二重方式とし、必要
な伝送速度やアドレスのビット数などをそれに合わせて
決めるなどのことができる。
【0017】さらに、この多重伝送方式では、上記した
ようにLSI化した端末処理装置の機能をそのまま活か
し、中央処理装置10にも適用可能にしたものであり、
この結果、中央処理装置10として、データ伝送機能を
もたない汎用のコンピュータ(マイクロコンピュータな
ど)を用い、これに上記したLSI化端末処理装置33
を組合わせるだけで中央処理装置10を構成することが
でき、中央処理装置10のコンピュータに必要なソフト
ウエア面での負荷を軽減させることができると共に、端
末処理装置の汎用性を増すことができる。なお、この場
合、中央処理装置側に組合わされた端末処理装置33で
は、それが持つ機能の一部については何ら活かされない
ままとなるが、これはやむを得ない。
【0018】次に、図3は、各端末処理装置30〜32
の一実施例を大まかなブロック構成で示したもので、伝
送路20から入力された受信信号RXDは同期回路10
2に供給され、クロック発生器107からのクロックの
同期を取り、制御回路101に受信信号RXDのクロッ
ク成分に調歩同期したクロックが与えられ、これによ
り、制御回路101が制御信号を発生し、シフトレジス
タ104に受信信号のデータ部分をシリアルに読込む。
【0019】一方、アドレス比較回路103には、予め
その端末処理装置に割り当てられたアドレスが与えられ
ており、このアドレスとシフトレジスタ104の所定の
ビット位置に読込まれたデータとがアドレス比較回路1
03によって比較され、両者が一致したときだけシフト
レジスタ104内のデータがI/Oバッファ105に転
送され、外部機器に与えられる。
【0020】また、制御回路101はクロックで歩進す
るカウンタを含み、シーケンシャルな制御信号を発生
し、受信信号RXDによるデータをI/Oバッファ10
5に与えたあと、それにひき続いて、今度はI/Oバッ
ファ105からシフトレジスタ104にデータをパラレ
ルに取り込み、外部機器から中央処理装置10に伝送す
べきデータをシフトレジスタ104の中にシリアルデー
タとして用意する。そして、このデータをシフトレジス
タ104からシリアルに読み出し、送信信号TXDとし
て伝送路20に送出する。
【0021】このときには、受信信号RXDに付されて
いたアドレスがそのまま送信信号TXDに付されて送出
されるから、中央処理装置10は自らが送出したアドレ
スと一致していることにより、この送信信号TXDの取
り込みを行ない、これにより半二重方式による1サイク
ル分のデータの授受が完了する。こうして中央処理装置
10は、次の端末処理装置に対するデータの送出を行な
い、これを繰り返すことにより複数の各端末処理装置3
0〜32との間でのデータの授受が周期的に行なわれ、
多重伝送が可能になる。
【0022】A/D制御回路106は、図2における端
末処理装置32として使用した場合に必要なA/D40
の制御機能を与えるためのもので、アナログ信号を発生
するセンサなどの外部負荷57、58からのデータをA
/D40によってディジタル化してシフトレジスタ10
4に取り込むために必要な制御機能を与える働きをす
る。なお、その詳細については後述する。
【0023】次に図4は、端末処理装置30〜33の一
実施例を示すブロック図で、図3と同一もしくは同等の
部分には同じ符号を付してあり、この図4において、3
01は受信信号RXDに調歩同期したクロックを発生さ
せるための同期回路、302は2相のクロックφS とφ
M を発生するカウンタ、303はシーケンシャル制御用
のカウンタ、304はカウンタ303の出力から種々の
制御信号を作り出すシーケンスデコーダ、305は異常
検出器、306はI/Oバッファ105の入出力切換選
択用のアドレスデコーダ、307はアドレス比較用の4
ビットのコンパレータ、308はエラー検出用のエクス
クルーシブオアゲート、312はデータ伝送用のアンド
ゲート、313、314はトライステートバッファ、3
20は8ビットのシフトレジスタ、321は32ビット
のレジスタ、322は32チャンネルのゲート、323
はA/D制御用のカウンタ、324はA/D制御用信号
発生回路、325はA/Dのチャンネル選択用のカウン
タである。なお、シフトレジスタ104は25ビット
(24ビット+1ビット)で、I/Oバッファ105は1
4ポート(14ビット)のものである。
【0024】この端末処理装置30〜33(以下、これ
らをCIMという)は複数の動作モードの一つを選択し
て動作するようになっており、図2のCIM30〜31
として用いられるときにはDIO(Digital Input Outpu
t:ディジタル インプット アウトプットの略)モード
が、また、図2のCIMとして持ちる場合にはADモー
ドが、そして図2のCIM33に用いた場合にはMPU
モードが、それぞれ選択される。なお、このモード選択
については後述する。
【0025】まず、これらのCIMがDIOモードに選
択された場合には、A/D制御回路106は動作せず、
このときのシフトレジスタ104のデータ内容は図5に
示すようになり、No.0からNo.5までの6ビット分は使
用せず、No.6からNo.19までの14ビットがI/Oバ
ッファ105のデータDIOに割当てられる。
【0026】そして、No.20からNo.23までの4ビッ
トがアドレスデータADDRに割当てられ、No.24は
スタートビットに割当てられている。なお、DIOデー
タに割当てられているビット数が14となっているの
は、I/Oバッファ105が14ビットのものとなって
いるからである。また、このため、この実施例によるC
IMでは、I/Oバッファ105に接続可能な外部負荷
の最大数が14となっている。
【0027】この実施例によるデータ伝送の方式は、調
歩同期、双方向、反転二連送方式と呼ばれるもので、デ
ィジタルデータをNRZ(nonreturnto zero)法により伝
送するようになっており、その伝送波形は、図6に示す
ようになっている。すなわち、CCU側のCIMからL
CU側のCIMにデータを伝送するフレームを受信フレ
ーム、反対にLCU側からCCU側に伝送するフレーム
を送信フレームとすれば、受信フレームと送信フレーム
が共に74ビットで、従って1フレームと送信フレーム
とは共に同じフレーム構成となっており、最初に25ビ
ットの“0”があり、そのあとに調歩同期のための1ビ
ットの“1”からなるスタートビットが設けられ、それ
に続いて24ビットの受信データRXD又は送信データ
TXDがNRZ信号形式で伝送され、さらにこれらのデ
ータの反転データ(RXD)又は(TXD)が伝送されるよ
うになっている。ここで、この反転データ(RXD)又は
(TXD)を伝送しているのは、伝送エラーチェックのた
めである。
【0028】なお、このような反転データについては、
図面では、文字や記号の上にバーを付して表わしている
が、この明細書内では、括弧を付して表記している。す
なわち、データRDXの反転データは、上記したよう
に、(RDX)で表わされる。
【0029】既に説明したように、この実施例では、半
二重方式により多重伝送が行なわれるから、受信フレー
ムのデータRXDの先頭の4ビットには、CCUがその
とき呼び掛けを行なう相手となるLCUのアドレスデー
タADDRが、図5に示すように付され、これに応答し
てそのLCUから送出される送信フレームのデータTX
Dの先頭4ビットには同じアドレスデータADDRが付
されて伝送される。
【0030】なお、LCU側から送信フレームが伝送さ
れるのは、CCU側で呼び掛けたLCUに限られるか
ら、送信データTXDにアドレスが付加されていなくて
も、CCU側では、そのデータがいずれのLCUからの
ものであるかは直ちに判断できる。従って、送信フレー
ムのデータTXDには必ずしもアドレスを付す必要はな
く、データTXDの先頭4ビットを(0000)などLC
Uのいずれのアドレスとも一致しないデータとしてもよ
い。
【0031】ここで、図4に戻り、CIMのアドレスに
ついて説明する。既に説明したように、この実施例で
は、LCU側のCIMにはそれぞれ異なった4ビットの
アドレスが割当ててあり、このアドレスをもとにして半
二重方式によるデータの多重伝送が行なわれるようにな
っている。
【0032】そして、このアドレスをそれぞれのCIM
に割当てる働きをする入力がコンパレータ307に接続
されている4本の入力20〜23であり、これらの入力に
与えるべきデータADDR0〜ADDR3により当該CI
Mのアドレスが指定される。例えば、そのCIMのアド
レスを“10”に指定するためには、アドレスデータA
DDR0=0、ADDR1=1、ADDR2=0、ADD
3=1とし、入力20〜23に(1010)が入力される
ようにすればよい。なお、この実施例では、データ
“0”は接地電位、データ“1”は電源電圧Vccによっ
て表わされているから、アドレス“10”に対しては入
力20、22を接地し、入力21、23を電源に接続するこ
とになる。
【0033】ところで、この実施例では、アドレス入力
0〜23がアドレスデコーダ306にも入力され、その
出力によりI/Oバッファ105の方向性が制御される
ようになっている。この結果、アドレスを指定すると、
I/Oバッファ105の14本の端子のうちのいずれが
データ出力ポートとなるのかが決定される。そして、こ
の実施例では、アドレスがそのまま出力ポート数に対応
するようにしてあり、従って、いま、アドレスを“1
0”と定めれば、I/Oバッファの14本の端子のうち
10本が出力ポートとなり、残りの4本が入力ポートと
なるように制御される。
【0034】また、図4では省略してあるが、このアド
レスデコーダ306の出力は、制御回路101のシーケ
ンスデコーダ304にも与えられ、これにより、図7に
示すように、このCIMの動作モードが切換られるよう
になっている。すなわち、この実施例では、アドレス
“0”に設定したCIMはMPUモードで、アドレスを
“1”から“D”までの間に設定したCIMはDIOモ
ードで、そしてアドレスを“E”、“F”のいずれかに
設定したCIMはADモードでそれぞれ動作するように
される。
【0035】次に、制御回路101と同期回路102の
機能について説明する。この実施例では、図6に関連し
て既に説明したように、調歩同期方式が採用されてお
り、このため、受信フレーム、送信フレーム共にデータ
伝送に際して、その開始前に必ず25ビット“0”が挿
入され、この後で1ビットのスタートビットとして
“1”データが挿入されている。
【0036】そこで同期回路301は受信フレームの最
初に存在する25ビットの“0”に続くスタートビット
の立上りを検出し、内部クロックのビット同期を取る。
従って、次の受信フレームが現われるまでは、このとき
のタイミングにビット同期した内部クロックにより動作
が遂行されてゆくことになる。
【0037】カウンタ302は同期回路302で同期が
取られた内部クロックから2相のクロックφS とφM
作り出す。これによりクロックφS とφM は、その後入
力されてくる受信データRXDに位相同期したものとな
る。
【0038】シーケンスカウンタ303は、同期回路3
02からスタートビットの立上り検出タイミングを表わ
す信号を受け、特定のカウント値、例えばカウント値0
の状態にセットされ、その後、クロックφS 又はφM
よってカウントされる。従って、そのカウント出力によ
りCIM全体の制御手順を定めることができ、カウント
値をみることにより、任意のタイミングにおけるCIM
の動作がどのステップにあるのかを知ることができる。
【0039】そこで、このカウンタ303のカウント出
力をシーケンスデコーダ304に供給し、このCIMの
動作に必要な、例えばRXMODO、TXMODE、R
EAD、SHIFTなど内部で必要とする全ての制御信
号をシーケンスデコーダ304で発生させるようにして
いる。つまり、この実施例は、クロックφS 、φM によ
るシーケンス制御方式となっているものであり、従っ
て、カウンタ303の出力をデコードしてやれば、必要
な制御が全て行なえることになるのである。
【0040】次に、伝送されて来るデータRXDがその
CIM向けのデータであるか否か、つまりCCUからの
受信フレームの伝送による呼び掛けが自らに対するもの
であるか否かの判定動作について説明する。
【0041】既に説明したように、コンパレータ307
の一方の入力には、入力20〜23からのアドレスデータ
が与えられており、他方の入力には、シフトレジスタ1
04のQ20ビットからQ23ビットまでのデータが与えら
れるようになっている。そして、このコンパレータ30
7は、両方の入力データが一致したときだけ、一致信号
MYADDRを出力する。そこで、シフトレジスタ10
4に受信データRXDが入力され、そのQ20ビットから
23ビットまでの部分に、データRXDの先頭に付され
ているアドレスデータ(図5参照)が格納されたタイミン
グで、コンパレータ307の出力信号MYADDRを調
べ、そのときに、この信号MYADDRが“1”になっ
ていたらそのデータRXDは自分宛のもので、CCUか
らの呼び掛けは自分に対するものであることが判る。
【0042】このため、エラー検出回路308に制御信
号COMPMODEを供給し、上記した所定のタイミン
グで信号MYADDRを取込み、それが“0”になって
いたときには出力INITIALを発生させ、これによ
りシーケンスカウンタ303をカウント0にセットし、
CIM全体の動作を元に戻して次のデータ伝送が入力さ
れるのに備える。一方、信号MYADDRが“1”にな
っていたときには、エラー検出回路308によるINI
TIALの発生がないから、そのままCIMの動作はシ
ーケンスカウンタ303のそのときのカウント値にした
がってそのまま続行される。
【0043】次に、伝送エラー検出動作について説明す
る。この実施例では、既に図6で示したように、反転二
連送方式によるデータ伝送が採用されており、これによ
り伝送エラーの検出が行なえるようになっている。そし
て、このため、シフトレジスタ104の最初のQ0 ビッ
トと最後のQ24ビットからエクスクルーシブオアゲート
311にデータが与えられ、このゲート311の出力が
信号(ERROR)としてエラー検出回路308に与えら
れるようになっている。
【0044】シーケンスデコーダ304は、スタートビ
ットに続く受信信号RXDと(RXD)(図6)の伝送期間
中、制御信号RXMODEを出力して複合ゲート310
の下側のゲートを開き、これにより伝送路20からのデ
ータをシリアル信号SIとしてシフトレジスタ104に
入力する。このとき複合ゲート310にはノアゲートが
含まれているため、伝送路20から供給されてくるデー
タは反転されてシフトレジスタ104に入力される。
【0045】そこで、受信フレーム(図6)のスタート
ビットに続く24ビット分のデータがシフトレジスタ1
04に入力された時点では、このシフトレジスタ104
のQ0 ビットからQ23ビットまでの部分には、受信信号
RXDの反転データ(RXD)が書込まれることになる。
【0046】次に、図6から明らかなように、24ビッ
トの受信信号RXDが伝送されたあと、それにひき続い
て24ビットの反転信号(RXD)が伝送されてくると、
それが複合ゲート310で反転されてデータRXDとな
り、シリアル信号SIとしてシフトレジスタ104に入
力され始める。
【0047】この結果、シフトレジスタ104のQ0
反転信号(RXD)の先頭ビットが反転されて入力された
タイミングでは、その前に書込まれていた受信信号RX
Dの先頭ビットの反転データがシフトレジスタ104の
24ビットに移され、反転信号(RXD)の2番目のビッ
トのデータがQ0 に書込まれたタイミングでは、受信信
号RXDの2番目のビットのデータがQ24のビットに移
されることになり、結局、反転信号(RXD)がシフトレ
ジスタ104に1ビットづつシリアルに書込まれている
ときの各ビットタイミングでは、シフトレジスタ104
のQ24ビットとQ0 ビットには、受信信号RXDと反転
信号(RXD)の同じビットのデータが常に対応して書込
まれることになる。
【0048】ところで、上記したように、エクスクルー
シブオアゲート311の2つの入力には、シフトレジス
タ104のQ0 ビットとQ24ビットのデータが入力され
ている。従って、受信信号RXDと反転信号(RXD)の
伝送中にエラーが発生しなかったとすれば、反転信号R
XDの伝送期間中、エクスクルーシブオアゲート311
の出力は常に“1”になる筈である。何故ならば、受信
信号RXDとその反転信号(RXD)の対応する各ビット
では、必ず“1”と“0”が反転している筈であり、こ
の結果、ゲート311の入力は必ず不一致を示し、そう
ならないのは伝送にエラーがあったときだけとなるから
である。
【0049】そこで、エラー検出回路308は、反転信
号(RXD)が伝送されている24ビットの期間中、信号
(ERROR)を監視し、それが“0”レベルになった時
点で信号INITIALを発生するようにすれば、エラ
ー検出動作が得られることになる。なお、このようなデ
ータ伝送システムにおける伝送エラーの処理方式として
は、伝送エラーを検出したらそれを修復して正しいデー
タを得るようにするものも知られているが、この実施例
では、伝送エラーが検出されたらその時点でそのフレー
ムのデータ受信動作をキャンセルし、次のフレームのデ
ータ受信に備える方式となっており、これにより構成の
簡略化を図っている。
【0050】次に、この図4の実施例の、DIOモード
におけるデータ伝送の全体的な動作を、図8のタイミン
グチャートによって説明する。図中、φS 、φM はカウ
ンタ302から出力される二相のクロックで、同期回路
301内に含まれているクロック発振器による内部クロ
ックにもとづいて発生されている。
【0051】一方、(RESET)は、外部からこのCI
Mに供給される信号で、マイクロコンピュータなどのリ
セット信号と同じであり、図2における全てのCIMご
とに供給されるようになっており、電源投入時など必要
なときに外部のリセット回路から供給され、伝送システ
ム全体のイニシャライズを行なう。
【0052】イニシャライズが終るとシーケンスカウン
タ303はカウント値が0に設定され、そこからクロッ
クφM により歩進してゆく。そしてカウント値が25に
なるまでは何の動作も行なわず、カウント値が25にな
るとIDLE信号と(RXENA)信号が発生し、CIM
はアイドル状態になってシーケンスカウンタ303のカ
ウント値によるシーケンシャルな制御は停止され、トラ
イステートバッファ313が開いて信号受信可能状態と
なる。
【0053】なお、このとき、イニシャライズ後、シー
ケンスカウンタ303のカウント値が25になるまでは
信号受信可能状態にしないようにしているのは、同期回
路301による調歩同期のためであり、受信信号RXD
が24ビットなので最少限25ビットの“0”期間を与
える必要があるためである。
【0054】こうしてアイドル状態に入ると、シーケン
スカウンタ303はクロックφS、φM のカウントによ
り歩進を続けるが、シーケンスデコーダ304は制御信
号IDLEとINITIALを発生したままたとどま
り、受信信号が入力されるのをただ待っている状態とな
る。なお、このために図6に示すように、各受信フレー
ムと送信フレームの先頭には25ビットの“0”が付加
してあるのである。
【0055】こうしてアイドル状態に入り、その中でい
ま、時刻t0 で受信信号RXDが入力されたとする。そ
うすると、この信号RXDの先頭には1ビットのスター
トビットが付されている。そこで、このスタートビット
を同期回路301が検出し、内部クロックのビット同期
を取る。従って、これ以後、1フレーム分の伝送動作が
完了するまでのデータRXD、RXDと、クロック
φM、φS との同期は、内部クロックの安定度によって
保たれ、調歩同期機能が得られることになる。
【0056】スタートビットが検出されると、シーケン
スカウンタ303はカウント出力0(以下、このカウン
タ303の出力データはSを付し、例えば、この場合に
はS0で表わす)に設定され、これによりシーケンスデ
コーダ304は制御信号IDLEを止め、制御信号RX
MODEを発生する。また、これと並行して、シフトレ
ジスタ104にはシフトパルスSHIFTがクロックφ
M に同期して供給される。
【0057】この結果、スタートビットに続く48ビッ
トの受信信号RXDと、反転信号(RXD)(図6)が、伝
送路20から複合ゲート310を通って、シリアルデー
タとして、シフトレジスタ104に順次1ビットづつシ
フトしながら書込まれてゆく。このとき、最初の24ビ
ットの受信信号RXDは複合ゲート310によって反転
されたデータ(RXD)として、シフトレジスタ104に
順次シリアルに書込まれるので、スタートビットに続く
24ビットの期間、つまりシーケンスカウンタ303が
S1からS24に達した時点では、シフトレジスタ10
5のQ0 ビットからQ23までのビットに、受信信号RX
Dが反転されたデータ(RXD)が書込まれることにな
る。
【0058】ここで、次のS25のクロックφM の立上
りで、制御信号(COMPMODE)が出力され、エラー
検出回路308が機能する。そして、この状態で、続い
て反転信号(RXD)が入力され始め、この結果、今度
は、反転信号(RXD)が反転されたデータRXDが、シ
フトレジスタ105のQ0 ビットからシリアルに書込ま
れてゆく。
【0059】これにより、S1からS24で、シフトレ
ジスタ104に書込まれたデータ(RXD)は、その先頭
のビットからシフトレジスタ104のQ24ビット位置を
通り、シーケンスカウンタ303がS25からS48に
なるまでの間に順次、1ビットづつオーバーフローされ
てゆく。一方、これと並行して、シフトレジスタ104
のQ0 ビット位置を通って、反転信号(RXD)によるデ
ータRXDが、その先頭ビットから順次、シリアルに書
込まれてゆき、この間にエクスクルーシブアゲート31
1とエラー検出回路308による伝送エラーの検出が、
既に説明したように行なわれてゆく。
【0060】従って、シーケンスカウンタ303がS4
8になった時点では、シフトレジスタ104のQ0 ビッ
トからQ23ビットまでには、受信信号RXDと同じデー
タRXDがそのまま書込まれた状態になる。そこで、こ
のS48のタイミングで、コンパレータ307の出力信
号MYADDRを調べることにより、前述したアドレス
の確認が行なわれ、いま受信したデータRXDが自分宛
のものであるか否か、つまり、このときのCCUからの
呼び掛けが自分宛のものであるか否かの判断が行なわれ
る。
【0061】なお、シーケンスカウンタ303がS25
からS48の間にある期間中に伝送エラーが検出され、
或いはアドレスの不一致が検出されると、エラー検出回
路308はS48になった時点で制御信号INITIA
Lを発生し、この時点でシーケンスカウンタ303はS
0に設定され、アイドル前25ビットの状態に戻り、こ
の受信フレームに対する受信動作は全てキャンセルさ
れ、次の信号の入力に備える。
【0062】さて、シーケンスカウンタ303がS25
からS48にある間に伝送エラーが検出されず、かつア
ドレスの不一致も検出されなかったとき、つまりS48
になった時点でエラー検出回路308がINITIAL
信号を発生しなかったときには、このS48になった時
点で、シーケンスデコーダ304が制御信号WRITE
STBを発生する。なお、この結果、S48の時点で
は、INITIAL信号とWRITESTB信号のいず
れか一方が発生され、伝送エラー及びアドレス不一致の
いずれも生じなかったときには前者が、そして伝送エラ
ー及びアドレス不一致のいずれか一方でも発生したとき
には後者が、それぞれ出力されることになる。
【0063】こうして、S48の時点で、制御信号WR
ITESTBが出力されると、そのときのシフトレジス
タ104のデータがパラレルにI/Oバッファ105に
書込まれ、この結果、受信したデータRXDによってC
CUからもたらされたデータが、I/Oバッファ105
の出力ポートから外部負荷51〜56のいずれかに供給
される。なお、このときには、DIOモードで動作して
いるのであるから、そのQ6 ビットからQ19ビットまで
の最大14ビットがデータRXDとして伝送可能であ
り、かつ、そのうちの何ビットがI/Oバッファ105
の出力ポートとなっているかは、アドレスによって決め
られていることは、既に図5で説明したとおりである。
【0064】こうしてS48に達すると受信フレームの
処理は全て終り、次のS49から送信フレームの処理に
入る(図6)。まず、S49からS72までは何の処理も
行なわない。これは、CCU側にあるCIMの調歩同期
のためで、上記した受信フレームの処理におけるIDL
Eの前に設定した期間での動作と同じ目的のためのもの
である。
【0065】S73に入ると、シーケンスデコーダ30
4から制御信号PSが出力され、これによりシフトレジ
スタ104はパラレルデータの読込み動作となり、I/
Oバッファ105の入力ポートに、外部負荷51〜56
のいずれかから与えられているデータを並列に入力す
る。このとき読込まれるデータのビット数は、14ビッ
トのI/Oバッファ105のポートのうち、受信フレー
ムの処理で出力ポートとして使われたビットを引いた残
りのビット数となる。例えば、前述のように、このCI
Mのアドレスを10に設定したときには、出力ポートの
数は10となるから、このときには入力ポートは4ビッ
トとなる。
【0066】シフトレジスタ104に対するパラレルデ
ータの書込みには、信号PSと共にシフトクロックSH
IFTを1ビット分必要とするため、S73のクロック
φSにより信号SPを立上げたあと、S74のクロック
φS に同期したシフトパルスSHIFTを、制御信号T
XMODEの立上り前に供給する。
【0067】また、このとき、図6から明らかなよう
に、送信データTXDの前にスタートビットを付加し、
さらにデータTXDの先頭4ビットにはアドレスを付加
しなければならない。このため、図4では省略してある
が、信号PSが発生している期間中だけ、シフトレジス
タ104のQ24ビットには、データ“1”を表わす信号
が、そしてQ20ビットからQ23ビットの部分には入力2
0〜23からアドレスデータが、それぞれ供給されるよう
になっている。
【0068】こうしてS49からS73までのDUMM
Y状態により、調歩同期に必要な25ビット分のデータ
“0”送出期間が設定されたあと、S74に入ると制御
信号TXMODEが立上り、これによりTX(送信)状態
になる。この信号TXMODEの発生により複合ゲート
310の上側のアンドゲートが能動化され、さらにアン
ドゲート312が能動化される。
【0069】これにより、シフトレジスタ104のQ24
ビットのデータ、つまりスタートビットとなるデータ
“1”がアンドゲート312を通って伝送路20に送り
出される。そして、それに続くS75以降のクロックφ
Mに同期して発生するシフトクロックSHIFTによ
り、シフトレジスタ104の内容は1ビットづつ後段に
シフトされ、Q24ビットから順にアンドゲート312を
通って伝送路20に送り出され、これにより送信フレー
ム(図6)のスタートビットを含む送信信号TXDの伝送
が行なわれる。
【0070】一方、このようなシフトレジスタ104か
らのデータ読出処理と並行して、そのQ23ビットのセル
から読出されたデータは、複合ゲート310を通って反
転され、シフトレジスタ104のシリアル入力に供給さ
れている。この結果、S75以降、シフトレジスタ10
4のQ0 ビットからQ23ビットまでに書込まれていた送
信データTXDは、シフトクロックSHIFTによって
1ビットづつ伝送路20に送り出されると共に、反転さ
れてシリアルデータSIとしてシフトレジスタ104の
0 ビットから順次書込まれてゆくことになる。
【0071】従って、制御信号PSが発生している期間
中に、シフトレジスタ104のQ0ビットからQ23ビッ
トのセルに書込まれた送信データTXDが全て読出し完
了した時点では、このQ0 ビットからQ23ビットまでの
セルには、それまでの送信データTXDに代って、反転
データ(TXD)が格納されていることになる。
【0072】そこで、この送信データ(TXD)の読出し
が完了した時点以降は、それにひき続いて、今度はシフ
トレジスタ104から反転データ(TXD)の読出しが開
始し、図6に示すように、反転データ(TXD)が送信デ
ータTXDに続いて伝送路20に送出されることにな
る。
【0073】こうしてS122に到ると、シフトレジス
タ104のQ23ビットからQ0 ビットまでの反転データ
は、全部読出し完了するので、制御信号TXMODEは
立下り、シフトクロックSHIFTの供給も停止されて
送信状態を終る。そして、S122に続く次のクロック
φM により制御信号INITIALが発生し、シーケン
スカウンタ303はS0に設定され、CIMはアイドル
(IDLE)以前の信号受信準備状態に戻る。
【0074】従って、この実施例によれば、調歩同期、
双方向、反転二連送方式による半二重方式の多重通信
を、CCUとLCUとの間で確実に行なうことができ、
伝送路を集約配線化することができる。
【0075】次に、この実施例によるCIMのADモー
ドにおける動作について説明する。前述したように、C
IMを介してCCUとデータの授受を行なうべき電気装
置としては、各種のセンサなどアナログ信号を出力する
外部負荷57、58(図2)があり、そのため、本発明の
実施例においては、A/D制御回路106を含み、外付
けのA/D40を制御する機能をも有するものとなって
いる。そして、このときのCIMの動作モードがADモ
ードである。
【0076】さて、これも既に説明したように、この実
施例では、入力20〜23に与えるべきアドレスデータに
よって動作モードの設定が行なわれるようになってお
り、ADモードに対応するアドレスデータは、図7に示
すように、“E”と“F”となっている。
【0077】次に、このCIMが、ADモードによる動
作を行なうように設定された場合のシフトレジスタ10
4に格納されるデータの内容は、図5に示すようにな
り、No.0からNo.7までの8ビットが、A/D40を介
して外部負荷57、58などから取込んだADデータ格
納用で、No.8、No.9の2ビットがADチャンネルデー
タ格納用であり、これによりDIOデータ用としては、
No.10からNo.19の10ビットとなっており、その他
はDIOモードのときと同じである。
【0078】なお、ここで、ADチャンネルデータと
は、マルチチャンネルのA/Dを使用した場合のチャン
ネル指定用のデータであり、この実施例では、A/D4
0として4チャンネルのものを用いているので、2ビッ
トを割当てているものである。
【0079】シフトレジスタ320は8ビットのもの
で、外付けのA/D40からシリアルで取込んだディジ
タルデータ(外部負荷57、58などから与えられたア
ナログデータをA/D変換したもの)を格納してパラレ
ル読出しを可能にすると共に、A/D40のチャンネル
を指定するためのカウンタ325から与えられる2ビッ
トのチャンネル選択データをパラレルに受入れ、それを
シリアルに読出してA/D40に供給する働きをする。
【0080】レジスタ321は32ビットのもので、A
/D40が8ビットで4チャンネルのものなので、それ
に合わせて、8ビット4チャンネルのレジスタとして用
いられ、A/D40から8ビットで取込まれたデータ
を、各チャンネルごとに収容する。
【0081】ゲート322もレジスタ321に対応して
32ビット(8ビット4チャンネル)となっており、デー
タ伝送用のシフトレジスタ104のQ8 ビットとQ9
ットのセルから読出したADチャンネルデータ(図5)に
よって制御され、レジスタ321のチャンネルの1つを
選択し、その8ビットのデータを、シフトレジスタQ0
ビットからQ7 ビットのセルに、ADデータ(図5)とし
て書込む働きをする。
【0082】カウンタ323は、クロックφM のカウン
トにより歩進し、A/D制御回路106全体の動作をシ
ーケンスシャルに、しかもサイクリックに制御する働き
をする。A/D制御用信号発生回路324は、カウンタ
323の出力をデコードするデコーダと論理回路を含
み、A/D制御回路106全体の動作に必要な各種の制
御信号を発生する働きをする。
【0083】次に、このA/D制御回路106全体の動
作について説明する。この実施例では、カウンタ323
のカウント出力のそれぞれに対応してシーケンシャルに
制御が進み、そのステップ数は27で、カウント出力0
(これをS0という)からカウント出力26(これをS2
6という)までで1サイクルの制御が完了し、A/D4
0の1チャンネル分のデータがレジスタ321に取込ま
れる。
【0084】まず、1サイクルの制御が開始すると、信
号INCによりチャンネル選択用のカウンタ325がイ
ンクリメントされ、これによりカウンタ325の出力デ
ータは、1サイクルごとに順次、(0、0)→(0、1)→
(1、1)→(0、0)と変化する。
【0085】このカウンタ325の出力データは、シフ
トレジスタ320の先頭2ビット位置にパラレルに書込
まれ、ついでシリアルデータADSIとして読出されて
A/D40に供給される。また、これと並行して、カウ
ンタ325の出力データは、デコーダ(図示していない)
を介してレジスタ321にも供給され、レジスタ321
の対応するチャンネルの8ビットを選択する。
【0086】続いて、A/D40は、シリアルデータA
DSIとして入力したチャンネル選択データに応じて、
それに対応したアナログ入力チャンネルを選択し、その
アナログデータをディジタルデータに変換してから、8
ビットのシリアルデータADSOとしてシフトレジスタ
320に格納する。
【0087】その後、このシフトレジスタ320に格納
された8ビットのディジタル変換されたデータADは、
所定のタイミングでパラレルに読出され、カウンタ32
5の出力データによって予め選択されているレジスタ3
21の所定のチャンネルの8ビットに移され、1サイク
ルの制御動作を終了する。
【0088】こうして、例えばカウンタ325の出力デ
ータが(0、0)となっていたとすれば、A/D40のチ
ャンネル0のアナログデータがディジタル化され、レジ
スタ321のチャンネル0の8ビットに格納されたあ
と、カウンタ323はS0にリセットされ、次にサイク
ルの動作に進み、カウンタ325はインクリメントされ
てその出力データは(0、1)となり、今度はチャンネル
1のアナログデータがディジタル化されてレジスタ32
1のチャンネル1の8ビットに収納される。
【0089】従って、この実施例によれば、A/D制御
回路106によるA/D40からのデータ取込動作が、
シーケンスカウンタ303とシーケンスデコーダ304
によるデータ伝送処理とタイミング的に独立して行なわ
れ、レジスタ321の各チャンネルのデータは4サイク
ルのAD制御動作に1回の割合でリフレッシュされ、レ
ジスタ321にはA/D40の4つのチャンネルに入力
されているアナログデータが、それぞれのチャンネルご
とに8ビットのディジタルデータとして常に用意されて
いることになる。
【0090】そこで、いま、伝送路から受信信号RXD
が入力され、それに付されているアドレスデータがこの
CIMに対するものであったとする。なお、このときの
アドレスデータは、既に説明したように、“E”又は
“F”である。そうすると、受信フレームの入力が終っ
た時点(図8のS48)でシフトレジスタ104に書込ま
れるデータのフォーマットは、図5のADモードとなっ
ているため、このシフトレジスタ104のQ8 ビットQ
9 ビットには、2ビットからなるADチャンネルデータ
が格納されている。
【0091】そこで、このADチャンネルデータは、S
48で信号WRITESTBが発生した時点で読出さ
れ、これによりゲート322の4つのチャンネルのうち
の一つが選択される。この結果、S73(図8)で、信号
PSとSHIFTが発生した時点で、レジスタ321の
4つのチャンネルのうち、シフトレジスタ104のQ
8 、Q9 の2つのビットで選ばれたチャンネルのADデ
ータだけが読出され、それがシフトレジスタ104のQ
0 ビットからQ7 ビットまでの8ビット部分に書込ま
れ、これがS74以降の送信状態で送信信号TXDに含
まれ、CCUに伝送されることになる。
【0092】ところで、この実施例では、上記したよう
に、受信信号RXDの受信処理とそれに続く送信信号T
XDの送信処理とは無関係に、常にレジスタ321の中
にはADデータが用意されている。従って、この実施例
によれば、どのようなタイミングで自分宛の受信信号R
XDが現われても、直ちにADデータによる送信信号T
XDの伝送を行なうことができ、A/D40の動作によ
り伝送処理が影響を受けることがなく、A/D変換動作
に必要な時間のために伝送速度が低下するなどの虞れが
ない。
【0093】なお、この実施例では、CIMをLSI化
するに際して、A/D40を外付けとし、CIMの汎用
化に際してコストダウンを図るようになっている。つま
り、図2で説明したように、この実施例では、モードの
設定により一種類のCIMをLCU30〜31として
も、LCU32としても、或いはCCU10のCIM3
3としても使用できるようにしている。
【0094】しかして、このとき、A/D内蔵させて
しまうと、CIM30、31、33として使用したとき
に無駄なものとなり、しかも、一般に自動車の集約配線
システムに適用した場合には、CIM32として使用さ
れる個数の方が他のCIM30、31、33として使用
される個数より少ないため、CIMの全部にA/Dを内
蔵させることによるメリットがあまりない。そのため、
A/Dを外付けとしているのである。
【0095】ところで、このA/Dの外付けのため、図
4から明らかなように、外付けのA/D40に対して4
本の接続端子が必要になり、LSI化した際に端子ピン
数の増加をもたらす虞れがある。
【0096】そこで、本発明の一実施例では、CIMが
ADモードに設定されたときには、I/Oバッファ10
5の14のポートのうちの4本がA/D40に対する接
続端子として切換られるようにしてある。すなわち、本
発明の実施例では、I/Oバッファ105が14ポート
となっており、これらは図5から明らかなように、CI
MがDIOモードに設定されたときには全部が入出力ポ
ートとして使用される可能性があるが、ADモードのと
きには最大でも10ポートしか使用されず、4ポートは
DIOデータの入出力には使用されないで余っている。
そこで、この余った4ポートをADモードで切換え、A
/D40に対する端子ピンとして使用すれば、A/Dを
外付けにしても端子ピン数の増加はなく、LSI化に際
して汎用性が増し、コストダウンが可能になる。
【0097】次に、この実施例によるCIMの、MPU
モードにおける動作について説明する。図7から明らか
なように、この実施例によるCIMを、MPUモードに
切換設定するためには、そのアドレスADDR0〜AD
DR3によるアドレス設定を“0”、つまり入力22
3を全て接地電位に保ち、(0000)としてやればよ
い。
【0098】このMPUモードとは、図2に示したCI
M33として使用されたときに必要な機能を与えるため
のモードで、DIOモード及びADモードで使用された
場合と異なり、CCU10のマイクロコンピュータ(以
下、単にマイコンという)からデータが与えられると、
それを所定のLCUのCIM30〜31のいずれかに対
して送信し、それに応答して返送されてくるデータを受
信したら、そのデータをマイコンに転送させるという伝
送インターフェース動作を行なうものである。
【0099】ところで、これまでの説明では、図6に関
連して説明したように、LCU側のCIMからみた説明
を主としていたため、CCU側のCIMからLCU側の
CIMにデータを伝送するフレームを受信フレーム、反
対にLCU側からCCU側に伝送するフレームを送信フ
レームとしてきたが、以後は、それぞれのCIMからみ
てデータを送出するフレームを送信フレーム、自らがデ
ータを受け入れるときのフレームを受信フレームとして
説明する。従って、以後は、或るCIM、例えばCIM
33での送信フレームは、他のCIM、例えばCIM3
0では受信フレームとなり、他方、CIM30での送信
フレームは、CIM33では受信フレームとなる。
【0100】さて、図9は、本発明の実施例によるCI
Mにアドレス“0”が設定され、CPUモードで動作す
るように制御されたときの大まかな機能ブロック図で、
図2におけるCIM33の状態を表わしている。なお、
既に説明したとおり、この実施例では、アドレスの設定
により同一構成のCIMが3種のモード、つまりCPU
モード、DIOモード、ADモードのいずれの状態での
機能をもはたすことができるものであり、従って、この
図9の状態は、CPUモードでの機能ブロックを表わす
もので、この実施例によるCIMの構成が図3の場合と
異なったものとなることを表わすものではない。
【0101】この図9から明らかなように、CPUモー
ドでは、I/Oバッファ105(図3)とA/D40は機
能を止められ、マイコンとは14ビットのデータバスで
結ばれる。なお、このときの端子ピンはI/Oバッファ
105の入出力ポートと共通に用いられ、端子ピンの増
減は全く生じないようになっているのはいうまでもな
い。そして、この14ビット(14本)の入出力のうち8
ビットがデータ用であり、残り6ビットが制御信号用と
なっている。
【0102】まず、このCPUモードにおいては、シフ
トレジスタ104のデータ内容が、図5に示すように、
0 からQ23までの24ビットが全てMPUデータとな
っており、マイコンは8ビットのデータバスによって、
このシフトレジスタ104にアクセスするようになって
いる。一方、制御回路101はマイコンからの制御信号
を受け、シフトレジスタ104のQ0 〜Q23の全てのビ
ットに、マイコンからのデータが格納されると同時に送
信動作に入り、このデータが格納され終った時刻tX
ら、図10に示すように、送信フレームの伝送を開始す
る。
【0103】こうして送信フレームがCIM33から伝
送されると、それに応じてLCU側のCIM30〜32
の一つが応答し、ひき続いてそのCIMが送信を開始す
るから、時刻tX から1フレーム(148ビット)の伝送
時間が経過した時刻tY になると、シフトレジスタ10
4の中には、CIM33から呼掛けを行なったCIM
(CIM30〜32のうちの一つ)から伝送されたデータ
が格納され終ることになる。
【0104】そこで、CIM33の制御回路101は、
この時点tY において割込要求(IRQ)を発生し、これ
に応じてマイコンがシフトレジスタ104のデータを読
取り、1サイクル分のデータ伝送を終了する。なお、こ
のときのCIM相互間でのデータの授受動作は、図3に
関連して説明したDIOモードにおける場合と同じであ
るのはいうまでもない。
【0105】次に、図11は、CIM33、つまりMP
Uモードに設定されたときのCIMの一実施例を示す機
能ブロック図で、MPUモードにおいて必要とする機能
に対応したブロックだけを示したものであり、この図1
1において、400、402は8ビットのスイッチ、4
04は8ビットのデータラッチであり、その他は図4の
実施例と同じである。
【0106】このMPUモードでは、シフトレジスタ1
04のQ0 ビットからQ23ビットまでが8ビットの入出
力ピンを介してマイコンのデータバスに接続され、相互
にデータの授受を行なうようになっており、このため、
シフトレジスタ104のQ0〜Q23のビットを3つのグ
ループ、Q0〜Q7(Reg3)、Q8〜Q15(Reg2)、
16〜Q23(Reg1)に分割したものとして扱い、時分
割で順次にアクセスするようにしている。
【0107】そこで、このため、8ビットのスイッチ4
00と402を用い、マイコンから与えられるレジスタ
セレクト信号RS0、RS1の組合わせにより、スイッ
チ400の制御信号READ1〜3と、スイッチ402
の制御信号STB1〜3を作り、入出力端子ピン7〜1
4をReg1からReg2、そしてReg3へと順次接
続するようにし、8ビットづつ3回のアクセスにより、
マイコンとシフトレジスタ104との間でのデータの授
受を行なうようになっている。そして、この場合、マイ
コンからシフトレジスタ104に対するデータの書込み
時では、マイコンからのデータの読出し時間と、シフト
レジスタ104に対するデータの書込時間との違いを補
償するため、ラッチ404が設けられ、マイコンからの
データを一旦、ラッチしてから書込むようになってい
る。
【0108】また、このMPUモードでは、データ受信
時での24ビットのデータの先頭に付されているアドレ
スの照合は、このCIM33の中では行なわない。従っ
て、入力20〜23に与えられたアドレス(0000)は、
アドレスデコーダ306によって、MPUモードに、こ
のCIMを設定するためにだけ使用され、図4における
コンパレータ307は動作しないようになっている。
【0109】次に、このMPUモードでは、CIM33
の入出力端子ピン1〜6がマイコンに対する制御信号の
伝送路となっており、これにより、マイコンからは、C
IMの制御回路101に対して、クロックE、チップセ
レクト信号(CS)、リードライト信号RW,それに上述
のレジスタセレクト信号RS0、RS1が与えられ、一
方、このCIMからは、割込要求信号(IRQ)がマイコ
ンに出力されるようになっている。
【0110】図12、図13は、これらの信号の処理回
路の一実施例で、図11では省略してあるが、制御回路
101の一部に含まれているものであり、まず、クロッ
クEは図12の回路に供給され、内部クロックCLOC
Kと共に処理されて2相のクロックEH、ELが発生さ
れる。そして、これらのクロックEH、ELと、マイコ
ンからの信号RW、CS、RS0、RS1が図12の回
路で処理され、信号STB0〜3、READ0〜1が発
生される。なお、信号MPUは、CIMがMPUモード
に設定されると“1”になる信号である。
【0111】さらに、この図13の回路による信号処理
タイミングを示したのが図14、図15で、これらの図
のうち、図14は信号READ0〜3の発生タイミング
を、それに図15は信号STB0〜3の発生タイミング
を、それぞれ示したものである。なお、これらの図にお
いて、信号READ0〜3のうちのいずれが発生する
か、及び信号STB0〜3のうつのいずれが発生するか
は、信号RS0とRS1の組合わせで決まるようになっ
ており、これにより上述したシフトレジスタ104のグ
ループReg1、Reg2、Reg3の選択が行なわれ
る。
【0112】ところで、これらの信号READ0〜3、
STB0〜3のうちの信号READ0とSTB0とは、
上記したシフトレジスタ104のグループ選択には使用
されず、後述する割込要求信号(IRQ)の発生に使用さ
れる。従って、信号RS0とRS1による選択状態を示
すと図16のようになる。
【0113】次に、図17は割込要求信号(IRQ)の発
生回路の一実施例で、同じく図11の制御回路101の
中に含まれ、このCIM33がデータ受信完了して、シ
フトレジスタ104の中に受信データの格納を終ったと
きに発生する信号WRITESTB(図8)と信号REA
D0とによって信号(IRQ)を発生する回路と、入出力
端子ピン7〜14によってマイコンのデータバスに接続
されているデータ線D0〜D7のいずれか一つ、例えば
データ線D0からの信号DATAと信号STB0から信
号MASK1を作る回路とで構成されており、その動作
は図18、図19のタイミングチャートに示されてい
る。
【0114】そして、これらのうち、図18は信号DA
TAがSTB0の発生タイミングで“0”となっていた
ときの動作を、また図19は信号DATAが“1”にな
っていたときの動作をそれぞれ示したものである。な
お、図17の回路で、信号DATAとSTB0が供給さ
れているフリップフロップをReg0という。従って、
この図17の回路では、Reg0に“1”が書込まれて
いると割込要求信号(IRQ)にマスクが掛けられること
になる。
【0115】次に、図11の実施例、つまり本発明によ
るCIMの一実施例がMPUモードに設定された状態に
おけるデータ伝送の全体的な動作を、図20のタイミン
グチャートによって説明する。本発明の実施例において
は、CIM30〜33のいずれも、その動作がシーケン
スカウンタ303のカウント出力により制御され、従っ
て、このシーケンスカウンタ303のカウント出力を所
定値に設定してやれば、任意の動作状態に転位させるこ
とができることは、既に図4、図8などに関連して説明
したとおりであり、このことはCIMがどのようなモー
ドに設定されていても変りはない。
【0116】ところで、図11に示すように、MPUモ
ードに設定されたCIMは、図2から明らかなように、
DIOモード又はADモードに設定されているCIM3
0〜32となっている。そして、このCIMは、DIO
モード及びADモードに設定されていたときには、図8
で説明したように、他のCIMからのデータを受信した
とき、それにひき続いて自らのデータの送信を行ない、
1フレーム分のデータ授受動作を行なうもので、いわば
パッシブな動作しか行なわない。
【0117】これに対して、CIM33のようにMPU
モードに設定されているものでは、マイコンからのデー
タがシフトレジスタ104に書込まれたら自らデータ送
信を開始する、いわばアクチブな動作を必要とする。
【0118】そこで、この実施例では、このアクチブな
データ送信開始のため、シフトレジスタ104のグルー
プ選択のための信号STB1〜3のうちの、信号STB
3を使用するようにしている。これは、シフトレジスタ
104に対するマイコンによる送信データの書込みがR
eg1、Reg2、Reg3の順に行なわれ、このた
め、信号STB3が発生した時点でマイコンからシフト
レジスタ104に対するデータが全て格納し終るからで
ある。
【0119】そこで、図20に戻り、いま、或る時点で
CCU10(図2)のマイコンに、LCUのいずれかに対
して伝送すべきデータが用意されたとする。
【0120】そうすると、このマイコンは、入出力端子
ピン1〜6を介して、信号(CS)、RW、RS0、RS
1をCIM33の中の制御回路101に供給し、図12
〜図16で説明したように、信号STB0〜3を発生さ
せ(図20の左端上部)、データバスから順次、8ビット
づつのデータをシフトレジスタ104のReg1、Re
g2、Reg3に書込ませる。
【0121】一方、制御回路101は、この信号STB
3の発生をとらえ、シーケンスカウンタ303に“4
9”をロードする。この信号STB3によるシーケンス
カウンタ303の出力データを“49”にするための回
路の一実施例を図21に、この回路の動作を表わすタイ
ミングチャートを図22にそれぞれ示す。
【0122】こうして、シーケンスカウンタ303がS
49にされると、この時点tX(図10)で送信フレーム
の処理が開始する。このS49からS122までの送信
フレームの処理は、図8で説明したDIOモードの場合
とほぼ同じであるが、このMPUモードでは、シフトレ
ジスタ104には既に伝送すべきデータが書込まれてい
るから、S49からS73までの間では何もせず、ただ
シフトレジスタ104のQ24にスタートビット用の
“1”を書き込むだけである点が、DIOモードのとき
と異なるだけである。
【0123】こうしてS122に達すると信号INIT
IALが発生し、その後、S0からS24までの最少時
間を含むアイドル状態に入る。つまり、MPUモードで
は、DIOモードのときと異なり、他のCIMからデー
タが受信されるのを待つのではなく、マイコンからシフ
トレジスタ104にデータの書込みが終了したらシーケ
ンスカウンタ303にデータ49を強制的にロードし、
これにより自動的に送信フレームの処理に入るようにし
ているのである。
【0124】さて、こうして、CCU10のCIM33
から送信フレームの伝送が開始すれば、既に図8で説明
したように、この送信データTXDがLCU側のCIM
30〜32によって受信データRXDとして受信処理さ
れ、そのうちのアドレスの位置したCIMにょって折り
返しデータが伝送されてくるから、今度はそれが受信デ
ータRXDとしてCIM33に受信されるようになる。
【0125】このときの受信フレームの処理も、図8に
おけるDIOモードの場合とほぼ同じで、ただMPUモ
ードでは、アドレスの一致状態をみない点が異なるだけ
である。そして、S0からS48になり、シフトレジス
タ104の中に受信データが格納し終り、かつエラーが
検出されなかった場合には、S48のクロックφS によ
り信号WRITE STBが立上ると、これにより図1
7から図19で説明したように割込要求信号(IRQ)が
発生し、その後のクロックφM により信号INITIA
Lが発生して、このZCIM33はアイドル状態に入
り、次に信号STB3が発生するまでアイドル状態を保
つ。
【0126】こうして割込要求信号(IRQ)が発生され
ると、CCU10内のマイコンは、この信号IRQによ
り割込処理ルーチンにジャンプし、シフトレジスタ10
4から受信データの取込みを行なう。このときのシフト
レジスタ104からの受信データの取込みは、スイッチ
400を用い、これに、図12及び図13で説明した回
路から信号READ1〜3を順次供給し、8ビットのデ
ータバスD0〜D7を介してシフトレジスタ104のR
eg1、Reg2、Reg3の順に行なわれるものであ
ることは、既に説明したとおりである。
【0127】ところで、この実施例では、既に図17で
説明したように、この信号(IRQ)はマスク可能に構成
されており、CCU10のマイコンはReg0(図17)
に“1”を書き込んでおくことにより、この信号(IR
Q)をマスクすることができる。
【0128】従って、図20のように、信号STB3の
発生時点tX の前の信号STB0の発生時点(図20の
左下)に合わせてデータバスD0を“1”にしておけ
ば、信号MASKが“1”になり、その後、信号WRI
TE STBが発生した時点でも割込要求信号(IRQ)
はマイコンに供給されず、これによりマイコンは必要に
応じて所定の期間中、他の処理を優先して行なうことが
できる。
【0129】なお、このマスクの解除は、図17から明
らかなとおり、信号STB0の発生時点でデータバスD
0を“0”にし、Reg0に“0”を書き込めばよい。
【0130】一方、CCU10のマイコンは、こうして
信号(IRQ)のマスクを行なっていたときには、図17
の信号IRQを調べ、それが“1”になっていたらデー
タ受信が完了していたことになるので、シフトレジスタ
104からデータの取込みを行ない、それが“0”にな
っていたらデータの受信完了を待つ。なお、信号(IR
Q)は、データの取込みを行なうときに発生する信号R
EAD0により解除されることは、図17から明らかで
ある。
【0131】ここで図2のように、MPUモードに設定
されたCIM33と、DIOモード(又はADモード)に
設定されたCIM30〜32との組合わせによるデータ
伝送動作を状態遷移図で示すと図23のようになる。
【0132】次に、CCU10のマイコンによる伝送制
御について説明する。CCUのマイコンは、各LCUの
負荷のうち、各種のスイッチやセンサなどからデータを
取り込み、それに応じて各LCUの負荷のうちの各種の
ランプやアクチュエータなどを制御するためのデータ
を、それぞれのLCUに送り出す働きをするが、さらに
伝送システムに電源が投入されたときの起動時における
処理と、データ伝送が定常状態にあるときでの各LCU
のCIMの動作の監視を行なう。
【0133】図24はCCU10の一実施例で、500
はセントラル・プロセッシング・ユニット(CPUとい
う)、502はプログラム格納用のリード・オンリ・メ
モリ(ROMという)、504はデータ格納用のランダム
・アクセス・メモリ(RAMという)、506はペリフェ
ラル・インターフェース・アダプタ(PIAという)であ
り、その他、CPUモードに設定されたCIM33や光
電変換モジュールO/E、それに光ファイバケーブルO
Fからなる双方向伝送路20などは、図1及び図2で説
明したとおりである。
【0134】次に、この図24の実施例の動作を、図2
5のフローチャートによって説明する。自動車のエンジ
ンキースイッチがオンされるなどして、データ伝送シス
テム全体に対する動作用の電源が投入され、伝送動作が
起動すると、このフローに従った処理が開始し、最初の
ステップS1(以下、ステップを省略して単にS1、S
2などと記す)に進む。
【0135】S1では、予め用意してあるシステム起動
用フラグをセットする。S2では、システム起動後、各
LCUに対するCCUからのデータの伝送が一巡したか
否かを調べ、結果がNO、つまり、起動後、まだCCU
からデータの伝送、即ち呼び掛けを受けていないLCU
が残っている間はS3に向い、そうでないときにはS9
に向う。
【0136】S3では、システム起動後、CCUからの
データ伝送が一度でも行なわれたか否かを調べ、最初の
伝送か否かを判断する。そして、結果がYESのときに
はS4に、NOのときにはS10に、それぞれ進む。S
4では、予め作成してROM502に格納してある特定
の制御データを、これも予め定めておいた特定のLCU
に対して送信する。このときの特定の制御データとして
は、それを受信すべき特定のLCUにおける負荷の制御
状態が、システム起動時に相応しいものとなるようなデ
ータに定めておく。例えば、そのLCUの負荷がランプ
であったら、とにかくそれを消すためのデータとなるよ
うにしておくのである。このS4の処理を終ったらS5
に進む。
【0137】S5では、LCUのいずれか一つからデー
タが伝送されてきたか否かを調べ、結果がNOのときに
はS6に進み、結果がYESとなったら、S8にジャン
プする。なお、LCUからCCUに伝送されるデータ
は、LCUに結合されている負荷のうちのスイッチやセ
ンサなどからの、それらの動作状態を表わすデータとな
っているので、これをモニタデータと呼ぶ。
【0138】S6では、S5での判断結果が続けて2
回、NOとなったか否かを判断し、結果がYESとなっ
たらS7に進み、結果がNOの間はS3の判断に戻る。
S7では、異常発生の警告処理を行ない、このとき続け
て2回、モニタデータを送信してこなかったLCUに、
故障などによる異常が発生したことをDIS508に表
示させ、その後、S8に進む。
【0139】S8では、CCUから次にデータを送信す
べきLCUを、次の番のものに定める処理を行なう。こ
のため、S4でシステム起動後、CCUから最初にデー
タを送出すべき特定のLCUを第1番とし、それ以外の
LCUに対して予め番号を付しておき、順次指定し得る
ようにしておく必要があるのはいうまでもない。そし
て、S8の後はS2の処理に戻る。
【0140】一方、S2での結果がYESになったとき
にはS9に進み、このS9の後とS3での結果がNOに
なったときにはS10に進むが、まず、S9では、シス
テム起動フラグをクリアするための処理が行なわれる。
そして、S10では、各LCUから受信したモニタデー
タに基づいて作成した、それぞれのLCU向けの制御デ
ータを、対応するLCUに送信するための処理を行な
う。
【0141】なお、前述のS4と、このS10における
送信処理は、マイコンのCPU500からCIM33の
シフトレジスタ104に対する24ビットのデータの書
込が完了し、信号STB3が発生したことにより自動的
に開始することは、既に説明したとおりである。
【0142】一方、CPU500などからなるマイコン
が、S1ないしS10にしたがった動作を行なっている
とき、これに組合わされているCIM33がデータを受
信すると、割込要求信号(IRQ)が発生し、既に図20
で説明したように、マイコンの処理は、CIM33から
のデータ取込みのための割込処理にジャンプする。そし
て、図26に示すように、この割込処理の中で、CIM
33を介して各LCUから受信したモニタデータに基づ
いて、その都度、新たに制御データのうち必要なものを
DIS508に表示させる処理を行なう。
【0143】こうして、割込処理の中で作成されたデー
タが、図25のS10の処理において、対応するLCU
に向けて送信されることになるのである。なお、割込要
求信号(IRQ)をマスクしていたときには、マスク解除
時での状態に応じた動作となることは既に説明したとお
りである。
【0144】次に、これら図25、図26の処理が行な
われた結果について説明する。まず、S2、S3、S4
の各処理の存在により、電源投入後、最初のデータ伝送
動作は、特定のLCUに対する特定の制御データの送出
となる。この結果、この特定のLCUに設けられている
負荷は、電源投入時での不定なデータによる異常な制御
状態から、直ちに、特定の制御データによる充分に妥当
な制御状態にされる。
【0145】一方、こうして電源投入後に1回でもモニ
タデータが受信されれば、それに基づいた制御データの
作成が可能になるため、それ以後、特定のLCU以外の
LCUにはS10でのデータ伝送により、かなり妥当な
制御データが送られることになり、このことはデータ伝
送回数が増加するにつれて強調され、データ伝送回数が
LCUの個数に近くなれば定常状態とほとんど変らな
い、ほぼ完全な制御状態を得ることができる。
【0146】従って、この実施例によれば、電源投入時
などに負荷の制御状態が異常になるのを最少限に抑え、
実用上ほとんど問題にならない制御を行なうことができ
る。
【0147】次に、この実施例によれば、図25のS
5、S6、S7の処理の存在により、CCUが或るLC
Uに対してデータを伝送した際、そのLCUからのモニ
タデータが受信できなかった場合には、CCUから再び
同じLCUに対するデータの送信動作が繰り返され、こ
れに応答してモニタデータが受信されれば、偶発的な事
情による一時的な異常としてそのまま次のLCUに対す
るデータ伝送に移行するが、2回続けてモニタデータが
受信されなかったときには、そのLCUに故障などによ
る異常が発生したものと判断され、それがDIS508
に表示されることになる。
【0148】従って、この実施例によれば、データ伝送
動作中、全てのLCUのデータ応答動作に対する監視が
行なわれ、しかも異常発生に際しては、それが一時的な
ものか否かの確認も自動的に行なわれることになり、常
に正常に異常発生の表示が行なえることになる。
【0149】なお、この図25の実施例では、S6での
判断が2回続けて受信不能か否かとなっているが、この
ときの回数は2回に限らず、2回以上なら何回でもよ
い。例えば、ノイズ環境が不良で、一時的なデータ伝送
誤り発生の確率の高い場合は3回、4回、或いは5回と
し、反対に、良好な環境のもとに設置され、偶発的なデ
ータ伝送誤り発生の確率が低い場合には、上記実施例に
示すように、2回でも充分過ぎる場合もあるのはいうま
でもない。
【0150】ところで、図25の実施例では、電源投入
後、最初にCCUからLCUに伝送されるデータが、特
定の一つのLCUに対してだけ予め用意してある特定の
制御データとなり、その他のLCUに対してはモニタデ
ータに基づいてその都度作成された制御データとなる
が、全てのLCUに対応して、それぞれ特定の制御デー
タを用意しておき、それぞれのLCUに対する第1回目
の伝送に対しては、それぞれのLCUごとに対応する特
定の制御データが送信されるようにしてもよい。
【0151】次に、図27は、CCU10の他の一実施
例で、データ伝送系に含まれる負荷の数が多くなり、L
CUの中に複数個のCIMを必要とした場合などに適し
た実施例について示したものであり、図において51
0、512、514はO/E(光電変換モジュール)、
20a、20b、20cはOFによる信号伝送路、30
a、30b、31a、31bはDIOモード又はADモ
ードに設定されたCIMであり、その他は図24の実施
例と同じである。
【0152】O/E510、512、514はPIA5
06により選択制御され、複数本のOF20a、20
b、20cのうちの1本をCIM33の信号伝送路T
X、RXと結合させる働きをする。各LCUには、それ
ぞれ複数個のCIM30a、31a、30b、31bを
含み、それぞれ独立しているOF20a、20b、20
cによってCCUに結合している。
【0153】なお、CPU500としてはHD4680
2として知られているICが、そしてPIA506には
HD46821として知られているICが、それぞれ用
いられ、このうちHD46802にはROMとRAMが
ビルトインされているため、これらを外付けとして設け
る必要はない。
【0154】この実施例によれば、CPU500などか
らなるマイコンが、PIA506を介してO/E512
〜514を選択制御し、CIM33によりデータ伝送を
行なうべきLCUを指定することができるから、それぞ
れのLCUごとに同じアドレスを付したCIMを設ける
ことができ、LCU側のCIMの数をアドレスの数より
充分に多くすることができ、データ伝送システムの機能
を容易に拡大することができる。
【0155】
【発明の効果】本発明によれば、1個のCCUと複数個
のLCUを備え、CCUからの呼び掛けに応じて各LC
UとCCUとの間でのデータ伝送が行なわれるようにし
たデータ伝送システムにおいて、LCUの故障に際して
も正確に異常表示が行なわれるため、負荷の異常動作を
防止することができるデータ伝送システムを、容易に提
供することができる。
【図面の簡単な説明】
【図1】自動車内集約配線システムの一例を示す説明図
である。
【図2】本発明によるデータ伝送システムの一実施例を
示すブロック構成図である。
【図3】各端末処理装置の一実施例を示すブロック図で
ある。
【図4】図3の実施例をさらに詳細にしたブロック図で
ある。
【図5】データ内容の一実施例を示す説明図である。
【図6】伝送波形の一実施例を示す説明図である。
【図7】モード選択の一実施例を示す説明図である。
【図8】DIOモードにおける本発明の一実施例の動作
を説明するためのフローチャートである。
【図9】本発明による端末処理装置の一実施例をCPU
モードに設定して示した機能ブロック図である。
【図10】CPUモードにおける伝送波形の一実施例を
示す説明図である。
【図11】図9の実施例をさらに詳細に説明した機能ブ
ロック図である。
【図12】信号処理回路の一実施例を示すブロック図で
ある。
【図13】信号処理回路の一実施例を示すブロック図で
ある。
【図14】信号処理回路の一実施例の動作説明用のタイ
ミングチャートである。
【図15】信号処理回路の一実施例の動作説明用のタイ
ミングチャートである。
【図16】レジスタセレクト信号による選択動作を示す
ブロック図である。
【図17】割込要求信号発生回路の一実施例を示すブロ
ック図である。
【図18】割込要求信号発生回路の一実施例の動作説明
用のタイミングチャートである。
【図19】割込要求信号発生回路の一実施例の動作説明
用のタイミングチャートである。
【図20】CPUモードでの動作を説明するためのタイ
ミングチャートである。
【図21】カウンタをセットするための回路の一実施例
を示すブロック図である。
【図22】カウンタをセットするための回路の一実施例
の動作説明用のタイミングチャートである。
【図23】CPUモードとDIOモードの組合わせによ
るデータ伝送動作を表わす状態遷移図である。
【図24】中央処理装置の一実施例を示すブロック図で
ある。
【図25】中央処理装置の動作を説明するためのフロー
チャートである。
【図26】中央処理装置の動作を説明するためのフロー
チャートである。
【図27】中央処理装置の他の一実施例を示すブロック
図である。
【符号の説明】
10 中央処理装置 20 信号伝送路 30〜32 端末処理装置 33 通信制御装置 40 A/D(アナログ・ディジタル変換器) 51〜58 外部負荷 101 制御回路 102 同期回路 103 アドレス比較回路 104 シフトレジスタ 105 I/Oバッファ 106 A/D制御回路 107 クロック発生器 301 同期回路 302 カウンタ 303 シーケンスカウンタ 304 シーケンスデコーダ 305 異常検出器 306 アドレスデコーダ 307 コンパレータ 308 エラー検出回路 310 複合ゲート 311 エクスクルーシブオアゲート 312 アンドゲート 320 シフトレジスタ 321 レジスタ 322 ゲート 323 カウンタ 324 A/D制御用信号発生回路 325 カウンタ 500 CPU 502 ROM 504 RAM 506 PIA 508 表示装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 明 茨城県勝田市大字高場2520番 株式会社 日立製作所 佐和工場内 (56)参考文献 特開 昭57−190441(JP,A) 特開 昭54−110706(JP,A)

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 中央処理装置と端末処理装置とを備え、
    上記中央処理装置からのフレーム単位からなる制御デー
    タによる呼び掛けに応じて、その都度、上記端末処理装
    置はフレーム単位からなるモニタデータを返送し、上記
    端末処理装置は、上記中央処理装置から送られてきた制
    御データに応じて制御を実行すると共に自装置の状態を
    表わすモニタデータを返送し、上記中央処理装置は、端
    末処理装置から送られてきたモニタデータに基づいて次
    回に送信すべき制御データを演算作成するようにしたデ
    ータ伝送システムにおいて、上記中央処理装置による制
    御データの送信に対する端末処理装置からのモニタデー
    タの返信を監視する手段と、同一の制御データによる同
    一の端末処理装置に対する上記中央処理装置による制御
    データの送信を少くとも2回繰り返す手段を設け、中央
    処理装置による制御データの送信に対して少くとも2回
    連続してモニタデータを返信しない端末処理装置が検出
    されたとき異常と判断するように構成したことを特徴と
    するデータ伝送システム。
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