JPH0315866B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、アナログデータの伝送方式に係り、
特に自動車内などでの多重伝送による集約配線シ
ステムに好適なアナログデータ伝送方式に関す
る。

〔従来技術〕

例えば自動車には各種のランプやモータなどの
電装品、それに自動車制御用の各種のセンサやア
クチユエータなどの電気装置が多数配置され、そ
の数は自動車のエレクトロニクス化に伴なつて増
加の一途をたどつている。

このため、従来のように、これら多数の電気装
置に対してそれぞれ独立に配線を行なつていたの
では、配線が極めて複雑で、かつ大規模なものと
なつてしまい、コストアツプや重量、スペースの
増加、或いは相互干渉の発生など大きな問題を生
じる。

そこで、このような問題点を解決する方法の一
つとして、少ない配線で多数の信号の伝送が可能
な多重伝送方式による配線の簡略化が提案されて
いる。

第１図にこのような多重伝送方式による自動車
内集約配線システムの一例を示す。

この第１図のシステムは信号伝送路として光フ
アイバケーブルOFを用い、中央制御装置CCU
（以下、単にCCUという。なお、これはCentral
Control Unitの略）と複数の端末処理装置LCU
（以下、単にLCUという。なお、これはLocal
Control Unitの略）との間の光信号チヤンネル
で共通に結合したもので、光フアイバケーブル
OFの分岐点には光分岐コネクタOCが設けてあ
る。

CCUは自動車のダツシユボードの近傍など適
当な場所に設置され、システム全体の制御を行な
うようになつている。

LCUは各種の操作スイツチSW、メータＭなど
の表示器、ランプＬ、センサＳなど自動車内に多
数設置してある電気装置の近傍に、所定の数だけ
分散して配置されている。

CCU及び各LCUが光フアイバケーブルOFと結
合する部分には光信号と電気信号を双方向に変換
する光電変換モジユールＯ／Ｅが設けられてい
る。

CCUはマイクロコンピユータを備え、シリア
ルデータによるデータ通信機能を持ち、これに対
応して各LCUには通信処理回路CIM（以下、単に
CIMという。なお、これはCommunication
Interface Adaptorの略）が設けけられ、CCUは
LCUの一つを順次選択し、そのLCUとの間での
データの授受を行ない、これを繰り返えすことに
より１チヤンネルの光フアイバケーブルOFを介
しての多重伝送が可能になり、複雑で大規模な自
動車内配線を簡略化することができる。

ところで、自動車内に設置される電気装置の中
には、アナログデータにより動作するものが含ま
れている。例えば、エンジンの制御に必要な各種
のセンサなどがそれである。

そこで、このようなアナログデータにより動作
する電気装置を外部負荷として備えたLCUでは
アナログ・デイジタル変換器（以下、単にＡ／Ｄ
という）を設け、外部負荷からのアナログデータ
をデイジタルデータに変換してCIMに取込む必
要がある。

このとき、一般に、Ａ／Ｄの変換動作には、使
用するＡ／Ｄに応じて特有の時間遅れが必然的に
存在し、しかもこの時間遅れは動作条件に応じて
或る限度内で種々変化して必ずしも一定にならな
い。

この結果、上記した従来のシステムにおいて
は、CCUからの呼び掛けに応答して自らのデー
タをCCUに伝送しようとしたLCUが、アナログ
データによる外部負荷を含むものであつた場合に
は、上記したＡ／Ｄの時間遅れの間はデータを
CCU側に伝送することができず、Ａ／Ｄの変換
動作に必要な時間だけデータ伝送開始が遅れてし
まうことになり、データ伝送速度が低下してしま
うという欠点があつた。

なお、この種のものとして関連するものには、
例えば特開昭55−47752号公報を挙げることがで
きる。

〔発明の目的〕

本発明の目的は、上記した従来技術の欠点を除
き、Ａ／Ｄに必要な変換時間と無関係にデータ伝
送速度を充分に高く保つことができるようにした
データ伝送方式を提供するにある。

〔発明の概要〕

この目的を達成するため、本発明は、CCUに
よる呼び掛けタイミングとは無関係に、LCUの
Ａ／Ｄによる変換動作を所定のタイミングごとに
周期的に行ない、これによつて得られたデイジタ
ルデータをレジスタに書込み、上記した呼び掛け
タイミングではこのレジスタに書込んであるデイ
ジタルデータを読み出して伝送すると共に、この
呼び掛けタイミングではＡ／Ｄの出力によるレジ
スタの書換が禁止されるようにした点を特徴とす
る。

〔発明の実施例〕

以下、本発明によるデータ伝送方式の実施例を
図面について説明する。

第２図は本発明の一実施例を示す全体ブロツク
構成図で、１０は中央処理装置（第１図のCCU
に相当）、２０は信号伝送路（第１図の光フアイ
バケーブルOFに相当）、３０〜３２は端末処理装
置（第１図のLCUに相当）、４０はＡ／Ｄ、５１
〜５８は外部負荷である。なお、この実施例で
は、信号伝送路２０として電気信号伝送路を用い
た場合について示してあり、従つて、中央処理装
置１０及び端末処理装置３０〜３２には光電変換
モジユールが不要で、このため、端末処理装置３
０〜３２の内容は実質的にCIMだけとなつてい
る。

コンピユータ（マイクロコンピユータ）を含む
中央処理装置１０は、伝送路２０で各端末処理装
置３０〜３２と結合され、各種のセンサやラン
プ、アクチユエータ、モータなどの電気装置から
なる外部負荷５０〜５８に対するデータの送出
と、これらからのデータの取込みを多重伝送方式
によつて行なう。このとき、アナログデータを出
力するセンサなどの外部負荷５７，５８はＡ／Ｄ
４０を介して端末処理装置３２に結合され、デイ
ジタルデータによる伝送動作が行なえるようにな
つている。

信号伝送路２０は双方向性のものなら何でもよ
く、電気信号伝送系に限らず光フアイバによる光
信号伝送系など任意のものが用いられ、これによ
る通信方式にいわゆる半二重方式（Helf
Puplex）で、中央処理装置１０から複数の端末
処理装置３０〜３２のうちの一つに対する呼び掛
けに応じ、該端末処理装置の一つと中央処理装置
１０との間でのデータの授受が伝送路２０を介し
て交互に行なわれるようになつている。

このような半二重方式による多重伝送のため、
中央処理装置１０から送出されるデータには、そ
の行先を表わすアドレスが付され、伝送路２０か
ら受け取つたデータに付されているアドレスが自
らのアドレスであると認識した、各端末処理装置
のうちの一つだけが応答するようになつている。

このように、中央処理装置１０からアドレスが
付されて送出されたデータに応じて、そのアドレ
スを理解し、それが自らのものであると判断した
端末処理装置の一つだけがそれに応答して自らの
データを中央処理装置１０に送出することによ
り、上記した半二重方式によるデータの伝送動作
が得られることになる。

また、この実施例では、各端末処理装置３０〜
３２の機能を特定のものに集約し、これら端末処
理装置３０〜３２のLSI化（大規模集積回路化）
を容易にしている。そして、このときの特定の機
能としては、上記したデータ伝送機能、つまり半
二重方式による多重伝送に必要な機能と、各端末
処理装置に付随しているＡ／Ｄ４０などの外部機
器を制御する機能の２種となつている。そして、
この結果、データ伝送機能の専用化が可能にな
り、例えば、自動車内での集約配線システムに適
用する場合には、上記した半二重方式とし、必要
な伝送速度やアドレスのビツト数などをそれに合
わせて決めるなどのことができる。

さらに、この多重伝送方式では、上記したよう
にLSI化した端末処理装置の機能をそのまま活か
し、中央処理装置１０にも適用可能にしたもので
あり、この結果、中央処理装置１０としてデータ
伝送機能をもたない汎用のコンピユータ（マイク
ロコンピユータなど）を用い、これに上記した
LSI化端末処理装置３３を組合わせるだけで中央
処理装置１０を構成することができ、中央処理装
置１０のコンピユータに必要なソフトウエア面で
の負荷を軽減させることができると共に、端末処
理装置の汎用性を増すことができる。なお、この
場合、中央処理装置側に組合わされた端末処理装
置３３では、それが持つ機能の一部については何
ら活かされないままとなるが、これはやむを得な
い。

次に、第３図は各端末処理装置３０〜３２の一
実施例を大まかなブロツク構成で示したもので、
伝送路２０から入力された受信信号RXDは同期
回路１０２に供給され、クロツク発生器１０７か
らのクロツクの同期を取り、制御回路１０１に受
信信号RXDのクロツク成分に調歩同期したクロ
ツクが与えられ、これにより、制御回路１０１が
制御信号を発生し、シフトレジスタ１０４に受信
信号のデータ部分をシリアルに読込む。

一方、アドレス比較回路１０３には、予めその
端末処理装置に割り当てられたアドレスが与えら
れており、このアドレスとシフトレジスタ１０４
の所定のビツト位置に読込まれたデータとがアド
レス比較回路１０３によつて比較され、両者が一
致したときだけシフトレジスタ１０４内のデータ
がＩ／Ｏバツフア１０５に転送され、外部機器に
与えられる。

また、制御回路１０１はクロツクで歩進するカ
ウンタを含む、シーケンシヤルな制御信号を発生
し、受信信号RXDによるデータをＩ／Ｏバツフ
ア１０５に与えたあと、それにひき続いて今度は
Ｉ／Ｏバツフア１０５からシフトレジスタ１０４
にデータをパラレルに取り込み、外部機器から中
央処理装置１０に伝送すべきデータをシフトレジ
スタ１０４の中にシリアルデータとして用意す
る。そして、このデータをシフトレジスタ１０４
からシリアルに読み出し、送信信号TXDとして
伝送路２０に送出する。このときには、受信信号
RXDに付されていたアドレスがそのまま送信信
号TXDに付されて送出されるから、中央処理装
置１０は自らが送出したアドレスと一致している
ことによりこの送信信号TXDの取り込みを行な
い、これにより半二重方式による１サイクル分の
データの授受が完了する。

こうして中央処理装置１０は次の端末処理装置
に対するデータの送出を行ない、これを繰り返す
ことにより複数の各端末処理装置３０〜３２との
間でのデータの授受が周期的に行なわれ、多重伝
送が可能になる。

Ａ／Ｄ制御回路１０６は第２図における端末処
理装置３２として使用した場合に必要なＡ／Ｄ４
０の制御機能を与えるためのもので、アナログ信
号を発生するセンサなどの外部負荷５７，５８か
らのデータをＡ／Ｄ４０によつてデイジタル化し
てシフトレジスタ１０４に取り込むために必要な
制御機能を与える働きをする。なお、その詳細に
ついては後述する。

次に第４図は端末処理装置３０〜３３の一実施
例を示すブロツク図で、第３図と同一もしくは同
等の部分には同じ符号を付してあり、この第４図
において、３０１は受信信号RXDに調歩同期し
たクロツクを発生させるための同期回路、３０２
は２相のクロツクφ_Sとφ_Mを発生するカウンタ、
３０３はシーケンシヤル制御用のカウンタ、３０
４はカウンタ３０３の出力から種々の制御信号を
作り出すシーケンスデコーダ、３０５は異常検出
器、３０６はＩ／Ｏバツフア１０５の入出力切換
選択用のアドレスデコーダ、３０７はアドレス比
較用の４ビツトのコンパレータ、３０８はエラー
検出回路、３１０は２個のアンドゲートと１個の
ノアゲートからなる複合ゲート、３１１はエラー
検出用のエクスクルーシブオアゲート、３１２は
データ送出用のアンドゲート、３１３，３１４は
トライステートバツフア、３２０は８ビツトのシ
フトレジスタ、３２１は32ビツトのレジスタ、３
２２は32チヤンネルのゲート、３２３はＡ／Ｄ制
御用のカウンタ、３２４はＡ／Ｄ制御用信号発生
回路、３２５はＡ／Ｄのチヤンネル選択用のカウ
ンタである。なお、シフトレジスタ１０４は25ビ
ツト（24ビツト＋１ビツト）で、Ｉ／Ｏバツフア
１０５は14ポート（14ビツト）のものである。

この端末処理装置３０〜３３（以下、これらを
CIMという）は複数の動作モードの一つを選択
して動作するようになつており、第２図のCIM
３０〜３１として用いられるときにはDIOモード
が、また、第２図のCIM３２として用いる場合
にはADモードが、そして第２図のCIM３３に用
いた場合にはMPUモードがそれぞれ選択される。
なお、このモード選択については後述する。

まず、DIOモードに選択された場合には、Ａ／
Ｄ制御回路１０６は動作せず。このときのシフト
レジスタ１０４データ内容は第５図に示すように
なり、No.０からNo.５までの６ビツト分は使用て
ず、No.６からNo.19までの14ビツトがＩ／Ｏバツフ
ア１０５のデータDIOに割当てられる。そして、
No.20からNo.23までの４ビツトがアドレスデータ
ADDRに割当てられ、No.24はスタートビツトに
割当てられている。なお、DIOデータに割当てら
れてるビツト数が14となつているのは、Ｉ／Ｏバ
ツフア１０５が14ビツトのものとなつているから
である。また、このため、この実施例による
CIMでは、Ｉ／Ｏバツフア１０５に接続可能な
外部負荷の最大数が14となつている。

この実施例によるデータ伝送の方式は、調歩同
期、双方向、反転二連送方式と呼ばれるもので、
デイジタルデータをNRZ（nonreturn to zero）
法により伝送するようになつており、その伝送波
形は第６図に示すようになつている。すなわち、
CCU側のCIMからLCU側のCIMにデータを伝送
するフレームを受信フレーム、反対にLCU側か
らCCU側に伝送するフレームを送信フレームと
すれば、受信フレームと送信フレームが共に74ビ
ツトで、従つて１フレームが148ビツトとなつて
いる。そして、受信フレームと送信フレームとは
共に同じフレーム構成となつており、最初に25ビ
ツトの“０”があり、そのあとに調歩同期のため
の１ビツトの“１”からなるスタートビツトが設
けられ、それに続いて24ビツトの受信データ
RXD又は送信データTXDがNRZ信号形式で伝送
され、さらにこれらのデータの反転データ
又はが伝送されるようになつている。なお、
この反転データ又はを伝送しているの
は、伝送エラーチエツクのためである。

既に説明したように、この実施例では、半二重
方式により多重伝送が行なわれるから、受信フレ
ームのデータRXDの先頭の４ビツトには、CCU
がそのとき呼び掛けを行なう相手となるLCUの
アドレスデータADDRが第５図に示すように付
され、これに応答してそのLCUから送出される
送信フレームのデータTXDの先頭４ビツトには
同じアドレスデータADDRが付されて伝送され
る。なお、LCU側から送信フレームが伝送され
るのは、CCU側で呼び掛けたLCUに限られるか
ら、送信データTXDにアドレスが付加されてい
なくてもCCU側ではそのデータがいずれのLCU
からのものであるかは直ちに判断できる。従つ
て、送信フレームのデータTXDには必ずしもア
ドレスを付す必要はなく、データTXDの先頭４
ビツトを（0000）などLCUのいずれのアドレス
とも一致しないデータとしてもよい。

ここで第４図に戻り、CIMのアドレスについ
て説明する。

既に説明したように、この実施例では、LCU
側のCIMにはそれぞれ異なつた４ビツトのアド
レスが割当ててあり、このアドレスをもとにして
半二重方式によるデータの多重伝送が行なわれる
ようになつている。

そして、このアドレスをそれぞれのCIMに割
当てる働きをする入力がコンパレータ３０７に接
続されている４本の入力２⁰〜２³であり、これら
の入力に与えるべきデータADDR0〜ADDR3に
より当該CIMのアドレスが指定される。例えば、
そのCIMのアドレスを“10”に指定するために
は、アドレスデータADDR0＝０、ADDR1＝１、
ADDR2＝０、ADDR3＝１とし、入力２⁰〜２³に
（1010）が入力されるようにすればよい。なお、
この実施例では、データ“０”は接地電位、デー
タ“１”は電源電圧Vccによつて表わされている
から、アドレス“10”に対しては入力２⁰，２²を
接地し、入力２¹，２³を電源に接続することにな
る。

ところで、この実施例では、アドレス入力２⁰
〜２³がアドレスデコーダ３０６にも入力され、
その出力によりＩ／Ｏバツフア１０５の方向性が
制御されるようになつている。この結果、アドレ
スを指定すると、Ｉ／Ｏバツフア１０５の14本の
端子のうちのいずれがデータ出力ポートとなるの
かが決定される。そして、この実施例では、アド
レスがそのまま出力ポート数に対応するようにな
つている。従つて、いま、アドレスを“10”と定
めれば、Ｉ／Ｏバツフアの14本の端子のうち10本
が出力ポートとなり、残りの４本が入力ポートと
なるように制御される。

また、第４図では省略してあるが、このアドレ
スデコーダ３０６の出力は制御回路１０１のシー
ケンスデコーダ３０４にも与えられ、これにより
第７図に示すように、このCIMの動作モードが
切換えられるようになつている。すなわち、この
実施例では、アドレスを“０”に設定したCIM
はMPUモードで、アドレスを“１”から“Ｄ”
までの間に設定したCIMはDIOモードで、そして
アドレスを“Ｅ”、“Ｆ”のいずれかに設定した
CIMはADモードでそれぞれ動作するようにされ
る。

次に、制御回路１０１と同期回路１０２の機能
について説明する。

この実施例では、第６図に関連して既に説明し
たように、調歩同期方式が採用されており、この
ため、受信フレーム、送信フレーム共にデータ伝
送に際して、その開始前に必ず25ビツトの“０”
が挿入され、その後で１ビツトのスタートビツト
として“１”データが挿入されている（第６図）。

そこで同期回路３０１は受信フレームの最初に
存在する25ビツトの“０”に続くスタートビツト
の立上りを検出し、内部クロツクのビツト同期を
取る。従つて、次の受信フレームが現われるまで
は、このときのタイミングにビツト同期した内部
クロツクにより動作が遂行されてゆくことにな
る。

カウンタ３０２は同期回路３０２で同期が取ら
れた内部クロツクから２相のクロツクφ_Sとφ_Mを
作り出す。これによりクロツクφ_Sとφ_Mはその後
入力されてくる受信データRXDに位相同期した
ものとなる。

シーケンスカウンタ３０３は同期回路３０２か
らスタートビツトの立上り検出タイミングを表わ
す信号を受け、特定のカウント値、例えばカウン
ト０の状態にセツトされ、その後、クロツクφ_S又
はφ_Mによつてカウントされる。従つて、そのカ
ウント出力によりCIM全体の制御手順を定める
ことができ、カウント値をみることにより、任意
のタイミングにおけるCIMの動作がどのステツ
プにあるのかを知ることができる。

そこで、このカウンタ３０３のカウント出力を
シーケンスデコーダ３０４に供給し、このCIM
の動作に必要な制御信号、例えばRXMODO、
TXMODE、READ、SHIFTなど内部で必要と
する全ての制御信号をシーケンスデコーダ３０４
で発生させるようにしている。つまり、この実施
例は、クロツクφ_Sとφ_Mによるシーケンス制御方
式となつているものであり、従つて、カウンタ３
０３の出力をデコードしてやれば、必要な制御が
全て行なえることになるのである。

次に、伝送されて来るデータRXDがそのCIM
向けのデータであるか否か、つまりCCUからの
受信フレームの伝送による呼び掛けが自らに対す
るものであるか否かの判定動作について説明す
る。

既に説明したように、コンパレータ３０７一方
の入力には、入力２⁰〜２³からのアドレスデータ
が与えられており、他方の入力にはシフトレジス
タ１０４のQ₂₀ビツトからQ₂₃ビツトまでのデー
タが与えられるようになつている。そして、この
コンパレータ３０７は、両方の入力データが一致
したときだけ、一致信号MYADDRを出力する。
そこで、シフトレジスタ１０４に受信データ
RXDが入力され、そのQ₂₀ビツトからQ₂₃ビツト
までの部分にデータRXDの先頭に付されている
アドレスデータ（第５図参照）が格納されたタイ
ミングでコンパレータ３０７の出力信号
MYADDRを調べ、そのときにこの信号
MYADDRが“１”になつていたらそのデータ
RXDは自分宛のもので、CCUからの呼び掛けは
自分に対するものであることが判る。

このため、エラー検出回路３０８に制御信号
COMPMODEを供給し、上記した所定のタイミ
ングで信号MYADDRを取込み、それが“０”に
なつていたときには出力INITIALを発生させ、
これによりシーケンスカウンタ３０３をカウント
０にセツトし、CIM全体の動作を元に戻して次
のデータ伝送が入力されるのに備える。一方、信
号MYADDRが“１”になつていたときには、エ
ラー検出回路３０８によるINITIALの発生がな
いから、そのままCIMの動作はシーケンスカウ
ンタ３０３のそのときのカウンタト値にしたがつ
てそのまま続行される。

次に、伝送エラー検出動作について説明する。

この実施例では、既に第６図で説明したように
反転二連送方式によるデータ伝送が採用されてお
り、これにより伝送エラーの検出が行なえるよう
になつている。そして、このため、シフトレジス
タ１０４の最初のQ₀ビツトと最後のQ₂₄ビツトか
らエクスクルーシブオアゲート３１１にデータが
与えられ、このゲート３１１の出力が信号
ERRORとしてエラー検出回路３０８に与えられ
るようになつている。

シーケンスデコーダ３０４はスタートビツトに
続く受信信号RXDと（第６図）に伝送期間
中、制御信号RXMODEを出力して複合ゲート３
１０の下側のゲートを開き、これにより伝送路２
０からのデータをシリアル信号SIとしてシフトレ
ジスタ１０４に入力する。このとき複合ゲート３
１０にはノアゲートが含まれているため、伝送路
２０から供給されてくるデータは反転されてシフ
トレジスタ１０４に入力される。

そこで、受信フレーム（第６図）のスタートビ
ツトに続く24ビツト分のデータがシフトレジスタ
１０４に入力された時点では、このシフトレジス
タ１０４のQ₀ビツトからQ₂₃ビツトまでの部分に
は受信信号RXDの反転データが書込まれる
ことになる。次に、第６図から明らかなように、
24ビツトの受信信号RXDが伝送されたあと、そ
れにひき続いて24ビツトの反転信号が伝送
されてくると、それが複合ゲート３１０で反転さ
れてデータRXDとなり、シリアル信号SIとして
シフトレジスタ１０４に入力され始める。この結
果、シフトレジスタ１０４のQ₀の反転信号
の先頭ビツトが反転されて入力されたタイミング
では、その前に書込まれていた受信信号RXDの
先頭ビツトの反転データがシフトレジスタ１０４
のQ₂₄ビツトに移され反転信号RXDの２番目のビ
ツトのデータがQ₀に書込まれたタイミングでは
受信信号RXDの２番目のビツトのデータがQ₂₄の
ビツトに移されることになり、結局、反転信号
RXDがシフトレジスタ１０４に１ビツトづつシ
リアルに書込まれているときの各ビツトタイミン
グでは、シフトレジスタ１０４のQ₂₄ビツトとQ₀
ビツトには受信信号RXDと反転信号の同じ
ビツトのデータが常に対応して書込まれることに
なる。

ところで、上記したようにエクスクルーシブオ
アゲート３１１の２つの入力にはシフトレジスタ
１０４のQ₀ビツトとQ₂₄ビツトのデータが入力さ
れている。従つて、受信信号RXDと反転信号
RXDの伝送中にエラーが発生しなかつたとすれ
ば、反転信号の伝送期間中に、エクスクル
ーシブオアゲート３１１の出力は常に“１”にな
る筈である。何故ならば、受信信号RXDとその
反転信号の対応する各ビツトでは必ず“１”
と“０”が反転している筈であり、この結果、ゲ
ート３１１の入力は必ず不一致を示し、そうなら
ないのは伝送にエラーがあつたときだけとなるか
らである。

そこで、エラー検出回路３０８は反転信号
RXDが伝送されている24ビツトの期間中、信号
ERRORを監視し、それが“０”レベルになつた
時点で信号INITIALを発生するようにすれば、
エラー検出動作が得られる。なお、このようなデ
ータ伝送システムにおける伝送エラーの処理方式
としては、伝送エラーを検出したらそれを修復し
て正しいデータを得るようにするものも知られて
いるが、この実施例では、伝送エラーが検出され
たらその時点でそのフレームのデータ受信動作を
キヤンセルし、次のフレームのデータ受信に備え
る方式となつており、これにより構成の簡略化を
図つている。

次に、この第４図の実施例のDIOモードにおけ
るデータ伝送の成全体的な動作を第８図のタイミ
ングチヤートによつて説明する。

φ_S，φ_Mはカウンタ３０２から出力される二相
のクロツクで、同期回路３０１内に含まれている
クロツク発振器による内部クロツクにもとづいて
発生されている。

一方、は外部からこのCIMに供給され
る信号で、マイクロコンピユータなどのリセツト
信号と同じであり、第２図における全てのCIM
ごとに供給されるようになつており、電源投入時
など必要なときに外部のリセツト回路から供給さ
れ、伝送システム全体のイニシヤライズを行な
う。

イニシヤライズが終るとシーケンスカウンタ３
０３はカウント値が０に設定され、そこからクロ
ツクφ_Mにより歩進してゆく。そしてカウント値
が25になるまでは何の動作も行なわず、カウント
値が25になるとIDLE信号と信号が発生
し、CIMはアイドル状態になつてシーケンスカ
ウンタ３０３のカウント値によるシーケンシヤル
な制御は停止され、トライステートバツフア３１
３が開いて信号受信可能状態となる。なお、この
とき、イニシヤライズ後、シーケンスカウンタ３
０３のカウント値が25になるまでは信号受信可能
状態にしないようにしているのは、同期回路３０
１による調歩同期のためであり、受信信号RXD
が24ビツトなので最少限25ビツトの“０”期間を
与える必要があるためである。

こうしてアイドル状態に入るとシーケンスカウ
ンタ３０２はクロツクφ_S，φ_Mのカウントにより
歩進を続けるが、シーケンスデコーダ３０４は制
御信号IDLEとINITIALを発生したままにとどま
り、受信信号が入力されるのをただ待つている状
態となる。なお、このために第６図に示すように
各受信フレームと送信フレームの先頭には25ビツ
トの“０”が付加してあるのである。

こうしてアイドル状態に入り、その中でいま、
時刻t₀で受信信号RXDが入力されたとする。そ
うすると、この信号RXDの先頭には１ビツトの
スタートビツトが付されている。そこで、このス
タートビツトを同期回路３０１が検出し、内部ク
ロツクのビツト同期を取る。従つて、これ以後、
１フレーム分の伝送動作が完了するまでのデータ
RXD、とクロツクφ_Mとφ_Sとの同期は内部ク
ロツクの安定度によつて保たれ、調歩同期機能が
得られることになる。

スタートビツトが検出されるとシーケンスカウ
ンタ３０３はカウント出力０（以下、このカウン
タ３０３の出力データはＳを付し、例えば、この
場合にはS0で表わす）に設定され、これにより
シーケンスデコーダ３０４は制御信号IDLEを止
め、制御信号RXMODEを発生する。また、これ
と並行してシフトレジスタ１０４にはシフトパル
スSHIFTがクロツクφ_Mに同期して供給される。

この結果、スタートビツトに続く48ビツトの受
信信号RXDと反転信号（第６図）が伝送路
２０から複合ゲート３１０を通つてシリアルデー
タとしてシフトレジスタ１０４に順次１ビツトづ
つシフトしながら書込まれてゆく。このとき、最
初の24ビツトの受信信号RXDは複合ゲート３１
０によつて反転されたデータとしてシフト
レジスタ１０４に順次シリアルに書込まれるの
で、スタートビツトに続く24ビツトの期間、つま
りシーケンスカウンタ３０３がS1からS24に達し
た時点では、シフトレジスタ１０５のQ₀ビツト
からQ₂₃までのビツトに受信信号RXDが反転され
たデータが書込まれることになる。ここで
次のS25のクロツクφ_Mの立上りで制御信号
COMPMODEが出力され、エラー検出回路３０
８が機能する。そしてこの状態で続いて反転信号
RXDが入力され始め、この結果、今度は反転信
号が反転されたデータRXDがシフトレジス
タ１０５のQ₀ビツトからシリアルに書込まれて
ゆく。これによりS1からS24でシフトレジスタ１
０４に書込まれたデータはその先頭のビツ
トからシフトレジスタ１０４のQ₂₄ビツト位置を
通り、シーケンスカウンタ３０３がS25からS48
になるまでの間に順次、１ビツトづつオーバーフ
ローされてゆく。一方、これと並行してシフトレ
ジスタ１０４のQ₀ビツト位置を通つて反転信号
RXDによるデータRXDがその先頭ビツトから順
次、シリアルに書込まれてゆき、この間にエクス
クルーシブオアゲート３１１とエラー検出回路３
０８による伝送エラーの検出が、既に説明したよ
うにして行なわれてゆく。

従つて、シーケンスカウンタ３０３がS48にな
つた時点では、シフトレジスタ１０４のQ₀ビツ
トからQ₂₃ビツトまでには、受信信号RXDと同じ
データRXDがそのまま書込まれた状態になる。
そこで、このS48のタイミングでコンパレータ３
０７の出力信号MYADDRを調べることにより前
述したアドレスの確認が行なわれ、いま受信した
データRXDが自分宛のものであるか否か、つま
り、このときのCCUからの呼び掛けが自分宛の
ものであるか否かの判断が行なわれる。なお、シ
ーケンスカウンタ３０３がS25からS48の間にあ
る期間中に伝送エラーが検出され、或いはアドレ
スの不一致が検出されるとエラー検出回路３０８
はS48になつた時点で制御信号INITIALを発生
し、この時点でシーケンスカウンタ３０３はS0
に設定され、アイドル前25ビツトの状態に戻り、
この受信フレームに対する受信動作は全てキヤン
セルされ、次の信号の入力に備える。

さて、シーケンスカウンタ３０３がS25から
S48にある間に伝送エラーが検出されず、かつア
ドレスの不一致も検出されなかつたとき、つまり
S48になつた時点でエラー検出回路３０８が
INITIAL信号を発生しなかつたときには、この
S48になつた時点でシーケンスデコーダ３０４が
制御信号WRITESTBを発生する。なお、この結
果、S48の時点ではINITIAL信号とWRITESTB
信号のいずれか一方が発生され、伝送エラー及び
アドレス不一致のいずれも生じなかつたときには
前者が、そして伝送エラー及びアドレス不一致の
いずれか一方でも発生したときには後者がそれぞ
れ出力されることになる。

さて、S48の時点で制御信号WRITESTBが出
力されると、そのときのシフトレジスタ１０４の
データがパラレルにＩ／Ｏバツフア１０５に書込
まれ、この結果、受信したデータRXDによつて
CCUからもたらされたデータがＩ／Ｏバツフア
１０５の出力ポートから外部負荷５１〜５６のい
ずれかに供給される。なお、このときには、DIO
モードで動作しているのであるから、第５図で説
明したようにQ₆ビツトからQ₁₉ビツトまでの最大
14ビツトがデータRXDとして伝送可能であり、
かつ、そのうちの何ビツトがＩ／Ｏバツフア１０
５の出力ポートとなつているかはアドレスによつ
て決められていることは既に説明したとおりであ
る。

こうしてS48に達すると受信フレームの処理は
全て終り、次のS48から送信フレームの処理に入
る（第６図）。

まず、S49からS72までは何の処理も行なわな
い。これはCCU側にあるCIMの調歩同期のため
で、上記した受信フレームの処理におけるIDLE
の前に設定した期間での動作と同じ目的のための
ものである。

S73に入るとシーケンスデコーダ３０４から制
御信号PSが出力され、これによりシフトレジス
タ１０４はパラレルデータの読込み動作となり、
Ｉ／Ｏバツフア１０５の入力ポートに外部負荷５
１〜５６のいずれかから与えられているデータを
並列に入力する。このとき読込まれるデータのビ
ツト数は、14ビツトのＩ／Ｏバツフア１０５のポ
ートのうち、受信フレームの処理で出力ポートと
して使われたビツトを引いた残りのビツト数とな
る。例えば、前述のように、このCIMのアドレ
スを10に設定したときには、出力ポートの数は10
となるから、このときにはデータは４ビツトとな
る。

シフトレジスタ１０４に対するパラレルデータ
の書込みには、信号PSと共にシフトクロツク
SHIFTを１ビツト分必要とするため、S73のクロ
ツクφ_Sにより信号SPを立上げたあと、S74のクロ
ツクφ_Sに同期したシフトパルスSHIFTを制御信
号TXMODEの立上り前に供給する。

また、このとき、第６図から明らかなように、
送信データTXDの前にスタートビツトを付加し、
さらにデータTXDの先頭４ビツトにはアドレス
を付加しなければならない。このため、第４図で
は省略してあるが、信号PSが発生している期間
中だけシフトレジスタ１０４のQ₂₄ビツトにはデ
ータ“１”を表わす信号が、そしてQ₂₀ビツトか
らQ₂₃ビツトの部分には入力２⁰〜２³からアドレ
スデータがそれぞれ供給されるようになつてい
る。

こうしてS49からS73までのDUMMY状態によ
り調歩同期に必要な25ビツト分のデータ“０”送
出期間が設定されたあと、S74に入ると制御信号
TXMODEが立上り、これによりTX（送信）状態
になる。この信号TXMODEの発生により複合ゲ
ート３１０の上側のアンドゲートが能動化され、
さらにアンドゲート３１２が能動化される。これ
によりシフトレジスタ１０４のQ₂₄ビツトのデー
タ、つまりスタートビツトとなるデータ“１”が
アンドゲート３１２を通つて伝送路２０に送り出
される。そして、これに続くS75以降のクロツク
φ_Mに同期して発生するシフトクロツクSHIFTに
よりシフトレジスタ１０４の内容は１ビツトづつ
後段にシフトされ、Q₂₄ビツトからアンドゲート
３１２を通つて伝送路２０に送り出され、これに
より送信フレーム（第６図）のスタートビツトを
含む送信信号TXDの伝送が行なわれる。

一方、このようなシフトレジスタ１０４からの
データ読出しと並行して、そのQ₂₃ビツトのセル
から読出されたデータは複合ゲート３１０を通つ
て反転され、シフトレジスタ１０４のシリアル入
力に供給されている。この結果、S75以降、シフ
トレジスタ１０４のQ₀ビツトからQ₂₃ビツトまで
に書込まれていた送信データTXDは、シフトク
ロツクSHIFTによつて１ビツトづつ伝送路２０
に送り出されると共に、反転されてシリアルデー
タSIとしてシフトレジスタ１０４のQ₀ビツトか
ら順次書込まれてゆくことになる。

従つて、制御信号PSが発生している期間中に
シフトレジスタ１０４のQ₀ビツトからQ₂₃ビツト
のセルに書込まれた送信データTXDが全て読出
し完了した時点では、このQ₀ビツトからQ₂₃ビツ
トまでのセルにはそれまでの送信データTXDに
代つて、反転データが格納されていること
になる。

そこで、この送信データTXDの読出しが完了
した時点以降は、それにひき続いて今度はシフト
レジスタ１０４から反転データの読出しが
開始し、第６図のように反転データが送信
データTXDに続いて伝送路２０に送出されるこ
とになる。

こうしてS122に到ると、シフトレジスタ１０
４のQ₂₃ビツトからQ₀ビツトまでの反転データは
全部読出し完了するので制御信号TXMODEは立
下り、シフトクロツクSHIFTの供給も停止され
て送信状態を終る。そして、S122に続く次のク
ロツクφ_Mにより制御信号INITIALが発生し、シ
ーケンスカウンタ３０３はS0に設定され、CIM
はアイドル（IDLE）以前の信号受信準備状態に
戻る。

従つて、この実施例によれば、調歩同期、双方
向、反転二連送方式による半二重方式の多重通信
をCCUとLCUとの間で観実に行なうことができ、
伝送路を集約配線化することができる。

次に、この実施例によるCIMのADモードにお
ける動作について説明する。

前述したように、CIMを介してCCUとデータ
の授受を行なうべき電気装置としては各種のセン
サなどアナログ信号を出力する外部負荷５７，５
８（第２図）があり、そのため、本発明の実施例
においては、Ａ／Ｄ制御回路１０６を含み、外付
けのＡ／Ｄ４０を制御する機能をも有するものと
なつている。そして、このときのCIMの動作モ
ードがADモードである。

さて、これも既に説明したように、この実施例
では入力２⁰〜２³に与えるべきアドレスデータに
よつて動作モードの設定が行なわれるようになつ
ており、ADモードに対応するアドレスデータ
は、第７図に示すように“Ｅ”と“Ｆ”となつて
いる。

次に、このCIMがADモードによる動作を行な
うように設定された場合のシフトレジスタ１０４
に格納されるデータの内容は第５図に示すように
なり、No.０からNo.７までの８ビツトがＡ／Ｄ４０
を介して外部負荷５７，５８などから取込んだ
ADデータ格納用で、No.８、No.９の２ビツトが
ADチヤンネルデータ格納用であり、これにより
DIOデータ用としてはNo.10からNo.19の10ビツトと
なつている。なお、その他はDIOモードのときと
同じである。また、このときのADチヤンネルデ
ータとは、マルチチヤンネルのＡ／Ｄを使用した
場合のチヤンネル指定用のデータであり、この実
施例ではＡ／Ｄ４０として４チヤンネルのものを
用いているので、２ビツトを割当てているのであ
る。

シフトレジスタ３２０は８ビツトのもので、外
付けのＡ／Ｄ４０からシリアルで取込んだデイジ
タルデータ（外部負荷５７，５８などから与えら
れたアナログデータをＡ／Ｄ変換したもの）を格
納してパラレル読出しを可能にすると共に、Ａ／
Ｄ４０のチヤンネルを指定するためのカウンタ３
２５から与えられる２ビツトのチヤンネル選択デ
ータをパラレルに受入れ、それをシリアルに読出
してＡ／Ｄ４０に供給する働きをする。

レジスタ３２１は32ビツトのもので、Ａ／Ｄ４
０が８ビツトで４チヤンネルのものなので、それ
に合わせて８ビツト４チヤンネルのレジスタとし
て用いられ、Ａ／Ｄ４０から８ビツトで取込まれ
たデータを各チヤンネルごとに収容する。

ゲート３２２もレジスタ３２１に対応して32ビ
ツト（８ビツト４チヤンネル）となつており、デ
ータ伝送用のシフトレジスタ１０４のQ₈ビツト
とQ₉ビツトのセルから読出したADチヤンネルデ
ータ（第５図）によつて制御され、レジスタ３２
１のチヤンネルの１つを選択し、その８ビツトの
データをシフトレジスタ１０４のQ₀ビツトから
Q₇ビツトのセルにADデータ（第５図）として書
込む働きをする。

カウンタ３２３はクロツクφ_Mのカウントによ
り歩進し、Ａ／Ｄ制御回路１０６全体の動作をシ
ーケンシヤルに、しかもサイクリツクに制御する
働きをする。

Ａ／Ｄ制御用信号発生回路３２４はカウンタ３
２３の出力をデコードするデコーダと論理回路を
含み、Ａ／Ｄ制御回路１０６全体の動作に必要な
各種の制御信号を発生する働きをする。

次に、このＡ／Ｄ制御回路１０６全体の動作に
ついて説明する。

この実施例では、カウンタ３２３のカウント出
力のそれぞれに対応してシーケンシヤルに制御が
進み、そのステツプ数は27で、カウント出力０
（これをS0という）からカウント出力26（これを
S26という）までで１サイクルの制御が完了し、
Ａ／Ｄ４０の１チヤンネル分のデータがレジスタ
３２１に取込まれる。

まず、１サイクルの制御が開始すると信号INC
によりチヤンネル選択用のカウンタ３２５がイン
クリメントされ、これによりカウンタ３２５の出
力データは、１サイクルごとに順次、（０，０）
→（０，１）→（１，０）→（１，１）→（０，
０）と変化する。

このカウンタ３２５の出力データはシフトレジ
スタ３２０の先頭２ビツト位置にパラレルに書込
まれ、ついでシリアルデータADSIとして読出さ
れてＡ／Ｄ４０に供給される。

また、これと並行して、カウンタ３２５の出力
データはデコーダ（図示してない）を介してレジ
スタ３２１にも供給され、レジスタ３２１の対応
するチヤンネルの８ビツトを選択する。

続いて、Ａ／Ｄ４０はシリアルデータADSIと
して入力したチヤンネル選択データに応じてそれ
に対応したアナログ入力チヤンネルを選択し、そ
のアナログデータをデイジタルデータに変換して
から８ビツトのシリアルデータADSOとしてシフ
トレジスタ３２０のシリアル入力に供給し、この
シフトレジスタ３２０に格納する。

その後、このシフトレジスタ３２０に格納され
た８ビツトのデイジタル変換されたデータAD
は、所定のタイミングでパラレルに読出され、カ
ウンタ３２５の出力データによつて予め選択され
ているレジスタ３２１の所定のチヤンネルの８ビ
ツトに移され、１サイクルの制御動作を終了す
る。

こうして、例えばカウンタ３２５の出力データ
が（０，０）となつていたとすれば、Ａ／Ｄ４０
のチヤンネル０のアナログデータがデイジタル化
され、レジスタ３２１のチヤンネル０の８ビツト
に格納されたあと、カウンタ３２３はS0にリセ
ツトされ、次のサイクルの動作に進み、カウンタ
３２５はインクリメントされてその出力データは
（０，１）となり、今度はチヤンネル１のアナロ
グデータがデイジタル化されてレジスタ３２１の
チヤンネル１の８ビツトに収容される。

従つて、この実施例によれば、Ａ／Ｄ制御回路
１０６によるＡ／Ｄ４０からのデータ取込動作
が、シーケンスカウンタ３０３とシーケンスデコ
ーダ３０４によるデータ伝送処理とタイミング的
に独立して行なわれ、レジスタ３２１の各チヤン
ネルのデータは４サイクルのAD制御動作に１回
の割合でリフレツシユされ、レジスタ３２１には
Ａ／Ｄ４０の４つのチヤンネルに入力されている
アナログデータが、それぞれのチヤンネルごとに
８ビツトのデイジタルデータとして常に用意され
ていることになる。

そこで、いま、伝送路から受信信号RXDが入
力され、それに付されているアドレスデータがこ
のCIMに対するものであつたとする。なお、こ
のときのアドレスデータは、既に説明したよう
に、“Ｅ”又は“Ｆ”である。

そうすると、受信フレームの入力が終つた時点
（第８図のS48）でシフトレジスタ１０４に書込
まれるデータのフオーマツトは第５図のADモー
ドとなつているため、このシフトレジスタ１０４
のQ₈ビツトとQ₉ビツトには２ビツトからなるAD
チヤンネルデータが格納されている。そこで、こ
のADチヤンネルデータはS48で信号
WRITESTBが発生した時点で読出され、これに
よりゲート３２２の４つのチヤンネルのうちの一
つが選択される。

この結果、S73（第８図）で信号PSとSHIFTが
発生した時点で、レジスタ３２１の４つのチヤン
ネルのうち、シフトレジスタ１０４のQ₈，Q₉の
２つのビツトで選ばれたチヤンネルのADデータ
だけが読出され、それがシフトレジスタ１０４の
Q₀ビツトからQ₇ビツトまでの８ビツト部分に書
込まれる。

そして、これがS74以降の送信状態で送信信号
TXDに含まれ、CCUに伝送されることになる。

ところで、この実施例では、上記したように受
信信号RXDの受信処理とそれに続く送信信号
TXDの送信処理とは無関係に、常にレジスタ３
２１の中にはADデータが用意されている。

従つて、この実施例では、どのようなタイミン
グで自分宛の受信信号RXDが現われても、直ち
にADデータによる送信信号TXDの伝送を行なう
ことができ、Ａ／Ｄ４０の動作により伝送処理が
影響を受けることがなく、Ａ／Ｄ変換動作に必要
な時間のために伝送速度が低下するなどの虞れが
ない。

なお、この実施例では、CIMをLSI化するに際
してＡ／Ｄ４０を外付けとし、CIMの汎用化に
際してのコストダウンを図るようになつている。
つまり、第２図で説明したように、この実施例で
はモードの設定により一種類のCIMをLCU３０
〜３１としても、LCU３２としても、或いは
CCU１０のCIM３３としても使用できるように
している。しかして、このとき、Ａ／Ｄを内蔵さ
せてしまうとCIM３０，３１，３３として使用
したときに無駄なものとなり、しかも、一般に自
動車の集約配線システムに適用した場合には、
CIM３２として使用される個数の方が他のCIM
３０，３１，３３として使用される個数より少な
いため、CIMの全部にＡ／Ｄを内蔵させること
によるメリツトがあまりない。そのため、Ａ／Ｄ
を外付けとしているのである。

しかして、このＡ／Ｄの外付けのため、第４図
から明らかなように、外付けのＡ／Ｄ４０に対し
て４本の接続端子が必要になり、LSI化した際に
端子ピン数の増加をもたらす虞れがある。

そこで、本発明の一実施例では、CIMがADモ
ードに設定されたときには、Ｉ／Ｏバツフア１０
５の14のポートのうちの４本がＡ／Ｄ４０に対す
る接続端子として切換えられるようにしてある。
すなわち、本発明の実施例では、Ｉ／Ｏバツフア
１０５が14ポートとなつており、これらは第５図
から明らかなように、CIMがDIOモードに設定さ
れたときには全部が入出力ポートとして使用され
る可能性があるが、ADモードのときには最大で
も10ポートしか使用されず、４ポートはDIOデー
タの入出力には使用されないで余つている。そこ
で、この余つた４ポートをADモードで切換え、
Ａ／Ｄ４０に対する端子ピンとして使用すれば、
Ａ／Ｄを外付けにしても端子ピン数の増加はな
く、LSI化に際して汎用性が増し、コストダウン
が可能になる。

次に本発明を周知のICによつて具体化した一
実施例を第９図、第１０図に示す。

まず、第９図で、この実施例によれば、シフト
レジスタ１０４と３２０をHD14035として知ら
れるICで構成し、レジスタ３２１はHD14175と
して知られているICで構成している。また、ゲ
ート３２２はMD245と呼ばれるICで構成し、
Ａ／Ｄ４０はμPD7001Cと呼ばれるICで構成して
ある。なお、シフトレジスタ１０４に対する配線
の一部及びスタートビツト格納用のセルは省略し
てある。

ADチヤンネル選択用の２ビツトのカウンタ３
２５は２個のフリツプフロツプ（以下、FFとい
う）と１個のエクスクルーシブオアゲートで構成
されている。

また、９０は２個のFFからなる２ビツトのレ
ジスタで、シフトレジスタ１０４のQ₈，Q₉ビツ
トのデータを読出して保持する働きをする。

さらに、９１と９２は共にHD14556として知
られているICを用いたデコーダで、デコーダ９
１はレジスタ９０のデータによりゲート３２２の
チヤンネルの一つを選択し、レジスタ３２１から
シフトレジスタ１０４のQ₀〜Q₇ビツトに書込む
べきADデータのチヤンネルを決める働きをし、
デコーダ９２はシフトレジスタ３２０から読出し
たADデータのチヤンネルに応じてレジスタ３２
１のチヤンネルを選択する働きをする。

９３のナンドゲートと９４〜９７の負論理アン
ドゲートの機能については後述する。

次に第１０図はHD14163として知られている
ICで構成したカウンタ３２３と、デコーダ及び
複数のFFとゲートで構成したＡ／Ｄ制御用信号
発生回路３２４を示したものである。なお、この
第９図と第１０図における制御信号SHIFTは、
データ伝送用のシフトレジスタ１０４を制御する
ためにシーケンスデコーダ３０４（第４図）から
発生されるものとは別のもので、第４図では
ADSHIFTと示してある信号のことである。ま
た、その他の信号についても、第４図において
ADが付加されている信号が第９図、第１０図で
はADが除いて示してある。

第１１図は第９図及び第１０図に示した実施例
のADモードにおけるタイミングチヤートで、以
下、この第１１図のタイミングチヤートにより動
作の説明を行なう。

既に説明したように、この実施例ではＡ／Ｄ制
御回路１０６による制御動作がカウンタ３２３の
カウントデータによりシーケンシヤルに行なわ
れ、その１サイクルはカウンタ３２３の出力デー
タが０から26になるまでで終了し、これがサイク
リツクに繰返えされている。そこで、以下、この
カウンタ３２３のカウントデータをS0からS26と
する。

さて、この第１１図は最初のリセツト（第８図
の信号によるもの）が終了した時点以降
を示し、リセツト後の最初のクロツクφ_Mにより
カウンタ３２３の出力状態がS0となつたところ
から始まつている。

このS0になると、信号INCが発生され、これ
によりADチヤンネル選択用のカウンタ３２５が
インクリメント（１だけ歩進する）される。一
方、これと並行してチツプセレクト信号が発
生される。この信号はＡ／Ｄ４０の仕様によ
つて定められ、Ａ／Ｄ４０の動作モードを切換え
たりするためのもので、この実施例におけるＡ／
Ｄでは、信号がハイレベルのときにはＡ／Ｄ
変換が行なわれ、ローレベルとなつたときには
Ａ／Ｄ変換動作は停止され、Ａ／Ｄ変換結果を読
出したり、チヤンネルの指定をしたりすることが
可能な状態になるようになつている。しかして、
S0で信号がハイレベルになつているのはＡ／
Ｄ４０のイニシヤライズのためで、上記の動作と
は特に関係はない。そして、このS0に続く期間
はS7に達するまで何も制御動作は行なわず、
Ａ／Ｄ４０のイニシヤライズに必要な時間が与え
られるようになつている。

こうしてＡ／Ｄ４０のイニシヤライズが終つた
あと、S7に到ると制御信号Ａ／DCHLOADが発
生され、これによりカウンタ３２３の出力デー
タ、つまりアナログ入力のチヤンネルを指定する
データが、まずシフトレジスタ３２０の入力D₆，
D₇に並列に入力される。ついで、S8，S9でシフ
トクロツクSHIFTを２個、順次出力し、これに
よりシフトレジスタ３２０のD₆，D₇に書込んだ
データをシリアルデータSIとしてQ₈ビツトから
読出し、Ａ／Ｄ４０の中に送り込む。一方、この
ときにはＡ／Ｄ４０にシフトクロツクを供
給し、これによりＡ／Ｄ４０内のシフトレジスタ
にシリアルデータSIの書込みを行なう。なお、こ
れは、この実施例で使用しているμPD7001Cとい
うＡ／Ｄ４０の仕様によるものである。

こうしてS9が終るとＡ／Ｄ４０はアナログ入
力のチヤンネルが指定され、そのチヤンネルのア
ナログデータのＡ／Ｄ変換動作が可能になる。

そこで、S10に入ると信号をハイレベルに立
上げ、これによりＡ／Ｄ４０にＡ／Ｄ変換動作を
開始させる。こうしてＡ／Ｄ変換動作が開始する
とＡ／Ｄ４０からの信号／SOがハイレベル
に立上る。

ところで、このＡ／Ｄ４０による変換動作に必
要な期間は、変換条件によつてかなりのバラツキ
を示し、必ずしも一定にならないということは既
に説明したとおりで、この実施例のＡ／Ｄ４０で
は変換時間の標準値は140μ秒となつているもの
のその上限と下限については一定の幅があり、不
定となつている。

そこで、この間は信号WAITを発生させ、カ
ウンタ３２３の出力データのデコード動作をしば
らくの間停止させる。従つて、この間は第１１図
から明らかなように信号とWAITがハイレベ
ルになつているだけで、シーケンシヤルな制御は
ここまでで一時停止され、カウンタ３２３がカウ
ントを進めているだけとなる。

こうしてＡ／Ｄ４０とＡ／Ｄ変換条件によつて
決められる所定の時間が経過し、Ａ／Ｄ４０によ
る変換動作が完了すると信号／SOがローレ
ベルに立下がる。

そこで、Ａ／Ｄ制御回路３２４は信号EOC／
SOの立下りに応じて内部信号EOC１，２を
発生し、信号WAITを立下げてデコード動作を
開始させると共に信号BEGINEを発生してカウ
ンタ３２３のデータ入力D₀，D₁，D₃に信号EOC
２のハイレベルをロードさせ、このカウンタ３２
３のカウント出力をS11に戻す。つまり、第１１
図から明らかなように、S10でＡ／Ｄ４０の変換
動作が開始すると、信号WAITによりカウンタ
３２３の出力データのデコード動作が停止されて
Ａ／Ｄ４０に対するシーケンシヤルな制御は待機
状態となり、制御が次のステツプに進むのが抑え
られ、これにより不定時間となつているＡ／Ｄ４
０の変換時間完了に備え、変換動作完了によりそ
の時点であらためてカウンタ３２３の出力データ
をS11に設定し直し、次のステツプの制御に進む
ようにしているのである。

Ａ／Ｄ４０によるアナログデータからデイジタ
ルデータへの変換動作が完了してカウンタ３２３
の出力データがS11になつたあと、それがS18に
進むまではＡ／Ｄ４０に対するデイジタルデータ
の読取り動作に入らない。これは、Ａ／Ｄ４０の
仕様によるもので、この実施例のＡ／Ｄでは信号
EOC／SOが立下つたあと、一定の時間が要求さ
れており、S11からS18までの期間はそれに対応
したものである。

S18以降、クロツクφ_Sとφ_Mに同期してシフトク
ロツクとSHIFを順次８個出力させ、まず、
シフトクロツクによりＡ／Ｄ４０内のシフ
トレジスタからデイジタル変換されたデータを順
次１ビツトづつ信号／SOとして出力させ、
次に、これをシフトクロツクSHIFTにより８ビ
ツトのシフトレジスタ３２０に順次１ビツトづつ
シフトさせながら書込んでゆく。従つて、S26に
達すると、Ａ／Ｄ４０でアナログ入力から変換さ
れたデイジタルデータはシフトレジスタ３２０に
全て書込み完了することになる。

こうしてS26に達すると、クロツクφ_Sに同期し
て信号WRITESTAが立上り、ナンドゲート９３
からデコーダ９２に信号が入力され、これによ
りデコーダ９２はその出力₀ないし₃の４つ
の出力のいずれか１つにだけ信号を発生し、クロ
ツクφ_M に同期してアンドゲート９４ないし９７
のいずれか１つに出力を発生させ、シフトレジス
タ３２０のQ₀ないしQ₇の８ビツトのデータを４
チヤンネルのレジスタ３２１のいずれかのチヤン
ネルの入力D₀ないしD₇に書込む。即ち、デコー
ダ９２には２ビツトのカウンタ３２５によるチヤ
ンネル選択データが与えられ、それにより信号
が与えれたときに出力₀ないし₃のいずれに
信号が発生するかが決められている。一方、この
カウンタ３２５のデータはシフトレジスタ３２０
を介してＡ／Ｄ４０に送り込まれ、それによりア
ナログ入力チヤンネルが選択されている。従つ
て、デコーダ９２によりアンドゲート９４ないし
９７のいずれかを介してデータ書込可能に制御さ
れる４チヤンネル・８ビツトのレジスタ３２１の
各チヤンネルは、常に４チヤンネルのアナログ入
力の対応するデイジタルデータがシフトレジスタ
３２０に書込まれたときにだけ書込可能に制御さ
れることになる。

この結果、カウンタ３２３がS0からS26にまで
歩進してゆくたびに、Ａ／Ｄ４０のアナログ入力
の１つの信号がデイジタルデータに変換され、そ
れがレジスタ３２１の対応するチヤンネルの８ビ
ツトの部分に書込まれる。そして、S26のあと、
カウンタ３２３は再びS0に戻り、信号INCの発
生により２ビツトのカウンタ３２５がインクリメ
ントされ、次のチヤンネルのデータ変換動作が開
始する。

こうして、データ３２３のS0からS26までの動
作が４回繰返えされると、Ａ／Ｄ４０の４チヤン
ネルのアナログ入力は全てデイジタルデータ化さ
れてレジスタ３２１の各チヤンネルに書込まれ、
さらにこれが繰返されることにより、カウンタ３
２３が４サイクル動作するごとにリフレツシユさ
れる４チヤンネルのデータが常にレジスタ３２１
の中に存在するような動作が得られる。

次に、シフトレジスタ１０４によるレジスタ３
２１のデータの読取り動作について説明する。

受信フレーム（第６図）の処理が終ると、シフ
トレジスタ１０４のQ₈，Q₉のビツトのデータが
レジスタ９０に与えられ、そこに保持される。こ
のレジスタ９０のデータはデコーダ９１に与えら
れ、その入力が供給されたときに出力₀ない
し₃のいずれに信号が発生するかが決定され
る。そこで制御信号READENAがインバータを
介してデコーダ９１の入力に供給されたとき、
４チヤンネルのゲート３２２のいずれのチヤンネ
ルが開くのかがCCU側からの受信信号RXDの
Q₈，Q₉のビツトに挿入すべきデータで制御され
ることになる。一方、ゲート３２２はレジスタ３
２１のいずれのチヤンネルのデータがシフトレジ
スタ１０４のADデータとして格納されるかを制
御するものであるから、結局、CCUは受信信号
RXDのQ₈，Q₉ビツトに挿入したデータにより、
シフトレジスタ３２２のQ₀ないしQ₇に格納して
取込むべきADデータのチヤンネルを指定するこ
とができる。

そして、この実施例では、カウンタ３２３によ
るシーケンシヤルな動作によりレジスタ３２１の
中には常にADデータが用意されているため、受
信信号RXDの受信に続く送信信号TXDの送出タ
イミングでのADデータの取込みに遅れを生じる
虞れは全くない。

ところで、この実施例では、受信信号RXDの
受信に伴なうレジスタ３２１からシフトレジスタ
１０４へのADデータの取込み動作と、カウンタ
３２３によるシフトレジスタ３２０からレジスタ
３２１へのADデータの書込み動作とが独立に行
なわれているため、これらの動作タイミングが一
致して発生する場合を生じ、このときには、レジ
スタ３２１のデータに乱れを生じて誤まつたデー
タがADデータとしてシフトレジスタ１０４に格
納され、CCUに伝送されてしまう虞れを生じる。

そこで、第９図の実施例では、ナンドゲート９
３を設け、信号READENAが発生しているタイ
ミングでは信号WRITEENAがインヒビツトさ
れて信号がデコーダ９２に入力されないように
し、これによりレジスタ３２１からADデータが
シフトレジスタ１０４に取込まれているタイミン
グでは、シフトレジスタ３２０によるADデータ
のリフレツシユが禁止されるようにしている。

従つて、この実施例によれば、ADデータのシ
フトレジスタ１０４への取込みに誤りを生じる虞
れを少くし、さらに確実なADデータの伝送を可
能にすることができる。

〔発明の効果〕

以上説明したように、本発明によれば、Ａ／Ｄ
のアナログデータからデイジタルデータへの変換
動作に必要な時間遅れと無関係に、Ａ／Ｄ変換デ
ータの伝送を直ちに行なうことができると共に、
このデータ伝送に伴なうゲートエラー発生の虞れ
がないから、従来技術の欠点を除き、Ａ／Ｄの変
換動作によるデータ伝送の低下を生じることがな
く、常に充分な伝送速度のもとで確実なデータ伝
送が可能なデータ伝送方式を容易に提供すること
ができる。

【図面の簡単な説明】

第１図は自動車内集約配線システムの一例を示
す説明図、第２図は本発明によるデータ伝送方式
の一実施例を示すブロツク構成図、第３図は各端
末処理装置の一実施例を示すブロツク図、第４図
は第３図をさらに詳細にしたブロツク図、第５図
はデータ内容の一実施例を示す説明図、第６図は
伝送波形の一実施例を示す説明図、第７図はモー
ド選択の一実施例を示す説明図、第８図はDIOモ
ードにおける本発明の一実施例の動作を説明する
ためのタイミングチヤート、第９図及び第１０図
はさらに具体的に構成した本発明の一実施例を示
す回路図、第１１図はその動作説明用のタイミン
グチヤートである。 １０……中央処理装置、２０……信号伝送路、
３０〜３２……端末処理装置、３３……通信制御
装式、４０……Ａ／Ｄ（アナログ・デイジタル変
換器）、５１〜５８……外部負荷、１０１……制
御回路、１０２……同期回路、１０３……アドレ
ス比較回路、１０４……シフトレジスタ、１０５
……Ｉ／Ｏバツフア、１０６……Ａ／Ｄ制御回
路、１０７……クロツク発生器、３０１……同期
回路、３０２……カウンタ、３０３……シーケン
スカウンタ、３０４……シーケンスデコーダ、３
０５……異常検出器、３０６……アドレスデコー
ダ、３０７……コンパレータ、３０８……エラー
検出回路、３１０……複合ゲート、３１１……エ
クスクルーシブオアゲート、３１２……アンドゲ
ート、３２０……シフトレジスタ、３２１……レ
ジスタ、３２２……ゲート、３２３……カウン
タ、３２４……Ａ／Ｄ制御用信号発生回路、３２
５……カウンタ。

Claims (1)

【特許請求の範囲】
1. １ アナログ・デイジタル変換器を備え、間欠的
   に発生するデータ伝送要求に応じてデイジタル情
   報化したアナログ情報の伝送を行なうようにした
   データ伝送方式において、上記アナログ・デイジ
   タル変換器の変換動作を所定のタイミングごとに
   周期的に行なわせる制御手段と、上記アナログ・
   デイジタル変換器のデイジタル出力を蓄積するレ
   ジスタと、該レジスタに対する上記アナログ・デ
   イジタル変換器のデイジタル出力の書込みを制御
   する手段とを設け、デイジタル情報化したアナロ
   グ情報の伝送が、上記アナログ・デイジタル変換
   器の変換タイミングと無関係に、上記データ伝送
   要求に応じて直ちに行なわれると共に、このデー
   タ伝送要求の発生タイミングでの上記レジスタに
   対するデータ書換えが禁止されるように構成した
   ことを特徴とするデータ伝送方式。