JPH0440721A - アドレス認識制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、リング型のトポロジを持つシリアル通信シス
テムのアドレス設定および認識制御回路に関する。

〔概要〕

本発明は、リング型シリアル通信ンステムに用いられる
アドレス認識手段において、 送信を開始したノードに対して何番目に位置するかをア
ドレス情報にすることにより、アドレス入力端子無しに
各ノードのアドレスを設定することができるようにした
こものである。

〔従来の技術〕

従来０、この種のアドレス認識制御回路は、第６図に示
すように、個々のノードを判別するためにアドレス入力
用端子を１本以上持ち、回路外部にてノードのアドレス
を設定していた。アドレスの認識はアドレス入力用端子
からのアドレス情報とアドレス認識制御回路のアドレス
レジスタの内容との比較によって行われるので、多数の
ノードを持つシリアル通信システムでは、アドレス入力
用端子が数多く必要であった。さらに、アドレス入力端
子の設定を各ノード別に行う必要があった。

〔発明が解決しようとする課題〕

このような従来のアドレス認識制御回路は、各ノードの
アドレス決定をアドレス入力用端子によって行っている
ので、シリアル通信用の入出力端子の他にアドレス入力
用端子が数多く必要であり、シリアル通信回路をＩＣ化
した場合はパッケージの大型化につながり、コストの上
昇を招く。さらに、各アドレス入力用端子または抵抗等
によりプルアップまたはプルダウンする必要があり、部
品点数の増加によるコスト上昇、基板の大型化、実装点
数の増加による信頼性の低下等を引き起こす欠点があっ
た。

本発明は、このような欠点を除去するもので、アドレス
入力端子を不要とするアドレス線識別制御回路を提供す
ることを目的とする。

〔課題を解決するための手段〕

第一の発明は、シリアル・アドレス情報が到来する入力
端子に接続されたシリアル・パラレル変換回路と、この
シリアル・パラレル変換回路が出力するパラレル・アド
レス情報を格納する第一アドレス・レジスタと、出力端
子に変換出力を与えるパラレル・シリアル変換回路とを
備えたアドレス認識制御回路において、システム別の固
定アドレスが格納された記憶回路と、上記第一アドレス
・レジスタの内容と上記固定アドレスとを比較する比較
器と、上記第一アドレス・レジスタの内容に対して所定
の回数を繰り返すと上記固定アドレスに一致する演算を
行う演算器と、この演算器での１回の演算結果である新
たなパラレル・アドレス情報を格納する第二アドレス・
レジスタと、この比較器での比較結果が不一致を示すと
きに、この新たなパラレル・アドレス情報を上記パラレ
ル・シリアル変換回路で新たなシリアル・アドレス情報
に変換させる送信制御回路とを備えたことを特徴とする
。

第二の発明は、シリアル・アドレス情報が到来する入力
端子に接続されたシリアル・パラレル変検回路と、この
シリアル・パラレル変換回路が出力するパラレル・アド
レス情報を格納する第一アドレス・レジスタと、出力端
子に変換出力を与えるパラレル・シリアル変換回路とを
備えたアドレス認識制御回路において、上記入力端子に
接続され、上記シリアル・アドレス情報を構成するビッ
ト群にその論理値が二値論理値の一方の論理値を示すピ
ットを含むことを検知する検知器と、上記第一アドレス
・レジスタの内容を所定の値だけ変更する演算を行う演
算器と、この演算器での演算結果である新たなパラレル
・アドレス情報を格納する第二アドレス・レジスタと、
上記検知器での検知結果に応じてこの新たなパラレル・
アドレス情報を上記パラレル・シリアル変換回路で新た
なシリアル・アドレス情報に変換させる送信制御回路と
を備えたことを特徴とする。

第二の発明は、上記検知器が、上記シリアル・アドレス
情報を構成するビット群にその論理値が二値論理値の他
方の論理値を示すビットを含むことを検知する構成であ
り、上記演算器が、上記演算に対する逆演算を行う構成
であることを特徴とする。

〔作用〕

第一の発明では、アドレス認識制御回路内に全ノードが
同じ値を固有アドレスとして持ち、受信したアドレス情
報がシステム別に定められた固有のアドレスでない場合
は、内部の演算回路で受信アドレス情報に任意の演算例
えば「＋１」を行い、次のノードに対してデータ情報は
そのままで受信したアドレス情報を演算した結果を次の
アドレス情報とした送信を行うことにより、アドレス情
報がシステム別に定められた固有のアドレスと一致する
までアドレス情報を次々に変化させて次のノードに送る
。アドレス情報と固有のアドレスとが一致したノードは
データ情報を有効と認識する。

第二の発明では、アドレス認識制御回路内に全７−ドが
統一して「１」信号または「０」信号のうちどちらか一
方の検出回路を持ち、受信したアドレス情報をシリアル
信号の状態で認識し、異なった場合すなわち全ノードが
「１」信号検出回路を持ったシステムではシリアル信号
の状態でアドレス情報の中に「１」信号を検出した場合
に、内部の演算回路で受信アドレス情報に「−１」の演
算を行い、次のノードに対してデータ情報はそのままで
受信したアドレス情報を演算した結果を次のアドレス情
報とした送信に行うことにより、アドレス情報の内容が
ｒｏＯＨ」となるまでアドレス情報を次々に変化させて
次のノードにおくる。

ｒｏｏＨ」のアドレス情報を受は取ったノードは「１」
信号を検出しないためにデータ情報を有効と認識する。

第三の発明では、全ノードが「Ｏ」信号検出回路を持っ
たシステムではこの逆で、シリアル信号の状態でアドレ
ス情報の中に「０」信号を検出した場合に、「−１」演
算の代わりに「＋１」演算をアドレス情報に対して行い
、アドレス情報の内容がｒＦＦＨＪとなるまでアドレス
情報を次々に変化させて次のノードに送る。ｒＦＦＨＪ
、のアドレス情報を受は取ったノードは「０」信号を検
出しないためにデータ情報を有効と認識する。

すなわち、送信を開始したノードに対して何番目に位置
するかがアドレス情報になり、アドレス入力用端子無し
に各ノードのアドレスの設定が行える。

〔実施例〕

以下、本発明の一実施例について図面を参照して説明す
る。

第一および第二実施例は、シリアル・アドレス情報が到
来するＲＸ入力端子１に接続されたシリアル・パラレル
変換回路２と、このシリアル・パラレル変換回路２が出
力するパラレル・アドレス情報を格納するアドレス・レ
ジスタ４と、ＴＸ出力端子１３に変換出力を与えるパラ
レル・シリアル変換回路１２とを備え、さらに、本発明
の特徴とする手段として、システム別の固定アドレスが
格納された記憶回路６と、アドレス・レジスタ４の内容
と上記固定アドレスとを比較する比較器７と、アドレス
・レジスタ４の内容に対して所定の回数を繰り返すと上
記固定アドレスに一致する演算を行う演算器である「＋
」加算器８または「＝」減算器２０と、この演算器での
１回の演算結果である新たなパラレル・アドレス情報を
格納するアドレス・レジスタ９と、この比較器７での比
較結果が不一致を示すときに、この新たなパラレル・ア
ドレス情報をパラレル・シリアル変換回路１２で新たな
シリアル・アドレス情報に変換させる送信制御回路１０
とを備える。

また、第三実施例は、シリアル・アドレス情報が到来す
るＲＸ入力端子１に接続されたシリアル・パラレル変換
回路２と、このシリアル・パラレル変換回路２が出力す
るパラレル・アドレス情報を格納するアドレス・レジス
タ４と、ＴＸ出力端子１３に変換出力を与えるパラレル
・シリアル変換回路１２とを備え、さらに、本発明の特
徴とする手段として、ＲＸ入力端子１に接続され、上記
シリアル・アドレス情報を構成するビット群にその論理
値が二値論理値の一方の論理値を示すビットを含むこと
を検知する検知器である「０」信号検知回路２１と、ア
ドレス・レジスタ４の内容を所定の値だけ変更する演算
を行う演算器である「＋」加算器８と、この演算器での
演算結果である新たなパラレル・アドレス情報を格納す
るアドレス・レジスタ９と、上記検知器での検知結果に
応じてこの新タナパラレル・アドレス情報をパラレル・
シリアル変換回路１２で新たなシリアル・アドレス情報
に変換させる送信制御回路１０とを備える。

第四実施例は、第三実施例において、上記検知器は、上
記シリアル・アドレス情報を構成するビット群にその論
理値が二値論理値の他方の論理値を示すビットを含むこ
とを検知する構成である「１」信号検知回路２３であり
、上記演算器は、上記演算に対する逆演算を行う構成で
ある「−」減算器２０である。

第１図は、本発明第一実施例の構成を示すブロック図で
ある。ＲＸ入力端子１はシリアル通信人力用の端子であ
る。シリアル・パラレル変換回路２はＲＸ入力端子１か
ら入力されたシリアル信号をパラレル信号に変換する回
路である。パラレルバス３はシリアル・パラレル変換回
路２によってパラレル信号となった情報を後述する各レ
ジスタに伝えるためのものである。アドレス・レジスタ
４は受信したアドレス情報を保存するためのものであり
、パラレルバス３を介してシリアル・パラレル変換回路
２に接続されている。データ・レジスタ５はアドレス・
レジスタ４と同様にパラレルバス３を介してシリアル・
パラレル変換回路２に接続されており、受信したデータ
情報を保存するためのものである。記憶回路６は通信シ
ステム固有のアドレスを保存しておくたｔのものであり
、比較器７はアドレス・レジスタ４に保存されている情
報と記憶回路６に保存されている情報とを比較するため
のものである。「＋１」加算器８は比較器７の比較結果
が一致しなかった場合に、アドレス・レジスタ４に保存
されているアドレス情報に「＋１」加算演算を行うため
の演算器である。

アドレス・レジスタ９は「＋１」加算器８で演算された
新しいアドレス情報を保存するためのものである。送信
制御回路１０はアドレス・レジスタ９に保存された新し
いアドレス情報を次のノードに送信するための回路であ
り、比較器７の比較結果が一致でなかったときに動作す
る。パラレルバス１１はアドレス・レジスタ９およびデ
ータ・レジスタ５と次のメートに送信するための送信回
路をつないである信号線であり、パラレル・シリアル変
換回路１２はアドレス・レジスタ９の内容およびデータ
・レジスタ５の内容を次のノードに送信するための送信
回路である。ＴＸ出力端子１３はパラレル・シリアル変
換回路１２でシリアル信号に変換されたアドレス情報や
データ情報を次のノードに送信するための出力端子であ
る。

データ・ラッチ１４はデータ・レジスタ５とパラレルバ
ス１１を介して接続されており、比較器７の比較結果が
一致であった場合に、内部論理回路にデータ・レジスタ
５の内容を伝えるためのものである。

第５図は一般的なリング型トポロジのシリアル通信シス
テムの接続図である。制御マスタ１５はコントローラで
あり、スレーブ・ノード１６．１７および１８に対して
送信を行うものとする。

次に、この実施例の動作を説明する。

この実施例では通信システム固有のアドレスをｒＦＦＨ
Ｊとし、演算器の演算は「＋１」を行うものとする。

まず、制御マスタ１５のＴＸ出力端子１３からスレーブ
・ノード１６のＲＸ入力端子１にシリアル信号でアドレ
ス情報が人力されると、シリアル・ノ寸うレル変換回路
２はシリアル信号をパラレル信号に変換し、さらにパラ
レルバス３を介してアドレス・レジスタ４にアドレス情
報を保存する。順次ＲＸ入力端子１から入力されたデー
タ情報はパラレルバス３を介してデータ・レジスタ５に
送られる。

アドレス・レジスタ４にアドレス情報が保存されると、
比較器７は記憶回路６の内容と比較を行う。

入力されたアドレス情報が例えばｒＦＤＨＪであったと
する。

このときに、アドレス・レジスタ４の内容は「ＦＤＨＪ
であり、記憶回路６の内容はｒＦＦＨＪであるので、比
較器７の比較結果は一致しない。

そのために、比較器７は「＋１」加算器８に対して演算
の実行を命令する。「＋１」加算器８はこの命令を受け
て、アドレス・レジスタ４の内ｇｔなわちｒＦＤＨＪに
対して「＋１」の演算を行い、その演算結果ｒＦＥＨＪ
をアドレス・レジスタ９に保存する。さらに、比較器７
は比較結果が一致ではないことを送信制御回路１０に伝
える。送信制御回路ｌＯは、演算終了し、アドレス・レ
ジスタ９に新しいアドレス情報ｒＦＥＨＪが保存された
段階で、アドレス・レジスタ９の内容ｒＦＥＨｊを送信
用のパラレル・シリアル変換回路１２にパラレルバス１
１を介して入力し、パラレル信号をシリアル信号に変換
後にＴＸ出力端子１３から次のスレーブ・ノード１７に
対してアドレス情報の送信を行う。

引き続いて、データ・レジスタ５の内容も次のスレーブ
・ノード１７に対して送信する。

このときに、データ・ラッチ１４は比較器７の比較結果
が一致では無かったので、データ・レジスタ５に保存さ
れた内容は内部論理回路には取り込まれない。スレーブ
・ノード１７では入力されたアドレス情報がｒＦＥＨＪ
であり、ｒＦＦＨ，Ｊと一致しないので、前記した手順
と同様にアドレス情報に「＋１」の演算を行い、ｒＦＦ
Ｈｊとしてさらに次のスレーブ・ノード１８に対してア
ドレス情報とデータ情報の送信を行う。スレーブ・ノー
ド１８では、前記した手順で入力されたアドレス情報の
比較を行い、固有のアドレスｒＦＦＨＪと一致を確認し
た段階で、アドレス情報に続いて人力されるデータ情報
をデータ・ラッチ１４を介して内部論理回路に取り込み
、シリアル通信を終了する。

すなわち、制御マスタ１５から数えて３段目のスレーブ
・ノード１８にデータ情報が送信されたことになる。こ
のように、演算器の演算を「＋１」加算とした場合の制
御マスタ１５からＮ段目のスレーブ・ノードに送信する
ためのアドレス情報はｒＦＦＨ−（Ｎ−１）ＨＪである
。

このように本発明のアドレス認識制御回路を使用した場
合は、制御マスクから何段口に接続されているかがアド
レス情報になるので、第６図に示す従来のようなアドレ
ス設定用の入力端子は必要としない。

第２図は本発明の第二実施例の構成を示すブロック図で
ある。この実施例において、ＲＸ入力端子１、シリアル
・パラレル変換回路２、パラレルバス３、アドレス・レ
ジスタ４、データ・レジスタ５、比較器７、アドレス・
レジスタ９、送信制御回路１０、パラレル・バス１１、
パラレル・シリアル変換回路１２、ＴＸ出力端子１３、
データ・・ラッチ１４は第一実施例と同様である。記憶
回路１９は第一実施例の記憶回路６と同様に固有のアド
レスを記憶するための回路である。「−１」減算器２０
は比較器７の比較結果が一致でなかった場合に、アドレ
ス・レジスタ４に保存されているアドレス情報に「−１
」減算演算を行うための演算回路である。

第５図の制御マスタ１５、スレーブ・ノード１６．１７
および１８も第一実施例と同様である。

次に、この第二実施例の動作を説明する。

この実施例では、通信システム固有のアドレスを「００
Ｈ」として記憶回路１９に記憶させであるものとし、演
算器の演算は「−１」を行うものとする。

まず、第一実施例と同様に、制御マスタ１５のＴＸ出力
端子１３からスレーブ・ノード１６のＲＸ入力端子１に
対してシリアル信号でアドレス情報が入力されると、シ
リアル・パラレル変換回路２はシリアル信号をパラレル
信号に変換し、さらにパラレルバス３を介してアドレス
・レジスタ４にアドレス情報を保存する。アドレス情報
に続き、順次ＲＸ入力端子１から入力されたデータ情報
もパラレルバス３を介してデータ・レジスタ５に送られ
る。アドレス・レジスタ４にアドレス情報が保存される
と、比較器７は記憶回路１９の内容ｒ００ＨＪと比較を
開始するのは第一実施例１と同様である。

入力されたアドレス情報を例えばｒ０２Ｈ」とする。こ
のときに、アドレス・レジスタ４の内容は「０２Ｈ」で
あり、記憶回路１９の内容はｒｏＯＨ」であるので、比
較器７の比較結果は一致しない。

そのために、比較器７は「−１」減算器２０に対して演
算の実行を命令する。「−１」減算器２０はこの命令を
受けて、アドレス・レジスタ４の内容すなわちｒ０２Ｈ
」に対して「−１」の減算を行い、その演算結果ｒ０１
Ｈ」をアドレス・レジスタ９に保存する。さらに、比較
器７は比較結果が一致ではないことを送信制御回路１０
に伝える。送信制御回路１０は演算が終了し、アドレス
・レジスタ９に新しいアドレス情報７０１Ｈ」が保存さ
れた段階で、アドレス・レジスタ９の内ｇｒ０１Ｈ」を
送信用のパラレル・シリアル変換回路１２にパラレルバ
ス１１を介して入力し、パラレル信号をシリアル信号に
変換後に、ＴＸ出力端子１３から次のスレーブ・ノード
１７に対してアドレス情報の送信を行う。引き続いて、
データ・ラッチ１４の内容も次のスレーブ・ノード１７
に対して送信する。このときに、データ・ラッチ１４は
比較器７の比較結果が一致ではないので、データ・レジ
スタ５に保存された内容を内部論理回路には取り込まな
い。スレーブ・ノード１７では入力されたアドレス情報
が「０１Ｈ」であり、固有のアドレス「０ＯＨＪと一致
しないので、前記した手順と同様にニー１」の演算を行
い、ｒｏｏＨＪとしてさらに次のスレーブ・ノード１８
に対してアドレス情報とデータ情報の送信を行う。スレ
ーブ・ノード１８では前記した手順で入力されたアドレ
ス情報の比較を行い、固有のアドレス「００Ｈ」と一致
を確認した段階で、アドレス情報に続いて入力されたデ
ータ情報をデータ・ラッチ１４を介して内部論理回路に
取り込み、シリアル通信を終了する。

すなわち、この実施例では制御マスタ１５から送信した
最初のアドレス情報がｒ０２Ｈ」であった場合に、制御
マスタ１５から数えて３番号目のスレーブ・ノード１８
にデータ情報が送信されたことになり、演算器の演算を
「−１」減算とした場合の制御マスタ１５からＮ段目の
スレーブ・ノードに送信するためのアドレス情報はｒｏ
ＯＨ＋（Ｎ〜１）Ｈ」になる。

本実施例では、演算回路の演算を「−１」としたが、本
発明のアドレス認識制御回路の演算器は１つの入力に介
して１つの出力を得る演算器ならば、どのような演算器
でもかまわない。このときの固有のアドレス情報をＸＨ
とし、演算器の演算をｆ　（Ｘ）、ｆ　（Ｘ）の逆演算
すなわち「＋１」演算ならば「−１」演算をｆ　（Ｘ）
　−’とすると、制御マスク１５よりＮ段目のスレーブ
・ノードに対するアドレス情報は、固有のアドレスＸＨ
に対して、Ｎ−１回のｆ（Ｘ）−’の演算を行った演算
結果になる。

第３図は、本発明第三実施例の構成を示すブロック図で
ある。ＲＸ入力端子１はシリアル通信入力用の端子であ
る。シリアル・パラレル変換回路２はＲＸ入力端子１か
ら入力されたシリアル信号をパラレル信号に変換する回
路である。「０」信号検知回路２１はＲＸ入力端子１に
シリアル・パラレル変換回路２と並列に接続されたアド
レス情報の「０」信号を検知するための回路である。パ
ラレルバス３はシリアル・パラレル変換回路２でパラレ
ル信号になった情報を後述する各レジスタに伝えるため
のものである。アドレス・レジスタ４は受信したアドレ
ス情報を保存するためのものであり、パラレルバス３に
よりシリアル・パラレル変換回路２に接続されている。

データ・レジスタ５はアドレス・レジスタ４と同様にパ
ラレルバス３によりシリアル・パラレル変換回路２に接
続されており、受信したデータ情報を保存するためのも
のである。

「＋１」加算器８は「０」信号検知回路２１がアドレス
情報から「０」信号を検知した場合に、アドレス・レジ
スタ４に保存されているアドレス情報に「＋１」加算演
算を行うための演算器である。

アドレス・レジスタ９は「＋１」加算器８によって演算
された新しいアドレス情報を保存するためのものである
。送信制御回路１０はアドレス・レジスタ９に保存され
た新しいアドレス情報を次のノードに送信するための回
路であり、「０」信号検知回路２１が「０」信号を検知
した場合に動作する。

バラＬ／ルバス１１はアドレス・レジスタ９およびデー
タ・レジスタ５と次のノードに送信するための送信回路
をつないである信号線であり、パラレル・シリアル変換
回路１２はアドレス・レジスタ９の内容およびデータ・
レジスタ５の内容を次のノードに送信するための送信回
路である。ＴＸ出力端子１３はパラレル・シリアル変換
回路１２によってシリアル信号に変換されたアドレス情
報やデータ情報を次のノードに送信するための出力端子
である。

反転回路２２は「０」信号検知回路が「０」信号を検知
しなかった場合に、データ・レジスタ５に保存されたデ
ータ情報を内部論理回路に伝えるためのイネーブル信号
を作成するためのものである。

データ・ラッチ１４はデータ・レジスタ５と接続されて
おり、「０」信号検知回路２１が「０」信号を検知しな
かった場合に発生する反転回路２２のイネーブル信号に
よって内部論理回路にデータ・レジスタ５の内容を伝え
るものである。

第５図は一般的なリング型トポロジのシリアル通信シス
テムの接続図である。制御マスタ１５はコントローラで
あり、スレーブ・ノード１６．１７および１８に対して
送信を行うものとする。

次に、この実施例の動作を説明する。

この実施例ではシリアル信号状態でのアドレス情報の検
知回路は「０」信号検知回路２１をすべてのノードで持
つものとし、演算器の演算は「＋１」を行うものとする
。

まず、制御マスタ１５のＴＸ出力端子１３からスレーブ
・ノード１６のＲＸ入力端子１にシリアル信号でアドレ
ス情報が入力されると、シリアル・パラレル変換回路２
にシリアル信号をパラレル信号に変換し、さらにパラレ
ルバス３を介してアドレス・レジスタ４にアドレス情報
を保存する。同時に、ＲＸ入力端子１に接続されている
「０」信号検知回路２１にもアドレス情報のシリアル信
号が入力される。順次ＲＸ入力端子１から入力されたデ
ータ情報はパラレルバス３を介してデータ・レジスタ５
に送られる。ＲＸ入力端子１にシリアル信号でアドレス
情報が入力されると、「０」信号検知回路２１はシリア
ル信号のアドレス情報の中に「０」信号が含まれている
かの検知を行う。入力されたアドレス情報が例えばｒＦ
ＤＨＪであったとする。

このときに、アドレス情報の２進値はｒｌ　１１１１１
０１ＢＪであり、シリアル信号でのアドレス情報のなか
に「０」信号を含むことになる。そのために、「０」信
号検知回路２１は「＋１」加算器８に対して演算の実行
を命令する。「＋１」加算器８はこの命令を受けて、ア
ドレス・レジスタ４の内容すなわちｒＦＤＨ，に対して
「＋１」の演算を行い、その演算結果ｒＦＥＨＪをアド
レス・レジスタ９に保存する。

さらに、「０」信号検知回路２１は「０」信号の検知を
送信制御回路１０に伝える。送信制御回路１０は演算が
終了し、アドレス・レジスタ９に新しいアドレス情報ｒ
ＦＥＨＪが保存された段階でアドレス・レジスタ９の内
容ｒＦＥＨＪを送信用のパラレル・シリアル変換回路１
２にパラレルバス１１を介して入力し、パラレル信号を
シリアル信号に変換後にＴＸ出力端子１３から次のスレ
ーブ・ノード１７に対しアドレス情報の送信を行う。引
き続いて、データ・レジスタ５の内容も次のスレーブ・
ノード１７に対して送信する。このときに、データ・ラ
ッチ１４は「０」信号検知回路２１が「０」信号を検知
したためにイネーブル信号が出力されず、データ・レジ
スタ５に保存された内容は内部論理回路には取り込まな
い。スレーブ・ノード１７では入力されたアドレス情報
がｒＦＥＨＪであり、２進値にて表現するとｒｌｌｌｌ
ｌｌｌｏＢ」となり、「０」信号をアドレス情報に含む
ので前記した手順と同様にアドレス情報に「＋１」の演
算を行いｒＦＥＨＪとし、さらに次のスレーブ・ノード
１８に対してアドレス情報とデータ情報との送信を行う
。スレーブ・ノード１８では、前記した手順で入力され
たシリアル信号でのアドレス情報の「０」信号の検知を
行い、アドレス情報の内容に「０」信号を含まないこと
を確認した段階で、アドレス情報に続いて入力されるデ
ータ情報をデータ・ラッチ１４を介して内部論理回路に
取り込み、シリアル」信を終了する。

すなわち、制御マスタ１５から数えて３段目のスレーブ
・ノード１８にデータ情報が送信されたことになる。こ
のように、演算器の演算を「＋１」加算とした場合の制
御マスタ１５からＮ段目のスレーブ・ノードに送信する
ためのアドレス情報は「ＦＦＨ−（Ｎ−１）ＨＪになる
。

このように、本発明のアドレス認識制御回路を使用した
場合は制御スタから何段口に接続されているかがアドレ
ス情報になるので、第６図に示す従来のようなアドレス
設定用の入力端子を必要としない他、アドレス情報の認
識はシリアル信号の段階で行っているので、アドレス情
報の中に「０」信号を検知した場合に、アドレス情報が
シリアル・パラレル変換回路２にてパラレル信号に変換
されると同時に「＋１」演算を行うことが可能であり、
第一および第二実施例に比較して回路の簡略化の他、高
速化も図れる。

第４図は本発明の第四実施例の構成を示すブロック図で
ある。

この実施例において、ＲＸ入力端子１、シリアル・パラ
レル変換回路２、パラレルバス３、アドレス・レジスタ
４、データ・レジスタ５、アドレス・レジスタ９、送信
制御回路１０、パラレル・バス１１、パラレル・シリア
ル変換回路１２、ＴＸ出力端子１３、反転回路２２、デ
ータ・ラッチ１４は第三実施例と同様である。「１」信
号検知回路２３は第三実施例の「０」信号検知回路２１
と同様にＲＸ入力端子１にシリアル・パラレル変換回路
２と並列に接続されたアドレス情報の「１」信号を検知
するための回路である。「−１」減算器２０は「１」信
号検知回路２３がアドレス情報より「１」信号を検知し
た場合に、アドレス・レジスタ４に保存されているアド
レス情報に「−１」減算演算を行うための演算回路であ
る。

第５図の制御マスタ１５、スレーブ・ノード１６．１７
および１８も第三実施例と同様である。

次に、この実施例の動作を説明する。

この実施例ではシリアル信号状態でのアドレス情報の検
知回路として「１」信号検知回路２３をすべてのノード
で持つものとし、演算器の演算は「−１」を行うものと
する。

まず、第三実施例と同様に制御マスタ１５のＴＸ出力端
子１３からスレーブ・ノード１６のＲＸ入力端子１に対
してシリアル信号でアドレス情報が入力されると、シリ
アル・パラレル変換回路２はシリアル信号をパラレル信
号に変換し、さらにパラレルバス３を介してアドレス・
レジスタ４にアドレス情報を保存する。同時に、ＲＸ入
力端子１に接続されている「１」信号検知回路２３にも
アドレス情報のシリアル信号が入力される。アドレス情
報に続き、順次ＲＸ入力端子１から入力されたデータ情
報もパラレルバス３を介してデータ・レジスタ５に送ら
れる。ＲＸ入力端子１にシリアル信号でアドレス情報が
入力されると、「１」信号検知回路２３はシリアル信号
のアドレス情報の中に「１」信号が含まれているか否か
の検知を行う。人力されたアドレス情報を例えば’０２
ＨＪとする。このときに、アドレス情報の２進値はｒｏ
　ｏ　ｏ　ｏ　。

０１０ＢＪであり、シリアル信号でのアドレス情報の中
に「１」信号を含むことになる。そのた約に、「１」信
号検知回路２３は「−１」減算器２０に対して演算の実
行を命令する。

「−１」減算器２０はこの命令を受けて、アドレス・レ
ジスタ４の内容すなわちｒ０２Ｈ」に対して「−１」の
減算を行い、その演算結果「０１Ｈ」をアドレス・レジ
スタ９に保存する。さらに、「１」信号検知回路２３は
「１」信号の検知を送信制御回路１０に伝える。送信制
御回路１０は演算が終了し、アドレス・レジスタ９に新
しいアドレス情報ｒ０１Ｈ」が保存された段階でアドレ
ス・レジスタ９の内容ｒｏＩＨ」を送信用のパラレル・
シリアル変換回路１２にパラレルバス１１を介して入力
し、パラレル信号をシリアル信号に変換後にＴＸ出力端
子１３から次のスレーブ・ノード１７に対してアドレス
情報の送信を行う。引き続いて、データ・レジスタ５の
内容も次のスレーブ・ノード１７に対して送信する。こ
のときに、データ・ラッチ１４は「１」信号検知回路２
３が「１」信号を検知したので、イネーブル信号が出力
されずデータ・レジスタ５に保存された内容を内部論理
回路には取り込まない。スレーブ・ノード１７では入力
されたアドレス情報がｒｏｌＨ」であり、２進値にて表
現するとｒｏｏｏｏｏｏｏｌＢ」になり、「１」信号を
アドレス情報に含むので、前記した手順と同様に「１」
の演算を行い、ｒｏｏＨ」としてさらに次のスレーブ・
ノード１８に対してアドレス情報とデータ情報の送信を
行う。スレーブ・ノード１８では前記した手順で入力さ
れたアドレス情報の「１」信号の検知を行い、アドレス
情報の中に「１」信号を含まないことを確認した段階で
、アドレス情報に続いて入力されたデータ情報をデータ
・ラッチ１４を介して内部論理回路に取り込み、シリア
ル通信を終了する。

すなわち、この実施例では制御マスタ１５から送信した
最初のアドレス情報がｒ０２Ｈ」であった場合に、制御
マスタ１５から数えて３番目のスレーブ・ノード１８に
データ情報が送信さたことになり、演算器の演算を「−
１」減算とした場合の制御マスタ１５からＮ段目のスレ
ーブ・ノードに送信するための情報は「００Ｈ＋　（Ｎ
　　１）ＨＪになる。

この実施例では演算回路の演算を「−１」としたが、本
発明のアドレス認識制御回路の演算器は制御マスクより
Ｎ段のノードを接続する場合に、アドレス情報認識回路
として「０」信号検知回路を用いた場合は（Ｎ−１）回
演算した結果が「ＦＦＨＪとなり、「１」信号検知回路
ではｒｏｏＨ，、＋になるような演算器であれば良い。

このときの演算器の演算をｆ　（Ｘ）、ｆ　（Ｘ）の逆
演算すなわち「＋１」演算ならば「−１」演算をｆ　（
Ｘ）とすると、制御マスタ１５よりＮ段目のスレーブ・
ノードに対するアドレス情報は、「０」信号検知回路を
用いた場合にｒＦＦＨＪに対してＮ−１回のｆ　（Ｘ）
　−’の演算を行った結果となる。

〔発明の効果〕

本発明は、以上説明したように、アドレス認識制御回路
内に固有のアドレスを持ち、入力されたアドレス情報と
の比較を行い、一致であれば引き続き入力されるデータ
情報を内部論理回路に取り込み、一致でなかった場合に
入力されたアドレス情報に対して演算を行ってアドレス
情報を変化させた上で次のノードに対して送信を行うこ
とにより、各ノードのアドレスを設定するためのアドレ
ス設定人力用の端子を削除できる効果がある。さらに、
この効果の波及効果として、シリアル通信制御用ＩＣに
本発明のアドレス認識制御回路を採用すれば、アドレス
設定用の入力端子が不要のため小型パッケージが採用で
き、さらにアドレス設定用の外っけプルアップまたはプ
ルダウン抵抗が不要になるので、コスト低減と実装点数
の低減による信頼性の向上が図れる効果がある。

さらに、第二および第三の発明のアドレス情報認識制御
回路はアドレスの認識をシリアル信号の状態で行ってお
り、したがって、パラレル状態でのアドレス比較に対し
て小規模の回路で済むほか、アドレス情報がパラレル信
号に変換されたときにはすでにアドレス認識が終了して
おり、アドレスが異なっていればアドレス比較のための
待ち時間無く演算に入れ、次段のノードにアドレス情報
およびデータ情報を送信できるので、伝送効率を向上さ
せる効果がある。

【図面の簡単な説明】

第１図は本発明の第一実施例の構成を示すブロック構成
図。 第２図は本発明第二実施例の構成を示すブロック構成図
。 第３図は本発明第三実施例の構成を示すブロック構成図
。 第４図は本発明第四実施例の構成を示すブロック構成図
。 第５図は本発明実施例にかかわるシステムの構成図。 第６図は従来例の構成を示すブロック構成図。 １・・・ＲＸ入力端子、２・・・シリアル・パラレル変
換回路、３・・・パラレルバス、４．９・・・アドレス
・レジスタ、５・・・データ・レジスタ、６．１９・・
・記憶回路、７・・・比較器、８・・・「＋１」加算器
、１０・・・送信制御回路、１１・・・パラレルバス、
１２・・・パラレル・シリアル変換回路、１３・・・Ｔ
Ｘ出力端子、１４・・・データ・ラッチ、１５・・・制
御マスク、１６．１７．１８・・・スレーブ・ノード、
２０・・・「−１」減算器、２１・・・「０」信号検知
回路、２２・・・反転回路、２３・・・「１」信号検知
回路。

Claims (1)

1. 【特許請求の範囲】 １、シリアル・アドレス情報が到来する入力端子に接続
   されたシリアル・パラレル変換回路と、このシリアル・
   パラレル変換回路が出力するパラレル・アドレス情報を
   格納する第一アドレス・レジスタと、 出力端子に変換出力を与えるパラレル・シリアル変換回
   路と を備えたアドレス認識制御回路において、 システム別の固定アドレスが格納された記憶回路と、 上記第一アドレス・レジスタの内容と上記固定アドレス
   とを比較する比較器と、 上記第一アドレス・レジスタの内容に対して所定の回数
   を繰り返すと上記固定アドレスに一致する演算を行う演
   算器と、 この演算器での１回の演算結果である新たなパラレル・
   アドレス情報を格納する第二アドレス・レジスタと、 上記比較器での比較結果が不一致を示すときに、この新
   たなパラレル・アドレス情報を上記パラレル・シリアル
   変換回路で新たなシリアル・アドレス情報に変換させる
   送信制御回路と を備えたことを特徴とするアドレス認識制御回路。 ２、シリアル・アドレス情報が到来する入力端子に接続
   されたシリアル・パラレル変換回路と、このシリアル・
   パラレル変換回路が出力するパラレル・アドレス情報を
   格納する第一アドレス・レジスタと、 出力端子に変換出力を与えるパラレル・シリアル変換回
   路と を備えたアドレス認識制御回路において、 上記入力端子に接続され、上記シリアル・アドレス情報
   を構成するビット群にその論理値が二値論理値の一方の
   論理値を示すビットを含むことを検知する検知器と、 上記第一アドレス・レジスタの内容を所定の値だけ変更
   する演算を行う演算器と、 この演算器での演算結果である新たなパラレル・アドレ
   ス情報を格納する第二アドレス・レジスタと、 上記検知器での検知結果に応じてこの新たなパラレル・
   アドレス情報を上記パラレル・シリアル変換回路で新た
   なシリアル・アドレス情報に変換させる送信制御回路と を備えたことを特徴とするアドレス認識制御回路。 ３、上記検知器は、上記シリアル・アドレス情報を構成
   するビット群にその論理値が二値論理値に代えて他方の
   論理値を示すビットを含むことを検知する構成であり、
   上記演算器は、上記演算に代えてそれに対する逆演算を
   行う構成である請求項２記載のアドレス認識制御回路。