JPH0612269A - バス通信手段 - Google Patents
バス通信手段Info
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- JPH0612269A JPH0612269A JP4167223A JP16722392A JPH0612269A JP H0612269 A JPH0612269 A JP H0612269A JP 4167223 A JP4167223 A JP 4167223A JP 16722392 A JP16722392 A JP 16722392A JP H0612269 A JPH0612269 A JP H0612269A
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Abstract
(57)【要約】
【目的】本発明の目的は、計算機システム内のバス通信
の信頼性向上を図るための誤り検出手段として、ＣＲＣ
方式を備えたバスを採用することにより、膨大な量のデ
ータを扱う高信頼性システムの構築を可能にすることで
ある。 【構成】図１は、標準バスを利用した高信頼性バス通信
手段を持つ計算機システムの構成例である。図中１は、
ＣＲＣ符号生成器及び誤り検出器を備えた誤り制御装
置、２はパリティビット方式を持たない標準バス、３は
システム全体を管理するＣＰＵ、４は主記憶装置、５は
入出力装置、６は誤り制御装置１のみが接続する専用バ
スである。
の信頼性向上を図るための誤り検出手段として、ＣＲＣ
方式を備えたバスを採用することにより、膨大な量のデ
ータを扱う高信頼性システムの構築を可能にすることで
ある。 【構成】図１は、標準バスを利用した高信頼性バス通信
手段を持つ計算機システムの構成例である。図中１は、
ＣＲＣ符号生成器及び誤り検出器を備えた誤り制御装
置、２はパリティビット方式を持たない標準バス、３は
システム全体を管理するＣＰＵ、４は主記憶装置、５は
入出力装置、６は誤り制御装置１のみが接続する専用バ
スである。
Description
【０００１】
【産業上の利用分野】本発明は、高信頼性システムのバ
ス通信手段に係り、特に、ＣＲＣ方式を利用した高信頼
性システムのバス通信手段に関する。
ス通信手段に係り、特に、ＣＲＣ方式を利用した高信頼
性システムのバス通信手段に関する。
【０００２】
【従来の技術】一般的な計算機システムの構成要素の中
では、主記憶装置の信頼性が比較的低いと言われてい
る。そのため、システム内のバス通信の信頼性を高める
ために、図２のようなパリティビット付きのバスが開発
され、主記憶装置及び主記憶装置にアクセスする装置
に、パリティ生成及びパリティチェック機能を備えさせ
たシステムが存在している。パリティビット付きのバス
を実現する手段として、例えば、特開昭60-251442号公
報には、双方向バス用パリティ回路が示されている。
では、主記憶装置の信頼性が比較的低いと言われてい
る。そのため、システム内のバス通信の信頼性を高める
ために、図２のようなパリティビット付きのバスが開発
され、主記憶装置及び主記憶装置にアクセスする装置
に、パリティ生成及びパリティチェック機能を備えさせ
たシステムが存在している。パリティビット付きのバス
を実現する手段として、例えば、特開昭60-251442号公
報には、双方向バス用パリティ回路が示されている。
【０００３】一方、ローカルエリアネットワーク（ＬＡ
Ｎ）等のシステム間の通信における信頼性向上のための
誤り検出手段としては、前記のパリティビット方式の他
に、ＣＲＣ方式がよく利用されている。
Ｎ）等のシステム間の通信における信頼性向上のための
誤り検出手段としては、前記のパリティビット方式の他
に、ＣＲＣ方式がよく利用されている。
【０００４】ＣＲＣ方式では、ＣＲＣ符号を生成する多
項式Ｇ（Ｘ）をｇ次とすると、データＭ（Ｘ）をｇビッ
ト高次側へシフトしてＧ（Ｘ）で割算を行う。そして、
その剰余Ｒ（Ｘ）をデータの後にチェックビットとして
付けて送信する。その送信データＦ（Ｘ）を、
項式Ｇ（Ｘ）をｇ次とすると、データＭ（Ｘ）をｇビッ
ト高次側へシフトしてＧ（Ｘ）で割算を行う。そして、
その剰余Ｒ（Ｘ）をデータの後にチェックビットとして
付けて送信する。その送信データＦ（Ｘ）を、
【０００５】
【数１】
【０００６】とすると、Ｆ（Ｘ）はＧ（Ｘ）で割り切れ
るはずなので、受信側ではＧ（Ｘ）で割算を行い、割り
切れなければ「誤りあり」と判定できる。但し、ここで
の割算は、モジュロ２の演算（ＥＸ−ＯＲ演算）であ
る。
るはずなので、受信側ではＧ（Ｘ）で割算を行い、割り
切れなければ「誤りあり」と判定できる。但し、ここで
の割算は、モジュロ２の演算（ＥＸ−ＯＲ演算）であ
る。
【０００７】図３にＣＲＣの実現例を示す。１１はシフ
トレジスタ、１２はＥＸ−ＯＲ演算器、１３は演算結果
出力先の切り替えスイッチである。まず、データＭ
（Ｘ）を送信データＦ（Ｘ）として高次側から送信を開
始するとともに、ＥＸ−ＯＲ演算器１２へ入力する。１
３の切り替えスイッチは剰余計算側に倒してあり、入力
前のシフトレジスタ１１は０クリアされている。データ
を１ビットずつ入力する毎に右シフトしていくと、デー
タＭ（Ｘ）の最下位ビットが入力された後のシフトレジ
スタ１１には剰余Ｒ（Ｘ）がセットされている。ここで
切り替えスイッチ１３を剰余出力側に倒して、データＭ
（Ｘ）に続けて剰余Ｒ（Ｘ）を送信する。受信側にも同
様の装置があり、送信データＦ（Ｘ）を順次入力する。
データに誤りがなければ、Ｆ（Ｘ）の最下位ビット入力
後のシフトレジスタ１１の内容は全ビット０となってい
る。
トレジスタ、１２はＥＸ−ＯＲ演算器、１３は演算結果
出力先の切り替えスイッチである。まず、データＭ
（Ｘ）を送信データＦ（Ｘ）として高次側から送信を開
始するとともに、ＥＸ−ＯＲ演算器１２へ入力する。１
３の切り替えスイッチは剰余計算側に倒してあり、入力
前のシフトレジスタ１１は０クリアされている。データ
を１ビットずつ入力する毎に右シフトしていくと、デー
タＭ（Ｘ）の最下位ビットが入力された後のシフトレジ
スタ１１には剰余Ｒ（Ｘ）がセットされている。ここで
切り替えスイッチ１３を剰余出力側に倒して、データＭ
（Ｘ）に続けて剰余Ｒ（Ｘ）を送信する。受信側にも同
様の装置があり、送信データＦ（Ｘ）を順次入力する。
データに誤りがなければ、Ｆ（Ｘ）の最下位ビット入力
後のシフトレジスタ１１の内容は全ビット０となってい
る。
【０００８】通信ネットワーク等で実際に利用される際
は、他のエラーの影響を避けるために、シフトレジスタ
１１には予めある固定値を設定しておき、処理終了後の
シフトレジスタ１１の内容が固定のある値になっている
かどうかで誤りの有無を判断している。
は、他のエラーの影響を避けるために、シフトレジスタ
１１には予めある固定値を設定しておき、処理終了後の
シフトレジスタ１１の内容が固定のある値になっている
かどうかで誤りの有無を判断している。
【０００９】
【発明が解決しようとする課題】従来の計算機システム
のバス通信では、シングル転送を中心に考えられていた
ため、信頼性向上を図る手段としてはパリティビット方
式で十分と思われていた。しかし、近年、高度な画像処
理を行う計算機システムや、通信ネットワークに組み込
まれた計算機システムでは、システム内で一度に多量の
データ転送を行う場合が増えている。
のバス通信では、シングル転送を中心に考えられていた
ため、信頼性向上を図る手段としてはパリティビット方
式で十分と思われていた。しかし、近年、高度な画像処
理を行う計算機システムや、通信ネットワークに組み込
まれた計算機システムでは、システム内で一度に多量の
データ転送を行う場合が増えている。
【００１０】このように１回の転送で膨大な量のデータ
を扱う場合においても、高信頼性を得ようとすると、従
来のパリティビット方式よりも誤り検出能力の高い方式
を備えたバスが必要となってくる。
を扱う場合においても、高信頼性を得ようとすると、従
来のパリティビット方式よりも誤り検出能力の高い方式
を備えたバスが必要となってくる。
【００１１】一方、高信頼性が求められる計算機システ
ムにおいても、コスト・性能・汎用性等の点からパリテ
ィビット方式すら持たない標準バスが採用される場合が
ある。パリティビットを持たない標準バスの例として
は、ＥＩＳＡバスがある。この場合は、バスの仕様に影
響されずにバス通信の信頼性向上を図る手段が求められ
ることになる。
ムにおいても、コスト・性能・汎用性等の点からパリテ
ィビット方式すら持たない標準バスが採用される場合が
ある。パリティビットを持たない標準バスの例として
は、ＥＩＳＡバスがある。この場合は、バスの仕様に影
響されずにバス通信の信頼性向上を図る手段が求められ
ることになる。
【００１２】本発明の目的は、計算機システム内のバス
通信の信頼性向上を図るための誤り検出手段として、通
信ネットワーク等で用いられているＣＲＣ方式を備えた
パラレルバスを実現することにより、膨大な量のデータ
を扱う高信頼性システムの構築を可能にすることであ
る。
通信の信頼性向上を図るための誤り検出手段として、通
信ネットワーク等で用いられているＣＲＣ方式を備えた
パラレルバスを実現することにより、膨大な量のデータ
を扱う高信頼性システムの構築を可能にすることであ
る。
【００１３】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、誤り制御方式としてＣＲＣ方式を組み込
んだパラレルバスを備えるようにする。
達成するため、誤り制御方式としてＣＲＣ方式を組み込
んだパラレルバスを備えるようにする。
【００１４】また、パリティビット方式等を持たない標
準バスと、その標準バスに付く各アダプタ及びメモリ等
の間に、ＣＲＣ符号生成器と誤り検出器を備えた誤り制
御装置を置くことにより、データ転送の末尾にＣＲＣ符
号を付けて、誤り検出のできるバス通信手段を実現す
る。
準バスと、その標準バスに付く各アダプタ及びメモリ等
の間に、ＣＲＣ符号生成器と誤り検出器を備えた誤り制
御装置を置くことにより、データ転送の末尾にＣＲＣ符
号を付けて、誤り検出のできるバス通信手段を実現す
る。
【００１５】
【作用】本発明のバス通信手段を備えた計算機システム
においては、膨大な量のデータを扱う場合でも、高信頼
性を得ることができる。
においては、膨大な量のデータを扱う場合でも、高信頼
性を得ることができる。
【００１６】また、標準バスと、その標準バスに付く各
アダプタ及びメモリ等の間にＣＲＣ符号生成器と誤り検
出器を備えた誤り制御装置を置き、データ転送の末尾に
ＣＲＣ符号を付けて誤り検出を可能にすることにより、
標準バスの持つ豊富な汎用アダプタを利用できる高信頼
性システムを構築することができる。
アダプタ及びメモリ等の間にＣＲＣ符号生成器と誤り検
出器を備えた誤り制御装置を置き、データ転送の末尾に
ＣＲＣ符号を付けて誤り検出を可能にすることにより、
標準バスの持つ豊富な汎用アダプタを利用できる高信頼
性システムを構築することができる。
【００１７】本発明によれば、ＣＲＣ方式を採用するこ
とにより、以下に述べるような信頼性が得られる。
とにより、以下に述べるような信頼性が得られる。
【００１８】（１）送信データ中の奇数個の誤りはすべ
て検出する。
て検出する。
【００１９】（２）ＣＲＣ符号を生成する多項式Ｇ
（Ｘ）がｇ次のとき、長さｇ以下の誤りデータ群はすべ
て検出する。
（Ｘ）がｇ次のとき、長さｇ以下の誤りデータ群はすべ
て検出する。
【００２０】（３）送信データ量が２の（ｇ−１）乗ビ
ット以下ならば、全ての２ビット以下の誤りを検出す
る。
ット以下ならば、全ての２ビット以下の誤りを検出す
る。
【００２１】
【実施例】以下、本発明の実施例を、図面を用いて説明
する。
する。
【００２２】図１は、本発明の実施例である、標準バス
を利用した高信頼性バス通信手段を持つ計算機システム
の構成例である。図中１は、ＣＲＣ符号生成器及び誤り
検出器を備えた誤り制御装置、２はパリティビット方式
を持たない標準バス、３はシステム全体を管理するＣＰ
Ｕ、４は主記憶装置、５は入出力装置、６は誤り制御装
置１のみが接続する専用バスである。さらに、誤り制御
装置１の機能ブロック図の一例を、図４に示す。
を利用した高信頼性バス通信手段を持つ計算機システム
の構成例である。図中１は、ＣＲＣ符号生成器及び誤り
検出器を備えた誤り制御装置、２はパリティビット方式
を持たない標準バス、３はシステム全体を管理するＣＰ
Ｕ、４は主記憶装置、５は入出力装置、６は誤り制御装
置１のみが接続する専用バスである。さらに、誤り制御
装置１の機能ブロック図の一例を、図４に示す。
【００２３】以下では、誤り制御装置１を用いたバス通
信手段及び、誤り制御装置１と、ＣＰＵ３、主記憶装置
４、入出力装置５各々との間の通信手段を中心に説明す
る。
信手段及び、誤り制御装置１と、ＣＰＵ３、主記憶装置
４、入出力装置５各々との間の通信手段を中心に説明す
る。
【００２４】まず、標準バスとの間に誤り制御装置１を
置いているＣＰＵ３、主記憶装置４、入出力装置５各々
がバスマスタとしてデータを出力する際は、直接バス２
に出力せず、誤り制御装置１を通してＣＲＣ符号を付け
てからバス２に送信する。誤り制御装置１は、転送開始
と同時に、専用バス６を通して受信先にも誤り制御装置
１が置いてあるかどうか確認し、あれば相手の誤り制御
装置１に転送データの後にＣＲＣ符号を付けることを、
専用バス６を通して知らせる。
置いているＣＰＵ３、主記憶装置４、入出力装置５各々
がバスマスタとしてデータを出力する際は、直接バス２
に出力せず、誤り制御装置１を通してＣＲＣ符号を付け
てからバス２に送信する。誤り制御装置１は、転送開始
と同時に、専用バス６を通して受信先にも誤り制御装置
１が置いてあるかどうか確認し、あれば相手の誤り制御
装置１に転送データの後にＣＲＣ符号を付けることを、
専用バス６を通して知らせる。
【００２５】バススレーブとして受信する側の誤り制御
装置１は、受け取ったデータを受信先の装置に出力する
と同時に誤り検出処理を行い、誤り検出処理が終了する
までの間は、送信元及び受信先に対して標準バス２に備
わっている手段で転送終了を待たせる。誤りがなければ
何もせずに転送を終了させる。受信データに誤りがあっ
た場合は、送信元及び受信先に対して標準バス２に備わ
っている誤り報告信号を出力してから転送を終了させ
る。
装置１は、受け取ったデータを受信先の装置に出力する
と同時に誤り検出処理を行い、誤り検出処理が終了する
までの間は、送信元及び受信先に対して標準バス２に備
わっている手段で転送終了を待たせる。誤りがなければ
何もせずに転送を終了させる。受信データに誤りがあっ
た場合は、送信元及び受信先に対して標準バス２に備わ
っている誤り報告信号を出力してから転送を終了させ
る。
【００２６】誤り報告信号出力に対してＣＰＵ３または
バスマスタから受信先の装置に問い合わせがあった時
は、誤り制御装置１が受信先の装置に代わって、ＣＰＵ
３またはバスマスタに対して、誤りの具体的な情報を伝
える。
バスマスタから受信先の装置に問い合わせがあった時
は、誤り制御装置１が受信先の装置に代わって、ＣＰＵ
３またはバスマスタに対して、誤りの具体的な情報を伝
える。
【００２７】バスマスタがデータを受信する際も同様の
処理を行い、誤りが検出された場合は、そのバスマスタ
についている誤り制御装置１が、ＣＰＵ３またはバスマ
スタに対して、誤りの具体的な情報を伝える。
処理を行い、誤りが検出された場合は、そのバスマスタ
についている誤り制御装置１が、ＣＰＵ３またはバスマ
スタに対して、誤りの具体的な情報を伝える。
【００２８】一方、バススレーブに誤り制御装置１が付
いていないときは、バスマスタの誤り制御装置１は何も
しない。同じく、誤り制御装置１の付いていないバスマ
スタからの転送を受け付けたバススレーブ側の誤り制御
装置１は、バスマスタの誤り制御装置１からの通信が無
いので、誤り検出処理を行わない。
いていないときは、バスマスタの誤り制御装置１は何も
しない。同じく、誤り制御装置１の付いていないバスマ
スタからの転送を受け付けたバススレーブ側の誤り制御
装置１は、バスマスタの誤り制御装置１からの通信が無
いので、誤り検出処理を行わない。
【００２９】以上で述べた処理が、誤り制御装置１の中
ではどのように行われるのかを、図４で説明する。ここ
で、２２は標準バス２の信号線のうちのデータ線であ
り、２３は標準バス２からデータ線２２を除いた信号
線、２４は生成多項式Ｇ（Ｘ）に依存する演算回路構成
で実現されるＡＬＵ、２５は剰余式Ｒ（Ｘ）がセットさ
れるレジスタ、２６は誤り制御回路１内の各機能を制御
する誤り制御装置制御部、２７はＣＲＣ符号を付けたデ
ータ転送を行うときに標準バスの制御信号の出力タイミ
ングを制御するバス制御信号生成部、２８は専用バス６
の信号線を処理するＣＲＣ誤り検出専用制御信号生成部
である。
ではどのように行われるのかを、図４で説明する。ここ
で、２２は標準バス２の信号線のうちのデータ線であ
り、２３は標準バス２からデータ線２２を除いた信号
線、２４は生成多項式Ｇ（Ｘ）に依存する演算回路構成
で実現されるＡＬＵ、２５は剰余式Ｒ（Ｘ）がセットさ
れるレジスタ、２６は誤り制御回路１内の各機能を制御
する誤り制御装置制御部、２７はＣＲＣ符号を付けたデ
ータ転送を行うときに標準バスの制御信号の出力タイミ
ングを制御するバス制御信号生成部、２８は専用バス６
の信号線を処理するＣＲＣ誤り検出専用制御信号生成部
である。
【００３０】計算機システム内のバスは、通常１６ビッ
ト，３２ビット等のデータ幅を持っているパラレルバス
である。従って、図３に示した通信ネットワークで用い
られるシリアルバス用のＣＲＣ回路をパラレルバス用に
拡張して、一度にパラレルデータの演算を行うＣＲＣ回
路を実現する。ＡＬＵ２４は、生成多項式Ｇ（Ｘ）に依
存する複数の排他的論理和で構成される演算回路であ
る。このＡＬＵ２４に、標準バスから入力されるパラレ
ルデータと、剰余式Ｒ（Ｘ）がセットされるレジスタ２
５内のパラレルデータの２つを入力し、次の標準バスか
らのデータが来る前に演算を行い、結果を再びレジスタ
２５にセットする。これを最終データまで繰り返すと、
レジスタ２５にはＣＲＣ符号がセットされている。
ト，３２ビット等のデータ幅を持っているパラレルバス
である。従って、図３に示した通信ネットワークで用い
られるシリアルバス用のＣＲＣ回路をパラレルバス用に
拡張して、一度にパラレルデータの演算を行うＣＲＣ回
路を実現する。ＡＬＵ２４は、生成多項式Ｇ（Ｘ）に依
存する複数の排他的論理和で構成される演算回路であ
る。このＡＬＵ２４に、標準バスから入力されるパラレ
ルデータと、剰余式Ｒ（Ｘ）がセットされるレジスタ２
５内のパラレルデータの２つを入力し、次の標準バスか
らのデータが来る前に演算を行い、結果を再びレジスタ
２５にセットする。これを最終データまで繰り返すと、
レジスタ２５にはＣＲＣ符号がセットされている。
【００３１】誤り制御装置１内のセレクタの切り替えや
データの入出力制御は、標準バスの制御信号やＣＲＣ誤
り検出専用バスの信号を元に、誤り制御装置制御部２６
が行う。また、ＣＲＣ符号を付けたデータ転送における
標準バス上の信号線の出力制御は、バス制御信号生成部
２７が行う。
データの入出力制御は、標準バスの制御信号やＣＲＣ誤
り検出専用バスの信号を元に、誤り制御装置制御部２６
が行う。また、ＣＲＣ符号を付けたデータ転送における
標準バス上の信号線の出力制御は、バス制御信号生成部
２７が行う。
【００３２】データ受信側の誤り制御装置１では、デー
タ受信後のレジスタ２５内のデータが固定のある値であ
るかどうかを比較器２９でチェックする。固定のある値
でなければ、誤りが生じているので、バス制御信号生成
部２７及びＣＲＣ誤り検出専用制御信号生成部２８で必
要な処理を行う。
タ受信後のレジスタ２５内のデータが固定のある値であ
るかどうかを比較器２９でチェックする。固定のある値
でなければ、誤りが生じているので、バス制御信号生成
部２７及びＣＲＣ誤り検出専用制御信号生成部２８で必
要な処理を行う。
【００３３】図５に、ＣＲＣ符号を付けたデータ転送の
タイミングチャートを示す。ＣＲＣ符号は一般に１６ビ
ットまたは３２ビットで構成される。従って、ＣＲＣ符
号のビット数をバスのデータ幅に合わせれば、図に示す
通り、ＣＲＣ符号の転送には、転送データ量にかかわら
ず常に１サイクルが加わるだけである。
タイミングチャートを示す。ＣＲＣ符号は一般に１６ビ
ットまたは３２ビットで構成される。従って、ＣＲＣ符
号のビット数をバスのデータ幅に合わせれば、図に示す
通り、ＣＲＣ符号の転送には、転送データ量にかかわら
ず常に１サイクルが加わるだけである。
【００３４】また、ＣＲＣ符号のビット数をバスのデー
タ幅の整数倍にすることもできる。この場合には、ＣＲ
Ｃ符号の転送には数サイクル必要になるが、誤り検出で
扱えるデータ量を飛躍的に増やすことができる。例え
ば、ＣＲＣ符号を１６ビットから３２ビットへ増やす
と、２ビット以下の誤り検出では扱える送信データ量
を、４キロバイトから２６８メガバイトに増やすことが
できる。
タ幅の整数倍にすることもできる。この場合には、ＣＲ
Ｃ符号の転送には数サイクル必要になるが、誤り検出で
扱えるデータ量を飛躍的に増やすことができる。例え
ば、ＣＲＣ符号を１６ビットから３２ビットへ増やす
と、２ビット以下の誤り検出では扱える送信データ量
を、４キロバイトから２６８メガバイトに増やすことが
できる。
【００３５】ＣＲＣ符号の転送にかかるサイクル数は、
せいぜい数サイクルなので、バースト転送やブロック転
送など膨大な量のデータを扱う場合には特に問題にはな
らないが、シングル転送が続くような状況では、転送効
率が悪くなる。
せいぜい数サイクルなので、バースト転送やブロック転
送など膨大な量のデータを扱う場合には特に問題にはな
らないが、シングル転送が続くような状況では、転送効
率が悪くなる。
【００３６】データ量が少ない時は誤りの生じる確率も
低いとして、データ量に応じてＣＲＣ符号の付加を行う
方式もある。標準バスが備えているバースト転送を示す
信号を利用して、シングル転送の時はＣＲＣ符号を付け
ない。前に述べた、誤り制御装置１の付いていないバス
マスタからの転送を受け付けた時と同様に、バススレー
ブ側の誤り制御装置１は、バスマスタの誤り制御装置１
からの通信が無いので、誤り検出処理を行わない。
低いとして、データ量に応じてＣＲＣ符号の付加を行う
方式もある。標準バスが備えているバースト転送を示す
信号を利用して、シングル転送の時はＣＲＣ符号を付け
ない。前に述べた、誤り制御装置１の付いていないバス
マスタからの転送を受け付けた時と同様に、バススレー
ブ側の誤り制御装置１は、バスマスタの誤り制御装置１
からの通信が無いので、誤り検出処理を行わない。
【００３７】図１の実施例では、標準バスと、そのバス
に付く標準Ｉ／Ｏをそのまま利用しているので、誤り検
出の報告手段に制約があり、若干ではあるが転送時間が
長くなってしまう。そこで、信頼性の向上と共に、転送
時間もできるだけ短くしたいという高信頼性かつ高性能
なシステムについて、実施例を図６に示す。
に付く標準Ｉ／Ｏをそのまま利用しているので、誤り検
出の報告手段に制約があり、若干ではあるが転送時間が
長くなってしまう。そこで、信頼性の向上と共に、転送
時間もできるだけ短くしたいという高信頼性かつ高性能
なシステムについて、実施例を図６に示す。
【００３８】図中３１は、図１の誤り制御装置１に専用
通信制御線を加えた誤り制御装置、２はパリティビット
方式を持たない標準バス、３３は誤り制御装置３１との
専用通信制御線を備えているシステム全体を管理するＣ
ＰＵ、３４は主記憶装置、３５は誤り制御装置３１との
専用通信制御線を備えている入出力装置、３６は誤り制
御装置３１のみが接続する専用バス、３７は誤り制御装
置３１とのハンドシェークを行う専用通信制御線であ
る。
通信制御線を加えた誤り制御装置、２はパリティビット
方式を持たない標準バス、３３は誤り制御装置３１との
専用通信制御線を備えているシステム全体を管理するＣ
ＰＵ、３４は主記憶装置、３５は誤り制御装置３１との
専用通信制御線を備えている入出力装置、３６は誤り制
御装置３１のみが接続する専用バス、３７は誤り制御装
置３１とのハンドシェークを行う専用通信制御線であ
る。
【００３９】誤り制御装置３１の内部構成は図４とほぼ
同じで、ＣＲＣ誤り検出専用制御信号生成部２８に相当
するブロックが、専用バス６の代わりに専用バス２６及
び専用ハンドシェーク信号３７を制御する点が異なる。
同じで、ＣＲＣ誤り検出専用制御信号生成部２８に相当
するブロックが、専用バス６の代わりに専用バス２６及
び専用ハンドシェーク信号３７を制御する点が異なる。
【００４０】図６の実施例では、図１と同様に、誤り制
御装置３１を置かない標準Ｉ／Ｏ等との転送は、誤り検
出処理を行わない。一方、誤り制御装置３１を置いた専
用デバイス間の転送で、誤り検出処理を行う場合にも、
標準バス上はＣＲＣ符号転送後すぐにバスを開放し、誤
り検出の報告手段としては、専用バス３６及び専用通信
制御線３７を利用する。
御装置３１を置かない標準Ｉ／Ｏ等との転送は、誤り検
出処理を行わない。一方、誤り制御装置３１を置いた専
用デバイス間の転送で、誤り検出処理を行う場合にも、
標準バス上はＣＲＣ符号転送後すぐにバスを開放し、誤
り検出の報告手段としては、専用バス３６及び専用通信
制御線３７を利用する。
【００４１】さらに、標準バス２と専用バス３６を合わ
せてＣＲＣ方式を備えた１つのバスとして、誤り制御装
置３１を各装置の中に組み込み、このバスの専用ＣＰＵ
４３、専用主記憶装置４４、専用入出力装置４５として
実現することもできる。
せてＣＲＣ方式を備えた１つのバスとして、誤り制御装
置３１を各装置の中に組み込み、このバスの専用ＣＰＵ
４３、専用主記憶装置４４、専用入出力装置４５として
実現することもできる。
【００４２】図６の実施例の特徴は、（１）ＣＲＣ方式
の誤り制御を必要としない、すなわち高信頼性を要求し
ないＩ／Ｏについては、標準Ｉ／Ｏを利用することがで
きる、（２）誤り制御装置３１による誤り検出処理を行
う場合でも、誤り検出の報告手段に専用通信制御線３７
を用いることにより、標準バス上の転送時間に影響を与
えない、という点である。
の誤り制御を必要としない、すなわち高信頼性を要求し
ないＩ／Ｏについては、標準Ｉ／Ｏを利用することがで
きる、（２）誤り制御装置３１による誤り検出処理を行
う場合でも、誤り検出の報告手段に専用通信制御線３７
を用いることにより、標準バス上の転送時間に影響を与
えない、という点である。
【００４３】このように、ＣＲＣ方式を備えたバス通信
手段は、複数の実現手段を持つ。
手段は、複数の実現手段を持つ。
【００４４】本実施例では、パリティビット方式を持た
ない標準バスを用いた計算機システムにおいて、計算機
システム内のバス通信の信頼性向上を図るための誤り検
出手段として、通信ネットワーク等で用いられているＣ
ＲＣ方式を採用することにより、コストパフォーマンス
の良い標準バスを採用した高信頼性システムの構築を可
能にしている。
ない標準バスを用いた計算機システムにおいて、計算機
システム内のバス通信の信頼性向上を図るための誤り検
出手段として、通信ネットワーク等で用いられているＣ
ＲＣ方式を採用することにより、コストパフォーマンス
の良い標準バスを採用した高信頼性システムの構築を可
能にしている。
【００４５】
【発明の効果】本発明によれば、計算機システム内のバ
ス通信の信頼性向上を図るための誤り検出手段として、
ＣＲＣ方式を備えたバスを採用することにより、膨大な
量のデータを扱う高信頼性システムの構築を可能にす
る。
ス通信の信頼性向上を図るための誤り検出手段として、
ＣＲＣ方式を備えたバスを採用することにより、膨大な
量のデータを扱う高信頼性システムの構築を可能にす
る。
【００４６】また、ＣＲＣ方式を持たない標準バスを用
いた計算機システムにおいても、標準バスと、その標準
バスに付く各アダプタ及びメモリ等の間に、ＣＲＣ符号
生成器と誤り検出器を備えた誤り制御装置を置くことに
より、データ転送の末尾にＣＲＣ符号を付けて、誤り検
出のできるバス通信手段を実現することができる。この
結果、標準バスの持つ豊富な汎用アダプタを利用できる
高信頼性システムを構築することができる。
いた計算機システムにおいても、標準バスと、その標準
バスに付く各アダプタ及びメモリ等の間に、ＣＲＣ符号
生成器と誤り検出器を備えた誤り制御装置を置くことに
より、データ転送の末尾にＣＲＣ符号を付けて、誤り検
出のできるバス通信手段を実現することができる。この
結果、標準バスの持つ豊富な汎用アダプタを利用できる
高信頼性システムを構築することができる。
【図１】本発明の実施例であるバス通信手段を持ち、標
準バス及び標準Ｉ／Ｏを備えた計算機システムの構成例
を示す図である。
準バス及び標準Ｉ／Ｏを備えた計算機システムの構成例
を示す図である。
【図２】パリティビット方式を持つバスのデータ形式の
一例を示す図である。
一例を示す図である。
【図３】通信ネットワークで用いられるＣＲＣの一実施
例を示す図である。
例を示す図である。
【図４】誤り制御装置１の機能ブロック図である。
【図５】ＣＲＣ符号を付加したデータ転送のタイミング
チャートである。
チャートである。
【図６】本発明の実施例であるバス通信手段を持ち、標
準バス及び標準Ｉ／Ｏの他に専用ｃｐｕ、専用主記憶装
置及び専用Ｉ／Ｏを備えた計算機システムの構成例を示
す図である。
準バス及び標準Ｉ／Ｏの他に専用ｃｐｕ、専用主記憶装
置及び専用Ｉ／Ｏを備えた計算機システムの構成例を示
す図である。
１…ＣＲＣ符号生成器及び誤り検出器を備えた誤り制御
装置、２…パリティビット方式を持たない標準バス、３
…計算機システム全体を管理するＣＰＵ、４…主記憶装
置、５…入出力装置、６…誤り制御装置１のみが接続す
る専用バス、１１…シフトレジスタ、１２…ＥＸ−ＯＲ
演算器、１３…演算結果出力先の切り替えスイッチ、２
２…標準バス２の信号線のうちのデータ線、２３…標準
バス２からデータ線２２を除いた信号線、２４…生成多
項式Ｇ（Ｘ）に依存する演算回路構成で実現されるＡＬ
Ｕ、２５…剰余式Ｒ（Ｘ）がセットされるレジスタ、２
６…誤り制御回路１内の各機能を制御する誤り制御装置
制御部、２７…ＣＲＣ符号を付けたデータ転送を行うと
きに標準バスの制御信号の出力タイミングを制御するバ
ス制御信号生成部、２８…専用バス６の信号線を処理す
るＣＲＣ誤り検出専用制御信号生成部、２９…レジスタ
２５を構成する全ビットが０かどうかチェックする比較
器、３１…ＣＲＣ符号生成器及び誤り検出器を備えた誤
り制御装置、３３…計算機システム全体を管理するＣＰ
Ｕ、３４…主記憶装置、３５…誤り検出方式を備えたバ
ス専用の入出力装置、３６…誤り制御装置３１のみが接
続する専用バス、３７…誤り制御装置３１とのハンドシ
ェークを行う専用通信制御線、４３…誤り制御装置３１
の機能を備えたＣＰＵ、４４…誤り制御装置３１の機能
を備えた主記憶装置、４５…誤り制御装置３１の機能を
備えた入出力装置。
装置、２…パリティビット方式を持たない標準バス、３
…計算機システム全体を管理するＣＰＵ、４…主記憶装
置、５…入出力装置、６…誤り制御装置１のみが接続す
る専用バス、１１…シフトレジスタ、１２…ＥＸ−ＯＲ
演算器、１３…演算結果出力先の切り替えスイッチ、２
２…標準バス２の信号線のうちのデータ線、２３…標準
バス２からデータ線２２を除いた信号線、２４…生成多
項式Ｇ（Ｘ）に依存する演算回路構成で実現されるＡＬ
Ｕ、２５…剰余式Ｒ（Ｘ）がセットされるレジスタ、２
６…誤り制御回路１内の各機能を制御する誤り制御装置
制御部、２７…ＣＲＣ符号を付けたデータ転送を行うと
きに標準バスの制御信号の出力タイミングを制御するバ
ス制御信号生成部、２８…専用バス６の信号線を処理す
るＣＲＣ誤り検出専用制御信号生成部、２９…レジスタ
２５を構成する全ビットが０かどうかチェックする比較
器、３１…ＣＲＣ符号生成器及び誤り検出器を備えた誤
り制御装置、３３…計算機システム全体を管理するＣＰ
Ｕ、３４…主記憶装置、３５…誤り検出方式を備えたバ
ス専用の入出力装置、３６…誤り制御装置３１のみが接
続する専用バス、３７…誤り制御装置３１とのハンドシ
ェークを行う専用通信制御線、４３…誤り制御装置３１
の機能を備えたＣＰＵ、４４…誤り制御装置３１の機能
を備えた主記憶装置、４５…誤り制御装置３１の機能を
備えた入出力装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小倉 敏彦 横浜市戸塚区吉田町292番地株式会社日立 製作所マイクロエレクトロニクス機器開発 研究所内 (72)発明者 篠崎 雅継 神奈川県海老名市下今泉810番地株式会社 日立製作所オフィスシステム設計開発セン タ内
Claims (6)
- 【請求項１】複数ビットを一度に転送するパラレルバス
を持つ計算機システムにおいて、 ＣＲＣ方式の誤り検出手段を備えたことを特徴とするバ
ス通信手段。 - 【請求項２】請求項１のバス通信手段を備えることを特
徴とする計算機システム。 - 【請求項３】請求項１において、 複数ビットを一度に転送するパラレルバスと、該バスに
接続可能な装置との間に挿入される、 ＣＲＣ符号生成演算回路と、ＣＲＣ符号誤り検出手段
と、該バス上の制御信号生成手段と、相互に通信を行う
ための専用通信手段を備えたことを特徴とする誤り検出
制御装置。 - 【請求項４】請求項１において、 ＣＲＣ符号による誤り検出機能を持たないパラレルバス
に接続する、 ＣＲＣ符号生成演算回路と、ＣＲＣ符号誤り検出手段
と、該バス上の制御信号生成手段と、相互に通信を行う
ための専用通信手段を備えたことを特徴とする誤り検出
制御機能を有する装置。 - 【請求項５】請求項１において、 パラレルバス上で、該バスのビット幅と同数のビット数
のＣＲＣ符号を、一度に転送することを特徴とするバス
通信手段。 - 【請求項６】請求項１において、 パラレルバス上で、該バスのビット幅より多いビット数
のＣＲＣ符号を、複数回に分けて転送することを特徴と
するバス通信手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167223A JPH0612269A (ja) | 1992-06-25 | 1992-06-25 | バス通信手段 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167223A JPH0612269A (ja) | 1992-06-25 | 1992-06-25 | バス通信手段 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612269A true JPH0612269A (ja) | 1994-01-21 |
Family
ID=15845731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167223A Pending JPH0612269A (ja) | 1992-06-25 | 1992-06-25 | バス通信手段 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612269A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928372A (en) * | 1996-01-11 | 1999-07-27 | Fujitsu Limited | Method and apparatus for verifying data transfer in data processor equipped with external recording unit |
| JP2007200357A (ja) * | 2007-04-20 | 2007-08-09 | Hitachi Ltd | ディスク制御装置 |
| JP2008276792A (ja) * | 2003-01-17 | 2008-11-13 | Phoenix Contact Gmbh & Co Kg | 安全性関連プロセス情報の単一信号送信 |
| US7620878B2 (en) | 2005-03-09 | 2009-11-17 | Samsung Electronics Co., Ltd. | Apparatuses and methods for checking integrity of transmission data |
| DE102010010369A1 (de) | 2009-03-09 | 2010-10-21 | Nec Electronics Corp., Kawasaki | Informationsverarbeitungsvorrichtung und Fehlererkennungsverfahren |
| JP2012027849A (ja) * | 2010-07-27 | 2012-02-09 | Fujitsu Ltd | 計算機、プログラム、及び計算機の制御方法 |
-
1992
- 1992-06-25 JP JP4167223A patent/JPH0612269A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928372A (en) * | 1996-01-11 | 1999-07-27 | Fujitsu Limited | Method and apparatus for verifying data transfer in data processor equipped with external recording unit |
| JP2008276792A (ja) * | 2003-01-17 | 2008-11-13 | Phoenix Contact Gmbh & Co Kg | 安全性関連プロセス情報の単一信号送信 |
| US7562261B2 (en) | 2003-01-17 | 2009-07-14 | Phoenix Contact Gmbh & Co., Kg | Single-signal transmission of safe process information |
| US7620878B2 (en) | 2005-03-09 | 2009-11-17 | Samsung Electronics Co., Ltd. | Apparatuses and methods for checking integrity of transmission data |
| JP2007200357A (ja) * | 2007-04-20 | 2007-08-09 | Hitachi Ltd | ディスク制御装置 |
| DE102010010369A1 (de) | 2009-03-09 | 2010-10-21 | Nec Electronics Corp., Kawasaki | Informationsverarbeitungsvorrichtung und Fehlererkennungsverfahren |
| JP2012027849A (ja) * | 2010-07-27 | 2012-02-09 | Fujitsu Ltd | 計算機、プログラム、及び計算機の制御方法 |
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