JP2001168730A

JP2001168730A - データ送受信装置

Info

Publication number: JP2001168730A
Application number: JP34702499A
Authority: JP
Inventors: Nobuaki Obinata; 宣昭小日向
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-12-07
Filing date: 1999-12-07
Publication date: 2001-06-22

Abstract

(57)【要約】【課題】ＣＲＣ符号／復号部におけるＣＲＣ検査ビット
の生成やＣＲＣ検査の際に、パラレル形式のデータの転
送効率を低下させることなく、さらに少ないハードウェ
ア規模で実現できる前記ＣＲＣ符号／復号部を備えるこ
とを特徴としたデータ送受信装置を提供することを課題
とする。【解決手段】データ送受信装置におけるＣＲＣの生成及
び検査に係わる除算処理は、複数の並列にモジュロ２演
算を行うことができるモジュールから構成し、これらモ
ジュールは繰り返し利用できるようにフィードバックル
ープ構成で配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ送受信装置
におけるＣＲＣ生成及びＣＲＣ検査技術に関するもので
ある。

【０００２】

【従来の技術】近年、情報通信の高速化や記録／再生シ
ステムの大容量化に伴い、通信データや記録／再生デー
タの信頼性向上を目的に、符号誤り訂正技術が重要にな
ってきている。符号誤り訂正技術とは、’０’と’１’
のビット列によって表現されたディジタル情報に、誤り
訂正符号と呼ばれる冗長性を付加することによって、通
信や記録／再生の過程において生じるデータの誤りを検
出／訂正することを可能にする技術である。このような
誤り訂正符号の生成及び検査手法には、古くから様々な
方式が提案されている。その中で、現在、データ通信及
び記録／再生システムにおいて最もよく用いられている
手法に巡回冗長検査（ＣｙｃｌｉｃＲｅｄｕｎｄａｎ
ｃｙＣｏｄｅＣｈｅｃｋ、以下ＣＲＣ検査と略す）
方式がある。

【０００３】このＣＲＣ検査方式は、例えばＡＴＭ（Ａ
ｓｙｎｃｈｒｏｎｏｕｓＴｒａｎｓｆｅｒＭｏｄ
ｅ）のセル部分の誤り検出／訂正に用いられたり、また
パソコン通信におけるＸ−ｍｏｄｅｍプロトコルやＩＥ
ＥＥ８０２、高速シリアルデータ転送を提供するＵＳＢ
（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ）やＩＥ
ＥＥ１３９４等で採用されている。ここで、図２を用い
てＣＲＣ検査方式を採用したデータ送受信装置について
説明する。但し、一般的に一つのデータ送受信装置は送
信部及び受信部を一対以上備えているが、図２では説明
の理解を容易にするために、送信側は送信部のみを、受
信側は受信部のみを示している。

【０００４】図示するように、前記データ送受信装置の
送信部は、ＣＲＣ符号部６と、データ送信処理部７と、
内部データバス１５から構成され、前記ＣＲＣ符号部６
は、データ入力部２と、データ転位部３と、ＣＲＣ生成
部４と、ＣＲＣ付加部５からなる。一方、受信部は、デ
ータ受信処理部９と、ＣＲＣ復号部１４と、内部データ
バス１６から構成され、前記ＣＲＣ復号部１４は、ＣＲ
Ｃ検査部１０と、ＣＲＣ判定部１１と、データ出力部１
２と、ＣＲＣ判定結果通知手段１３からなる。また、前
記データ送信処理部７と前記データ受信処理部９はデー
タ伝送手段８を介して接続され、両者の間でデータの送
受信が可能であるように構成している。

【０００５】以下、各機能部の詳細な説明を行う。

【０００６】ＣＲＣ符号部６のデータ入力部２は、内部
データバス１５より伝送される’０’もしくは’１’の
ビット列からなるシリアルデータ（送信データ）Ｐ
（Ｘ）１を受け取るインターフェイス手段である。とこ
ろでＣＲＣ検査方式では、ＣＲＣの検査ビットを生成す
る際に、ＣＲＣ符号部に入力されるシリアルデータを高
次の多項式とみなす。つまり前記入力シリアルデータを
構成するビット列をｂ₁、ｂ₂、・・・ｂ_n-1、ｂ_nとした
とき、前記シリアルデータＰ（Ｘ）１は、以下式１のよ
うな高次多項式で定義する。

【０００７】

【数１】Ｐ（Ｘ）＝ｂ₁Ｘ_n- ¹＋ｂ₂Ｘ_n- ²＋・・・＋ｂ_n-1Ｘ＋ｂ_n（式１）但し、ｂ_i＝１または０（ｉ＝１〜ｎ）である。データ
転位部３は、前記入力シリアルデータＰ（Ｘ）１をＣＲ
Ｃ生成部４に適合するデータ形式に変換する前処理手段
であり、ＣＲＣの検査ビットを生成するために使用す
る、以下式２で定義する生成多項式Ｇ（Ｘ）の最高次数
Ｘ_mを掛ける処理を行う。

【０００８】

【数２】Ｇ（Ｘ）＝ａ₁Ｘ_m＋ａ₂Ｘ_m- ¹＋・・・＋ａ_mＸ＋ａ_m+1（式２）但し、ａ_i＝１または０（ｉ＝１〜ｎ）である。ＣＲＣ
生成部４は、前記データ転位部３で生成したＸ_mＰ
（Ｘ）と、前記生成多項式Ｇ（Ｘ）をモジュロ２演算
し、余りである剰余多項式Ｒ（Ｘ）を求める。このとき
前記剰余多項式Ｒ（Ｘ）は、以下式３のように表すこと
ができ、この式３の各係数であるｃ₁、ｃ₂、・・・、ｃ
_mが、前記入力シリアルデータＰ（Ｘ）１に対するＣＲ
Ｃの検査ビットとなる。ここでモジュロ２演算とは、乗
算や除算を行う際に桁上がりや桁下がりを一切行わない
演算であり、このモジュロ２演算により直接剰余多項式
を求めることができる。また、モジュロ２演算は論理演
算ではＥＸＯＲ（排他的論理和）で表すことができる。

【０００９】

【数３】Ｒ（Ｘ）＝ｃ₁Ｘ_m- ¹＋ｃ₂Ｘ_m- ²＋・・・＋ｃ_m-1Ｘ＋ｃ_m（式３）但し、ｃ_i＝１または０（ｉ＝１〜ｎ）である。ＣＲＣ
付加部５は、前記ＣＲＣ生成部４で生成された剰余多項
式Ｒ（Ｘ）と、前記データ転位部３において生成された
Ｘ_mＰ（Ｘ）を加算し、ＣＲＣの検査ビットが付加され
た入力シリアルデータＦ（Ｘ）を合成する。データ送信
処理部７は、前記ＣＲＣ付加部５で合成された前記ＣＲ
Ｃ付きシリアルデータＦ（Ｘ）を、データ伝送手段８に
適合するデータ形式に変換し、前記データ伝送手段８に
送出する。

【００１０】一方、受信側のデータ受信処理部９は、デ
ータ伝送手段８を伝送してくる前記変換後のＣＲＣ付き
シリアルデータ（受信データ）Ｆ（Ｘ）を受け取り、Ｃ
ＲＣ復号部１４に適合するデータ形式に再度変換した
後、ＣＲＣ検査部１０に転送する。ＣＲＣ復号部１４の
ＣＲＣ検査部１０は、前記データ受信処理部９から転送
されるＣＲＣ付きシリアルデータＦ（Ｘ）と、前記生成
多項式Ｇ（Ｘ）をモジュロ２演算し、剰余多項式Ｈ
（Ｘ）を求める。ＣＲＣ判定部１１は、前記ＣＲＣ検査
部１０が出力する剰余多項式Ｈ（Ｘ）を参照し、前記剰
余多項式Ｈ（Ｘ）が０の場合、前記データ伝送手段８に
おいてデータ列（ビット列）に誤りは発生せず正常に受
信できたと判断する。その後、ＣＲＣ判定通知手段１３
を用いてデータ受信に成功した旨を送信側に通知する。
一方、前記剰余多項式Ｈ（Ｘ）が０でない場合、前記デ
ータ伝送手段８においてデータに誤りが発生したと判断
する。その後、前記ＣＲＣ判定通知手段１３を用いて受
信に失敗した旨と、例えば再送の要求等を送信側に通知
する。データ出力部１２は、前記ＣＲＣ判定部１１の判
定結果に従い、正常に受信できた場合には、受信データ
からＣＲＣの検査ビットを除去し、復元された前記入力
シリアルデータＰ（Ｘ）１をデータバス１６に送出す
る。一方、正常に受信できなかった場合には、受信デー
タは破棄する。

【００１１】ところで生成多項式Ｇ（Ｘ）は、データに
付加するＣＲＣの検査ビット長やデータの通信プロトコ
ルに依存して数種類規定されているが、検査ビット長が
８ビット、１６ビット、３２ビットの生成多項式がよく
用いられている。

【００１２】以上の説明を、さらに具体的な例を示して
補足する。いま、図２に示す入力シリアルデータ（送信
データ）Ｐ（Ｘ）１のシリアルデータ列ｂ_nを（１００
１００００００１１１００１）とすると、前記式１は以
下式４のように表すことができる。

【００１３】

【数４】Ｐ（Ｘ）＝Ｘ¹⁵＋Ｘ¹²＋Ｘ⁵＋Ｘ⁴＋Ｘ³＋１（式４）また、ＣＲＣの検査ビット長を８ビットとし、以下式５
に示す生成多項式Ｇ（Ｘ）を用いることにする。

【００１４】

【数５】Ｇ（Ｘ）＝Ｘ⁸＋Ｘ²＋Ｘ＋１（式５）これら式４及び式５からモジュロ２演算により求められ
る剰余多項式Ｒ（Ｘ）は、以下式６のようになる。この
式６からＣＲＣの検査ビットは（０１００１１１０）で
ある。

【００１５】

【数６】Ｒ（Ｘ）＝Ｘ⁶＋Ｘ³＋Ｘ²＋Ｘ（式６）これより、図２におけるデータ送信処理部７に転送され
るＣＲＣ付きシリアルデータＦ（Ｘ）は、以下式７のよ
うに表すことができる。ゆえに、受信側に送信されるシ
リアルデータ列は（１００１００００００１１１００１
０１００１１１０）である。

【００１６】

【数７】Ｆ（Ｘ）＝Ｘ²³＋Ｘ²⁰＋Ｘ¹³＋Ｘ¹²＋Ｘ¹¹＋Ｘ⁸＋Ｘ⁶＋Ｘ³＋Ｘ²＋Ｘ（式７）一方、受信側では、前記式７に示したＣＲＣ付きシリア
ルデータＦ（Ｘ）を受信したとすると、前記ＣＲＣ付き
シリアルデータＦ（Ｘ）と前記式４に示した生成多項式
Ｇ（Ｘ）をモジュロ２演算する。このとき剰余多項式Ｈ
（Ｘ）は、０となる。これより、前記ＣＲＣ付きシリア
ルデータＦ（Ｘ）からＣＲＣの検査ビット（０１００１
１１０）を除いた（１００１００００００１１１００
１）が、図２における内部データバス１６に送出され
る。

【００１７】次に、図２に示したデータ送受信装置のＣ
ＲＣ符号部６及びＣＲＣ復号部１４を実現するハードウ
ェア構成を、図３及び図５を用いて説明する。但し、生
成多項式Ｇ（Ｘ）は、上記具体例で用いた前記式５に示
すものを採用することにする。

【００１８】図３に示すように、ＣＲＣ符号部の構成
は、前記生成多項式Ｇ（Ｘ）の最高次数８にしたがって
入力シリアルデータＰ（Ｘ）１の末尾に、８個の０デー
タを付加するデータ拡張部２０と、ある基準信号（例え
ば基準クロック信号等）に同期して順次データをシフト
する８個のシフトレジスタＲ１（２２）、Ｒ２（２
３）、Ｒ３（２４）、Ｒ４（２５）、Ｒ５（２６）Ｒ６
（２７）、Ｒ７（２８）、Ｒ８（２９）と、モジュロ２
演算を行うため前記生成多項式Ｇ（Ｘ）の係数に従って
配置された、３個のＥＸＯＲ演算器３０とからなる除算
処理部２１と、前記除算処理部における処理時間を考慮
し、前記入力シリアルデータＰ（Ｘ）１を一時的に格納
するためのデータ格納部３１と、前記除算処理部２１を
出力したＣＲＣの検査ビットに前記データ格納部３１か
らの出力データを付加し、ＣＲＣ付きシリアルデータＦ
（Ｘ）３２を生成、出力するＣＲＣ付加部５から構成さ
れる。ところで、前記データ拡張部２０、前記除算処理
部２１は、図２においてそれぞれデータ転位部３、ＣＲ
Ｃ生成部４に相当する。ここで図４に、図３に示す除算
処理部２１に、データ拡張部２０を通過したシリアルデ
ータが順次入力された際の、各シフトレジスタＲ１（２
２）〜Ｒ８（２９）の内容の変化を示す。図示するよう
に、シリアルデータ（１００１００００００１１１００
１００００００００）４０を順次入力していくと、シフ
トレジスタＲ１（２２）〜Ｒ８（２９）の値は前状態に
依存して変化していく。そして前記シリアルデータ４０
の入力が終了したとき、前記シリアルデータ４０に対す
るＣＲＣの検査ビット４２が、前記シフトレジスタＲ１
（２２）〜Ｒ８（２９）格納されている。但し、シフト
レジスタＲ１（２２）〜Ｒ８（２９）の初期値４１は０
とする。

【００１９】次に図５に示すように、ＣＲＣ復号部は、
ある基準信号（例えば基準クロック信号等）に同期して
データを順次シフトする８個のシフトレジスタＲ１（２
２）、Ｒ２（２３）、Ｒ３（２４）、Ｒ４（２５）、Ｒ
５（２６）Ｒ６（２７）、Ｒ７（２８）、Ｒ８（２９）
と、モジュロ２演算を行うための３個のＥＸＯＲ演算器
３０とからなる除算処理部３３と、前記除算処理部にお
ける処理時間を考慮し、ＣＲＣ付きシリアルデータＦ
（Ｘ）３２を一時的に格納するためのデータ格納部３４
と、前記除算処理部３３の結果が０か否かを判定するＣ
ＲＣ判定部１１と、前記ＣＲＣ判定部１１の判断に応じ
て前記データ格納部３５に格納されたデータを送出する
データ出力部１２から構成される。ところで、前記除算
処理部３３は図２におけるＣＲＣ検査部１０に相当す
る。ここで、図５における除算処理部３３にＣＲＣ付き
シリアルデータＦ（Ｘ）３２を順次入力した際の、各シ
フトレジスタＲ１（２２）〜Ｒ８（２９）の内容を図６
に示す。図示するように、シリアルデータ（１００１０
０００００１１１００１０１００１１１０）４５を順次
入力すると、シフトレジスタＲ１（２２）〜Ｒ８（２
９）の値は前状態に依存して変化していく。そして前記
シリアルデータ４５の入力が終了すると、前記シフトレ
ジスタＲ１（２２）〜Ｒ８（２９）に余り４７が格納さ
れる。但し、シフトレジスタＲ１（２２）〜Ｒ８（２
９）の初期値４６は０とする。

【００２０】

【発明が解決しようとする課題】先に説明したように、
図２に示すデータ送受信装置によれば、ＣＲＣ符号部６
及びＣＲＣ復号部１４への入力及び出力データ形式は、
１ビットのシリアルデータでなければならない。しか
し、一般的に装置の内部データバス１５及びデータバス
１６の構成は、一般的に８ビット、１６ビット、３２ビ
ット等のパラレルバスである。そのため図７に示すよう
に、送信側において、内部データバス（パラレルバス）
５０からＣＲＣ符号部６に送信データを入力するために
は、前記ＣＲＣ符号部６の前段にパラレルデータをシリ
アルデータに変換するためのパラレル−シリアル変換部
５１を設けなければならない。また受信側において、内
部データバス（パラレルバス）５５がパラレルバスであ
る場合には、ＣＲＣ復号部１４の後段にシリアルデータ
をパラレルデータに変換するためのシリアル−パラレル
変換部５４を設けなければならない。

【００２１】ところで、ＩＥＥＥ８０２プロトコルやＵ
ＳＢ、ＩＥＥＥ１３９４プロトコルに準拠するデータ送
受信装置においては、図７に示すデータ送信処理部７、
またはデータ受信処理部９を含む階層部を物理層処理部
と呼ぶ。また、ＣＲＣ符号部６及びＣＲＣ復号部１４等
の処理を行う前記物理層処理部よりも上位に位置する階
層部をリンク層処理部と呼ぶ。またＩＥＥＥ１３９４プ
ロトコルの規格によれば、前記物理層処理部と前記リン
ク層処理部の間のデータは、８ビットのパラレルバスで
転送することが規定されている。このため、図２に示す
データ送受信装置におけるＣＲＣ符号部６やＣＲＣ復号
部１４を、前記ＩＥＥＥ１３９４プロトコルに準拠する
データ送受信装置に適用する場合には、図７に示すよう
に、送信側においてシリアル−パラレル変換部５２を設
けなければならない。一方受信側においては、パラレル
−シリアル変換部５３を設けなければならない。

【００２２】このようなパラレル−シリアル変換やシリ
アル−パラレル変換は、その変換の前後において、デー
タの転送効率が著しく低下するという問題がある。例え
ば、１クロック当たり８ビットのパラレルデータを１ビ
ットのシリアルデータに変換する場合には、少なくとも
８クロックの変換時間を必要とする。さらに、変換時間
中に到着する新たな８ビットのパラレルデータはシリア
ルデータに変換されるまでに、前記既に到着済のパラレ
ルデータの変換が完了するまで、数クロックの間待機し
なければならない。また、１ビットのシリアルデータを
８ビットのパラレルデータに変換する場合には、少なく
とも８クロックの間シリアルデータの到着を待たなけれ
ばならない。一方、パラレル−シリアル変換において
は、前記シリアルデータへの変換を待機しているパラレ
ルデータを一時的に蓄えておく記憶手段が必要となり、
ハードウェア規模の増大を招くという問題がある。

【００２３】そこで本発明は上記の問題点を解決するた
めに、パラレル形式のデータをシリアル形式のデータに
変換することなく、直接パラレルデータからＣＲＣ検査
ビットを生成、及びＣＲＣの検査を行うことができ、さ
らにＣＲＣ符号部及び復号部は少ないハードウェア規模
で実現できることを特徴とするデータ送受信装置を提供
することを課題とする。

【００２４】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、データ送受信装置のＣＲＣ符号部及びＣ
ＲＣ復号部における、ＣＲＣ生成部及びＣＲＣ検査部の
除算処理は、パラレルデータをシリアルデータに変換す
ることなく、送信データのＣＲＣ検査ビットの生成や、
受信データのＣＲＣ検査を行うことを可能とする並列除
算処理部を備え、前記並列除算処理部の構成は、複数の
モジュロ２演算を行うことができる並列除算モジュール
からなる。さらに前記モジュールは繰り返し利用できる
ようにフィードバックループ構成で配置するようにし、
ハードウェアリソースを効率良く使用する。

【００２５】このようなデータ送受信装置によれば、送
信データ及び受信データの転送効率を低下させることな
くＣＲＣの生成／付加やＣＲＣの検査を行うことがで
き、また、少ないハードウェア量で前記除算処理部を構
成することができ、しいては装置全体のハードウェア規
模を減らすことができる。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。

【００２７】図１に、本発明の第１の実施形態に係わる
データ送受信装置の構成を示す。

【００２８】図示するように本データ送受信装置は、中
央処理装置１００と、メインメモリ１０１と、データ格
納装置１０２と、ホストバスＩ／Ｆ１０４と、ＣＲＣ符
号部１０９と、ＣＲＣ復号部１１０と、データ送受信処
理部１１３から構成される。また、中央処理装置１００
と、メインメモリ１０１と、データ格納装置１０２と、
ホストバスＩ／Ｆ１０４は、パラレル形式のホストバス
１０３によって接続され、各機能要素間で必要な情報の
伝送が可能であるように構成している。さらに、ホスト
バスＩ／Ｆ１０４とＣＲＣ符号部１０９を接続するデー
タバス１０５と、ホストバスＩ／Ｆ１０４とＣＲＣ復号
部１１０を接続するデータバス１０６と、データ送受信
処理部１１３とＣＲＣ符号部１０９を接続するデータバ
ス１１１と、データ送受信処理部１１３とＣＲＣ復号部
１１０を接続するデータバス１１２は、それぞれパラレ
ル形式のバスであり、特にＩＥＥＥ１３９４プロトコル
用データ送受信装置の場合には、前記バス１１１及び１
１２は８ビットのパラレルバスである。

【００２９】中央処理装置１００は、マイクロプロセッ
サを主体に構成され、メインメモリ１０１等に格納して
いるソフトウェアプログラムにしたがって処理を実行す
る。メインメモリ１０１は、ランダムアクセスメモリや
リードオンリメモリの組み合わせなどによって構成さ
れ、中央処理装置１００の作業メモリとして機能した
り、中央処理装置１００の動作手順を規定するソフトウ
ェアプログラムや、中央処理装置１００によって処理さ
れるべきデータを記憶するための格納手段として使用さ
れる。データ格納装置１０２は、ＣＲＣ符号部１０９へ
転送する送信データやＣＲＣ復号部１１０から転送され
る受信データの格納場所として使用され、ハードディス
ク装置やＭＯ（Ｍａｇｎｅｔｏ−ｏｐｔｉｃｓ）ディス
ク装置等の組み合わせによって構成される。ホストバス
Ｉ／Ｆ１０４は、前記メインメモリ１０１や前記データ
格納装置１０２に蓄えられた送信データをＣＲＣ符号部
１０９に転送する場合や、受信データをＣＲＣ復号部１
１０から前記メインメモリ１０１や前記データ格納装置
１０２に格納する場合において、ＣＲＣ符号部１０９の
処理状況や、ホストバス１０３の使用（混雑）状況に応
じて、前記送信データや前記受信データの転送量を調節
する。さらにホストバス１０３と、データバス１０５及
びデータバス１０６のバス幅が異なる場合には、バス幅
の変換処理を行う。前記ホストバスＩ／Ｆ１０４は、Ｆ
ＩＦＯメモリやバッファメモリ等で実現される。ＣＲＣ
符号部１０９は、データ拡張部２０と、並列除算処理部
１０７と、ＣＲＣ付加部５からなり、前記ホストバスＩ
／Ｆ１０４からデータバス１０５を経由して転送される
パラレルの送信データに対して、ＣＲＣ検査方式に基づ
く検査ビットの生成／付加を行い、データ送受信処理部
１１３に対してＣＲＣ付き送信データを送出する。デー
タ拡張部２０は、ＣＲＣの検査ビット生成時に使用する
生成多項式の最高次数に応じて、前記送信データの最後
尾に複数の０データを追加する。並列除算処理部１０７
は、前記データ拡張部２０を出力した拡張送信データ
を、パラレルデータのまま生成多項式とモジュロ２演算
し、ＣＲＣの検査ビットを生成する。ＣＲＣ付加部５
は、ＣＲＣ符号部１０９に入力したデータの最後尾に、
前記並列除算処理部１０７から出力した前記ＣＲＣ検査
ビットを付加し、ＣＲＣ付きデータをデータ送受信処理
部１１３に転送する。ＣＲＣ復号部１１０は、並列演算
処理部１０８と、ＣＲＣ判定部１１と、データ出力部１
２からなり、データ送受信処理部１１３から転送される
パラレルの受信データに対して、ＣＲＣ検査方式に基づ
く検査／判定を行う。並列除算処理部１０８は、受信デ
ータをパラレルデータのまま、前記ＣＲＣの検査ビット
生成時に使用した生成多項式とモジュロ２演算し、その
余りを求める。ＣＲＣ判定部１１は、前記余りが０であ
る場合には受信データが正しいと判断し、データ出力部
１２に対して、現在ＣＲＣ復号部１１０に入力している
受信データを、ホストバスＩ／Ｆ１０４に対して送出し
てもよいことを通知する。データ出力部１２は、前記Ｃ
ＲＣ判定部１１の判定に基づき、前記現在ＣＲＣ復号部
１１０に入力している受信データ、もしくは前記受信デ
ータの末尾に付加されているＣＲＣの検査ビットを取り
除いたデータを、ホストバスＩ／Ｆ１０４に送出する。

【００３０】次に、図１に示した第１の実施形態に係わ
るデータ送受信装置の並列除算処理部１０７及び１０８
を、図８を用いて説明する。まず、パラレルデータから
ＣＲＣの検査ビットを生成する方法について、図９及び
図１０を用いて説明する。図９に示すように、例えば前
記式５に示した生成多項式により、１６ビットの送信デ
ータ７０からパラレルデータのまま、ＣＲＣの検査ビッ
ト７４を生成する並列除算処理部の構成は、生成多項式
の係数が０でない次数位置に配置したＥＸＯＲ演算器７
３を、順次１ビットずつシフトさせ、合計１６段設ける
ことによって実現することができる。ここで、前記並列
除算処理部に入力される送信データ７２は、１６ビット
の送信データ７０に８ビットの０データ７１を拡張する
ことから、合計で２４ビットとなる。一方、ＣＲＣの検
査を行う方法は、図９における前記送信データ７２の代
わりにＣＲＣ付きの受信データを入力することによっ
て、前記ＣＲＣの検査ビット７４の代わりに余りを得る
ことができる。

【００３１】しかし、上記のような構成の並列除算処理
部によれば、送受信データのビット長（ビット幅）が増
加すると、それに伴い前記並列除算部への入力ビット幅
も増大することになる。すなわち、前記ＥＸＯＲ演算器
７３の段数が増加することになり、並列除算処理部にお
ける論理規模が増大してしまうという問題がある。ま
た、前記ＥＸＯＲ演算器７３の段数が増加すると、各ビ
ット間に生じるデータ遅延のばらつきが大きくなり、正
確な演算結果が得られなかったり、前記並列除算処理部
より後段における処理のタイミング調整が難しくなると
いう問題もある。

【００３２】そこで本実施例では、ＩＥＥＥ１３９４プ
ロトコルの規格に従って、図１に示すデータバス１１１
及びデータバス１１２を８ビット幅のバスとし、またＣ
ＲＣ符号部１０９及びＣＲＣ復号部１１０におけるデー
タ転送効率を低下させないようにするために、データバ
ス１０５及びデータバス１０６のバス幅と、前記ＣＲＣ
符号部１０９の内部及びＣＲＣ復号部１１０の内部処理
は、すべて８ビットで行うこととする。すなわち、ホス
トバス１０３と、前記データバス１０５及び前記データ
バス１０６のバス幅が異なる場合には、ホストバスＩ／
Ｆ１０４においてバス幅の変換を行う。さらに、ＩＥＥ
Ｅ１３９４プロトコルの規格によれば、ＣＲＣの検査ビ
ットは３２ビットであるため、前記式５に示す生成多項
式とは異なる。しかし、説明の理解を容易にするため
に、上記例で示した式５に示す生成多項式を用いること
にする。すると、図１０に示すように、２４ビットの送
信データ７４のうち、まず並列除算部に入力される第１
の８ビットデータ８０は、並列モジュロ２演算モジュー
ル１（８３）によって処理される。そして次に入力され
る、第２の８ビットデータ８１は、前記並列モジュロ２
演算モジュール１（８３）からの出力結果と並列モジュ
ロ２演算モジュール２（８４）によって処理され、さら
にその後、並列モジュロ２演算モジュール３（８５）に
よって処理される。そして、最後に入力される８ビット
データ８２は、前記並列モジュロ２演算モジュール３
（８５）からの出力結果と並列モジュロ２演算モジュー
ル４（８６）によって処理が行われる。

【００３３】ところで、前記並列モジュロ２演算モジュ
ール１（８３）と並列モジュロ２演算モジュール３（８
５）は同一構成のモジュールであり、また前記並列モジ
ュロ２演算モジュール２（８４）と並列モジュロ２演算
モジュール４（８６）も同一構成のモジュールである。
そこで同一構成のモジュールを共有化すると、図８に示
すように、図１に示す並列除算処理部１０７及び並列除
算処理部１０８は、図１０に示した並列モジュロ２演算
モジュール８３もしくは８５からなる並列除算モジュー
ル１（６１）と、並列モジュロ２演算モジュール８４も
しくは８６からなる並列除算モジュール２（６３）と、
前記並列除算モジュール２（６３）を出力しフィードバ
ックされるデータと、本並列除算処理部に入力されるデ
ータを選択するためのセレクタ６０と、前記並列除算モ
ジュール２（６３）への入力データと、前記並列除算モ
ジュール１（６１）を出力し並列除算モジュール２（６
３）に入力するデータとのタイミングを取るためのラッ
チ６２から構成される。

【００３４】まず、本並列除算処理部に入力される第１
のデータは、セレクタ６０を経由後、並列除算モジュー
ル１（６１）に入力される。次に、前記並列除算モジュ
ール１（６１）を出力した演算後のデータは、ラッチ６
２において、本並列除算処理部に入力され、並列除算モ
ジュール２（６３）に入力される第２のデータとタイミ
ングを合わせる。さらに、前記第２のデータと、前記ラ
ッチ６２を出力したデータは、並列除算モジュール２
（６３）に入力される。ここで、前記第２のデータの後
にさらにデータが継続する場合には、前記並列除算モジ
ュール２（６３）を出力した演算後のデータは、セレク
タ６０にフィードバックされ、再度並列除算モジュール
１（６１）に入力、演算される。一方、例えば前記第２
のデータのあとにこれ以上データが継続しない場合、前
記並列除算モジュール２（６３）を出力した演算後のデ
ータは、セレクタ６０にフィードバックされず、本並列
除算処理部から出力される。ところで、ＩＥＥＥ１３９
４規格で規定されている、３２ビットのＣＲＣを生成す
る生成多項式を使用する場合、前記並列除算モジュール
１（６１）と、並列除算モジュール２（６３）は、例え
ば図１１に示すような構成にすればよい。図１１に示す
ように、並列除算モジュール１（６１）と並列除算モジ
ュール２（６３）は、さらに細かい除算モジュールであ
るサブ除算モジュールＡ（９０）、サブ除算モジュール
Ｂ（９１）、サブ除算モジュールＣ（９２）、サブ除算
モジュールＤ（９３）からなり、前記並列除算モジュー
ル１（６１）と前記並列除算モジュール２（６３）間は
８ビットのモジュール間接続バス９６〜９９で接続する
ようにし、さらに前記並列除算モジュール２（６３）の
出力部にはサブ除算モジュールＢ（９１）と、サブ除算
モジュールＣ（９２）と、サブ除算モジュールＤ（９
３）と、サブ除算モジュールＥ（９４）から出力される
データを選択する、セレクタ９５から構成している。

【００３５】図８に示すような構成の並列除算処理部に
することより、送受信データのデータ長に合わせてフィ
ードバック演算を実施すればよいため、データ長に依存
しないＣＲＣ生成部及びＣＲＣ検査部を実現することが
できる。また共通するハードウェア部分を繰り返し使用
できるようにループ構成にすることにより、少ないハー
ドウェアで実現することができる。さらに、前記モジュ
ロ２演算を実行する並列除算モジュールにおけるモジュ
ール構成を変更することにより、様々な生成多項式に簡
単に対応することができる。

【００３６】次に本発明の第２の実施形態について図１
２を用いて説明する。

【００３７】図示するように、本発明の第２の実施形態
に係わるデータ送受信装置の構成は、第１の実施形態に
係わるデータ送受信装置の通信方式が、送信と受信は同
時に発生しない半２重通信である場合に、図１に示すＣ
ＲＣ符号部１０９及びＣＲＣ符号部１１０において、並
列除算処理部１０７及び１０８は同一構成で実現できる
ことから、並列除算処理部１１４を共有化し、さらに前
記ＣＲＣ符号部１０９及びＣＲＣ符号部１１０を、ＣＲ
Ｃ符号／復号部１１５としてしたものである。但し並列
除算処理部１１４は、送信時、前記並列除算処理部１１
４で処理されたデータは、必ずＣＲＣ付加部５に入力さ
れる。また受信時、前記並列除算処理部１１４で処理さ
れたデータは、必ずＣＲＣ判定部１１に入力される。本
実施の形態に示すように、並列除算処理部をＣＲＣ生成
時及びＣＲＣ検査時において共有することによって、ハ
ードウェア規模を縮小、簡単化することができ、さらに
は装置全体を小型化、低価格化を図ることができる。

【００３８】

【発明の効果】以上説明してきたように、本発明によれ
ば、パラレル形式の送受信データから直接、ＣＲＣの検
査ビットの生成やＣＲＣの検査を行うことができるた
め、前記送受信データの転送効率を低下することがな
い。また、ＣＲＣの生成部及び検査部は、共通する演算
モジュールを繰り返し使用することにより、少ないハー
ドウェア構成で実現できる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係わるデータ送受信装
置の構成を示すブロック図である。

【図２】データ送受信装置の一般構成を説明するブロッ
ク図である。

【図３】ＣＲＣ符号部の構成を示すブロック図である。

【図４】ＣＲＣ符号部の構成におけるシフトレジスタの
値の変化のようすを示す図である。

【図５】ＣＲＣ復号部の構成を示すブロック図である。

【図６】ＣＲＣ復号部の構成におけるシフトレジスタの
値の変化のようすを示す図である。

【図７】データ送受信装置の一般構成を説明するブロッ
ク図である。

【図８】並列除算処理部の構成を説明するブロック図で
ある。

【図９】並列除算処理部の複数演算モジュール部への分
割を説明する図である。

【図１０】本発明の第１実施形態に係わるデータ送受信
装置の並列除算処理部を説明する図である。

【図１１】ＩＥＥＥ１３９４プロトコル用データ送受信
装置における並列除算モジュールの構成例を示すブロッ
ク図である。

【図１２】本発明の第２実施形態に係わるデータ送受信
装置の構成を示すブロック図である。

【符号の説明】

１…入力シリアルデータ、２…データ入力部、３…デー
タ転位部、４…ＣＲＣ生成部、５…ＣＲＣ付加部、６…
ＣＲＣ符号部、７…データ送信処理部、８…データ伝送
手段、９…データ受信処理部、１０…ＣＲＣ検査部、１
１…ＣＲＣ判定部、１２…データ出力部、１３…ＣＲＣ
判定結果通知手段、１４…ＣＲＣ復号部、１５…内部
データバス、１６…内部データバス、２０…データ拡張
部、２１…除算処理部、２２…シフトレジスタＲ１、２
３…シフトレジスタＲ２、２４…シフトレジスタＲ３、
２５…シフトレジスタＲ４、２６…シフトレジスタＲ
５、２７…シフトレジスタＲ６、２８…シフトレジスタ
Ｒ７、２９…シフトレジスタＲ８、３０…ＥＸＯＲ演算
器、３１…データ格納部、３２…ＣＲＣ付きシリアルデ
ータ、３３…除算処理部、３４…データ格納部、４０…
入力シリアルデータ、４１…初期値、４２…ＣＲＣ検査
ビット、４５…入力シリアルデータ、４６…初期値、４
７…余り、５０…内部データバス（パラレル）、５１…
パラレル−シリアル変換部、５２…シリアル−パラレル
変換部、５３…パラレル−シリアル変換部、５４…シリ
アル−パラレル変換部、５５…内部データバス（パラレ
ル）、６０…セレクタ、６１…並列除算モジュール１、
６２…ラッチ、６３…並列除算モジュール２、７０…送
信データ（１６ビット）、７１…０データ（８ビッ
ト）、７２…送信データ、７３…ＥＸＯＲ演算器、７４
…ＣＲＣ検査ビット、８０…第１の８ビットデータ、８
１…第２の８ビットデータ、８２…第３の８ビットデー
タ、８３…並列モジュロ２演算モジュール１、８４…並
列モジュロ２演算モジュール２、８５…並列モジュロ２
演算モジュール３、８６…並列モジュロ２演算モジュー
ル４、９０…サブ除算モジュールＡ、９１…サブ除算モ
ジュールＢ、９２…サブ除算モジュールＣ、９３…サブ
除算モジュールＤ、９４…サブ除算モジュールＥ、９５
…セレクタ、９６…モジュール接続バス、９７…モジュ
ール接続バス、９８…モジュール接続バス、９９…モジ
ュール接続バス、１００…中央処理装置、１０１…メイ
ンメモリ、１０２…データ格納装置、１０３…ホストバ
ス、１０４…ホストバスＩ／Ｆ、１０５…データバス、
１０６…データバス、１０７…並列除算処理部、１０８
…並列除算処理部、１０９…ＣＲＣ符号部、１１０…Ｃ
ＲＣ復号部、１１１…データバス、１１２…データバ
ス、１１３…データ送受信処理部。

Claims

【特許請求の範囲】

【請求項１】誤り符合訂正方式として、ＣＲＣ検査方
式を採用したデータ送受信装置であって、送信データ及
び受信データがパラレル形式のデータである場合、前記
送信データ及び受信データをシリアルデータに変換する
ことなく、直接パラレルデータのまま前記ＣＲＣ検査方
式に準ずる前記送信データのＣＲＣ検査ビットを生成す
ることができ、また前記受信データのＣＲＣ検査を行う
ことができることを特徴とするデータ送受信装置。
【請求項２】請求項１記載のデータ送受信装置であっ
て、送信データに対する、ＣＲＣ検査方式に準ずるＣＲ
Ｃ検査ビットを生成及び付加するＣＲＣ符号部は、前記
送信データを生成多項式の最高次数に基づきＣＲＣ付加
部に適合するデータ形式に変換するデータ拡張部と、前
記データ拡張部を出力した送信データを前記生成多項式
でモジュロ２演算し、ＣＲＣ検査ビットを生成する並列
除算処理部と、前記並列除算処理部からのＣＲＣ検査ビ
ットを、前記データ拡張部に入力される前の送信データ
の最後尾に付加するＣＲＣ付加部から構成されることを
特徴とするデータ送受信装置。
【請求項３】請求項１記載のデータ送受信装置であっ
て、ＣＲＣ検査ビットが付加された受信データに対す
る、ＣＲＣ検査方式に準ずる検査を実施するＣＲＣ復号
部は、前記受信データを前記生成多項式でモジュロ２演
算し、余りを求める並列除算処理部と、前記余りから前
記受信データに誤りがあるかどうかを判断するＣＲＣ判
定部と、前記ＣＲＣ判定部の判定に従い、受信データを
ＣＲＣ復号部から外部に出力するデータ出力部から構成
されることを特徴とするデータ送受信装置。
【請求項４】請求項２または３のいずれか記載のデー
タ送受信装置であって、前記並列除算処理部は、モジュ
ロ２演算を実行する複数の並列除算モジュールから構成
され、前記並列除算モジュールは繰り返し利用可能であ
るようにフィードバックループ構成に配置することを特
徴とするデータ送受信装置。
【請求項５】請求項２乃至４のいずれか記載のデータ
送受信装置であって、前記並列除算処理部は、生成多項
式に応じて前記並列除算モジュールの内部構成を変更す
ることによって、様々な種類の生成多項式に対応できる
ことを特徴とするデータ送受信装置。
【請求項６】請求項２乃至５のいずれか記載のデータ
送受信装置であって、前記並列除算処理部は、前記ＣＲ
Ｃ符号部及び前記ＣＲＣ復号部において共有することを
特徴とするデータ送受信装置。