JP3164996B2

JP3164996B2 - シリアルデータ受信装置

Info

Publication number: JP3164996B2
Application number: JP05483995A
Authority: JP
Inventors: 良之上島
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-03-15
Filing date: 1995-03-15
Publication date: 2001-05-14
Anticipated expiration: 2016-05-14
Also published as: JPH08249257A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はシリアルデータ受信装置
に関し、特に受信したシリアルデータをパラレルデータ
に変換して出力するとともに、受信エラー検出を行うシ
リアルデータ受信装置に関する。

【０００２】

【従来の技術】従来、この種のシリアルデータ受信装置
においては、図７に示すように、シリアルデータ形式の
受信データをパラレルデータ形式に変換するシリアル・
パラレル変換回路１と、受信データから受信エラー情報
を検出する受信エラー検出回路２と、シリアル・パラレ
ル変換回路１でパラレルデータ形式に変換された受信デ
ータを格納する受信ＦＩＦＯ（ファーストインファース
トアウト）２１とから構成されている。

【０００３】図示せぬ受信回路によってシリアルデータ
形式で受信された受信データはシリアル・パラレル変換
回路１でパラレルデータ形式に変換される。パラレルデ
ータ形式に変換された受信データは受信された順番で受
信ＦＩＦＯ２１に格納される。

【０００４】このとき、受信エラー検出回路２はシリア
ルデータ形式で受信した受信データからアボートやＣＲ
Ｃ（ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙＣｈｅｃｋ
ｃｏｄｅ）エラー等の受信エラー情報を検出し、その
受信エラー情報をステータスデータとして出力する。

【０００５】１つのデータブロック（１パケットデー
タ）の受信が終了すると、そのデータブロックの最終デ
ータに続いて受信エラー検出回路２から出力されるステ
ータスデータが受信ＦＩＦＯ２１に格納される。

【０００６】受信ＦＩＦＯ２１に格納された受信データ
及びステータスデータは受信ＦＩＦＯ２１に格納された
順番で、シリアルデータ受信装置に接続されたＣＰＵ
（中央処理装置）（図示せず）によって読出される。こ
の方法では受信ＦＩＦＯ２１の段数に応じて複数のデー
タブロックを格納することが可能である。

【０００７】上記の方法のほかに、図８に示すように、
受信エラー検出回路２から出力されるステータスデータ
を受信ステータスレジスタ２３に格納する方法もある。
この方法によるシリアルデータ受信装置はシリアルデー
タ形式の受信データをパラレルデータ形式に変換するシ
リアル・パラレル変換回路１と、受信データから受信エ
ラー情報を検出する受信エラー検出回路２と、シリアル
・パラレル変換回路１でパラレルデータ形式に変換され
た受信データを格納する受信ＦＩＦＯ２２と、受信エラ
ー検出回路２から出力されるステータスデータを格納す
る受信ステータスレジスタ２３とから構成されている。

【０００８】受信回路によってシリアルデータ形式で受
信された受信データはシリアル・パラレル変換回路１で
パラレルデータ形式に変換される。パラレルデータ形式
に変換された受信データは受信された順番で受信ＦＩＦ
Ｏ２２に格納される。

【０００９】このとき、受信エラー検出回路２はシリア
ルデータ形式で受信した受信データからアボートやＣＲ
Ｃエラー等の受信エラー情報を検出し、その受信エラー
情報をステータスデータとして出力する。受信エラー検
出回路２から出力されるステータスデータは１つのデー
タブロックの受信が終了した後に、受信ステータスレジ
スタ２３に格納される。

【００１０】受信ＦＩＦＯ２２に格納された受信データ
は受信ＦＩＦＯ２２に格納された順番で、シリアルデー
タ受信装置に接続されたＣＰＵによって読出される。ま
た、受信ステータスレジスタ２３に格納されたステータ
スデータは受信ＦＩＦＯ２２から１つのデータブロック
の最終データが読出された後にＣＰＵによって読出され
る。この方法では受信ＦＩＦＯ２２の段数及び受信ステ
ータスレジスタ２３の段数によって、受信できるデータ
ブロックの数が決定される。

【００１１】上記の方法はいずれも図６に示すようなシ
ステム構成の下に用いられている。このシステム構成に
おいて、シリアルデータ受信装置１１はシリアルデータ
送信装置１２と、ＣＰＵ１３と、ダイレクトメモリアク
セスコントローラ（ＤＭＡＣ）１４と、ＲＡＭ（ランダ
ムアクセスメモリ）１５と、ＲＯＭ（リードオンリメモ
リ）１６とに夫々接続されている。

【００１２】シリアルデータ受信装置１１でパラレルデ
ータ形式に変換された受信データはＣＰＵ１３やダイレ
クトメモリアクセスコントローラ１４によって読出さ
れ、ＲＡＭ１５に格納される。

【００１３】ＲＯＭ１６にはＣＰＵ１３をコントロール
するプログラムが格納されている。ＣＰＵ１３はそのプ
ログラムを実行することで、シリアルデータ受信装置１
１の受信ＦＩＦＯ２１，２２や受信ステータスレジスタ
２３から受信データやステータスデータの読出し処理を
制御する。

【００１４】上記の方法のうち２番目の方法について
は、特開昭６３−２９３６５７号公報に詳述されてい
る。この公報に開示されたシリアル通信制御装置では受
信データを一時的に格納するＦＩＦＯ形式の受信データ
バッファと、受信ステータスを一時的に格納するＦＩＦ
Ｏ形式の受信ステータスバッファとが設けられており、
各バッファ内の受信データと受信ステータスとの対応付
けが行われている。これによって、フレーム毎の割込み
処理を行うことなく、連続する複数のフレームを読取る
ことが可能となっている。

【００１５】上記の技術以外にも、特開平５−２６８２
７１号公報に開示された技術がある。この技術では第１
のＦＩＦＯメモリ内にデータとエラーデータとを格納
し、第２のＦＩＦＯメモリにデータの最終バイトを示す
ビットを格納している。

【００１６】これによって、第１のＦＩＦＯメモリに格
納されたデータのうち第２のＦＩＦＯメモリの最終バイ
トを示すビットに対応するデータの次のデータをエラー
データとしてエラーレジスタに書込むことができるの
で、第１のＦＩＦＯメモリのデータを連続的に読出すこ
とができる。この場合、エラーレジスタに書込まれたエ
ラーデータは第１のＦＩＦＯメモリに格納された次のフ
レームの最終バイトが出力されるまでに読出せばよい。

【００１７】また、上記の技術では第２のＦＩＦＯメモ
リに最終バイトを示すビットの他にエラービットを格納
しておくことで、そのエラービットにエラーがあること
が示されている場合にのみエラーデータをエラーレジス
タに書込むことを可能としている。この場合、エラービ
ットにエラーがあることが示されなければ、エラーデー
タをエラーレジスタに書込む必要はない。

【００１８】

【発明が解決しようとする課題】上述した従来のシリア
ルデータ受信装置では、１つのデータブロックを受信Ｆ
ＩＦＯに格納した後に、そのデータブロックの最終デー
タに続けてステータスデータを受信ＦＩＦＯに格納する
方法の場合、受信ＦＩＦＯの段数に応じて複数のデータ
ブロックを同一の受信ＦＩＦＯ内に格納することが可能
となるが、１つのデータブロックを受信ＦＩＦＯから読
出した後に、そのデータブロックの最終データに続けて
受信ＦＩＦＯに格納されたステータスデータも必ず読出
さなければならない。

【００１９】また、受信データを受信ＦＩＦＯに格納
し、ステータスデータを受信ステータスレジスタに格納
する方法の場合、受信ステータスレジスタに格納された
ステータスデータは受信エラーが発生しているときだけ
読出すようにすることが可能であるが、予め複数の受信
ステータスレジスタを準備しておかなければ、複数のデ
ータブロックを受信しようとした時に受信ステータスレ
ジスタ内のステータスデータが上書きされてしまうこと
がある。この場合には複数のデータブロックとステータ
スデータとの対応をとることが困難である。

【００２０】さらに、特開昭６３−２９３６５７号公報
に開示された技術の場合、複数のフレームを受信データ
バッファ内に取込み、各フレーム毎に受信ステータスに
よる割込み処理を必要とすることなく、複数のフレーム
を読取ることを可能としているが、複数のフレーム各々
に対応する受信ステータスを格納するために複数の受信
ステータスバッファが必要となる。

【００２１】さらにまた、特開平５−２６８２７１号公
報に開示された技術の場合、第１のＦＩＦＯメモリ内に
データとエラーデータとを格納し、第２のＦＩＦＯメモ
リにデータの最終バイトを示すビットを格納し、そのビ
ットに対応するデータの次のデータをエラーデータとし
てエラーレジスタに書込むことで、第１のＦＩＦＯメモ
リのデータを連続的に読出すことができるようにしてい
る。

【００２２】しかしながら、エラーレジスタに書込まれ
たエラーデータを次のフレームの最終バイトが出力され
るまでに読出せなければ、エラーデータが失われてしま
うこととなる。

【００２３】この技術では第２のＦＩＦＯメモリに最終
バイトを示すビットの他にエラービットを格納しておく
ことで、そのエラービットにエラーがあることが示され
ている場合にのみエラーデータをエラーレジスタに書込
むことを可能とし、エラービットにエラーがあることが
示されていなければ、エラーデータをエラーレジスタに
書込む必要はないようにしている。しかしながら、この
方法では受信データを格納する第１のＦＩＦＯメモリの
段数に比例して第２のＦＩＦＯメモリの段数が決定され
るため、第１のＦＩＦＯメモリの段数を増やす時には第
２のＦＩＦＯメモリの段数も増やさなければならない。

【００２４】そこで、本発明の目的は上記の問題点を解
消し、受信ＦＩＦＯ内に複数のデータブロックを対応す
るステータスデータとともに格納可能とし、そのステー
タスデータをエラー発生時にのみ読出すことができるシ
リアルデータ受信装置を提供することにある。

【００２５】

【課題を解決するための手段】本発明によるシリアルデ
ータ受信装置は、受信したシリアルデータをパラレルデ
ータに変換する変換手段と、前記シリアルデータのエラ
ー情報を検出する検出手段と、前記変換手段で変換され
た前記パラレルデータ及び前記検出手段の検出結果を示
すステータスデータを一時的に格納する先入れ先出し形
式の受信バッファと、前記ステータスデータを保持する
レジスタとを有するシリアルデータ受信装置において、
前記受信バッファから読出したデータから前記ステータ
スデータを取出して前記レジスタに移す手段と、前記レ
ジスタに保持された前記ステータスデータが前記シリア
ルデータのエラー発生を示しているか否かを判定しかつ
前記シリアルデータが前記エラー発生を示している時の
み前記レジスタに保持された前記ステータスデータの読
取りを要求する手段とを備えている。

【００２６】

【作用】受信したシリアルデータ形式の受信データをシ
リアル・パラレル変換回路でパラレルデータ形式に変換
して受信ＦＩＦＯに一時的に格納するとともに、受信Ｆ
ＩＦＯに受信エラー検出回路からのステータスデータを
一時的に格納する。

【００２７】この後に、受信ステータス制御回路の制御
の基に受信ＦＩＦＯからステータスデータを読取って受
信ステータスレジスタに移動し、受信ステータスレジス
タに保持されたステータスデータが受信データのエラー
発生を示す時のみ受信ステータス読取り要求回路からＣ
ＰＵにステータスデータの読取り要求を出力する。

【００２８】これによって、受信ＦＩＦＯ内に複数のデ
ータブロックを、それに対応するステータスデータとと
もに格納可能とし、そのステータスデータをエラー発生
時にのみ読出すことができる。

【００２９】また、受信ＦＩＦＯの段数によって異なる
が、複数のパケットデータを受信ＦＩＦＯ内に蓄積して
おくことが可能となる。したがって、受信ＦＩＦＯから
受信データの読出しを行うＣＰＵが他の処理で忙しい場
合でも、受信ＦＩＦＯに空きが有る限り、複数の受信パ
ケットデータを受信ＦＩＦＯに蓄積しておくことがで
き、ＣＰＵの処理が忙しくなくなった時に受信ＦＩＦＯ
から受信データを読出すことができる。

【００３０】さらに、受信データのエラー情報等を示す
ステータスデータ用レジスタを複数段必要とすることな
く、１つのステータスデータ用レジスタで複数のパケッ
トデータを受信ＦＩＦＯ内に蓄積しておくことが可能と
なる。つまり、ステータスデータを受信データとは別に
レジスタに格納する方法では複数のパケットデータを受
信したい場合、受信可能なパケットデータ数と同数の受
信ステータスレジスタを準備しなければならないが、本
発明では１つの受信ステータスレジスタで複数のパケッ
トデータを受信することができる。

【００３１】さらにまた、受信パケットデータにエラー
が発生していない時には受信ステータスデータの読取り
を行う必要がない。すなわち、受信データとステータス
データとを同一の受信ＦＩＦＯに格納するような方法で
は、受信ＦＩＦＯから１つのパケットデータのブロック
を読出すたびに必ずステータスデータも受信ＦＩＦＯか
ら読出す必要がある。

【００３２】しかしながら、受信データにおけるエラー
の発生頻度は正常なデータを受信する場合に比べて非常
に低いので、すなわち通信で受信データに誤りが生ずる
確率は１０^-7程度と低いので、通常、ほとんどのステー
タスデータを読出す必要がない。

【００３３】

【実施例】次に、本発明について図面を参照して説明す
る。

【００３４】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例によるシ
リアルデータ受信装置はシリアル・パラレル変換回路１
と、受信エラー検出回路２と、最終データ検出回路３
と、受信ＦＩＦＯ４と、受信ステータス制御回路５と、
受信ステータスレジスタ６と、受信ステータス読取り要
求回路７とから構成されている。

【００３５】シリアル・パラレル変換回路１は図示せぬ
受信回路によってシリアルデータ形式で受信した受信デ
ータをパラレルデータ形式に変換し、その受信データを
最終データ検出回路３及び受信ＦＩＦＯ４に出力する。

【００３６】受信エラー検出回路２はシリアルデータ形
式で受信した受信データからアボートやＣＲＣエラー等
の受信エラー情報を検出し、その受信エラー情報をステ
ータスデータとして出力する。

【００３７】最終データ検出回路３はシリアル・パラレ
ル変換回路１でパラレルデータ形式に変換された受信デ
ータを監視し、その受信データが予め設定された最終デ
ータを示す内容であればその旨を受信ＦＩＦＯ４に出力
する。

【００３８】受信ＦＩＦＯ４はデータ部にシリアル・パ
ラレル変換回路１でパラレルデータ形式に変換された受
信データを受信した順番で格納するとともに、最終デー
タ検出回路３の出力を基に受信データが最終データか否
かを示すビットをその受信データに対応する最終データ
フラグ部（Ｆ）に格納する。

【００３９】受信ステータス制御回路５は受信ＦＩＦＯ
４のデータ部から受信データを読出すとともに、その受
信データに対応する最終データフラグ部の内容を確認
し、その内容が“０”であれば受信ＦＩＦＯ４からの受
信データの読取りを要求する。

【００４０】また、受信ステータス制御回路５は最終デ
ータフラグ部の内容が“１”であれば受信ＦＩＦＯ４か
らの受信データの読取りを要求するとともに、その受信
データが１つのデータブロックの最終データであること
をＣＰＵ８に通知する。その後に、受信ステータス制御
回路５はその受信データの次のデータがステータスデー
タであると認識し、ＣＰＵ８に対してデータの読取り要
求を行うことなく、そのステータスデータを受信ＦＩＦ
Ｏ４から受信ステータスレジスタ６に移動する。

【００４１】受信ステータス読取り要求回路７は受信ス
テータスレジスタ６に格納されたステータスデータが受
信エラーの発生を示しているか否かを判断する。この場
合、受信ステータス読取り要求回路７はステータスデー
タが受信エラーの発生を示していれば、ＣＰＵ８に対し
て割込み信号を出力して受信ステータスレジスタ６に格
納されたステータスデータの読取りを要求する。

【００４２】また、受信ステータス読取り要求回路７は
ステータスデータが受信エラーの発生を示していなけれ
ば、ＣＰＵ８に対して割込み信号を出力せず、受信ステ
ータスレジスタ６に格納されたステータスデータの読取
り要求は行わない。

【００４３】図２は図１の受信ＦＩＦＯ４の構成を示す
図である。図において、受信ＦＩＦＯ４は最終データ検
出回路３からの最終データか否かを示すビットを格納す
る最終データフラグ部４ａと、シリアル・パラレル変換
回路１でパラレルデータ形式に変換された受信データを
受信した順番で格納するデータ部４ｂとからなる。

【００４４】受信ＦＩＦＯ４の最終データフラグ部４ａ
には受信データが最終データでなければ“０”が、受信
データが最終データであれば“１”が夫々格納される。
最終データフラグ部４ａに最終データであることを示す
“１”が格納されている場合、最終データフラグ部４ａ
に“１”が格納されている受信データの次のデータ部４
ｂにはステータスデータが格納される。

【００４５】これら図１及び図２を用いて本発明の一実
施例の動作について説明する。まず、通信相手からシリ
アルデータ形式で受信した受信データはシリアル・パラ
レル変換回路１でパラレル形式に変換される。

【００４６】例えば、“１”及び“０”のビット単位で
表されるデータがシリアルに連続して入力される時、そ
れらのデータを８個づつまとめてパラレルデータ（オク
テットデータ）とする。受信回路では受信データの数が
任意であるので、複数のオクテット単位のデータが受信
されることとなる。

【００４７】受信エラー検出回路２はシリアルデータ形
式の受信データを常時監視し、受信データに何かエラー
が発生してれば、そのエラー内容を示すデータを出力す
る。但し、受信エラー検出回路２は受信データにエラー
が発生していない場合でも、正常にデータを受信したこ
とを示すデータを出力する。

【００４８】最終データ検出回路３はシリアル・パラレ
ル変換回路１でパラレルデータ形式に変換された受信デ
ータを常時監視し、その受信データを１つのデータブロ
ックの最終データと判断しなければ“０”を、１つのデ
ータブロックの最終データと判断すると“１”を夫々受
信ＦＩＦＯ４に出力する。

【００４９】シリアル・パラレル変換回路１でパラレル
データ形式に変換された受信データは受信ＦＩＦＯ４に
出力される。同様に、受信エラー検出回路２の出力デー
タ、つまりステータスデータも受信ＦＩＦＯ４に出力さ
れる。

【００５０】パラレルデータ形式に変換された受信デー
タは受信された順番で受信ＦＩＦＯ４に蓄積され、１つ
のデータブロックの受信が終了すると、そのデータブロ
ックに続いてステータスデータが受信ＦＩＦＯ４に入力
される。よって、受信ＦＩＦＯ４内には「複数の受信デ
ータ＋ステータスデータ」の組合せで、受信ＦＩＦＯ４
の段数に応じて複数のデータブロックが蓄積される。

【００５１】受信ＦＩＦＯ４内ではオクテット化された
受信データに対し、最終データ検出回路３の出力データ
に基づいて１つのデータブロックの終りを示す最終デー
タフラグが付加される。つまり、受信ＦＩＦＯ４の各段
は夫々８ビットの受信データと１ビットの最終データフ
ラグとで構成されている。

【００５２】最終データフラグは１つのデータブロック
の最終データが受信ＦＩＦＯ４に格納された時のみ
“１”となり、それ以外では“０”である。最終データ
フラグが“０”の時には受信ＦＩＦＯ４の受信データが
通常の受信データであることを示している。

【００５３】また、最終データフラグが“１”の時には
受信ＦＩＦＯ４の受信データが１つのデータブロックの
最終データであることを示すとともに、その最終データ
に続くデータがステータスデータであることを示してい
る。

【００５４】上記のようにして受信ＦＩＦＯ４に蓄積さ
れた受信データは、シリアルデータ受信装置に接続され
たＣＰＵ８によって読出される。受信ＦＩＦＯ４から受
信データが順次読出され、１つのデータブロックの最終
データが読出されると、受信ステータス制御回路５は最
終データに続いて受信ＦＩＦＯ４から出力されるステー
タスデータを受信ステータスレジスタ６に格納するよう
動作する。

【００５５】つまり、受信ステータス制御回路５は受信
ＦＩＦＯ４から読出した受信データの最終データフラグ
を確認し、最終データフラグが“０”の場合、受信ＦＩ
ＦＯ４からの受信データの読取りをＣＰＵ８に要求す
る。

【００５６】また、受信ステータス制御回路５は最終デ
ータフラグが“１”の場合、受信ＦＩＦＯ４からの受信
データの読取りをＣＰＵ８に要求するとともに、その受
信データが１つのデータブロックの最終データであるこ
とをＣＰＵ８に通知する。

【００５７】この後に、受信ステータス制御回路５はこ
の最終データの次のデータをステータスデータであると
認識し、ＣＰＵ８に対してデータの読取り要求を行わず
に、そのステータスデータを自動的に受信ＦＩＦＯ４か
ら受信ステータスレジスタ６に移動させる。その後に、
受信ステータス制御回路５は受信ＦＩＦＯ４に複数のデ
ータブロックが格納されていれば、受信ＦＩＦＯ４から
次の受信データの読取りを行うことになる。

【００５８】受信ステータスレジスタ６に格納されたス
テータスデータが受信エラーの発生を示している場合、
受信ステータス読取り要求回路７は受信ステータスレジ
スタ６の読取り要求をＣＰＵ８への割込み要求で行う。
ＣＰＵ８は受信ステータスレジスタ６からステータスデ
ータの読取りを行うと、そのステータスデータの内容に
応じて受信エラー処理を行う。

【００５９】一連のデータブロックが正常に受信され、
ステータスデータに受信エラーの発生が示されていない
場合、受信ステータス読取り要求回路７はＣＰＵ８に対
して受信ステータスデータの読取りを要求する割込みを
発生させない。したがって、ＣＰＵ８ではステータスデ
ータを毎回読取る必要がなくなるので、ＣＰＵ８に対す
る負荷が軽減する。

【００６０】例えば、受信エラーが何も発生していない
時にはステータスデータの値が全て“０”であるとし、
受信エラーが何か発生している時にはそのエラー内容に
対応するステータスデータの値が“１”であるとする
と、受信ステータス読取り要求回路７はステータスデー
タの中に“１”のビットが１つでもあると、ＣＰＵ８に
対してステータス読取り要求を割込み要求として出力す
る。

【００６１】受信エラーには受信データのエラーチェッ
クのために通信相手が送出したＣＲＣデータとシリアル
データ受信装置が受信データから計算したＣＲＣデータ
とが一致しないことによるＣＲＣエラー、通信相手が途
中でデータ送信を中断した等によるアボートフレーム受
信エラー、受信したパケットが規定のデータ数に満たな
い場合のショートパケットエラー、受信したパケットが
８ビット（オクテット）の整数倍になっていない場合の
端数ビットエラー等がある。

【００６２】図３は本発明の一実施例の動作を示すフロ
ーチャートである。この図３を用いて上記一連の処理動
作について説明する。

【００６３】受信したシリアルデータ形式の受信データ
はシリアル・パラレル変換回路１でパラレルデータ形式
に変換され（図３ステップＳ１，Ｓ２）、受信エラー検
出回路２でシリアルデータ形式の受信データにエラーが
あるかどうかがチェックされる（図３ステップＳ３）。

【００６４】シリアル・パラレル変換回路１でパラレル
データ形式に変換された受信データは受信ＦＩＦＯ４に
書込まれ（図３ステップＳ４）、最終データ検出回路３
で最終データかどうかの判定が行われる（図３ステップ
Ｓ５）。上記のステップＳ１〜Ｓ５の処理は１つのデー
タブロックの最終データが受信されるまで繰返し実行さ
れる。

【００６５】最終データ検出回路３で最終データが検出
されると、その受信データに対応する受信ＦＩＦＯ４の
最終データフラグ部４ａに最終データであることを示す
ビット“１”が書込まれる。

【００６６】最終データが受信ＦＩＦＯ４に書込まれた
後に、受信データを受信エラー検出回路２でエラーチェ
ックした結果であるステータスデータが受信ＦＩＦＯ４
に書込まれる（図３ステップＳ６）。

【００６７】次に、ＣＰＵ８は１つのデータブロックの
最終データまで、受信ＦＩＦＯ４から受信データを順次
読出す（図３ステップＳ７，Ｓ８）。この場合、受信Ｆ
ＩＦＯ４から読出した受信データが最終データであるか
どうかは最終データフラグの内容によって確認すること
ができる。受信ＦＩＦＯ４から読出した受信データが最
終データであるかどうかの確認は受信ステータス制御回
路５で行われる。

【００６８】受信ＦＩＦＯ４から最終データが読出され
た後、受信ステータス制御回路５は受信ＦＩＦＯ４から
ステータスデータを読出して受信ステータスレジスタ６
に移動する（図３ステップＳ９）。このとき、受信ＦＩ
ＦＯ４からのデータが受信データかステータスデータか
の判断は受信ステータス制御回路５が行う。

【００６９】受信ステータス読取り要求回路７は受信ス
テータスレジスタ６に書込まれたステータスデータを判
定し、受信エラーがあるかどうかを判断する（図３ステ
ップＳ１０）。受信ステータス読取り要求回路７で受信
エラーがないと判断されると、１フレームのデータブロ
ックの受信が完了する。

【００７０】これに対し、受信ステータス読取り要求回
路７で受信エラーがあると判断されると、受信ステータ
ス読取り要求回路７はＣＰＵ８に対してステータスデー
タの読取りを要求する。ＣＰＵ８はその要求に応答して
受信ステータスレジスタ６からステータスデータを読取
り（図３ステップＳ１１）、そのステータスデータに応
じたエラー処理を行う（図３ステップＳ１２）。その後
に、１フレームのデータブロックの受信が完了する。

【００７１】図４は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例によ
るシリアルデータ受信装置は受信エラー検出回路２が受
信ＦＩＦＯ９にステータスデータフラグ（Ｆ）の情報を
出力するようにし、受信ステータス制御回路１０が受信
ＦＩＦＯ９のステータスデータフラグの内容を基に受信
ＦＩＦＯ９からのデータが受信データかステータスデー
タかの判断を行うようにした以外は、図１に示す本発明
の一実施例によるシリアルデータ受信装置と同様の構成
となっており、同一構成要素には同一符号を付してあ
る。また、同一構成要素の動作は本発明の一実施例の動
作と同様である。

【００７２】受信ステータス制御回路１０は受信ＦＩＦ
Ｏ９からデータを読出す時に、受信ＦＩＦＯ９から同時
に読出されたステータスデータフラグの内容を判定し、
そのステータスデータフラグに“１”が立っていればス
テータスデータと判断してそのステータスデータを受信
ステータスレジスタ６に移動する。

【００７３】この後、受信ステータス制御回路１０は受
信ステータスレジスタ６に書込まれたステータスデータ
を判定し、受信エラーがあればＣＰＵ８に対してステー
タスデータの読取りを要求する。

【００７４】図５は図４の受信ＦＩＦＯ９の構成を示す
図である。図において、受信ＦＩＦＯ９は受信エラー検
出回路２からのステータスデータか否かを示すビットを
格納するステータスデータフラグ部９ａと、シリアル・
パラレル変換回路１でパラレルデータ形式に変換された
受信データを受信した順番で格納するデータ部９ｂとか
らなる。

【００７５】受信ＦＩＦＯ９のステータスデータフラグ
部９ａには受信データがステータスデータでなければ
“０”が、受信データがステータスデータであれば
“１”が夫々格納される。ステータスデータフラグ部９
ａにステータスデータであることを示す“１”が格納さ
れている場合、ステータスデータフラグ部９ａに“１”
が格納されているデータ部９ｂにはステータスデータが
格納される。

【００７６】このように、受信したシリアルデータ形式
の受信データをシリアル・パラレル変換回路１でパラレ
ルデータ形式に変換して受信ＦＩＦＯ４，９に一時的に
格納するとともに、この受信ＦＩＦＯ４，９に受信エラ
ー検出回路２からのステータスデータを一時的に格納
し、受信ステータス制御回路５の制御の基に受信ＦＩＦ
Ｏ４，９からステータスデータを読取って受信ステータ
スレジスタ６に移動し、受信ステータスレジスタ６に保
持されたステータスデータが受信データのエラー発生を
示す時のみ受信ステータス読取り要求回路７からＣＰＵ
８にステータスデータの読取り要求を出力することによ
って、受信ＦＩＦＯ内に複数のデータブロックを対応す
るステータスデータとともに格納可能とし、そのステー
タスデータをエラー発生時にのみ読出すことができる。

【００７７】これによって、本発明では受信ＦＩＦＯ
４，９の段数によって異なるが、複数のパケットデータ
を受信ＦＩＦＯ４，９内に蓄積しておくことが可能とな
る。したがって、受信ＦＩＦＯ４，９から受信データの
読出しを行うＣＰＵ８が他の処理で忙しい場合でも、受
信ＦＩＦＯ４，９に空きが有る限り、複数の受信パケッ
トデータを受信ＦＩＦＯ４，９に蓄積しておくことがで
き、ＣＰＵ８の処理が忙しくなくなった時に受信ＦＩＦ
Ｏ４，９から受信データを読出すことができる。

【００７８】また、本発明では受信データのエラー情報
等を示すステータスデータ用レジスタを複数段必要とす
ることなく、１つのステータスデータ用レジスタで複数
のパケットデータを受信ＦＩＦＯ４，９内に蓄積してお
くことが可能となる。つまり、ステータスデータを受信
データとは別にレジスタに格納する方法では複数のパケ
ットデータを受信したい場合、受信可能なパケットデー
タ数と同数の受信ステータスレジスタを準備しなければ
ならないが、本発明では１つの受信ステータスレジスタ
６で複数のパケットデータを受信することができる。

【００７９】さらに、本発明では受信パケットデータに
エラーが発生していない時には受信ステータスデータの
読取りを行う必要がない。すなわち、受信データとステ
ータスデータとを同一の受信ＦＩＦＯに格納するような
方法では、受信ＦＩＦＯから１つのパケットデータのブ
ロックを読出すたびに必ずステータスデータも受信ＦＩ
ＦＯから読出す必要がある。

【００８０】しかしながら、受信データにおけるエラー
の発生頻度は正常なデータを受信する場合に比べて非常
に低いので、すなわち通信で受信データに誤りが生ずる
確率は１０^-7程度と低いので、通常、ほとんどのステー
タスデータを読出す必要はない。

【００８１】

【発明の効果】以上説明したように本発明によれば、受
信したシリアルデータをパラレルデータに変換して先入
れ先出し形式の受信バッファに一時的に格納するととも
に、この受信バッファに受信したシリアルデータのエラ
ー情報を一時的に格納し、受信バッファから読出したデ
ータからエラー情報を取出してレジスタに移し、レジス
タに保持されたエラー情報がシリアルデータのエラー発
生を示す時のみレジスタの読取り要求を出力することに
よって、受信バッファ内に複数のデータブロックを対応
するエラー情報とともに格納可能とし、そのエラー情報
をエラー発生時にのみ読出すことができるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１の受信ＦＩＦＯの構成を示す図である。

【図３】本発明の一実施例の動作を示すフローチャート
である。

【図４】本発明の他の実施例の構成を示すブロック図で
ある。

【図５】図４の受信ＦＩＦＯの構成を示す図である。

【図６】シリアルデータ受信装置のシステム構成を示す
ブロック図である。

【図７】従来例の構成を示すブロック図である。

【図８】従来例の構成を示すブロック図である。

【符号の説明】

１シリアル・パラレル変換回路２受信エラー検出回路３最終データ検出回路４，９受信ＦＩＦＯ５，１０受信ステータス制御回路６受信ステータスレジスタ７受信ステータス読取り要求回路８ＣＰＵ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平５−268271（ＪＰ，Ａ) 特開昭63−293657（ＪＰ，Ａ) 特開平３−34661（ＪＰ，Ａ) マイコンピュータ，８（昭58）ＣＱ出版株式会社，「Ｚ80 ＳＩＯとその使い方」，Ｐ．81−137

Claims

(57)【特許請求の範囲】

【請求項１】受信したシリアルデータをパラレルデー
タに変換する変換手段と、前記シリアルデータのエラー
情報を検出する検出手段と、前記変換手段で変換された
前記パラレルデータ及び前記検出手段の検出結果を示す
ステータスデータを一時的に格納する先入れ先出し形式
の受信バッファと、前記ステータスデータを保持するレ
ジスタとを有するシリアルデータ受信装置において、前
記受信バッファから読出したデータから前記ステータス
データを取出して前記レジスタに移す手段と、前記レジ
スタに保持された前記ステータスデータが前記シリアル
データのエラー発生を示しているか否かを判定しかつ前
記シリアルデータが前記エラー発生を示している時のみ
前記レジスタに保持された前記ステータスデータの読取
りをＣＰＵへ割り込み要求する手段とを有することを特
徴とするシリアルデータ受信装置。
【請求項２】前記受信バッファは、前記シリアルデー
タのうち１つのデータブロックの最終受信データに連続
して前記ステータスデータを格納するよう構成されたこ
とを特徴とする請求項１記載のシリアル受信装置。
【請求項３】前記受信バッファは、前記シリアルデー
タのうち１つのデータブロックの最終受信データに前記
データブロックの最終を示す情報を付与して格納するよ
う構成されたことを特徴とする請求項１または請求項２
記載のシリアルデータ受信装置。
【請求項４】前記受信バッファは、前記ステータスデ
ータに前記ステータスデータであることを示す情報を付
与して格納するよう構成されたことを特徴とする請求項
１または請求項２記載のシリアルデータ受信装置。