JPH098863A

JPH098863A - 通信プロトコル制御装置

Info

Publication number: JPH098863A
Application number: JP7181101A
Authority: JP
Inventors: Toshihiro Hirota; 俊弘廣田
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1995-06-23
Filing date: 1995-06-23
Publication date: 1997-01-10

Abstract

(57)【要約】【目的】調歩同期方式によるシリアル通信データの受
信において、プロトコル制御の処理をＣＰＵの処理速度
に関係なく高速化する。【構成】通信プロトコル制御装置により受信されるデ
ータは、調歩同期方式により１キャラクタ分のデータ毎
に受信される。各キャラクタには１フレームのデータの
開始もしくは終了を示すフラグ用のビットが含まれる。
１フレームのデータには通信先を示すアドレスが含まれ
る。通信プロトコル制御装置は、開始のフラグを受信し
た際にフラグ待ち状態からアドレス待ち状態となる。ア
ドレス待ち状態において受信されたアドレスと自身のア
ドレスとが一致した場合にデータ受信状態となる。デー
タ受信状態において終了のフラグを受信した際に、デー
タ受信状態から再びフラグ待ち状態となる。そして、プ
ロトコル制御部８は、各状態において受信データを処理
するための各種制御信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、調歩同期方式によるデ
ータ通信においてデータ受信時にプロトコルを制御する
通信プロトコル制御装置に関する。

【０００２】

【従来の技術】一般的な通信方式として、調歩同期方式
が知られている。

【０００３】上記調歩同期方式においては、１キャラク
タ（例えば８ビット）毎にデータを送信するようになっ
ているとともに、１キャラクタのデータを送信する際
に、１キャラクタのデータの前にスタートビットを送信
して、送信開始を示すとともにタイミングを指示するよ
うになっている。そして、１キャラクタのデータの後
に、次のキャラクタのスタートビットを区別するための
ストップビットを送信するようになっている。

【０００４】このような調歩同期方式は、順次送信され
るキャラクタ毎にスタートビットによりタイミングを合
わせるようになっているが、各キャラクタ間の間隔を合
わせるようにはなっておらず、非同期式と称される。

【０００５】このような調歩同期方式では、従来、ハー
ド側、いわゆる物理層において、各キャラクタのデータ
は意味を持っておらず、ソフト側、すなわちＣＰＵにお
けるプログラム処理において、送信／受信相互のデータ
構成の取り決め等のいわゆるプロトコルの制御が行われ
るようになっている。

【０００６】

【発明が解決しようとする課題】ところで、比較的規模
の大きなコンピュータネットワークシステム等における
通信プロトコルでは、例えば、同期式の通信方式を用い
るとともに、プロトコルとしてＨＤＬＣ（ハイレベルデ
ータリンク制御手順）などが用いられているが、ハンデ
ィーターミナル等の小型情報機器とホストコンピュータ
とのデータ通信などのように、比較的小規模で限定され
たネットワークシステムにおいては、上述のような調歩
同期方式による通信プロトコルが用いられている。

【０００７】そして、上述のように調歩同期方式による
通信プロトコルを用いたデータ通信では、ＣＰＵにおい
てプロトコルの制御が行われている。

【０００８】しかし、ハンディーターミナル等の小型情
報機器では、その使用目的に対応して、比較的処理能力
の小さな低速のＣＰＵが用いられている。すなわち、ハ
ンディターミナル等の小型情報機器においては、処理す
るデータ量が比較的少なく、かつ、携帯性を高める上で
小型化、電力消費量の低減が求められるとともに、コス
トの低減も求められることから、処理能力の小さな低速
のＣＰＵが用いられている。

【０００９】一方、通信用インターフェースのハード面
においては、通信速度の向上が図られているが、上述の
ような低速のＣＰＵを用いたハンディターミナル等の小
型情報機器においては、比較的高速な通信用インタフェ
ースを用いても、低速なＣＰＵにおけるプロトコル制御
の処理時間がネックとなって、実効転送レートが上がら
ないという問題があった。

【００１０】

【課題を解決するための手段】本発明の請求項１記載の
通信プロトコル制御装置は、調歩同期方式によりデータ
が１キャラクタ分ずつ送信されるとともに、複数のキャ
ラクタから１フレームのデータが構成され、かつ、１フ
レームを構成する各キャラクタのうちの受信待ち状態か
ら受信状態を経て受信待ち状態に戻るプロトコルの状態
遷移に応じたキャラクタに上記状態遷移を示すデータが
含まれたシリアル通信データを受信して、受信データを
メモリに格納する際の制御信号を出力する通信プロトコ
ル制御装置であって、受信される各データから状態遷移
を示すデータを検出する検出手段と、該検出手段に検出
されたデータに基づいた状態遷移に応じて上記各制御信
号を出力する制御信号出力手段とを具備してなることを
特徴とする。

【００１１】本発明の請求項２記載の通信プロトコル制
御装置は、上記１フレームのシリアル通信データの１フ
レームを構成する各キャラクタには、１フレームのデー
タの開始もしくは終了を示すフラグ用のビットが含ま
れ、かつ、１フレームを構成するキャラクタのうちのメ
モリに格納すべき一連のデータを含む一連のキャラクタ
の前には、通信先を示すアドレスデータを有するキャラ
クタが配置され、さらに該キャラクタの前のキャラクタ
に１フレームの開始を示すフラグが含まれ、上記一連の
キャラクタの後のキャラクタに１フレームのデータの終
了を示すフラグが含まれ、上記検出手段には、１フレー
ムのデータの開始もしくは終了を示すフラグを検出する
フラグ検出手段と、受信された上記アドレスデータと予
め設定されたアドレスデータを比較するアドレス比較手
段とが備えられ、上記制御信号出力手段には、上記フラ
グ検出手段におけるフラグの検出と上記アドレス比較手
段における比較結果とに基づきプロトコルの状態を、上
記フラグ検出手段で開始を示すフラグが検出されるの待
つフラグ待ち状態と、アドレスデータが受信されるの待
つアドレス待ち状態と、メモリに格納すべきデータを受
信するデータ受信状態との間で遷移させる状態制御手段
が備えられ、上記制御信号出力手段が上記状態制御手段
によるプロトコル状態の遷移に対応して上記制御信号を
出力することを特徴とする。

【００１２】

【作用】上記請求項１記載の構成によれば、調歩同期方
式により、１フレームのシリアル通信データを受信した
際に、予め１フレーム内に配置された状態遷移を示すデ
ータを上記検出手段により検出することにより、制御信
号出力手段から状態遷移に応じて制御信号が出力され、
該制御信号に基づいて受信データがメモリに格納される
ことになる。

【００１３】すなわち、１フレームを構成する各キャラ
クタに設定されたプロトコルに基づいて通信プロトコル
制御装置がデータの受信を制御し、受信データをメモリ
に格納するための制御信号を出力するので、上記通信プ
ロトコル制御装置を有する情報機器においては、そのＣ
ＰＵにおいて受信データをメモリに格納するために受信
データのプロトコルを解析する処理を行う必要がなく、
通信プロトコル制御装置から出力される受信データを通
信プロトコル制御装置から出力される制御信号に基づい
てメモリに格納すれば良い。

【００１４】従って、上記通信プロトコル制御装置を有
する情報機器においては、データ通信時におけるＣＰＵ
への負荷を低減できるまた、ＣＰＵの処理速度に関係な
く通信プロトコル制御装置側においてプロトコル制御の
処理を行うことができるとともに、通信プロトコル制御
装置においては検出手段及び制御信号出力手段において
ハード的にプロトコルを制御することができ、処理速度
の遅いＣＰＵにおいてプロトコルを制御した場合に比較
してプロトコル制御の処理を高速化することができる。

【００１５】また、上記請求項２記載の構成によれば、
１フレームのデータの開始及び終了は、１フレームのデ
ータの各キャラクタに含まれるフラグ用ビットからデー
タ開始もしくは終了を示すフラグをフラグ検出手段で検
出することにより判定することができる。

【００１６】また、状態制御手段により、上記フラグ検
出手段により開始を示すフラグを検出してプロトコル状
態がアドレス待ち状態となった際に、上記開始を示すフ
ラグの後に配置され、かつ、メモリに格納すべき一連の
キャラクタの前に配置されたキャラクタに含まれるアド
レスデータがアドレス比較手段により予め設定されたア
ドレスデータと比較される。そして、アドレス比較手段
によりアドレスデータ同士が一致するか否かを判定す
る。

【００１７】そして、アドレスデータ同士が一致する場
合には、上記状態遷移手段がプロトコル状態をデータ受
信状態とするとともに、制御信号出力手段が受信データ
をメモリに格納するための制御信号を出力することにな
る。また、アドレスデータ同士が一致しない場合には、
上記状態遷移手段がプロトコル状態をアドレス待ち状態
からフラグ待ち状態に遷移する。

【００１８】次に、データ受信状態において、上記フラ
グ検出器がデータの終了を示すフラグを検出した場合に
は、状態遷移手段がプロトコル状態をデータ受信状態か
らフラグ待ち状態に遷移するとともに、制御信号出力手
段がメモリに格納すべきデータが終了したこを示す制御
信号を出力することになる。

【００１９】従って、上記請求項１記載の構成と同様
に、情報機器のＣＰＵに負荷をかけずに、受信したシリ
アル通信データのうちのメモリに格納すべき受信データ
をメモリに格納することができるとともに、ハード的に
高速にデータ受信の制御を行ってデータ通信の実行転送
レートを高速化することができる。

【００２０】

【実施例】以下に、本発明の一実施例の通信プロトコル
制御装置について図面を参照して説明する。図１は、こ
の実施例の通信プロトコル制御装置の基本構成を示すも
のであり、図２は上記通信プロトコル制御装置において
受信されるシリアル通信データの１キャラクタ分のデー
タの構成を示すものであり、図３は複数のキャラクタ分
のデータからなる１フレーム分のシリアル通信データの
データ構成を示すものである。

【００２１】なお、この実施例の通信プロトコル制御装
置は、データ通信可能な情報機器に受信用インタフェー
ス装置として設けられるものである。さらに、この実施
例においては、情報機器としての携帯端末装置（図示
略）に本発明の通信プロトコル制御装置を応用してい
る。

【００２２】すなわち、この実施例においては、例え
ば、ホストコンピュータ（図示略）と、該ホストコンピ
ュータに接続可能な複数の携帯端末装置（図示略）とか
らなるネットワークシステムにおいて、ホストコンピュ
ータから調歩同期方式により送信されるシリアル通信デ
ータを携帯端末装置の通信プロトコル制御装置が受信す
るようになっている。

【００２３】ここで、図１を参照して通信プロトコル制
御装置の説明を行う前に、図２及び図３を参照して、こ
の通信プロトコル制御装置において受信されるシリアル
通信データの構成について説明する。図２に示すよう
に、この実施例においては、１キャラクタ分の通信デー
タ（キャラクタ１）は、データ開始のタイミングを示す
スタートビット２と、１バイト（８ビット）分のデータ
用ビット３…と、次のフラグ用ビット４と、データ終了
を示すとともに、次に送信されるキャラクタ１のスター
トビット２を区別するためのストップビット５（図２に
おいてスタートビット２がスペース（０、Ｌｏｗ）なら
ばストップビット５はマーク（１、Ｈｉｇｈ）となる）
とからなり、上記フラグ用ビット４を除いて、基本的に
スタートビット２及びストップビット５とを有する調歩
同期方式のデータ構成となっている。

【００２４】上記フラグ用ビット４は、後述する一つの
フレーム６の通信データの開始と終了とを示すフラグの
ためのビットである。そして、図３に示すように、この
実施例においては、一つのフレーム６は、上記キャラク
タ１単位のデータを複数配置することにより構成されて
おり、各キャラクタ１単位のデータは、最初から順番
に、スタートフラグ部１ａ、アドレス部１ｂ、複数のデ
ータ部１ｃ…、ＣＲＣ（cyclic redundancy checks）部
１ｄ、エンドフラグ部１ｅとからなっている。

【００２５】上記スタートフラグ部１ａは、一つのキャ
ラクタ１のデータのフラグ用ビット４が１となったもの
であり、一つのフレーム６のデータの送信開始を示すも
のである。また、アドレス部１ｂは、ホストコンピュー
タから送信されるデータを受信する携帯端末装置を特定
するためのもの、すなわち、通信先を示すものであり、
一つのキャラクタ１のデータ用ビット３…に通信先のア
ドレスデータが登録されたものとなっている。

【００２６】なお、ホストコンピュータに接続可能な各
携帯端末装置においては、予め、各携帯端末装置毎にア
ドレスが設定されている。上記データ部１ｃ…は、実際
の送信用のデータを構成するものであり、これらデータ
部１ｃ…のデータが携帯端末装置のメモリ（図示略）に
格納され、携帯端末装置のアプリケーションにより利用
されることになる。

【００２７】なお、各データ部１ｃ…において、データ
としてメモリに登録されるのは、キャラクタ１のデータ
用ビット３…の部分である。上記ＣＲＣ部１ｄは、周知
の伝送誤りの検出方法の一つである巡回冗長検査（ＣＲ
Ｃ）用の検査ビットが一つのキャラクタ１のデータ用ビ
ット３…に登録されたものである。

【００２８】上記エンドフラグ部１ｅは、一つのキャラ
クタ１のフラグ用ビットが１となったものであり、一つ
のフレーム６のデータの送信の終了を示すものである。
なお、データ部１ｃ、ＣＲＣ部１ｄにおいては、上記フ
ラグ用ビット４が０とされている。

【００２９】次に、上記データ構成に基づいて、図１を
参照して通信プロトコル制御装置を説明する。なお、こ
の通信プロトコル制御装置は、データ通信の受信側にお
いてプロトコルの制御をハード的に行うものであり、一
つのフレーム６のデータの開始及び終了の管理、アドレ
スの管理、伝送誤りの管理を行うとともに、携帯端末装
置のＣＰＵ側に受信データをメモリに格納するための制
御信号を出力するとともに受信データを出力する回路と
なっている。

【００３０】図１に示すように、通信プロトコル制御装
置は、シリアル信号としてのデータを受信し、パラレル
信号のデータに変換して出力するデータ受信部７と、プ
ロトコルの制御を行うプロトコル制御部（図１において
データ受信部以外の部分）８とを有する。

【００３１】上記データ受信部７は、調歩同期方式にお
いてキャラクタ１毎のデータの受信のタイミングを制御
する受信コントローラ７ａと、シリアル信号をパラレル
信号に変換するためのデータラッチ７ｂと、一つのキャ
ラクタ１のデータのうちのフラグ用ビット４を検出する
フラグラッチ７ｃとからなる。

【００３２】上記受信コントローラ７ａは、受信された
シリアル信号のスタートビット２に対応するとともに、
受信クロックソースから入力されるクロック信号に基づ
いて、キャラクタ１の８つのデータ用ビット３…のタイ
ミングを示すサンプリングクロック信号を８ラインの信
号線によりデータラッチ７ｂに出力するとともに、キャ
ラクタ１のフラグ用ビット４のタイミングを示すサンプ
リングクロック信号を１ラインの信号線によりフラグラ
ッチ７ｃに出力するものである。

【００３３】また、受信コントローラ７ａにおいては、
携帯端末装置が通信モードか否かにより、受信可能状態
（図４においてＲｘＥＮ＝１）と受信禁止状態（図４に
おいてＲｘＥＮ＝０）とを制御するようになっており、
受信禁止状態においては、データの受信を受け付けない
状態となる。

【００３４】また、受信コントローラ７ａにおいては、
スタートビット２を受信した後にストップビット５を受
信するタイミングとなった際、すなわち、後述するよう
にデータラッチ７ｂにおいてキャラクタ１の８つのデー
タ用ビット３をラッチするとともにフラグラッチ７ｃに
おいてフラグ用ビット４をラッチした後に、携帯端末装
置のＣＰＵ（図示略）側に受信データのＲＡＭ（図示
略）への格納のタイミングを示すための受信データバッ
ファフルの信号を出力するようになっている。

【００３５】上記データラッチ７ｂにおいては、受信し
たシリアル信号が入力されるとともに、上記受信コント
ローラ７ａからのサンプリングクロック信号が入力され
るようになっており、サンプリングクロック信号のタイ
ミングにより図２に示す一つのキャラクタ１の８つのデ
ータ用ビット３…を順次ラッチして、これを８ビットの
パラレル信号として携帯端末装置のＣＰＵ側（ＲＡＭ）
に出力するようになっている。

【００３６】上記フラグラッチ７ｃにおいては、受信し
たシリアル信号が入力されるとともに、受信コントロー
ラ７ａからのサンプリングクロック信号が入力されるよ
うになっており、サンプリングクロック信号のタイミン
グにより図２に示す一つのキャラクタ１のストップビッ
ト５の前のフラグ用ビット４をラッチし、フラグ用ビッ
ト４の値（１、０）に対応する値を出力するようになっ
ている。

【００３７】上記プロトコル制御部８は、後述する状態
遷移を制御する状態コントローラ８ａと、アドレスデー
タの比較を行うアドレス比較器８ｂと、ＣＲＣ演算を行
うＣＲＣ演算部８ｃとを有する。

【００３８】また、プロトコル制御部８には、上記フラ
グラッチ７ｃと状態コントローラ８ａとからの入力に基
づいて状態変化を促す信号を出力するＡＮＤゲート８ｄ
と、アドレス比較器８ｂと状態コントローラ８ａとから
の入力に基づいてアドレス一致を示す信号を出力するＡ
ＮＤゲート８ｅと、同じくアドレス比較器８ｂと状態コ
ントローラ８ａとからの入力に基づいてアドレス不一致
を示す信号を出力するＡＮＤゲート８ｆと、受信コント
ローラ７ａと状態コントローラ８ａとからの入力に基づ
いてデータ転送リクエストを示す信号を出力するＡＮＤ
ゲート８ｇと、上記フラグラッチ７ｃと状態コントロー
ラ８ａとからの入力に基づいてファイルの終了を示すＥ
ＯＦの信号を出力するＡＮＤゲート８ｈと、上記ＡＮＤ
ゲート８ｄもしくはＡＮＤゲート８ｅからの入力に基づ
き状態変化を促す状態遷移条件１の信号を出力するＯＲ
ゲート８ｉと、上記ＡＮＤゲート８ｆもしくはＡＮＤゲ
ート８ｈからの入力に基づいて状態コントローラ８ａの
リセットを促す反転された状態遷移条件２を示す信号を
出力するＮＯＲゲート８ｊと、状態コントローラ８ａか
らの入力に基づいてＣＲＣ演算部８ｃに、ＣＲＣ演算の
禁止を示す反転された信号を出力するＮＯＲゲート８ｋ
とを有する。

【００３９】上記アドレス比較器８ｂにおいては、予
め、携帯端末装置毎に設定されたアドレスデータが格納
されるようになっており、上記データラッチ７ｄを介し
て入力されるデータ用ビット３…の値と格納された値と
を比較し、一致する場合には、”一致”端子から上記Ａ
ＮＤゲート８ｅに１を出力し、不一致の場合には、”不
一致”端子から上記ＡＮＤゲート８ｆに１を出力するよ
うになっている。

【００４０】すなわち、アドレス比較器８ｂは、受信さ
れた一つのフレーム６のデータのうちのアドレス部１ｂ
に登録された通信先を示すアドレスデータが携帯端末装
置のアドレスデータと一致するか否かを判定するための
ものである。上記状態コントローラ８ａは、図４に示す
プロトコル状態のうちのフラグサーチ状態（”状態
１”）１０と、アドレス待ち状態（”状態２”）１１
と、データ受信状態（”状態３”）との間の状態遷移を
制御するものである。

【００４１】そして、状態コントローラ８ａは、フラグ
サーチ状態１０においてフラグラッチ７ｃからフラグの
検出を示す信号が出力された場合にアドレス待ち状態１
１に遷移し、アドレス待ち状態１１においてアドレス比
較器８ｂからアドレスの一致を示す信号が出力された場
合にデータ受信状態１２に遷移し、アドレス待ち状態１
１においてアドレス比較器８ｂからアドレスの不一致を
示す信号が出力された場合にフラグサーチ状態１０に遷
移し、データ受信状態１２においてフラグラッチ７ｃか
らフラグの検出を示す信号が出力された場合にフラグサ
ーチ状態１０に遷移するようにプロトコル状態を制御す
るようになっている。

【００４２】そして、状態コントローラ８ａは、フラグ
サーチ状態１０においては”状態１”端子から１を出力
し、アドレス待ち状態１１においては”状態２”端子か
ら１を出力し、データ受信状態では”状態３”端子から
１を出力するようになっている。

【００４３】また、状態コントローラ８ａは、”状態変
化”端子において１が入力された場合に、”状態１”
（フラグサーチ状態１０）から”状態２”（アドレス待
ち状態１１）もしくは”状態２”（アドレス待ち状態１
１）から”状態３”（データ受信状態１２）というよう
に状態が１ステップずつカウントアップするようになっ
ており、”状態リセット”端子においてリセット信号
（０）が入力された場合に、プロトコル状態が”状態
２”もしくは”状態３”の場合に、”状態１”にリセッ
トされるようになっている。

【００４４】すなわち、状態コントローラ８ａは一種の
カウンタ回路となっている。上記ＣＲＣ演算部８ｃは、
周知のＣＲＣの演算を行うものであり、演算結果を携帯
端末装置のＣＰＵ側に出力するようになっている。

【００４５】また、ＣＲＣ演算部８ｃには、上記データ
ラッチ７ｂに接続され８ビットのデータ（キャラクタ１
のデータ用ビット３…のデータ）が入力されるようにな
っているとともに、ＣＰＵ側に接続され１６ビットのＣ
ＲＣ演算結果を出力するようになっている。

【００４６】また、ＣＲＣ演算部８ｃは、状態コントロ
ーラ８ａの”状態３”端子に接続される”ＣＲＣ演算許
可”端子と、状態コントローラ８ａの”状態１”及び”
状態２”の端子にＮＯＲゲート８ｋを介して接続され
る”ＣＲＣ演算禁止”端子とを有し、状態コントローラ
８ａの”状態１”端子もしくは”状態２”端子からＮＯ
Ｒゲート８ｋを介して”ＣＲＣ演算禁止”端子に０が入
力されている場合（データラッチ７ｂから上記フレーム
６のフラグ部１ａもしくはアドレス部１ｂのデータが入
力されている間）にデータラッチ７ｂから入力されるデ
ータを無視し、状態コントローラ８ａの”状態３”端子
からＣＲＣ演算端子に１が入力されている場合（データ
ラッチ７ｂから上記フレーム６のデータ部１ｃ…もしく
はＣＲＣ部１ｄが入力されている間）にデータラッチ７
ｂから入力されるデータを用いてＣＲＣ演算を行うよう
になっている。

【００４７】なお、ＣＲＣ演算部８ｃにおいては、ＣＲ
Ｃ演算を行った後に、データの正誤の判定だけをＣＰＵ
側に出力するようにしても良い。上記ＡＮＤゲート８ｄ
は、上記状態コントローラ８ａの”状態１”端子からの
入力が１で、かつ、フラグラッチ７ｃからの入力が１の
場合に、ＯＲゲート８ｉへの出力が１となるようになっ
ている。

【００４８】上記ＡＮＤゲート８ｅは、状態コントロー
ラ８ａの”状態２”端子からの入力が１で、かつ、アド
レス比較器８ｂの”一致”端子からの入力が１の場合
に、ＣＰＵ側にアドレス一致を示す信号を出力するとと
もにＯＲゲート８ｉに１を出力するようになっている。

【００４９】上記ＡＮＤゲート８ｆは、状態コントロー
ラ８ａの”状態２”端子からの入力が１で、かつ、アド
レス比較器８ｂの”不一致”端子からの入力が１の場合
に、ＮＯＲゲート８ｊに１を出力するようになってい
る。

【００５０】上記ＡＮＤゲート８ｇは、受信コントロー
ラ７ａから受信データバッファフルの信号（１）が入力
され、かつ、状態コントローラ８ａの”状態３”端子か
らの入力が１の場合に、ＣＰＵ側に受信されたデータの
ＲＡＭへの書き込みを要求するデータ転送リクエストの
信号を出力するようになっている。

【００５１】上記ＡＮＤゲート８ｈは、状態コントロー
ラ８ａの”状態３”端子からの入力が１で、かつ、フラ
グラッチ７ｃからの入力が１の場合に、ＣＰＵ側にＲＡ
Ｍに一つのファイルとして格納されるデータの終了を示
すＥＯＦの信号を出力するとともに、ＮＯＲゲート８ｊ
に１を出力するようになっている。上記ＯＲゲート８ｉ
は、ＡＮＤゲート８ｄ及びＡＮＤゲート８ｅのうちの少
なくとも一方から１が入力された場合に状態コントロー
ラ８ａの”状態変化”端子に状態遷移条件１を示す信号
（１）を出力するようになっている。

【００５２】上記ＮＯＲゲート８ｊは、ＡＮＤゲート８
ｈ及びＡＮＤゲート８ｆのうちの少なくとも一方から１
が入力された場合に、状態コントローラ８ａの”状態リ
セット”端子に状態遷移条件２を示す信号（０）を出力
するようになっている。上記ＮＯＲゲート８ｋは、上記
状態コントローラ８ａの”状態１”端子及び”状態２”
端子のうちの少なくとも一方から１が入力された場合
に、ＣＲＣ演算部８ｃの”ＣＲＣ演算禁止”端子にＣＲ
Ｃ演算禁止（０）を示す信号を出力するようになってい
る。

【００５３】次に、上記構成を有する通信プロトコル制
御装置におけるプロトコルの制御方法について図４の状
態遷移図及び図５の動作の流れ図を参照して説明する。
図４に示すように通信プロトコル制御装置においては、
プロトコル状態として、受信禁止状態１３、フラグサー
チ状態１０、アドレス待ち状態１１、データ受信状態１
２を有する。

【００５４】まず、上記通信プロトコル制御装置を有す
る携帯端末装置においてデータ通信モードとすることに
より、受信コントローラ７ａ内部において受信許可を示
すＲｘＥＮ信号が０から１となり、受信禁止状態１３か
らフラグサーチ（フラグ待ち）状態１０に遷移する。
（図５のステップＳ１）なお、フラグサーチ状態において、受信許可を示すＲｘ
ＥＮ信号が１から０になった場合には、フラグサーチ状
態１０から受信禁止状態１３に遷移することになる。

【００５５】また、フラグサーチ状態１０においては、
状態コントローラ８ａからの出力がフラグサーチ状態１
０を示すものとなり、”状態２”端子及び”状態３”端
子からの出力が０となるとともに、”状態１”端子から
ＡＮＤゲート８ｄ及びＮＯＲゲート８ｋへの出力が１と
なる。また、ＮＯＲゲート８ｋに１が出力されることに
より、ＮＯＲゲート８ｋからＣＲＣ演算部８ｃの”ＣＲ
Ｃ演算禁止”端子への出力が０となり、ＣＲＣ演算部８
ｃはＣＲＣ演算を禁止された状態となる。

【００５６】この状態でホストコンピュータから携帯端
末装置にデータが送信された場合には、受信されたシリ
アル信号が受信コントローラ７ａ、データラッチ７ｂ、
フラグラッチ７ｃに入力される。

【００５７】この際に、上記フレーム６のデータ構成に
よれば、最初にフラグ部１ａのデータが受信されること
になる。そして、受信コントローラ７ａにおいては、受
信されたキャラクタ１のシリアル信号のスタートビット
２に対応して受信クロックソースから入力されたクロッ
ク信号に対応してサンプリングクロック信号がデータラ
ッチ７ｂ及びフラグラッチ７ｃに出力される。

【００５８】また、データラッチ７ｂにおいては、上記
サンプリングクロック信号に基づいて、最初のキャラク
タ１のデータからデータ用ビット３…のデータがラッチ
されるとともにラッチされたデータが８ビットのパラレ
ル信号としてアドレス比較器８ｂ、ＣＲＣ演算部８ｃ、
携帯端末装置のＣＰＵ側に出力される。

【００５９】なお、受信コントローラ７ａにおいては、
１キャラクタ分の受信データが入力された段階、すなわ
ち、データラッチ７ｂに８ビット分のデータがラッチさ
れるととも、フラグラッチ７ｃにフラグ用ビット４がラ
ッチされた段階で受信データバッファフルの信号をＡＮ
Ｄゲート８ｇに出力することになるが、ＡＮＤゲート８
ｇにおいては状態コントローラ８ａの”状態３”端子か
らの入力が０となっており、ＡＮＤゲート８ｇから信号
が出力されず、受信データバッファフルの信号が無視さ
れることになる。

【００６０】また、アドレス比較器８ｂにおいて、例え
ば、入力されたデータが設定されたアドレスデータと比
較された場合には、”一致”端子もしくは”不一致”端
子からＡＮＤゲート８ｅもしくはＡＮＤゲート８ｆに１
が出力されることになるが、フラグサーチ状態１０にお
いて、状態コントローラ８ａの”状態２”端子からＡＮ
Ｄゲート８ｅ及びＡＮＤゲート８ｆへの出力が０となっ
ているので、アドレス比較器８ｂから信号が出力されて
も、ＡＮＤゲート８ｅ及びＡＮＤゲート８ｆからの出力
は０のままとなる。

【００６１】また、ＣＲＣ演算部８ｃにおいては、上述
のようにＣＲＣ演算禁止となっているので、入力された
受信データは無視される。また、携帯端末装置のＣＰＵ
側においては、上述のようにＡＮＤゲート８ｅからの出
力、すなわちアドレス一致を示す信号が入力されず、か
つ、上述のようにＡＮＤゲート８ｇからの出力、すなわ
ち、受信データバッファフル信号に基づいて１キャラク
タ分のデータの転送を要求するデータ転送リクエスト信
号が入力されない状態となり、ＣＰＵ側に出力された受
信データが無視される。

【００６２】また、フラグラッチ７ｃにおいては、上記
サンプリングクロック信号に基づいて、上記一つのキャ
ラクタ１のデータからフラグ用ビット４のデータがラッ
チされて、ＡＮＤゲート８ｄ及びＡＮＤゲート８ｈに出
力される。すなわち、フラグラッチ７ｃにおいて、フラ
グの検出が行われる（図５のステップＳ２）。

【００６３】なお、上述のようにフレーム６のスタート
フラグ部１ａにおいては、フラグ用ビット４が１となっ
ており、フラグラッチ７ｃからの出力は１となる。ＡＮ
Ｄゲート８ｈにおいては、状態コントローラ８ａの”状
態３”端子からの入力が０となっており、ＣＰＵ側への
出力が０のまま、すなわちＥＯＦの信号が出力されない
状態のままとなる。

【００６４】また、ＡＮＤゲート８ｄにおいては、状態
コントローラ８ａの”状態１”端子からの入力が１とな
っているので、フラグラッチ７ｃからの入力が１となっ
た場合に、ＯＲゲート８ｉに１が出力される。そして、
ＡＮＤゲート８ｄから１が入力されたＯＲゲート８ｉ
は、状態コントローラ８ａの”状態変化”端子へ１を出
力する。

【００６５】そして、”状態変化”端子に１が入力され
た状態コントローラ８ａにおいては、”状態１”端子か
らの出力が１から０にされるとともに、”状態２”端子
からの出力が０から１にされ、プロトコル制御部８がア
ドレス待ち状態１１となる（ステップＳ３）。すなわ
ち、図４に示すように、プロトコル制御部８は、フラグ
サーチ状態１０において、受信されたデータのフラグ用
ビットが０ならばフラグサーチ状態１０を維持し、フラ
グ用ビットが１ならば、アドレス待ち状態１１に遷移す
る。

【００６６】そして、データ受信部７においては、次
に、受信されたシリアル信号のフレーム６のアドレス部
１ｂが入力される。ここで、入力されたアドレス部１ｂ
のフラグ用ビット４は、上述のようにフラグラッチ７ｃ
にラッチされて、ＡＮＤゲート８ｄ及びＡＮＤゲート８
ｈに出力されることになるが、ＡＮＤゲート８ｄにおい
て状態コントローラ８ａの”状態１”端子からの入力が
０となっているとともに、ＡＮＤゲート８ｈにおいて状
態コントローラ８ａの”状態３”端子からの入力が０と
なっているので、フラグラッチ７ｃからの出力は無視さ
れることになる。

【００６７】そして、受信されたアドレス部１ｂのデー
タ用ビット３…は、上述のようにデータラッチ７ｂにラ
ッチされて、パラレルデータに変換されて、アドレス比
較器８ｂ、ＣＲＣ演算部８ｃ、携帯端末装置のＣＰＵ側
に出力される。そして、アドレス比較器８ｂにおいて
は、入力されたアドレス部１ｂのアドレスデータと、携
帯端末装置毎に設定されて格納されたアドレスデータと
が比較される。

【００６８】すなわち、入力されたアドレスデータと設
定されたアドレスデータが一致するか否かが判定される
ことになる（ステップＳ４）。そして、アドレスデータ
が一致しない場合には、アドレス比較器８ｂの”不一
致”端子からＡＮＤゲート８ｆに１が出力されることに
なる。

【００６９】ＡＮＤゲート８ｆにおいては、状態コント
ローラの８ａ”状態２”端子からの入力が１となってお
り、アドレス比較器８ｂの”不一致”端子からの入力が
１となった場合に、ＮＯＲゲート８ｊへの出力が１とな
る。

【００７０】そして、状態コントローラ８ａにおいて
は、”状態リセット”端子にＮＯＲゲート８ｊから状態
リセット信号（０）が入力され、”状態２”端子からの
出力が１から０とされるとともに”状態１”端子からの
出力が０から１とされ、アドレスが不一致の携帯端末装
置においては、アドレス待ち状態１１からフラグサーチ
状態１０に遷移する。

【００７１】なお、アドレスが不一致となった携帯端末
装置において、フラグサーチ状態１０に遷移した後にも
一つのフレーム６の残りのデータがデータ受信部７に受
信されることになるが、エンドフラグ部１ｅが受信され
て一つのフレーム６のデータが終了するまで、プロトコ
ル制御部８は受信データを無視するようになっている。

【００７２】一方、入力されたアドレスデータと設定さ
れたアドレスデータとが一致した場合には、アドレス比
較器８ｂの”一致”端子からＡＮＤゲート８ｅに１が出
力される。

【００７３】そして、ＡＮＤゲート８ｅにおいては、状
態コントローラ８ａの”状態２”端子からの入力が１と
なっており、アドレス比較器８ｂの”一致”端子からの
入力が１となった場合に、ＯＲゲート８ｉへの出力が１
となる。

【００７４】また、ＡＮＤゲート８ｅからは、携帯端末
装置のＣＰＵ側にアドレス一致を示す信号（１）が出力
される（ステップＳ５）。従って、携帯端末装置におい
ては、受信データのＲＡＭへの書き込みを待機する状態
となる。

【００７５】そして、状態コントローラ８ａにおいて
は、”状態変化”端子にＯＲゲート８ｉから１が入力さ
れ、”状態２”端子からの出力が１から０とされるとと
もに”状態３”端子からの出力が０から１とされ、アド
レスが一致する携帯端末装置のプロトコル制御部８にお
いては、アドレス待ち状態１１からデータ受信状態１２
に遷移する（ステップＳ６）。

【００７６】そして、データ受信状態１２においては、
ＡＮＤゲート８ｈへの状態コントローラ８ａの”状態
３”端子からの入力が１となっているので、フラグラッ
チ７ｃから１が出力された場合に、ＡＮＤゲート８ｈか
らＮＯＲゲート８ｊを介して状態コントローラ８ａの”
状態リセット”端子へ状態リセット信号（０）が出力さ
れるようになっているとともに、ＣＰＵ側に後述するよ
うにＲＡＭに展開されたデータの最後にＥＯＦを付加す
るための制御信号が出力される。

【００７７】すなわち、フラグ用ビット４を監視するこ
とにより、データが終了したか否かを判定している（ス
テップＳ７）。また、ＣＲＣ演算部８ｃにおいては、状
態コントローラ８ａの”状態１”端子及び”状態２”端
子からＮＯＲ回路８ｋを介しての”ＣＲＣ演算禁止”端
子への入力が１（禁止解除）とされるとともに、状態コ
ントローラ８の”状態３”端子から”ＣＲＣ演算許可”
端子への入力が１（演算許可）となり入力された受信デ
ータに基づいてＣＲＣ演算が開始される。

【００７８】フレーム６のデータ部１ｃ…においては、
フラグ用ビット４が０とされており、１キャラクタ毎の
データが順次受信されている間は、通信プロトコル制御
装置において、連続するデータが受信されているものと
して、データ受信状態１２を保持することになる。

【００７９】そして、データ受信状態１２においては、
１キャラクタ分のデータがデータ受信部７に順次受信さ
れる度に、フレーム６のデータ部１ｃ…のストップビッ
ト５が入力されるタイミングにおいて、上記受信コント
ローラ７ａから上述のように受信データバッファフルを
示す信号（１）がＡＮＤゲート８ｇに出力される（ステ
ップＳ９）。

【００８０】この際に、ＡＮＤゲート８ｇにおいては、
状態コントローラ８ａの”状態３”端子から１が入力さ
れた状態であり、受信コントローラ７ａから受信データ
バッファフルの信号が入力されることにより、携帯端末
装置のＣＰＵ側にデータ転送リクエストの信号が出力さ
れることになる（ステップＳ１０）。

【００８１】また、データ転送リクエストの信号の出力
とともに、データラッチ７ｂからパラレルデータに変換
された受信データが携帯端末装置のＣＰＵ（ＲＡＭ）側
に出力されることになる。

【００８２】そして、携帯端末装置においては、受信さ
れたデータ部１ｃ…のデータ用ビット３…のデータがＲ
ＡＭに展開されることになる。すなわち、フラグ用ビッ
ト４が１となったエンドフラグ部１ｅが受信されるまで
は、１キャラクタ分の８ビットのデータが順次受信され
てＲＡＭに格納されていくことになる。

【００８３】また、フレーム６のエンドフラグ部１ｅが
受信された場合には、状態コントローラ８ａの”状態
３”端子からの入力が１となったＡＮＤゲート８ｈへの
フラグラッチ７ｃからの出力が１となることにより、Ａ
ＮＤゲート８ｈからＮＯＲゲート８ｊへの出力が１とな
る。従って、ＮＯＲゲート８ｊから状態コントローラ９
ａの”状態リセット”端子にリセット信号（０）が出力
され、プロトコル制御部８は、データ受信状態１２から
フラグサーチ状態１０に遷移することになる。

【００８４】また、ＡＮＤゲート８ｈからＣＰＵ側にＥ
ＯＦの信号が出力されることにより（ステップＳ８）、
ＲＡＭに１キャラクタ毎に順次展開されたデータの最後
にＥＯＦが付加されることになる。また、ＣＲＣ演算部
８ｃにおいては、データ受信状態１２で最後に入力され
たデータがＣＲＣ部１ｄのデータとなり、これによりＣ
ＲＣ演算を終了し、データの正誤を判断することが可能
となる。

【００８５】以上のように、この実施例における受信デ
ータのフレーム構造や状態遷移のパターンは、ＨＤＬＣ
のフレーム構造や状態遷移パターンに類似しているが、
この実施例においては、各キャラクタ１のデータにフラ
グ用ビット４を配置し、このフラグ用ビット４が０か１
かを判定するだけでフラグサーチ状態１０からアドレス
サーチ状態１１への状態遷移と、データ受信状態１０か
らフラグサーチ状態１０への状態遷移を行うことができ
るので、上述のように調歩同期方式によりシリアル信号
を受信してパラレル信号に変換するデータ受信部７と、
フラグ用ビット４及びアドレス部１ｂのアドレスデータ
に基づいて状態遷移を行うプロトコル制御部８とからな
る簡単な構成でプロトコルの制御を行うことができる。

【００８６】なお、ＨＤＬＣにおいては、フラグが特定
のビットパターンを有する複数のビットからなってお
り、入力されるデータのビットパターンを常時検知して
フラグとなるビットパターンを検出する必要があり、フ
レーム６の開始及び終了を示すフラグを検出するだけで
も複雑な構成が必要となる。

【００８７】また、この実施例においては、上述のよう
に調歩同期方式を用いて、データ受信部７とプロトコル
制御部８とからなる通信プロトコル制御装置により、デ
ータの開始及び終了の判定と、アドレスの判定と、デー
タの正誤判定とからなるプロトコルの制御を行うことが
できるので、携帯端末装置のＣＰＵ側において上述のよ
うなプロトコルの制御を行う必要がない。すなわち、Ｃ
ＰＵでソフトウエアによるプロトコル制御が必要なくな
り、ソフトウエアのバグやＣＰＵの過負荷によるエラー
を防止することができる。

【００８８】また、プロトコルの制御をＣＰＵにおける
ソフトウエアの処理で行うのではなく、ハードとしての
通信プロトコル制御装置、すなわち専用回路で行うの
で、専用回路によりプロトコル制御の処理を高速化でき
るので、ＣＰＵの処理速度が遅くともデータ通信におけ
る実効転送レートを高速化することができる。すなわ
ち、携帯端末装置のように比較的低速のＣＰＵが用いら
れるとともに、通信方式として簡便な調歩同期方式が用
いられるような情報機器においても、データ通信速度を
高速化することが可能となる。

【００８９】なお、上記実施例においては、フラグ部１
ａ、１ｅのデータのうちのフラグ用ビット４だけがフラ
グの判定に用いられ、残りのデータ用ビット３…は無視
される構成となっているが、フラグ部１ａ、１ｅのデー
タ用ビット３…に、例えばコマンドのコードを載せるも
のとするとともに、通信プロトコル制御装置にコマンド
制御部を設けるものとし、コマンド制御部がフラグ部１
ａ、１ｅのデータ用ビット３…をコマンドのコードとし
て検出し、携帯端末装置のＣＰＵやその他の構成要素に
対して、上記データ用ビット３…に載せられたコマンド
の信号を出力するものとすることができる。すなわち、
フラグ部１ａ、１ｅの空いたデータ用ビット３…を用い
てホストコンピュータ側から携帯端末装置を制御するこ
とができる。

【００９０】また、上述のように一つのフレーム６にお
いては、スタートフラグ部１ａとエンドフラグ部１ａと
の二つのフラグ部１ａ、１ｅがあり、一つのフレーム６
で二つのコマンドを送信することができる。また、アド
レス部１ｂがスタートフラグ部１ａとエンドフラグ部１
ｅとの間に位置するので、スタートフラグ部１ａに載せ
られたコマンドをホストコンピュータに接続された全て
の携帯端末装置に対するものとし、エンドフラグ部１ｅ
に載せられたコマンドをアドレスが一致した一つの携帯
端末装置に対するものとすることも可能である。

【００９１】また、上記実施例においては、通信プロト
コル制御装置として、図１に示す構成を示したが、図１
に示す構成は本発明の通信プロトコル制御装置の基本的
な構成の一例であり、本発明においては、一つのフレー
ム６の受信データにおけるスタートフラグ部１ａのフラ
グ用ビット４により、フラグサーチ状態１０からアドレ
ス待ち状態１１に遷移し、アドレス待ち状態１１におい
てアドレスの判定によりアドレスが一致した場合にデー
タ受信状態１２に遷移し、アドレスが不一致の場合にフ
ラグサーチ状態１０に遷移し、データ受信状態１２にお
いてデータの受信が行われるとともに、エンドフラグ部
１ｅのフラグ用ビット４によりフラグサーチ状態に遷移
する回路となっていれば良く、上述の条件が変更されな
い範囲で論理回路の構成を一部変更したり、他の構成要
素を付加したりしても良い。

【００９２】また、上記実施例においては、ホストコン
ピュータと複数の携帯端末装置とからなるネットワーク
において、携帯端末装置に通信プロトコル制御装置を用
いるものとしたが、本発明の通信プロトコル制御装置
は、調歩同期方式を用いるデータ通信ならばどのような
状況でも、また、どのような情報機器でも使用すること
が可能である。

【００９３】また、上記ホストコンピュータと携帯端末
装置とにおいては、携帯端末装置側に通信プロトコル制
御装置を設けるものとしたが、データ通信を行う双方に
通信プロトコル制御装置を設ける構成としても良い。ま
た、シリアル通信データの送信側の構成としては、上述
のキャラクタ１のデータ構成及びフレーム６のデータ構
成を有するシリアル通信データを送信できるものならば
良い。

【００９４】また、上記実施例において、一つのキャラ
クタ１のデータ用ビット３…を８ビットとしたが、デー
タ用ビット３…は８ビットに限定されるものではない。
また、フラグ用ビット４を８つのデータ用ビット３…の
後に配置するものとしたが、データラッチ７ｂ及びフラ
グラッチ７ｃにおけるサンプリングのタイミングを変更
することにより、スタートビット２とストップビット５
の間ならばどこにでもフラグ用ビット４を配置すること
ができる。

【００９５】また、上記実施例においては、伝送誤りの
検出にＣＲＣを用いたが、その他の伝送誤りを検出する
方法を用いても良い。例えば、各種パリティやチェック
サム等を用いることができる。

【００９６】

【発明の効果】以上、詳細に説明したように、本発明の
請求項１記載の通信プロトコル制御装置によれば、調歩
同期方式のデータ通信の受信において、情報機器のＣＰ
Ｕによるソフトウエアによりプロトコル制御を行う必要
がなく、検出回路と制御信号出力回路とにより構成され
る通信プロトコル制御装置により、プロトコル制御の処
理を行えるので、情報機器のＣＰＵの処理速度に関係な
く、プロトコル制御の処理を高速化することができる。
すなわち、調歩同期方式のデータ通信の受信において、
ＣＰＵの処理速度が遅いためにプロトコル制御の処理が
遅く、プロトコル制御が通信速度の高速化のネックとな
っていた情報機器において、通信速度の高速化を図るこ
とができる。

【００９７】また、本発明の請求項２記載の通信プロト
コル制御装置によれば、各キャラクタに一つのフレーム
のデータの開始と終了を示すフラグ用ビットを配置し、
これをフラグ検出回路により検出することにより、一つ
のフレームの開始と終了とを判定することができる。す
なわち、フラグ用の一つのビットを抜き出して、該ビッ
トの状態を検出するだけの簡単な構成の回路により、一
つのフレームの開始と終了とを判定することができる。

【００９８】また、アドレス比較回路により、受信用デ
ータのデータ用キャラクタの前に配置されたアドレス用
キャラクタにより入力されるアドレスデータが自信のア
ドレスデータと一致するか否かを判定することができ
る。そして、上述のフラグ検出回路におけるフラグの検
出とアドレス比較回路によるアドレスの比較結果によ
り、状態制御回路が通信プロトコル制御装置のプロトコ
ル状態を遷移させることができる。

【００９９】従って、上述のように、調歩同期方式のデ
ータ通信の受信において、ＣＰＵの処理速度が遅いため
にプロトコル制御の処理が遅く、プロトコル制御が通信
速度の高速化のネックとなっていた情報機器において、
通信速度の高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の通信プロトコル制御装置の
基本構成を示すブロック図である。

【図２】上記実施例の通信プロトコル制御装置における
シリアル受信データの一つのキャラクタのデータ構成を
説明するための図面である

【図３】上記実施例の通信プロトコル制御装置における
シリアル受信データの一つのフレームのデータ構成を説
明するための図面である。

【図４】上記実施例の通信プロトコル制御装置のプロト
コルの制御方法を説明するための状態遷移図である。

【図５】上記実施例の通信プロトコル制御装置のプロト
コルの制御方法を説明するための動作の流れ図である。

【符号の説明】

１キャラクタ１ａフラグ部１ｂアドレス部１ｃデータ部１ｅフラグ部４フラグ用ビット６フレーム７ｃフラグラッチ（フラグ検出回路、検出回路）８ａ状態コントローラ（状態制御回路）８ｂアドレス比較器（アドレス比較回路、検出回
路）

Claims

【特許請求の範囲】

【請求項１】調歩同期方式によりデータが１キャラク
タ分ずつ送信されるとともに、複数のキャラクタから１
フレームのデータが構成され、かつ、１フレームを構成
する各キャラクタのうちの受信待ち状態から受信状態を
経て受信待ち状態に戻るプロトコルの状態遷移に応じた
キャラクタに上記状態遷移を示すデータが含まれたシリ
アル通信データを受信して、受信データをメモリに格納
する際の制御信号を出力する通信プロトコル制御装置で
あって、受信される各データから状態遷移を示すデータを検出す
る検出手段と、該検出手段により検出されたデータに基づいた状態遷移
に応じて上記各制御信号を出力する制御信号出力手段と
を具備してなることを特徴とする通信プロトコル制御装
置。
【請求項２】上記１フレームのシリアル通信データの
１フレームを構成する各キャラクタには、１フレームの
データの開始もしくは終了を示すフラグ用のビットが含
まれ、かつ、１フレームを構成するキャラクタのうちの
メモリに格納すべき一連のデータを含む一連のキャラク
タの前には、通信先を示すアドレスデータを有するキャ
ラクタが配置され、さらに該キャラクタの前のキャラク
タに１フレームの開始を示すフラグが含まれ、上記一連
のキャラクタの後のキャラクタに１フレームのデータの
終了を示すフラグが含まれ、上記検出手段には、１フレームのデータの開始もしくは
終了を示すフラグを検出するフラグ検出手段と、受信さ
れた上記アドレスデータと予め設定されたアドレスデー
タを比較するアドレス比較手段とが備えられ、上記制御信号出力手段には、上記フラグ検出手段におけ
るフラグの検出と上記アドレス比較手段における比較結
果とに基づきプロトコルの状態を、上記フラグ検出手段
で開始を示すフラグが検出されるの待つフラグ待ち状態
と、アドレスデータが受信されるの待つアドレス待ち状
態と、メモリに格納すべきデータを受信するデータ受信
状態との間で遷移させる状態制御手段が備えられ、上記制御信号出力手段が上記状態制御手段によるプロト
コル状態の遷移に対応して上記制御信号を出力すること
を特徴とする請求項１記載の通信プロトコル制御装置。