JPH05268271A - エラー表示方式 - Google Patents
エラー表示方式Info
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- JPH05268271A JPH05268271A JP4062959A JP6295992A JPH05268271A JP H05268271 A JPH05268271 A JP H05268271A JP 4062959 A JP4062959 A JP 4062959A JP 6295992 A JP6295992 A JP 6295992A JP H05268271 A JPH05268271 A JP H05268271A
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- Japan
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- error
- fifo memory
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- Information Transfer Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】ＦＩＦＯメモリにおけるオーバーラン・エラー
を少なくすることにある。 【構成】第１のＦＩＦＯメモリ１と、第２のＦＩＦＯメ
モリ２と、第１のＦＩＦＯメモリ１から出力されるエラ
ーデータのみを蓄積するエラーレジスタ１１とを有す
る。これら第１，第２のＦＩＦＯメモリ１，２のデータ
はＦＩＦＯメモリ・データ更新信号９および第１のＦＩ
ＦＯメモリのエラーデータをエラーレジスタ１１に書き
込むＦＩＦＯメモリ書き込み信号８により更新される。
を少なくすることにある。 【構成】第１のＦＩＦＯメモリ１と、第２のＦＩＦＯメ
モリ２と、第１のＦＩＦＯメモリ１から出力されるエラ
ーデータのみを蓄積するエラーレジスタ１１とを有す
る。これら第１，第２のＦＩＦＯメモリ１，２のデータ
はＦＩＦＯメモリ・データ更新信号９および第１のＦＩ
ＦＯメモリのエラーデータをエラーレジスタ１１に書き
込むＦＩＦＯメモリ書き込み信号８により更新される。
Description
【０００１】
【産業上の利用分野】本発明はＦＩＦＯメモリを内蔵し
た通信用ＬＳＩのエラー表示方式に関する。
た通信用ＬＳＩのエラー表示方式に関する。
【０００２】
【従来の技術】従来、ＩＳＤＮのレイヤ２のＬＡＰＤ
（Ｄチャネル上・リンク・アクセス手順）やＬＡＰＢ
（Ｂチャネル上・リンク・アクセス手順）で使用される
ＨＤＬＣ（ハイレベル・データ・リンク・コントロー
ル）機能のように、シリアル・データ通信を行なう通信
用ＬＳＩにおいては、送信あるいは受信するデータを蓄
えるＦＩＦＯ（ファースト・イン・ファースト・アウ
ト）メモリが必要不可欠なものとなっている。このＨＤ
ＬＣ機能は広く知られているように、送信あるいは受信
したシリアル・データの自動ゼロ挿入・除去、ＦＣＳ
（フレーム・チェック・シーケンス）生成・検査やフラ
グ・アボード・無効フレームの検出等を行うものであ
る。特に、受信側ではこの中の自動ゼロ除去と、ＦＣＳ
検査と、フラグ・アボート・無効フレームの検出との機
能を必要としている。これら受信側の検査・検出結果の
表示については、従来よりエラー表示方式が知られてい
る。
（Ｄチャネル上・リンク・アクセス手順）やＬＡＰＢ
（Ｂチャネル上・リンク・アクセス手順）で使用される
ＨＤＬＣ（ハイレベル・データ・リンク・コントロー
ル）機能のように、シリアル・データ通信を行なう通信
用ＬＳＩにおいては、送信あるいは受信するデータを蓄
えるＦＩＦＯ（ファースト・イン・ファースト・アウ
ト）メモリが必要不可欠なものとなっている。このＨＤ
ＬＣ機能は広く知られているように、送信あるいは受信
したシリアル・データの自動ゼロ挿入・除去、ＦＣＳ
（フレーム・チェック・シーケンス）生成・検査やフラ
グ・アボード・無効フレームの検出等を行うものであ
る。特に、受信側ではこの中の自動ゼロ除去と、ＦＣＳ
検査と、フラグ・アボート・無効フレームの検出との機
能を必要としている。これら受信側の検査・検出結果の
表示については、従来よりエラー表示方式が知られてい
る。
【０００３】図５はかかる従来の一例を示すエラー表示
方式の構成図である。図５に示すように、従来のエラー
表示方式は受信データおよびフレームの検査・検出結果
データの蓄積を行う１６バイト構成の第１のＦＩＦＯメ
モリ１と、フレームの最終の１バイトであることを表示
する１×１６ビット構成の第２のＦＩＦＯメモリ２とを
備え、１６バイトのＦＩＦＯメモリ１はデータ入力３か
ら１バイトのデータを入力する一方、１×１６ビットの
ＦＩＦＯメモリ２は最終バイト表示入力４から１ビット
のデータを入力する。これらの入力３および４はＦＩＦ
Ｏメモリ書き込み信号ＷＲ８によって各ＦＩＦＯメモリ
に書き込まれる。また、第１のＦＩＦＯメモリ１に蓄積
したデータはデータ出力５から出力し、最終バイト表示
出力６はＲＸＤＥビット７を出力する。これらデータ出
力５と最終バイト表示出力６はＦＩＦＯメモリデータ更
新信号（ＲＮＸＴ）９によりそれぞれ出力データを更新
する。なお、第２のＦＩＦＯメモリ２における“１”は
高レベル、“０”は低レベルを表わす。
方式の構成図である。図５に示すように、従来のエラー
表示方式は受信データおよびフレームの検査・検出結果
データの蓄積を行う１６バイト構成の第１のＦＩＦＯメ
モリ１と、フレームの最終の１バイトであることを表示
する１×１６ビット構成の第２のＦＩＦＯメモリ２とを
備え、１６バイトのＦＩＦＯメモリ１はデータ入力３か
ら１バイトのデータを入力する一方、１×１６ビットの
ＦＩＦＯメモリ２は最終バイト表示入力４から１ビット
のデータを入力する。これらの入力３および４はＦＩＦ
Ｏメモリ書き込み信号ＷＲ８によって各ＦＩＦＯメモリ
に書き込まれる。また、第１のＦＩＦＯメモリ１に蓄積
したデータはデータ出力５から出力し、最終バイト表示
出力６はＲＸＤＥビット７を出力する。これらデータ出
力５と最終バイト表示出力６はＦＩＦＯメモリデータ更
新信号（ＲＮＸＴ）９によりそれぞれ出力データを更新
する。なお、第２のＦＩＦＯメモリ２における“１”は
高レベル、“０”は低レベルを表わす。
【０００４】ここで、最終バイト表示入力４より入力さ
れたＲＸＤＥビット７が“０”の場合、同時にデータ入
力３より入力されたデータはそのＨＤＬＣのフレームの
受信データであり、ＲＸＤＥビット７が“１”の場合、
そのＨＤＬＣのフレームの最終の１バイトである。最終
の１バイトの次の１バイトには検査・検出結果データを
蓄積し、それをエラーデータとする。このエラーデータ
はエラーでない場合にもその旨のデータを書き込んでい
る。
れたＲＸＤＥビット７が“０”の場合、同時にデータ入
力３より入力されたデータはそのＨＤＬＣのフレームの
受信データであり、ＲＸＤＥビット７が“１”の場合、
そのＨＤＬＣのフレームの最終の１バイトである。最終
の１バイトの次の１バイトには検査・検出結果データを
蓄積し、それをエラーデータとする。このエラーデータ
はエラーでない場合にもその旨のデータを書き込んでい
る。
【０００５】図６は図５における各種信号およびデータ
のタイミング図である。図６に示すように、ここでは図
５に示す回路のデータ読みだし時の動作を表わし、ＦＩ
ＦＯメモリデータ更新信号（ＲＮＸＴ）９の立ち上がり
エッヂでデータ出力５の内容とＲＸＤＥビット７の内容
を更新する。すなわち、データ出力５の内容がデータ
（５）でＲＸＤＥビット７が“１”の時、次のＲＮＸＴ
９の立ち上がりエッヂでエラーデータ（２）を出力す
る。
のタイミング図である。図６に示すように、ここでは図
５に示す回路のデータ読みだし時の動作を表わし、ＦＩ
ＦＯメモリデータ更新信号（ＲＮＸＴ）９の立ち上がり
エッヂでデータ出力５の内容とＲＸＤＥビット７の内容
を更新する。すなわち、データ出力５の内容がデータ
（５）でＲＸＤＥビット７が“１”の時、次のＲＮＸＴ
９の立ち上がりエッヂでエラーデータ（２）を出力す
る。
【０００６】
【発明が解決しようとする課題】上述した従来のエラー
表示方式は、ＨＤＬＣのフレームがエラーの場合または
エラーでない場合どちらも最終の１バイトの次の１バイ
トに検査・検出結果データ（以下、エラーデータと称
す）を挿入している。しかしながら、ＦＩＦＯメモリが
満杯に近い場合にはそのエラーデータをマイクロ・プロ
セシング・ユニット（ＭＰＵ）が読み込み、解釈・実行
している間に受信データをＦＩＦＯメモリ書き込み信号
ＷＲにより第１のＦＩＦＯメモリと第２のＦＩＦＯメモ
リに次々に書き込む。このため、ついにはオーバーラン
・エラーを起こすという欠点がある。
表示方式は、ＨＤＬＣのフレームがエラーの場合または
エラーでない場合どちらも最終の１バイトの次の１バイ
トに検査・検出結果データ（以下、エラーデータと称
す）を挿入している。しかしながら、ＦＩＦＯメモリが
満杯に近い場合にはそのエラーデータをマイクロ・プロ
セシング・ユニット（ＭＰＵ）が読み込み、解釈・実行
している間に受信データをＦＩＦＯメモリ書き込み信号
ＷＲにより第１のＦＩＦＯメモリと第２のＦＩＦＯメモ
リに次々に書き込む。このため、ついにはオーバーラン
・エラーを起こすという欠点がある。
【０００７】本発明の目的は、かかるオーバーラン・エ
ラーを少なくするエラー表示方式を提供することにあ
る。
ラーを少なくするエラー表示方式を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明のエラー表示方式
は、１ワードをｍビット（ｍは自然数）で構成し且つｎ
ワード（ｎは自然数）を有する第１のＦＩＦＯメモリ
と、１ワードをｐビット（ｐは自然数）で構成し且つｎ
ワードを有する第２のＦＩＦＯメモリと、前記第１のＦ
ＩＦＯメモリから出力されるエラーデータのみを蓄積す
るエラーレジスタとを有し、前記第１および第２のＦＩ
ＦＯメモリのデータを更新するＦＩＦＯメモリ・データ
更新信号と前記第１のＦＩＦＯメモリのエラーデータを
前記エラーレジスタに書き込む書き込み信号を用いて構
成される。
は、１ワードをｍビット（ｍは自然数）で構成し且つｎ
ワード（ｎは自然数）を有する第１のＦＩＦＯメモリ
と、１ワードをｐビット（ｐは自然数）で構成し且つｎ
ワードを有する第２のＦＩＦＯメモリと、前記第１のＦ
ＩＦＯメモリから出力されるエラーデータのみを蓄積す
るエラーレジスタとを有し、前記第１および第２のＦＩ
ＦＯメモリのデータを更新するＦＩＦＯメモリ・データ
更新信号と前記第１のＦＩＦＯメモリのエラーデータを
前記エラーレジスタに書き込む書き込み信号を用いて構
成される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示すエラー
表示方式の構成図である。図１に示すように、本実施例
は１６バイト構成の第１のＦＩＦＯメモリ１と、１×１
６ビットのＦＩＦＯメモリ２とを有し、１バイトのデー
タ入力３および最終バイト表示入力４はＦＩＦＯメモリ
書き込み信号（ＷＲ）８の入力により各ＦＩＦＯメモリ
に書き込まれ、ＯＲゲートを介したＦＩＦＯメモリデー
タ更新信号（ＲＮＸＴ）９あるいはエラーデータ書き込
み信号（ＥＲＷＲ）１０の入力により、１バイトのデー
タ出力５および最終バイト表示出力６を出力する。ま
た、７は最終バイト表示出力６のＲＸＤＥビットであ
る。更に、本実施例はエラーデータ書き込み信号（ＥＲ
ＷＲ）１０により、第１のＦＩＦＯメモリ１からのエラ
ーデータを記憶するエラーレジスタ１１を有し、ここか
らエラーデータ出力１２が出力される。すなわち、１６
バイトの第１のＦＩＦＯメモリ１はデータ入力３から１
バイトのデータを入力され、１×１６ビットの第２のＦ
ＩＦＯメモリ２は最終バイト表示入力４から１ビットの
データを入力される。これらの入力信号はＦＩＦＯメモ
リ書き込み信号入力（ＷＲ）８によって各ＦＩＦＯメモ
リに書き込まれる。また、ＦＩＦＯメモリ１に蓄積した
データはデータ出力５から出力され、ＲＸＤＥビット７
は最終バイト表示出力６から出力される。これらの出力
はＦＩＦＯメモリ・データ更新信号（ＲＮＸＴ）９の入
力によって第１および第２のＦＩＦＯメモリ１，２の出
力データをそれぞれ更新する。
て説明する。図１は本発明の第１の実施例を示すエラー
表示方式の構成図である。図１に示すように、本実施例
は１６バイト構成の第１のＦＩＦＯメモリ１と、１×１
６ビットのＦＩＦＯメモリ２とを有し、１バイトのデー
タ入力３および最終バイト表示入力４はＦＩＦＯメモリ
書き込み信号（ＷＲ）８の入力により各ＦＩＦＯメモリ
に書き込まれ、ＯＲゲートを介したＦＩＦＯメモリデー
タ更新信号（ＲＮＸＴ）９あるいはエラーデータ書き込
み信号（ＥＲＷＲ）１０の入力により、１バイトのデー
タ出力５および最終バイト表示出力６を出力する。ま
た、７は最終バイト表示出力６のＲＸＤＥビットであ
る。更に、本実施例はエラーデータ書き込み信号（ＥＲ
ＷＲ）１０により、第１のＦＩＦＯメモリ１からのエラ
ーデータを記憶するエラーレジスタ１１を有し、ここか
らエラーデータ出力１２が出力される。すなわち、１６
バイトの第１のＦＩＦＯメモリ１はデータ入力３から１
バイトのデータを入力され、１×１６ビットの第２のＦ
ＩＦＯメモリ２は最終バイト表示入力４から１ビットの
データを入力される。これらの入力信号はＦＩＦＯメモ
リ書き込み信号入力（ＷＲ）８によって各ＦＩＦＯメモ
リに書き込まれる。また、ＦＩＦＯメモリ１に蓄積した
データはデータ出力５から出力され、ＲＸＤＥビット７
は最終バイト表示出力６から出力される。これらの出力
はＦＩＦＯメモリ・データ更新信号（ＲＮＸＴ）９の入
力によって第１および第２のＦＩＦＯメモリ１，２の出
力データをそれぞれ更新する。
【００１０】まず、最終バイト表示入力４より入力され
たＲＸＤＥビット７が“０”の場合、同時にデータ入力
３から入力されたデータはそのＨＤＬＣのフレームの受
信データであり、ＲＸＤＥビット７が“１”の場合、そ
のＨＤＬＣのフレームの最終の１バイトである。
たＲＸＤＥビット７が“０”の場合、同時にデータ入力
３から入力されたデータはそのＨＤＬＣのフレームの受
信データであり、ＲＸＤＥビット７が“１”の場合、そ
のＨＤＬＣのフレームの最終の１バイトである。
【００１１】一方、ＲＸＤＥビット７が“１”の場合は
第１のＦＩＦＯメモリ１におけるフレームの最終の１バ
イトの次の１バイトの検査・検出結果データをエラーデ
ータとし、エラーデータ書き込み信号（ＥＲＷＲ）１０
によりエラーレジスタ１１に書き込む。このエラーデー
タはエラーがない場合にもその旨のデータを書き込み、
ノーエラーであることを示す。また、このエラーレジス
タ１１に書き込んだエラーデータは次のフレームの最終
バイトをＭＰＵが読み出すまでエラーデータ出力１２を
保持する。
第１のＦＩＦＯメモリ１におけるフレームの最終の１バ
イトの次の１バイトの検査・検出結果データをエラーデ
ータとし、エラーデータ書き込み信号（ＥＲＷＲ）１０
によりエラーレジスタ１１に書き込む。このエラーデー
タはエラーがない場合にもその旨のデータを書き込み、
ノーエラーであることを示す。また、このエラーレジス
タ１１に書き込んだエラーデータは次のフレームの最終
バイトをＭＰＵが読み出すまでエラーデータ出力１２を
保持する。
【００１２】図２は図１における各種信号およびデータ
のタイミング図である。図２に示すように、かかるデー
タはデータ読み出し時の動作を表わし、ＦＩＦＯメモリ
・データ更新信号（ＲＮＸＴ）９の立ち上がりエッヂで
データ出力５の内容とＲＸＤＥビット７の内容を更新す
る。例えば、データ出力５の内容がデータ（３）で且つ
ＲＸＤＥＢビット７が“１”の時は、ＲＸＤＥビット７
の立ち下がりエッヂのタイミングでエラーデータ書き込
み信号（ＥＲＷＲ）１０を入力し、今まで出力していた
エラーデータ（１）に代えてエラーデータ（２）を出力
する。また、ＥＲＷＲ１０の立ち下がりエッヂでエラー
データ（２）を出力し、エラーレジスタ１１にセットし
てエラーデータの更新を行なう。また、その後のＯＲゲ
ートを介したＲＮＸＴ９の立ち上がりエッヂでの次のフ
レームのデータ（１）を出力する。
のタイミング図である。図２に示すように、かかるデー
タはデータ読み出し時の動作を表わし、ＦＩＦＯメモリ
・データ更新信号（ＲＮＸＴ）９の立ち上がりエッヂで
データ出力５の内容とＲＸＤＥビット７の内容を更新す
る。例えば、データ出力５の内容がデータ（３）で且つ
ＲＸＤＥＢビット７が“１”の時は、ＲＸＤＥビット７
の立ち下がりエッヂのタイミングでエラーデータ書き込
み信号（ＥＲＷＲ）１０を入力し、今まで出力していた
エラーデータ（１）に代えてエラーデータ（２）を出力
する。また、ＥＲＷＲ１０の立ち下がりエッヂでエラー
データ（２）を出力し、エラーレジスタ１１にセットし
てエラーデータの更新を行なう。また、その後のＯＲゲ
ートを介したＲＮＸＴ９の立ち上がりエッヂでの次のフ
レームのデータ（１）を出力する。
【００１３】図３は本発明の第２の実施例を示すエラー
表示方式の構成図である。図３に示すように、本実施例
は前述した第１の実施例と比較して図１の１×１６ビッ
トのＦＩＦＯメモリ２を２×１６ビットのＦＩＦＯメモ
リ１６に更新したことにある。なお、１３はＥＲＲＯＲ
ビット、１４は最終バイト表示入力・エラー表示入力、
１５は最終バイト表示出力・エラー表示出力である。こ
の最終バイト表示入力・エラー表示入力１４より入力さ
れたＲＸＤＥビット７が“０”の場合、同時にデータ入
力３より入力されたデータはそのＨＤＬＣのフレームの
受信データである。また、ＲＸＤＥビット７が“１”の
場合、ＥＲＲＯＲビット１３が“０”であれば、ノー・
エラー、つまりエラーが無い場合を示している。このエ
ラーが無い場合には、第１のＦＩＦＯメモリ１にはエラ
ーデータを書き込む必要がない。従って、第１のＦＩＦ
Ｏメモリ１を有効に利用することができる。更に、ＲＸ
ＤＥビット７が“１”で且つＥＲＲＯＲビット１３が
“１”である場合は、フレーム内で何らかのエラーが発
生したことを示しているので、この場合には第１のＦＩ
ＦＯメモリ１においてＲＸＤＥ７に“１”が立っている
ビットの次の位置にエラーデータを書き込む。また、エ
ラーレジスタ１１６（書き込まれたエラーデータは次の
フレームの最終バイトをＭＰＵが読み出すまでエラーデ
ータ出力１２を保持する。
表示方式の構成図である。図３に示すように、本実施例
は前述した第１の実施例と比較して図１の１×１６ビッ
トのＦＩＦＯメモリ２を２×１６ビットのＦＩＦＯメモ
リ１６に更新したことにある。なお、１３はＥＲＲＯＲ
ビット、１４は最終バイト表示入力・エラー表示入力、
１５は最終バイト表示出力・エラー表示出力である。こ
の最終バイト表示入力・エラー表示入力１４より入力さ
れたＲＸＤＥビット７が“０”の場合、同時にデータ入
力３より入力されたデータはそのＨＤＬＣのフレームの
受信データである。また、ＲＸＤＥビット７が“１”の
場合、ＥＲＲＯＲビット１３が“０”であれば、ノー・
エラー、つまりエラーが無い場合を示している。このエ
ラーが無い場合には、第１のＦＩＦＯメモリ１にはエラ
ーデータを書き込む必要がない。従って、第１のＦＩＦ
Ｏメモリ１を有効に利用することができる。更に、ＲＸ
ＤＥビット７が“１”で且つＥＲＲＯＲビット１３が
“１”である場合は、フレーム内で何らかのエラーが発
生したことを示しているので、この場合には第１のＦＩ
ＦＯメモリ１においてＲＸＤＥ７に“１”が立っている
ビットの次の位置にエラーデータを書き込む。また、エ
ラーレジスタ１１６（書き込まれたエラーデータは次の
フレームの最終バイトをＭＰＵが読み出すまでエラーデ
ータ出力１２を保持する。
【００１４】図４は図３における各種信号およびデータ
のタイミング図である。図４に示すように、図３の回路
のデータ読み出し時の動作はまずＦＩＦＯメモリ・デー
タ更新信号（ＲＮＸＴ）９の立ち上がりエッヂでデータ
出力５の内容とＲＸＤＥビット７の内容を更新する。こ
のとき、データ出力５の内容がデータ（６）で、しかも
ＲＸＤＥビット７が“１”で且つＥＲＲＯＲビット１３
が“１”の場合、ＲＸＤＥビット７の立ち下がりエッヂ
のタイミングでエラーデータ書き込み信号（ＥＲＷＲ）
１０を入力し、エラーデータ（２）を出力する。次に、
ＥＲＷＲ１０の立ち下がりエッヂでエラーデータ（２）
をエラーレジスタ１１にセットし、エラーデータの更新
を行なう。また、その後のＲＮＸＴ９の立ち上がりエッ
ヂで次のフレームのデータ（１）を出力する。一方、Ｅ
ＲＲＯＲビット１３が“０”の場合には、エラーレジス
タ１１への書き込みは行なわない。なお、説明を簡単に
するためにＦＩＦＯメモリ１，２は１６バイトのＦＩＦ
Ｏメモリとしたが、バイト数は幾つでもよく、また語長
も１バイトに限らない。
のタイミング図である。図４に示すように、図３の回路
のデータ読み出し時の動作はまずＦＩＦＯメモリ・デー
タ更新信号（ＲＮＸＴ）９の立ち上がりエッヂでデータ
出力５の内容とＲＸＤＥビット７の内容を更新する。こ
のとき、データ出力５の内容がデータ（６）で、しかも
ＲＸＤＥビット７が“１”で且つＥＲＲＯＲビット１３
が“１”の場合、ＲＸＤＥビット７の立ち下がりエッヂ
のタイミングでエラーデータ書き込み信号（ＥＲＷＲ）
１０を入力し、エラーデータ（２）を出力する。次に、
ＥＲＷＲ１０の立ち下がりエッヂでエラーデータ（２）
をエラーレジスタ１１にセットし、エラーデータの更新
を行なう。また、その後のＲＮＸＴ９の立ち上がりエッ
ヂで次のフレームのデータ（１）を出力する。一方、Ｅ
ＲＲＯＲビット１３が“０”の場合には、エラーレジス
タ１１への書き込みは行なわない。なお、説明を簡単に
するためにＦＩＦＯメモリ１，２は１６バイトのＦＩＦ
Ｏメモリとしたが、バイト数は幾つでもよく、また語長
も１バイトに限らない。
【００１５】
【発明の効果】以上説明したように、本発明のエラー表
示方式は、エラーレジスタを設け、フレームの最終バイ
トデータの次の１バイトにエラーデータを書き込み保持
することにより、ＭＰＵによりＨＤＬＣのフレームのデ
ータを連続して読み出すことが可能になるので、オーバ
ーランの確率を少なくできるという効果がある。
示方式は、エラーレジスタを設け、フレームの最終バイ
トデータの次の１バイトにエラーデータを書き込み保持
することにより、ＭＰＵによりＨＤＬＣのフレームのデ
ータを連続して読み出すことが可能になるので、オーバ
ーランの確率を少なくできるという効果がある。
【図１】本発明の第１の実施例を示すエラー表示方式の
構成図である。
構成図である。
【図２】図１における各種信号およびデータのタイミン
グ図である。
グ図である。
【図３】本発明の第２の実施例を示すエラー表示方式の
構成図である。
構成図である。
【図４】図３における各種信号およびデータのタイミン
グ図である。
グ図である。
【図５】従来の一例を示すエラー表示方式の構成図であ
る。
る。
【図６】図５における各種信号およびデータのタイミン
グ図である。
グ図である。
１ 第１のＦＩＦＯメモリ ２，１６ 第２のＦＩＦＯメモリ ３ データ入力 ４ 最終バイト表示入力 ５ データ出力 ６ 最終バイト表示出力 ７ ＲＸＤＥビット ８ ＦＩＦＯメモリ書き込み信号（ＷＲ） ９ ＦＩＦＯメモリデータ更新信号（ＲＮＸＴ） １０ エラーデータ書き込み信号（ＥＲＷＲ） １１ エラーレジスタ １２ エラーデータ出力 １３ エラービット １４ 最終バイト表示入力・エラー表示入力 １５ 最終バイト表示出力・エラー表示出力
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｇ０６Ｆ 5/06 ３１３ 9189−5Ｂ
Claims (2)
- 【請求項１】 １ワードをｍビット（ｍは自然数）で構
成し且つｎワード（ｎは自然数）を有する第１のＦＩＦ
Ｏメモリと、１ワードをｐビット（ｐは自然数）で構成
し且つｎワードを有する第２のＦＩＦＯメモリと、前記
第１のＦＩＦＯメモリから出力されるエラーデータのみ
を蓄積するエラーレジスタとを有し、前記第１および第
２のＦＩＦＯメモリのデータを更新するＦＩＦＯメモリ
・データ更新信号と前記第１のＦＩＦＯメモリのエラー
データを前記エラーレジスタに書き込む書き込み信号を
用いることを特徴とするエラー表示方式。 - 【請求項２】 前記第２のＦＩＦＯメモリは、最終バイ
ト表示入力およびエラー表示入力を記憶する請求項１記
載のエラー表示方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062959A JPH05268271A (ja) | 1992-03-19 | 1992-03-19 | エラー表示方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062959A JPH05268271A (ja) | 1992-03-19 | 1992-03-19 | エラー表示方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268271A true JPH05268271A (ja) | 1993-10-15 |
Family
ID=13215372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4062959A Withdrawn JPH05268271A (ja) | 1992-03-19 | 1992-03-19 | エラー表示方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268271A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249257A (ja) * | 1995-03-15 | 1996-09-27 | Nec Corp | シリアルデータ受信装置 |
-
1992
- 1992-03-19 JP JP4062959A patent/JPH05268271A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08249257A (ja) * | 1995-03-15 | 1996-09-27 | Nec Corp | シリアルデータ受信装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |