JPH04162856A - エラー表示方式 - Google Patents
エラー表示方式Info
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- JPH04162856A JPH04162856A JP2288938A JP28893890A JPH04162856A JP H04162856 A JPH04162856 A JP H04162856A JP 2288938 A JP2288938 A JP 2288938A JP 28893890 A JP28893890 A JP 28893890A JP H04162856 A JPH04162856 A JP H04162856A
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- 238000000034 method Methods 0.000 abstract description 13
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 description 6
- 238000007689 inspection Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L43/00—Arrangements for monitoring or testing data switching networks
- H04L43/04—Processing captured monitoring data, e.g. for logfile generation
- H04L43/045—Processing captured monitoring data, e.g. for logfile generation for graphical visualisation of monitoring data
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/40—Network security protocols
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- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Mining & Analysis (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はエラー表示方式に関し、特にデータ通信の制御
回路に適用するエラー表示方式に関する。
回路に適用するエラー表示方式に関する。
近年、データ通信方式における通信回線制御等に、通信
データを到来した順序で一時的に蓄えるファストインフ
ァストアウトバッファメモリ（ＦＩＦＯ）が必要不可欠
なものとして広く使われるようになってきている。
データを到来した順序で一時的に蓄えるファストインフ
ァストアウトバッファメモリ（ＦＩＦＯ）が必要不可欠
なものとして広く使われるようになってきている。
周知のように、ＦＩＦＯは、データを格納し、格納され
た順番でデータを読出すバッファメモリである。データ
の格納（書込）と読出は非同期で行なうことができる。
た順番でデータを読出すバッファメモリである。データ
の格納（書込）と読出は非同期で行なうことができる。
以上の通信回線制御の例としては、ｌ５ＤＮのレイヤ２
のＤチャネル上リンクアクセス手順（ＬＡＰＤ）や、Ｂ
チャネル上リンクアクセス手順（ＬＡＰＢ）で使用され
るハイレベルデータリンク制御手順（ＨＤＬＣ）機能が
ある。
のＤチャネル上リンクアクセス手順（ＬＡＰＤ）や、Ｂ
チャネル上リンクアクセス手順（ＬＡＰＢ）で使用され
るハイレベルデータリンク制御手順（ＨＤＬＣ）機能が
ある。
ＨＤＬＣ機能は、周知のように、送信あるいハ、受信し
たシリアルデータの自動ゼロ挿入・除去、フレームチエ
ツクシーケンス（Ｆｅ２） 生成・検査、フラグアボー
ト・無効フレームの検出の各機能からなる。
たシリアルデータの自動ゼロ挿入・除去、フレームチエ
ツクシーケンス（Ｆｅ２） 生成・検査、フラグアボー
ト・無効フレームの検出の各機能からなる。
受信側では、以上のうち、自動ゼロ除去、ＦＣ８検査、
フラグアボート・無効フレームの検出の各機能を必要と
する。
フラグアボート・無効フレームの検出の各機能を必要と
する。
これら受信側の検査ならびに検出結果の表示については
、従来より第３図に示すエラー表示方式％式％ 第３図において、従来のエラー表示方式は、ＦＩＦＯＩ
と、ＦＩＦＯ３とから構成されていた。
、従来より第３図に示すエラー表示方式％式％ 第３図において、従来のエラー表示方式は、ＦＩＦＯＩ
と、ＦＩＦＯ３とから構成されていた。
ＦＩＦＯＩは、ＨＤＬＣのフレームの検査または検出結
果のデータの蓄積用であり、１バイトのワード長の１６
ワードで構成される。
果のデータの蓄積用であり、１バイトのワード長の１６
ワードで構成される。
Ｐ Ｉ Ｆｅ３は、フレームの最終バイトであることを
示すもので、１ビットのワード長の１６ワードで構成さ
れる。
示すもので、１ビットのワード長の１６ワードで構成さ
れる。
次に、従来のエラー表示方式の動作について説明する。
Ｐ Ｉ Ｆ Ｏ１ハ、データ入力端子ＴＤＩから１バイ
トずつ順次にＨＤＬＣのフレームのデータＤＩが入力さ
れる。
トずつ順次にＨＤＬＣのフレームのデータＤＩが入力さ
れる。
同時に、ＦＩＦＯ３には、最終バイト表示入力端子ＴＦ
Ｉより、１ビット長のデータであるＨＤＬＣのフレーム
の最終バイト表示データＤＥが入力される。
Ｉより、１ビット長のデータであるＨＤＬＣのフレーム
の最終バイト表示データＤＥが入力される。
以上の各入力データＤＩ、ＤＥは、ＦＩＦＯ書込信号Ｗ
Ｒにより、各ＦＩＦＯ１，３にそれぞれ書込まれる。
Ｒにより、各ＦＩＦＯ１，３にそれぞれ書込まれる。
また、ＦＩＦｏｌに蓄積されたデータは、データ出力端
子ＴＤＯからデータ出力ＤＯとして出力される。
子ＴＤＯからデータ出力ＤＯとして出力される。
さらに、最終バイト表示データＤＥは、最終バイト表示
出力端子ＴＰＯから出力される。
出力端子ＴＰＯから出力される。
また、ＦＩＦＯデータ更新信号人力ＲＮにより、各ＦＩ
ＦＯ１，３のそれぞれの出力データＤＯ，ＤＥが更新さ
れる。
ＦＯ１，３のそれぞれの出力データＤＯ，ＤＥが更新さ
れる。
次に、最終バイト表示入力端子ＴＦＩから入力された最
終バイト表示データＤＥが′０゛ならば、データ入力端
子ＴＤＩからのそれと同タイミングの入力データＤＩは
、そのＨＤＬＣのフレームの受信データであることを示
す。また、最終バイト表示データＤＥが１１１ならば、
入力データＤＩは、そのフレームの最終データであるこ
とを示す。
終バイト表示データＤＥが′０゛ならば、データ入力端
子ＴＤＩからのそれと同タイミングの入力データＤＩは
、そのＨＤＬＣのフレームの受信データであることを示
す。また、最終バイト表示データＤＥが１１１ならば、
入力データＤＩは、そのフレームの最終データであるこ
とを示す。
フレームの最終データの次の１バイトには、検査・検出
結果データを蓄積し、エラーデータとする。
結果データを蓄積し、エラーデータとする。
このエラーデータには、エラーがない場合にもその旨の
データを書込んである。
データを書込んである。
第４図は、第３図で示す回路のタイムチャートである。
ＦＩＦＯデータ更新信号人力ＲＮの立上りエツジでデー
タ出力Ｄｏの内容と、最終バイト表示データＤＥの内容
をそれぞれ更新する。
タ出力Ｄｏの内容と、最終バイト表示データＤＥの内容
をそれぞれ更新する。
データ出力Ｄｏの内容がデータ（５）で示され、最終バ
イト表示データＤＥが′１′のとき、次の立上リエッジ
でエラーデータ（２）を出力するというものであった。
イト表示データＤＥが′１′のとき、次の立上リエッジ
でエラーデータ（２）を出力するというものであった。
上述した従来のエラー表示方式は、ＨＤＬＣのフレーム
のエラーの有無と無関係にフレームの最終データの次の
１バイトにエラーデータを挿入するため、フレーム長が
短かい場合には、ＦＩＦＯ中に格納できる本来の受信デ
ータ数が減少し、したがって、ＦＩＦＯからデータを読
出す時間間隔が増大するという欠点があった。
のエラーの有無と無関係にフレームの最終データの次の
１バイトにエラーデータを挿入するため、フレーム長が
短かい場合には、ＦＩＦＯ中に格納できる本来の受信デ
ータ数が減少し、したがって、ＦＩＦＯからデータを読
出す時間間隔が増大するという欠点があった。
その結果、ついには、ＦＩＦＯのデータ処理能力が間に
合わなくて受信データの書込が不可能となるオーバーラ
ンエラーを発生するという欠点があった。
合わなくて受信データの書込が不可能となるオーバーラ
ンエラーを発生するという欠点があった。
本発明のエラー表示方式は、１ワードがｍビットで構成
され複数ワードで１フレームを構成する通信データを順
次格納し、格納された順番で前記通信データを読出す第
一のファストインファストアウトバッファメモリと、 前記通信データの前記１フレームの最終ワードであるこ
とを示すためのビットと前記通信データの前記１フレー
ム内のエラーの有無を示すビットとの少なくとも２ビッ
トからなる最終ワードおよびエラー表示データが入力さ
れる第二のファストインファストアウトバッファメモリ
とを有し、前記第一のファストインファストアウトバッ
ファメモリが前記１フレームより大きい容量を有するも
のである。
され複数ワードで１フレームを構成する通信データを順
次格納し、格納された順番で前記通信データを読出す第
一のファストインファストアウトバッファメモリと、 前記通信データの前記１フレームの最終ワードであるこ
とを示すためのビットと前記通信データの前記１フレー
ム内のエラーの有無を示すビットとの少なくとも２ビッ
トからなる最終ワードおよびエラー表示データが入力さ
れる第二のファストインファストアウトバッファメモリ
とを有し、前記第一のファストインファストアウトバッ
ファメモリが前記１フレームより大きい容量を有するも
のである。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示すブロック図である。
第１図において、本発明のエラー表示方式は、ＦＩＦＯ
Ｉと、ＦＩＦＯ２とから構成サレテイた。
Ｉと、ＦＩＦＯ２とから構成サレテイた。
Ｐ Ｉ ＦＯ１は、従来の例で示したものと同様のもの
であり、ＨＤＬＣのフレームの検査または検出結果のデ
ータの蓄積用に、１バイトのワード長の１６ワードで構
成される。
であり、ＨＤＬＣのフレームの検査または検出結果のデ
ータの蓄積用に、１バイトのワード長の１６ワードで構
成される。
Ｆ Ｉ ＦＯ２は、従来の例と同様のフレームの最終バ
イトであることを示す１ビットと、エラーデータを示す
１ビットからなる合計２ビットのワード長の１６ワード
で構成される。
イトであることを示す１ビットと、エラーデータを示す
１ビットからなる合計２ビットのワード長の１６ワード
で構成される。
次に、本実施例の動作について説明する。
前述の従来の例と同様、ＦＩＦｏｌは、データ入力端子
ＴＤＩから１バイトずつ順次にＨＤＬＣのフレームのデ
ータＤＩが入力される。
ＴＤＩから１バイトずつ順次にＨＤＬＣのフレームのデ
ータＤＩが入力される。
同時に、ＦＩＦＯ２には、最終バイトのエラー表示入力
端子ＴＤＥＥＩより、２ビット長のデータであるＨＤＬ
Ｃのフレームの最終バイト・エラー表示データＤＥＥが
入力される。
端子ＴＤＥＥＩより、２ビット長のデータであるＨＤＬ
Ｃのフレームの最終バイト・エラー表示データＤＥＥが
入力される。
ここで、最終バイト・エラー表示データＤＥＥは、従来
の例における１ビットの最終バイト表示データＤＥに、
エラー表示データＥを組合せたものである。
の例における１ビットの最終バイト表示データＤＥに、
エラー表示データＥを組合せたものである。
また（エラー表示データＥは、エラーデータのうちエラ
ーの有無を示す機能を１ビットで示したものである。
ーの有無を示す機能を１ビットで示したものである。
上述の最終バイト・エラー表示データＤＥＥの生成回路
は、第１図では省略しているが、これは比較回路やシフ
トレジスタ等の周知の回路要素により容易に構成できる
ので、本発明に直接聞達するもの以外は冗長とならない
よう説明を省略する。
は、第１図では省略しているが、これは比較回路やシフ
トレジスタ等の周知の回路要素により容易に構成できる
ので、本発明に直接聞達するもの以外は冗長とならない
よう説明を省略する。
以上）各人力ｆ’−９ＤＩ、ＤＥＥは、ＦＩＦＯ書込信
号ＷＲにより、各ＦＩＦＯＩ、２にそれぞれ書込まれ“
る。
号ＷＲにより、各ＦＩＦＯＩ、２にそれぞれ書込まれ“
る。
また、ＦＩＦＯＩに蓄積されたデータは、データ出力端
子ＴＤＯからデータ出力ＤＯとして出力される。
子ＴＤＯからデータ出力ＤＯとして出力される。
さらに、最終バイト・エラー表示データＤＥＥは、最終
バイト・エラー表示出力端子ＴＤＥＥＯから出力される
。
バイト・エラー表示出力端子ＴＤＥＥＯから出力される
。
また、ＦＩＦＯデータ更新信号人力ＲＮにより、各ＦＩ
ＦＯ１，２のそれぞれの出力データＤＯ，ＤＥＥが更新
される。
ＦＯ１，２のそれぞれの出力データＤＯ，ＤＥＥが更新
される。
次に、最終バイト・エラー表示入力端子ＴＦＩから入力
された最終バイト・エラー表示データＤＥＥのうち、最
終バイト表示ビットＤＥが”０”ならば、データ入力端
子ＴＤＩからのそれと同タイミングの入力データＤＩは
、そのＨＤＬＣのフレームの受信データであることを示
す。また、最終バイト表示ビットＤＥがＩｌｌならば、
入力データＤＩは、そのフレームの最終データであるこ
とを示す。
された最終バイト・エラー表示データＤＥＥのうち、最
終バイト表示ビットＤＥが”０”ならば、データ入力端
子ＴＤＩからのそれと同タイミングの入力データＤＩは
、そのＨＤＬＣのフレームの受信データであることを示
す。また、最終バイト表示ビットＤＥがＩｌｌならば、
入力データＤＩは、そのフレームの最終データであるこ
とを示す。
また、最終バイト表示ビットＤＥが° １゛のとき、最
終バイト・エラー表示データＤＥＥのうちのエラー表示
ビットＥが０゛ならば、そのＨＤＬＣのフレームにはエ
ラーがないことを示す。また、エラー表示ビットＥが”
１′ならば、そのＨＤＬＣのフレームにはエラーがあ
ることを示す。
終バイト・エラー表示データＤＥＥのうちのエラー表示
ビットＥが０゛ならば、そのＨＤＬＣのフレームにはエ
ラーがないことを示す。また、エラー表示ビットＥが”
１′ならば、そのＨＤＬＣのフレームにはエラーがあ
ることを示す。
詳細なエラー報告を必要としない場合には、エラーピッ
）Ｅの表示だけで十分なので、前述の従来例で説明した
ような、フレームの最終データの次の１バイトを用いる
エラーデータは省略することが可能である。
）Ｅの表示だけで十分なので、前述の従来例で説明した
ような、フレームの最終データの次の１バイトを用いる
エラーデータは省略することが可能である。
第２図は、第１図で示す本実施例の回路のタイムチャー
トである。
トである。
ＦＩＦＯデータ更新信号人力ＲＮの立上りエッジでデー
タ出力Ｄｏの内容と、最終バイト・エラー表示データＤ
ＥＥの内容をそれぞれ更新する。
タ出力Ｄｏの内容と、最終バイト・エラー表示データＤ
ＥＥの内容をそれぞれ更新する。
データ出力Ｄｏの内容がデータ（６）で示され、最終バ
イト表示ビットＤＥが゛ １′のとき、エラービットＥ
が′ １′、または、０′のいずれであるにもかかわら
ず、次のＲＮの立上りエツジでデータ（１）を出力する
。
イト表示ビットＤＥが゛ １′のとき、エラービットＥ
が′ １′、または、０′のいずれであるにもかかわら
ず、次のＲＮの立上りエツジでデータ（１）を出力する
。
次に、本発明の第二の実施例について説明する。
本実施例の第一の実施例との相違点は、最終バイト表示
ビットＤＥが′ １”の場合で、最終バイト・エラー表
示データＤＥＥのうちのエラー表示ビットＥが” １′
ならば、そのＨＤＬＣＯフレームにはエラーがあるので
、そのエラーデータをフレームの最終データの次に挿入
するという点である。
ビットＤＥが′ １”の場合で、最終バイト・エラー表
示データＤＥＥのうちのエラー表示ビットＥが” １′
ならば、そのＨＤＬＣＯフレームにはエラーがあるので
、そのエラーデータをフレームの最終データの次に挿入
するという点である。
エラー表示ビットＥがＯ゛ならば、そのＨＤＬＣのフレ
ームにはエラーがないので、エラーデータを省略する。
ームにはエラーがないので、エラーデータを省略する。
以上、本発明の詳細な説明したが、本発明は上記実施例
に限られることなく゛種々の変形が可能である。
に限られることなく゛種々の変形が可能である。
たとえば、ＦＩＦＯのワード数は、説明を単純化するた
め１６ワードとしたが、ワード数は幾つでも本発明の主
旨を逸脱しない限り適用できることは勿論である。
め１６ワードとしたが、ワード数は幾つでも本発明の主
旨を逸脱しない限り適用できることは勿論である。
以上説明したように本発明は、フレームデータにエラー
の有無を判定するためのエラービットを検出するための
ファストインファストアウトバッファメモリを設けるこ
とにより、フレームの最終データの次の１ワードにエラ
ーデータを挿入する必要がないという効果がある。
の有無を判定するためのエラービットを検出するための
ファストインファストアウトバッファメモリを設けるこ
とにより、フレームの最終データの次の１ワードにエラ
ーデータを挿入する必要がないという効果がある。
そのため、フレーム長が短かい場合でも、ＦＩＦＯ中に
格納できる本来の受信データ数が減少するということが
防止でき、したがって、ＦＩＦＯからデータを読出す時
間間隔が増大しないという効果がある。
格納できる本来の受信データ数が減少するということが
防止でき、したがって、ＦＩＦＯからデータを読出す時
間間隔が増大しないという効果がある。
その結果、ＦＩＦＯのデータ処理能力が間に合わなくて
受信データの書込が不可能となるオーバーランエラーを
発生する確率を低減できるという効果がある。
受信データの書込が不可能となるオーバーランエラーを
発生する確率を低減できるという効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図で示した回路の動作タイムチャート、第３図は従来の
エラー表示方式の一例を示す回路図、第４図は第３図で
示した回路の動作タイムチャートである。 １〜３・・・ＦＩＦＯｏ
図で示した回路の動作タイムチャート、第３図は従来の
エラー表示方式の一例を示す回路図、第４図は第３図で
示した回路の動作タイムチャートである。 １〜３・・・ＦＩＦＯｏ
Claims (1)
- １ワードがｍビットで構成され複数ワードで１フレーム
を構成する通信データを順次格納し、格納された順番で
前記通信データを読出す第一のファストインフアストア
ウトバッファメモリと、前記通信データの前記１フレー
ムの最終ワードであることを示すためのビットと前記通
信データの前記１フレーム内のエラーの有無を示すビッ
トとの少なくとも２ビットからなる最終ワードおよびエ
ラー表示データが入力される第二のファストインフアス
トアウトバッファメモリとを有し、前記第一のファスト
インフアストアウトバッファメモリが前記１フレームよ
り大きい容量を有することを特徴とするエラー表示方式
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288938A JPH04162856A (ja) | 1990-10-26 | 1990-10-26 | エラー表示方式 |
| EP91309936A EP0482963A2 (en) | 1990-10-26 | 1991-10-28 | Error display system |
| US07/782,995 US5377204A (en) | 1990-10-26 | 1991-10-28 | Error display system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288938A JPH04162856A (ja) | 1990-10-26 | 1990-10-26 | エラー表示方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162856A true JPH04162856A (ja) | 1992-06-08 |
Family
ID=17736755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288938A Pending JPH04162856A (ja) | 1990-10-26 | 1990-10-26 | エラー表示方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5377204A (ja) |
| EP (1) | EP0482963A2 (ja) |
| JP (1) | JPH04162856A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU665716B2 (en) * | 1993-07-05 | 1996-01-11 | Mitsubishi Denki Kabushiki Kaisha | A transmitter for encoding error correction codes and a receiver for decoding error correction codes on a transmission frame |
| DE69428748T2 (de) * | 1993-07-30 | 2002-08-08 | Honeywell Inc | Speicherschnittstellesystem mit Marker |
| US6985495B2 (en) * | 2000-05-27 | 2006-01-10 | Takeshi Hoshiko | Packet communication monitor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3311887A (en) * | 1963-04-12 | 1967-03-28 | Ibm | File memory system with key to address transformation apparatus |
| US5003508A (en) * | 1985-10-31 | 1991-03-26 | Floating Point Systems, Inc. | Linear nearest neighbor interconnect bus system |
| US4942515A (en) * | 1986-03-31 | 1990-07-17 | Wang Laboratories, Inc. | Serial communications controller with FIFO register for storing supplemental data and counter for counting number of words within each transferred frame |
| JP2684362B2 (ja) * | 1986-06-18 | 1997-12-03 | 株式会社日立製作所 | 可変長データの記憶方式 |
| US5241660A (en) * | 1986-10-30 | 1993-08-31 | National Semiconductor Corporation | Buffered asynchronous communications element with receive/transmit control and status reporting |
| US4949333A (en) * | 1987-04-02 | 1990-08-14 | Advanced Micro Devices, Inc. | Enhanced universal asynchronous receiver-transmitter |
| EP0285334B1 (en) * | 1987-04-02 | 1993-10-27 | Advanced Micro Devices, Inc. | Universal asynchronous receiver-transmitter |
| US4852088A (en) * | 1987-04-03 | 1989-07-25 | Advanced Micro Devices, Inc. | Packet-at-a-time reporting in a data link controller |
| US5170466A (en) * | 1989-10-10 | 1992-12-08 | Unisys Corporation | Storage/retrieval system for document |
-
1990
- 1990-10-26 JP JP2288938A patent/JPH04162856A/ja active Pending
-
1991
- 1991-10-28 US US07/782,995 patent/US5377204A/en not_active Expired - Fee Related
- 1991-10-28 EP EP91309936A patent/EP0482963A2/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0482963A2 (en) | 1992-04-29 |
| EP0482963A3 (ja) | 1994-03-16 |
| US5377204A (en) | 1994-12-27 |
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