JP3114177B2 - エラー訂正回路 - Google Patents
エラー訂正回路Info
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- JP3114177B2 JP3114177B2 JP01303296A JP30329689A JP3114177B2 JP 3114177 B2 JP3114177 B2 JP 3114177B2 JP 01303296 A JP01303296 A JP 01303296A JP 30329689 A JP30329689 A JP 30329689A JP 3114177 B2 JP3114177 B2 JP 3114177B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、磁気ディスク装置や光ディスク装置等の記
憶装置に画像情報等の本来の情報と併せて記憶された文
書の名称や番号等を表わしたコードデータを信頼性よく
再生するためのエラー訂正回路に関する。
憶装置に画像情報等の本来の情報と併せて記憶された文
書の名称や番号等を表わしたコードデータを信頼性よく
再生するためのエラー訂正回路に関する。
磁気ディスク装置や光ディスク装置等の記憶装置に
は、画像情報等の本来の情報と併せて文書の名称等のコ
ードデータが格納されるようになっている。これらのコ
ードデータは極めて信頼性よく再現される必要がある。
そこで従来のこの種の装置では、同一のコードデータを
複数のブロックに別々に格納し、これらをブロック単位
で読み出してコードデータのエラーを訂正して、エラー
フラグの立っていないブロックのデータのみをバッファ
用のメモリに重ね書きすることにしていた。そして、こ
のメモリに格納されたコードデータを所定のパルスによ
って例えば１バイトずつ読み出して転送するようになっ
ていた。
は、画像情報等の本来の情報と併せて文書の名称等のコ
ードデータが格納されるようになっている。これらのコ
ードデータは極めて信頼性よく再現される必要がある。
そこで従来のこの種の装置では、同一のコードデータを
複数のブロックに別々に格納し、これらをブロック単位
で読み出してコードデータのエラーを訂正して、エラー
フラグの立っていないブロックのデータのみをバッファ
用のメモリに重ね書きすることにしていた。そして、こ
のメモリに格納されたコードデータを所定のパルスによ
って例えば１バイトずつ読み出して転送するようになっ
ていた。
このような従来のエラー訂正回路では、ブロック単位
でコードデータの訂正を行っていたので、例えば２チャ
ンネル再生系で片側の１チャンネルがすべてエラーを生
じさせたような場合には、いずれのブロックについても
エラーフラグが立ってしまい、コードデータの読み出し
を行うことができないという問題があった。
でコードデータの訂正を行っていたので、例えば２チャ
ンネル再生系で片側の１チャンネルがすべてエラーを生
じさせたような場合には、いずれのブロックについても
エラーフラグが立ってしまい、コードデータの読み出し
を行うことができないという問題があった。
そこで本発明の目的は、２チャンネル再生系で１チャ
ンネルがすべてエラーのような状態においてもコードデ
ータの読み出しを可能とするエラー訂正回路を提供する
ことにある。
ンネルがすべてエラーのような状態においてもコードデ
ータの読み出しを可能とするエラー訂正回路を提供する
ことにある。
請求項１記載の発明では、（ｉ）Ｎバイトからなる同
一のコードデータを第１から第ＭまでのＭ個のブロック
からなるデータ列として所定の処理を行った後、このデ
ータ列を１ワードごとに訂正し、エラーのある場合には
エラーフラグをワード単位で付加するエラーフラグ付加
手段と、（ii）このエラーフラグ付加手段の出力データ
を記憶するメモリ回路と、（iii）このメモリ回路に前
記した出力データを記憶するとき第１ブロックのデータ
をエラーフラグも含めてすべてこのメモリ回路に書き込
み、第２ブロック以降についてはエラーフラグの付加さ
れなかったワードのデータのみをこのメモリ回路の対応
するアドレスに順次重ね書きする書込制御手段と、（i
v）この書込制御手段によってＭ重の書き込みが終了し
た後のメモリ回路中のデータそれぞれにエラーフラグが
存在するかどうかを検出するエラーフラグ検出手段と、
（ｖ）このエラーフラグ検出手段が１つ以上のエラーフ
ラグを検出したときこれをメモリ回路に格納された出力
データ全体についてのエラーフラグとして出力するエラ
ーフラグ出力手段とをエラー訂正回路に具備させる。
一のコードデータを第１から第ＭまでのＭ個のブロック
からなるデータ列として所定の処理を行った後、このデ
ータ列を１ワードごとに訂正し、エラーのある場合には
エラーフラグをワード単位で付加するエラーフラグ付加
手段と、（ii）このエラーフラグ付加手段の出力データ
を記憶するメモリ回路と、（iii）このメモリ回路に前
記した出力データを記憶するとき第１ブロックのデータ
をエラーフラグも含めてすべてこのメモリ回路に書き込
み、第２ブロック以降についてはエラーフラグの付加さ
れなかったワードのデータのみをこのメモリ回路の対応
するアドレスに順次重ね書きする書込制御手段と、（i
v）この書込制御手段によってＭ重の書き込みが終了し
た後のメモリ回路中のデータそれぞれにエラーフラグが
存在するかどうかを検出するエラーフラグ検出手段と、
（ｖ）このエラーフラグ検出手段が１つ以上のエラーフ
ラグを検出したときこれをメモリ回路に格納された出力
データ全体についてのエラーフラグとして出力するエラ
ーフラグ出力手段とをエラー訂正回路に具備させる。
すなわち、本発明では１ブロック単位でエラーの訂正
を行うのではなく、１ワード単位でこれを行うので、２
チャンネルのうちの一方のチャンネルがすべてエラーを
生じたような場合でも、あるブロックについては該当す
るワード部分が他方のチャンネルに対応してエラーを生
じさせない可能性があり、この場合にはこのワードの部
分をメモリ回路に正しいデータとして重ね書きを行うこ
とができる。そして、これにより、メモリ回路に最終的
に格納されたコードデータの信頼性を高めることができ
る。
を行うのではなく、１ワード単位でこれを行うので、２
チャンネルのうちの一方のチャンネルがすべてエラーを
生じたような場合でも、あるブロックについては該当す
るワード部分が他方のチャンネルに対応してエラーを生
じさせない可能性があり、この場合にはこのワードの部
分をメモリ回路に正しいデータとして重ね書きを行うこ
とができる。そして、これにより、メモリ回路に最終的
に格納されたコードデータの信頼性を高めることができ
る。
請求項２記載の発明では、メモリ回路において第Ｑ番
地にコードデータ全体のエラーフラグを配置することに
した。
地にコードデータ全体のエラーフラグを配置することに
した。
以下、実施例につき本発明を詳細に説明する。
第１図は本発明の一実施例におけるエラー訂正回路の
構成を表わしたものである。
構成を表わしたものである。
（エラー訂正回路全体の構成と動作） この実施例のエラー訂正回路におけるC1、C2エラー訂
正回路11は、図示しない光磁気ディスク等の記憶装置か
ら８ビット（１ワード）単位のパラレルなデータ12を順
次入力するようになっている。記憶装置には同一のコー
ドが第１のブロックから第８のブロックまでそれぞれ90
バイトずつ格納されており、第１のブロックから順にこ
れらがC1、C2エラー訂正回路11に送られることになる。
正回路11は、図示しない光磁気ディスク等の記憶装置か
ら８ビット（１ワード）単位のパラレルなデータ12を順
次入力するようになっている。記憶装置には同一のコー
ドが第１のブロックから第８のブロックまでそれぞれ90
バイトずつ格納されており、第１のブロックから順にこ
れらがC1、C2エラー訂正回路11に送られることになる。
C1、C2エラー訂正回路11ではデータ12に対して所定の
処理を行った後、ワード単位でエラーのチェックを行う
ようになっている。このチェックの結果としてエラーが
存在する場合には、該当するワードのデータ13にエラー
フラグ14を立てて出力する。C1、C2エラー訂正回路11か
ら出力されるこれら９ビットのパラレルなデータは、セ
レクタ15の入力端子Ａに供給されるようになっている。
セレクタ15の他の入力端子Ｂには、最終的にメモリ16に
格納されたデータのエラーチェック用のデータ17が供給
される。セレクタ15のセレクタ端子Ｓに供給されるセレ
クト信号19はメモリ16にデータの書き込みを行う通常時
に入力端子Ａ側を選択しているので、エラーチェック用
のデータ17についての説明は後述する。
処理を行った後、ワード単位でエラーのチェックを行う
ようになっている。このチェックの結果としてエラーが
存在する場合には、該当するワードのデータ13にエラー
フラグ14を立てて出力する。C1、C2エラー訂正回路11か
ら出力されるこれら９ビットのパラレルなデータは、セ
レクタ15の入力端子Ａに供給されるようになっている。
セレクタ15の他の入力端子Ｂには、最終的にメモリ16に
格納されたデータのエラーチェック用のデータ17が供給
される。セレクタ15のセレクタ端子Ｓに供給されるセレ
クト信号19はメモリ16にデータの書き込みを行う通常時
に入力端子Ａ側を選択しているので、エラーチェック用
のデータ17についての説明は後述する。
さて、第１のブロックに関するデータ13がC1、C2エラ
ー訂正回路11から出力されている状態では、セレクタ15
は入力端子Ａに供給された９ビットのデータ21をフリッ
プフロップ回路からなるレジスタ22に供給する。レジス
タ22およびメモリ16はライトイネーブル信号23の供給を
受ける入力端子を備えている。この状態でメモリ制御回
路24はデータの書き込みを行わせるライトイネーブル信
号23を出力しており、レジスタ22から出力される９ビッ
トのデータ25はメモリ制御回路24から出力されるアドレ
ス信号27に応じてメモリ16の対応する番地に書き込まれ
る。メモリ制御回路24内の７ビットカウンタ28は、90バ
イト分のデータを１バイトずつ第１番地から第90番地ま
で順に書き込むためのアドレス信号27を作成する回路で
ある。ライトイネーブル信号23はこのメモリ制御回路24
内の第１のゲート29から出力される。メモリ制御回路24
の構成と動作については後に詳しく説明する。
ー訂正回路11から出力されている状態では、セレクタ15
は入力端子Ａに供給された９ビットのデータ21をフリッ
プフロップ回路からなるレジスタ22に供給する。レジス
タ22およびメモリ16はライトイネーブル信号23の供給を
受ける入力端子を備えている。この状態でメモリ制御回
路24はデータの書き込みを行わせるライトイネーブル信
号23を出力しており、レジスタ22から出力される９ビッ
トのデータ25はメモリ制御回路24から出力されるアドレ
ス信号27に応じてメモリ16の対応する番地に書き込まれ
る。メモリ制御回路24内の７ビットカウンタ28は、90バ
イト分のデータを１バイトずつ第１番地から第90番地ま
で順に書き込むためのアドレス信号27を作成する回路で
ある。ライトイネーブル信号23はこのメモリ制御回路24
内の第１のゲート29から出力される。メモリ制御回路24
の構成と動作については後に詳しく説明する。
第１のブロックについての各９ビットのデータ25がメ
モリ16の第１番地から第90番地までに格納されたら、第
２のブロックから第８のブロックまでについては、それ
ぞれのワードのうちエラーフラグ14が立っていないもの
のみがメモリ16の該当する番地に重ね書きされることに
なる。このために、エラーフラグ14はメモリ制御回路24
内の第２のゲート31に入力される。そして、エラーフラ
グ14が立っていないワードに相当するデータ25がレジス
タ22から出力されるタイミングで、第１のゲート29から
ライトイネーブル信号23を出力させ、このとき７ビット
カウンタ28から出力されるアドレス信号27に対応する番
地にデータ25が重ね書きされることになる。
モリ16の第１番地から第90番地までに格納されたら、第
２のブロックから第８のブロックまでについては、それ
ぞれのワードのうちエラーフラグ14が立っていないもの
のみがメモリ16の該当する番地に重ね書きされることに
なる。このために、エラーフラグ14はメモリ制御回路24
内の第２のゲート31に入力される。そして、エラーフラ
グ14が立っていないワードに相当するデータ25がレジス
タ22から出力されるタイミングで、第１のゲート29から
ライトイネーブル信号23を出力させ、このとき７ビット
カウンタ28から出力されるアドレス信号27に対応する番
地にデータ25が重ね書きされることになる。
このようにしてメモリ16に対する８ブロック分のデー
タの書き込みが終了したら、今度はこのメモリ16の第１
番地から順にデータ32の読み出しが行われる。このうち
のエラーチェック用の１ビットずつのデータ33はメモリ
制御回路24内の第３のゲート34に順次供給され、その出
力がフリップフロップ回路35に供給される。フリップフ
ロップ回路35から出力されるエラーチェック用のデータ
17は、セレクト信号19によってこのタイミングで選択さ
れ、レジスタ22を経由してメモリ16に供給される。この
ときメモリ制御回路24から出力されるアドレス信号27
は、第０番地にホールドされている。したがって、メモ
リ16の第１番地から順に第90番地までのエラーチェック
を行った結果としていずれにもエラーがなかった場合に
は、これを示す“00H"というデータがメモリ16の第０番
地に書き込まれ、１つでもエラーがあった場合には“01
H"というデータが書き込まれることになる。この第０番
地に書き込まれたデータが、メモリ16に格納されたコー
ドのエラーフラグとなる。
タの書き込みが終了したら、今度はこのメモリ16の第１
番地から順にデータ32の読み出しが行われる。このうち
のエラーチェック用の１ビットずつのデータ33はメモリ
制御回路24内の第３のゲート34に順次供給され、その出
力がフリップフロップ回路35に供給される。フリップフ
ロップ回路35から出力されるエラーチェック用のデータ
17は、セレクト信号19によってこのタイミングで選択さ
れ、レジスタ22を経由してメモリ16に供給される。この
ときメモリ制御回路24から出力されるアドレス信号27
は、第０番地にホールドされている。したがって、メモ
リ16の第１番地から順に第90番地までのエラーチェック
を行った結果としていずれにもエラーがなかった場合に
は、これを示す“00H"というデータがメモリ16の第０番
地に書き込まれ、１つでもエラーがあった場合には“01
H"というデータが書き込まれることになる。この第０番
地に書き込まれたデータが、メモリ16に格納されたコー
ドのエラーフラグとなる。
メモリ16に以上のようにして第０番地から第90番地ま
でのデータが書き込まれたら、アドレス信号27によって
これらが順次読み出され、８ビットパラレルのデータが
アウトプットバッファ36を介してバスに送り出されるこ
とになる。アウトプットバッファ36の読み出しの制御
は、図示しない回路部分から供給されるバス読出制御信
号38によって行われる。
でのデータが書き込まれたら、アドレス信号27によって
これらが順次読み出され、８ビットパラレルのデータが
アウトプットバッファ36を介してバスに送り出されるこ
とになる。アウトプットバッファ36の読み出しの制御
は、図示しない回路部分から供給されるバス読出制御信
号38によって行われる。
（メモリ制御回路の構成と動作） ところで、メモリ制御回路24はC1、C2エラー訂正回路
11からエラーフラグ14を入力する他に、３ビットパラレ
ルの制御信号41とメモリライトイネーブル用のクロック
信号42の供給を受けるようになっている。このうち制御
信号41は、タイミング発生回路43に供給される。タイミ
ング発生回路43は、第１ブロックタイミング信号44と、
第２〜第８ブロックタイミング信号45とエラーフラグタ
イミング信号46をそれぞれ出力するようになっている。
このうち第１ブロックタイミング信号44は、第１ブロッ
クのデータをメモリ16に書き込むタイミングで出力され
る。第１ブロックタイミング信号44は、第４のゲート48
を介してレジスタ49に入力され、ここから第１のゲート
29の一方の入力端子に供給される。第１のゲート29の他
方の入力端子にはクロック信号42が供給されるようにな
っており、これを掛け合わせた信号がライトイネーブル
信号23として出力されることになる。
11からエラーフラグ14を入力する他に、３ビットパラレ
ルの制御信号41とメモリライトイネーブル用のクロック
信号42の供給を受けるようになっている。このうち制御
信号41は、タイミング発生回路43に供給される。タイミ
ング発生回路43は、第１ブロックタイミング信号44と、
第２〜第８ブロックタイミング信号45とエラーフラグタ
イミング信号46をそれぞれ出力するようになっている。
このうち第１ブロックタイミング信号44は、第１ブロッ
クのデータをメモリ16に書き込むタイミングで出力され
る。第１ブロックタイミング信号44は、第４のゲート48
を介してレジスタ49に入力され、ここから第１のゲート
29の一方の入力端子に供給される。第１のゲート29の他
方の入力端子にはクロック信号42が供給されるようにな
っており、これを掛け合わせた信号がライトイネーブル
信号23として出力されることになる。
エラーフラグタイミング信号46も同様に第４のゲート
48を介してレジスタ49に入力され、エラーフラグが第０
番地に書き込まれるタイミングでライトイネーブル信号
23が出力されることになる。第２〜第８ブロックタイミ
ング信号45については、C1、C2エラー訂正回路11から供
給されるエラーフラグ14と共に第２のゲート31に供給さ
れ、エラーが発生していないワードに対してのみそのゲ
ート出力51が第４のゲート48に入力されることになる。
したがって、第２〜第８のブロックについてはエラーの
発生していないワードのみに対してメモリ16での重ね書
きが行われることになる。
48を介してレジスタ49に入力され、エラーフラグが第０
番地に書き込まれるタイミングでライトイネーブル信号
23が出力されることになる。第２〜第８ブロックタイミ
ング信号45については、C1、C2エラー訂正回路11から供
給されるエラーフラグ14と共に第２のゲート31に供給さ
れ、エラーが発生していないワードに対してのみそのゲ
ート出力51が第４のゲート48に入力されることになる。
したがって、第２〜第８のブロックについてはエラーの
発生していないワードのみに対してメモリ16での重ね書
きが行われることになる。
エラーフラグタイミング信号46は、タイミング発生回
路43から出力されるリセット信号52と共に第５のゲート
53に供給される。第５のゲート53から出力されるカウン
タリセット信号54は、７ビットカウンタ28のリセット端
子に供給され、これをリセットする。なお、このリセッ
トのタイミングは、メモリ16に書き込まれる各ブロック
の先頭のデータがメモリの第１番地になるような時機に
設定されている。
路43から出力されるリセット信号52と共に第５のゲート
53に供給される。第５のゲート53から出力されるカウン
タリセット信号54は、７ビットカウンタ28のリセット端
子に供給され、これをリセットする。なお、このリセッ
トのタイミングは、メモリ16に書き込まれる各ブロック
の先頭のデータがメモリの第１番地になるような時機に
設定されている。
一方、この７ビットカウンタ28は、通常はレジスタ22
から出力されるデータ25に同期してカウントアップが行
われ、メモリ16にエラーフラグを書き込んだ後にメモリ
16から８ビットパラレルデータ32を読み出すときは、ア
ウトプットバッファ36からデータを読み出すバス読出制
御信号38に同期してカウントアップする。
から出力されるデータ25に同期してカウントアップが行
われ、メモリ16にエラーフラグを書き込んだ後にメモリ
16から８ビットパラレルデータ32を読み出すときは、ア
ウトプットバッファ36からデータを読み出すバス読出制
御信号38に同期してカウントアップする。
また、この７ビットカウンタ28には、タイミング発生
回路43からカウンタをホールドする信号56が供給される
ようになっている。この信号56により、メモリ16にエラ
ーフラグを書き込んだ後にメモリ16から８ビットパラレ
ルデータ32を読み出すときに、カウントが一時ホールド
される。アウトプットバッファ36からデータを読み出す
バス読出制御信号38に同期してホールドは解除され、７
ビットカウンタ28のカウントアップが行われる。
回路43からカウンタをホールドする信号56が供給される
ようになっている。この信号56により、メモリ16にエラ
ーフラグを書き込んだ後にメモリ16から８ビットパラレ
ルデータ32を読み出すときに、カウントが一時ホールド
される。アウトプットバッファ36からデータを読み出す
バス読出制御信号38に同期してホールドは解除され、７
ビットカウンタ28のカウントアップが行われる。
タイミング発生回路43から出力される他のタイミング
信号57は第３のゲート34に供給される。このタイミング
信号57によって第３のゲート34はメモリ16にデータをす
べて書き込んだ後のエラーチェック時にデータ33を通過
させ、フリップフロップ回路35のセット端子Ｓに供給す
ることになる。これによりこのフロップフロップ回路35
からエラーチェック用のデータ17が作成されることにな
る。
信号57は第３のゲート34に供給される。このタイミング
信号57によって第３のゲート34はメモリ16にデータをす
べて書き込んだ後のエラーチェック時にデータ33を通過
させ、フリップフロップ回路35のセット端子Ｓに供給す
ることになる。これによりこのフロップフロップ回路35
からエラーチェック用のデータ17が作成されることにな
る。
以上説明したように請求項１記載の発明によれば、デ
ータ列を１ワードごとに訂正し、エラーのある場合には
エラーフラグをワード単位で付加すると共に、、第２ブ
ロック以降についてはエラーフラグの付加されなかった
ワードのデータのみをメモリ回路の対応するアドレスに
順次重ね書きするようにしたので、ワード単位でコード
データを正しいものに書き換えることができ、メモリ回
路に最終的に格納されるコードデータの信頼性を高める
ことができる。また、２チャンネル再生系の片側１チャ
ンネルがすべてエラーを生じるような場合でも、各ワー
ドを正しいものに置き換えることができ、コードデータ
の読み出しの可能性が高まり、この点でもコードの読み
出しの信頼性を高めることができる。
ータ列を１ワードごとに訂正し、エラーのある場合には
エラーフラグをワード単位で付加すると共に、、第２ブ
ロック以降についてはエラーフラグの付加されなかった
ワードのデータのみをメモリ回路の対応するアドレスに
順次重ね書きするようにしたので、ワード単位でコード
データを正しいものに書き換えることができ、メモリ回
路に最終的に格納されるコードデータの信頼性を高める
ことができる。また、２チャンネル再生系の片側１チャ
ンネルがすべてエラーを生じるような場合でも、各ワー
ドを正しいものに置き換えることができ、コードデータ
の読み出しの可能性が高まり、この点でもコードの読み
出しの信頼性を高めることができる。
更に請求項２記載の発明によれば、ワード単位で訂正
を行ったにもかかわらず、ブロック単位でエラーフラグ
を立てることができ、本発明を従来のシステムにそのま
ま使用することができる。
を行ったにもかかわらず、ブロック単位でエラーフラグ
を立てることができ、本発明を従来のシステムにそのま
ま使用することができる。
【図面の簡単な説明】 第１図は本発明の一実施例におけるエラー訂正回路を表
わした回路図である。 11……C1、C2エラー訂正回路、 15……セレクタ、 16……メモリ（メモリ回路）、 17……エラーチェック用のデータ、 19……セレクト信号、 23……ライトイネーブル信号、 24……メモリ制御回路、 27……アドレス信号、28……カウンタ、 35……フリップフロップ回路、 36……アウトプットバッファ、 43……タイミング発生回路。
わした回路図である。 11……C1、C2エラー訂正回路、 15……セレクタ、 16……メモリ（メモリ回路）、 17……エラーチェック用のデータ、 19……セレクト信号、 23……ライトイネーブル信号、 24……メモリ制御回路、 27……アドレス信号、28……カウンタ、 35……フリップフロップ回路、 36……アウトプットバッファ、 43……タイミング発生回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ１１Ｂ 20/18 ５７２ Ｇ１１Ｂ 20/18 ５７２Ｃ (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/05 G06F 11/10 330 G11B 20/18 520 G11B 20/18 550 G11B 20/18 572
Claims (2)
- 【請求項１】Ｎバイトからなる同一のコードデータを第
１から第ＭまでのＭ個のブロックからなるデータ列とし
て所定の処理を行った後、このデータ列を１ワードごと
に訂正し、エラーのある場合にはエラーフラグをワード
単位で付加するエラーフラグ付加手段と、 このエラーフラグ付加手段の出力データを記憶するメモ
リ回路と、 このメモリ回路に前記出力データを記憶するとき第１ブ
ロックのデータをエラーフラグも含めてすべてこのメモ
リ回路に書き込み、第２ブロック以降についてはエラー
フラグの付加されなかったワードのデータのみをこのメ
モリ回路の対応するアドレスに順次重ね書きする書込制
御手段と、 この書込制御手段によってＭ重の書き込みが終了した後
の前記メモリ回路中のデータそれぞれにエラーフラグが
存在するかどうかを検出するエラーフラグ検出手段と、 このエラーフラグ検出手段が１つ以上のエラーフラグを
検出したときこれを前記メモリ回路に格納された出力デ
ータ全体についてのエラーフラグとして出力するエラー
フラグ出力手段 とを具備することを特徴とするエラー訂正回路。 - 【請求項２】前記メモリ回路の第Ｌから第Ｌ＋Ｎ番地に
コードデータを格納し、前記エラーフラグ出力手段の出
力するエラーフラグをメモリ回路の第Ｑ番地に格納する
ことを特徴とする請求項１記載のエラー訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01303296A JP3114177B2 (ja) | 1989-11-24 | 1989-11-24 | エラー訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01303296A JP3114177B2 (ja) | 1989-11-24 | 1989-11-24 | エラー訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03165124A JPH03165124A (ja) | 1991-07-17 |
| JP3114177B2 true JP3114177B2 (ja) | 2000-12-04 |
Family
ID=17919247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01303296A Expired - Fee Related JP3114177B2 (ja) | 1989-11-24 | 1989-11-24 | エラー訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114177B2 (ja) |
-
1989
- 1989-11-24 JP JP01303296A patent/JP3114177B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03165124A (ja) | 1991-07-17 |
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