JP2868133B2 - アクセスマスク制御方式 - Google Patents
アクセスマスク制御方式Info
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- JP2868133B2 JP2868133B2 JP16195190A JP16195190A JP2868133B2 JP 2868133 B2 JP2868133 B2 JP 2868133B2 JP 16195190 A JP16195190 A JP 16195190A JP 16195190 A JP16195190 A JP 16195190A JP 2868133 B2 JP2868133 B2 JP 2868133B2
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- Japan
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- mask
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Description
【発明の詳細な説明】 〔概要〕 アクセスデータのマスクを行うアクセスマスク制御方
式に関し、 マスク付ロード命令の実行時に、主記憶装置から読み
出したデータのうちのマスクを行う無効データについて
パリティを持つ擬似データで置き換え、マスクレジスタ
スタックおよび入出力ピン数を削減することを目的と
し、 データを記憶する主記憶装置と、主記憶装置から読み
出したデータをロードするロードレジスタスタックと、
マスク付ロード命令で指定されたマスクデータをもとに
データをそのまま書き込むあるいはパリティビットを付
加した擬似データを書き込むアライン回路とを備え、マ
スク付ロード命令の発行に対応して、上記主記憶装置か
ら読み出したデータおよび指定されたマスクデータをも
とに上記アライン回路がこの読み出したデータをそのま
ま上記ロードレジスタスタックに書き込み、あるいはパ
リティビットを付加した擬似データを生成して上記ロー
ドレジスタスタックに書き込むようにしている。
式に関し、 マスク付ロード命令の実行時に、主記憶装置から読み
出したデータのうちのマスクを行う無効データについて
パリティを持つ擬似データで置き換え、マスクレジスタ
スタックおよび入出力ピン数を削減することを目的と
し、 データを記憶する主記憶装置と、主記憶装置から読み
出したデータをロードするロードレジスタスタックと、
マスク付ロード命令で指定されたマスクデータをもとに
データをそのまま書き込むあるいはパリティビットを付
加した擬似データを書き込むアライン回路とを備え、マ
スク付ロード命令の発行に対応して、上記主記憶装置か
ら読み出したデータおよび指定されたマスクデータをも
とに上記アライン回路がこの読み出したデータをそのま
ま上記ロードレジスタスタックに書き込み、あるいはパ
リティビットを付加した擬似データを生成して上記ロー
ドレジスタスタックに書き込むようにしている。
本発明は、アクセスデータのマスクを行うアクセスマ
スク制御方式に関するものである。
スク制御方式に関するものである。
従来、ベクトルプロセッサにおいて、マスク付ロード
命令の実行時に、第５図に示すように、主記憶装置（MS
U）21から読み出してアライン回路22を介してロードレ
ジスタスタック（LRS）23にデータを書き込む場合、マ
スク付ロード命令によって指定された図示外のマスクレ
ジスタから送られてくるマスクデータも当該データに対
応づけてマスクレジスタスタック（MRS）24に一緒に書
き込むようにしていた。そして、ロードレジスタスタッ
ク（LRS）23およびマスクレジスタスタック（MRS）24か
らデータおよびマスクデータを一緒に読みだし、この読
み出したマスクデータが例えば“0"のときにパリティチ
ェック回路25によってデータのPCチェック（パリティチ
ェック）を行わずにそのまま、両者をベクトルレジスタ
（VR）26にロードし、マスクレジスタが例えば“1"のと
きにデータのPCチェックを行った後、両者をベクトルレ
ジスタ26にロードするようにしていた。
命令の実行時に、第５図に示すように、主記憶装置（MS
U）21から読み出してアライン回路22を介してロードレ
ジスタスタック（LRS）23にデータを書き込む場合、マ
スク付ロード命令によって指定された図示外のマスクレ
ジスタから送られてくるマスクデータも当該データに対
応づけてマスクレジスタスタック（MRS）24に一緒に書
き込むようにしていた。そして、ロードレジスタスタッ
ク（LRS）23およびマスクレジスタスタック（MRS）24か
らデータおよびマスクデータを一緒に読みだし、この読
み出したマスクデータが例えば“0"のときにパリティチ
ェック回路25によってデータのPCチェック（パリティチ
ェック）を行わずにそのまま、両者をベクトルレジスタ
（VR）26にロードし、マスクレジスタが例えば“1"のと
きにデータのPCチェックを行った後、両者をベクトルレ
ジスタ26にロードするようにしていた。
このため、主記憶装置21から読み出したデータを書き
込むロードレジスタスタック23の１エントリに付き１ビ
ットのマスクレジスタスタック24が余分に必要となり、
しかもデータとマスクビットを対にして次段のベクトル
レジスタ26に送る必要があり、レジスタ数およびマスク
データを送るための入出力の信号ピン数が増加してしま
うという問題があった。特に、これらロードレジスタス
タック23、ベクトルレジスタ26の周辺の回路が混雑して
おり、回路数および信号ピン数を削減することが望まれ
ている。
込むロードレジスタスタック23の１エントリに付き１ビ
ットのマスクレジスタスタック24が余分に必要となり、
しかもデータとマスクビットを対にして次段のベクトル
レジスタ26に送る必要があり、レジスタ数およびマスク
データを送るための入出力の信号ピン数が増加してしま
うという問題があった。特に、これらロードレジスタス
タック23、ベクトルレジスタ26の周辺の回路が混雑して
おり、回路数および信号ピン数を削減することが望まれ
ている。
本発明は、マスク付ロード命令の実行時に、主記憶装
置から読み出したデータのうちのマスクを行う無効デー
タについてパリティを持つ擬似データで置き換え、マス
クレジスタスタックおよび入出力ピン数を削減すること
を目的としている。
置から読み出したデータのうちのマスクを行う無効デー
タについてパリティを持つ擬似データで置き換え、マス
クレジスタスタックおよび入出力ピン数を削減すること
を目的としている。
第１図は、本発明の原理ブロック図を示す。
第１図において、主記憶装置（MSU）１は、データを
記憶するメモリである。
記憶するメモリである。
アライン回路２は、マスク付ロード命令で指定された
マスクデータをもとにデータをそのまま書き込むあるい
はパリティビットを付加した擬似データを書き込むなど
するものである。
マスクデータをもとにデータをそのまま書き込むあるい
はパリティビットを付加した擬似データを書き込むなど
するものである。
ロードレジスタスタック（LRS）３は、主記憶装置１
から読み出したデータをロードするものである。
から読み出したデータをロードするものである。
本発明は、第１図に示すように、マスク付ロード命令
の発行に対応して、主記憶装置１から読み出したデータ
および指定されたマスクデータをもとにアライン回路２
がこの読み出したデータをそのままロードレジスタスタ
ック３に書き込み、あるいはパリティビットを付加した
データをロードレジスタスタック３に書き込むようにし
ている。
の発行に対応して、主記憶装置１から読み出したデータ
および指定されたマスクデータをもとにアライン回路２
がこの読み出したデータをそのままロードレジスタスタ
ック３に書き込み、あるいはパリティビットを付加した
データをロードレジスタスタック３に書き込むようにし
ている。
従って、マスク付ロード命令の実行時に、主記憶装置
１から読み出したデータのうちのマスクを行う無効デー
タについて正しいパリティを持つ擬似データで置き換え
てロードレジスタスタック３にロードすることにより、
従来のマスクレジスタスタック（MRS）および入出力ピ
ン数を削減し、簡単な構成にすることが可能となる。
１から読み出したデータのうちのマスクを行う無効デー
タについて正しいパリティを持つ擬似データで置き換え
てロードレジスタスタック３にロードすることにより、
従来のマスクレジスタスタック（MRS）および入出力ピ
ン数を削減し、簡単な構成にすることが可能となる。
次に、第１図から第４図を用いて本発明の１実施例の
構成および動作を順次詳細に説明する。
構成および動作を順次詳細に説明する。
第１図において、MSU0ないしMSU2は、主記憶装置であ
って、データなどを記憶するメモリである。
って、データなどを記憶するメモリである。
アライン回路２は、マスク付ロード命令で指定された
マスクデータをもとに、MSU0ないしMSU2のいずれかから
読み出したデータをそのままLRS0ないしLRS2のうちのい
ずれかに書き込んだり、無効データについて正しいパリ
ティビットを付加した擬似データ（例えばパリティ保障
ゼロデータ、第３図（ロ）参照）をLRS0ないしLRS2に書
き込んだりするものである。
マスクデータをもとに、MSU0ないしMSU2のいずれかから
読み出したデータをそのままLRS0ないしLRS2のうちのい
ずれかに書き込んだり、無効データについて正しいパリ
ティビットを付加した擬似データ（例えばパリティ保障
ゼロデータ、第３図（ロ）参照）をLRS0ないしLRS2に書
き込んだりするものである。
LRS0ないしLRS2は、ロードレジスタスタックであっ
て、MSU0ないしMSU2から読み出したデータについて、ア
ライン回路２を介して書き込むものである。
て、MSU0ないしMSU2から読み出したデータについて、ア
ライン回路２を介して書き込むものである。
PC4は、パリティチェック回路であって、LRS0ないしL
RS2から読み出したデータに付加されているパリティビ
ット（第３図（ロ）参照）をもとにデータの正しさをチ
ェックするものである。このパリティチェックした後の
データは、VR（ベクトルレジスタ）０ないしVR2にロー
ドする。
RS2から読み出したデータに付加されているパリティビ
ット（第３図（ロ）参照）をもとにデータの正しさをチ
ェックするものである。このパリティチェックした後の
データは、VR（ベクトルレジスタ）０ないしVR2にロー
ドする。
次に、第１図構成の１部を詳細化した第２図を用い、
第３図を参照して本発明の１実施例の構成および動作を
順次詳細に説明する。
第３図を参照して本発明の１実施例の構成および動作を
順次詳細に説明する。
第２図において、アライン・ロードマスク回路２−１
は、マスク付ロード命令の実行時に、主記憶装置１から
読み出したデータと、マスク・レジスタ６から読み出し
たマスクデータとの同期制御を行うものである。
は、マスク付ロード命令の実行時に、主記憶装置１から
読み出したデータと、マスク・レジスタ６から読み出し
たマスクデータとの同期制御を行うものである。
動作を説明する。
（１） 第３図（イ）マスク付ロード命令の実行時に、
当該マスク付ロード命令のマスク付ロード命令コードに
よって指定されたマスクレジスタ６の固定アドレス（例
えばアドレス０）からマスクデータを読み出してアライ
ン・ロードマスク制御回路２−１に入力すると共に、主
記憶装置１からデータを読み出す。
当該マスク付ロード命令のマスク付ロード命令コードに
よって指定されたマスクレジスタ６の固定アドレス（例
えばアドレス０）からマスクデータを読み出してアライ
ン・ロードマスク制御回路２−１に入力すると共に、主
記憶装置１からデータを読み出す。
（２） アライン・ロードマスク制御回路２−１は、主
記憶装置１から読み出したデータに同期して当該データ
に対応するマスクデータをアライン回路２に送出する。
記憶装置１から読み出したデータに同期して当該データ
に対応するマスクデータをアライン回路２に送出する。
（３） アライン回路２は、選択したデータについて、
マスクデータが“1"のときにデータをそのままロードレ
ジスタスタック３に書込む。一方、マスクデータが“0"
のときにパリティ保障ゼロデータ（第３図（ロ）参照）
をロードレジスタスタック３に書き込む。
マスクデータが“1"のときにデータをそのままロードレ
ジスタスタック３に書込む。一方、マスクデータが“0"
のときにパリティ保障ゼロデータ（第３図（ロ）参照）
をロードレジスタスタック３に書き込む。
（４） ロードレジスタスタック３から読み出したデー
タである、マスクデータが“1"のときのデータおよびマ
スクデータが“0"のときのパリティ保障ゼロデータの両
者について、パイティチェック回路（PC）４で常時チェ
ックすることが可能となる（尚、従来は、第５図に示す
ようにデータに対応づけてマスクデータを保持させ、マ
スクデータが“0"の無効データについてパリティチェッ
クしないようにする必要があった）。
タである、マスクデータが“1"のときのデータおよびマ
スクデータが“0"のときのパリティ保障ゼロデータの両
者について、パイティチェック回路（PC）４で常時チェ
ックすることが可能となる（尚、従来は、第５図に示す
ようにデータに対応づけてマスクデータを保持させ、マ
スクデータが“0"の無効データについてパリティチェッ
クしないようにする必要があった）。
（５） ロードレジスタスタック３からの出力データ
を、ベクトルレジスタ５に書き込み、マスク付ロード命
令の発行に伴う一連の処理を終了する。
を、ベクトルレジスタ５に書き込み、マスク付ロード命
令の発行に伴う一連の処理を終了する。
以上のように、本実施例によれば、マスク付ロード命
令の発行に対応して、主記憶装置１から読み出したデー
タについて指定されたマスクデータをもとにそのままロ
ードレジスタスタック３に書き込みあるいは正しいパリ
ティ保障ゼロデータを生成してロードレジスタスタック
３に書き込み、更にこれを読み出してベクトルレジスタ
５にロードすることにより、従来の第５図マスクレジス
タスタック24を削除および入出力ピン数を削減すること
が可能となる。
令の発行に対応して、主記憶装置１から読み出したデー
タについて指定されたマスクデータをもとにそのままロ
ードレジスタスタック３に書き込みあるいは正しいパリ
ティ保障ゼロデータを生成してロードレジスタスタック
３に書き込み、更にこれを読み出してベクトルレジスタ
５にロードすることにより、従来の第５図マスクレジス
タスタック24を削除および入出力ピン数を削減すること
が可能となる。
第３図は、本発明の動作説明図を示す。
第３図（イ）は、マスク付ロード命令形式を示す。マ
スク付ロード命令は、“マスク付ロード命令コード”、
“主記憶アドレス（ベースアドレス、変位、距離）”、
“ロード先のベクトルレジスタアドレス”などから構成
されている。ここで、“マスク付ロード命令”によっ
て、マスクレジスタの固定アドレス（例えばアドレス
０）を指定してマスクデータを指示するようにしてい
る。このマスク付ロード命令の発行に対応して、既述し
た（１）ないし（５）の処理が実行される。
スク付ロード命令は、“マスク付ロード命令コード”、
“主記憶アドレス（ベースアドレス、変位、距離）”、
“ロード先のベクトルレジスタアドレス”などから構成
されている。ここで、“マスク付ロード命令”によっ
て、マスクレジスタの固定アドレス（例えばアドレス
０）を指定してマスクデータを指示するようにしてい
る。このマスク付ロード命令の発行に対応して、既述し
た（１）ないし（５）の処理が実行される。
第３図（ロ）は、８バイトデータ時のパリティ保障ゼ
ロデータ（奇数パリティ）を示す。この８バイトのパリ
ティ保障ゼロデータは、０（零）のデータの１バイト
（８ビット、0000 0000）毎に奇数パリティビットとし
て“1"を付加し、図示のように構成している。
ロデータ（奇数パリティ）を示す。この８バイトのパリ
ティ保障ゼロデータは、０（零）のデータの１バイト
（８ビット、0000 0000）毎に奇数パリティビットとし
て“1"を付加し、図示のように構成している。
第４図は、本発明に係るアライン回路例を示す。ここ
で、−MSK DATAは、第２図マスクレジスタ６から読み
出したマスクデータ（１ビットの負論理）の値である。
０（負論理）のときに−MEMO DATA BIT 0、−MEM1 DATA
BIT 0、−MEM2 DATA BIT 0、−MEM3 DATA BIT 0のうち
のいずれか１つを選択して出力する。１（負論理）のと
きにパリティ保障ゼロデータのうちのデータとして“0"
を生成して出力する。
で、−MSK DATAは、第２図マスクレジスタ６から読み
出したマスクデータ（１ビットの負論理）の値である。
０（負論理）のときに−MEMO DATA BIT 0、−MEM1 DATA
BIT 0、−MEM2 DATA BIT 0、−MEM3 DATA BIT 0のうち
のいずれか１つを選択して出力する。１（負論理）のと
きにパリティ保障ゼロデータのうちのデータとして“0"
を生成して出力する。
−MEMO DATA SELは、MEM0（MSU0）から読み出した
データを選択する選択信号である。同様に、−MEM1 DAT
A SEL、−MEM2 DATA SEL、−MEM3 DATA SELは、MEM1、M
EM2、MEM3から読み出したデータを選択する選択信号で
ある。
データを選択する選択信号である。同様に、−MEM1 DAT
A SEL、−MEM2 DATA SEL、−MEM3 DATA SELは、MEM1、M
EM2、MEM3から読み出したデータを選択する選択信号で
ある。
−MEM0 DATA BIT0は、MEM0（MSU0）から読み出した
データのうちのビット０のデータである。同様に、−ME
M1 DATA BIT0、−MEM2 DATA BIT0、−MEM3 DATA BIT0
は、MEM1、MEM2、MEM3から読み出したデータのうちのビ
ット０のデータである。
データのうちのビット０のデータである。同様に、−ME
M1 DATA BIT0、−MEM2 DATA BIT0、−MEM3 DATA BIT0
は、MEM1、MEM2、MEM3から読み出したデータのうちのビ
ット０のデータである。
＋MEMO DATA PARITYは、MEM0（MSU0）から読み出し
たパリティビットである。同様に、＋MEM1 DATA PARIT
Y、＋MEM2 DATA PARITY、＋MEM3 DATA PARITYは、MEM
1、MEM2、MEM3から読み出したパリティビットである。
が０（負論理）のとき、＋MEM0 DATA PARITY、＋MEM1
DATA PARITY、＋MEM2 DATA PARITY、＋MEM3 DATA PARI
TYのいずれかのパリティビットを出力する。一方、が
１（負論理）のとき、パリティ保障ゼロデータのうちの
奇数パリティとして“1"を生成して出力する。
たパリティビットである。同様に、＋MEM1 DATA PARIT
Y、＋MEM2 DATA PARITY、＋MEM3 DATA PARITYは、MEM
1、MEM2、MEM3から読み出したパリティビットである。
が０（負論理）のとき、＋MEM0 DATA PARITY、＋MEM1
DATA PARITY、＋MEM2 DATA PARITY、＋MEM3 DATA PARI
TYのいずれかのパリティビットを出力する。一方、が
１（負論理）のとき、パリティ保障ゼロデータのうちの
奇数パリティとして“1"を生成して出力する。
以上説明したように、本発明によれば、マスク付ロー
ド命令の実行時に、主記憶装置１から読み出したデータ
のうちのマスクを行う無効データについて正しいパリテ
ィを持つ擬似データ（例えばパリティ保障ゼロデータ）
で置き換えてロードレジスタスタック３にロードする構
成を採用しているため、従来のマスクレジスタスタック
（MRS）および入出力ピン数を削減し、回路構成を簡単
にすることができる。
ド命令の実行時に、主記憶装置１から読み出したデータ
のうちのマスクを行う無効データについて正しいパリテ
ィを持つ擬似データ（例えばパリティ保障ゼロデータ）
で置き換えてロードレジスタスタック３にロードする構
成を採用しているため、従来のマスクレジスタスタック
（MRS）および入出力ピン数を削減し、回路構成を簡単
にすることができる。
第１図は本発明の原理ブロック図、第２図は本発明の１
実施例構成図、第３図は本発明の動作説明図、第４図は
本発明に係るアライン回路例、第５図は従来技術の説明
図を示す。 図中、１は主記憶装置（MSU）、２はアライン回路、２
−１はアラインロードマスク制御回路、３はロードレジ
スタスタック（LRS）、４はパリティチェック回路（P
C）、５はベクトルレジスタ（VR）、６はマスクレジス
タ（MR）を表す。
実施例構成図、第３図は本発明の動作説明図、第４図は
本発明に係るアライン回路例、第５図は従来技術の説明
図を示す。 図中、１は主記憶装置（MSU）、２はアライン回路、２
−１はアラインロードマスク制御回路、３はロードレジ
スタスタック（LRS）、４はパリティチェック回路（P
C）、５はベクトルレジスタ（VR）、６はマスクレジス
タ（MR）を表す。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/16
Claims (1)
- 【請求項１】アクセスデータのマスクを行うアクセスマ
スク制御方式において、 データを記憶する主記憶装置（１）と、 主記憶装置（１）から読み出したデータをロードするロ
ードレジスタスタック（３）と、 マスク付ロード命令で指定されたマスクデータをもとに
データをそのまま書き込むあるいはパリティビットを付
加した擬似データを書き込むアライン回路（２）とを備
え、 マスク付ロード命令の発行に対応して、上記主記憶装置
（１）から読み出したデータおよび指定されたマスクデ
ータをもとに上記アライン回路（２）がこの読み出した
データをそのまま上記ロードレジスタスタック（３）に
書き込み、あるいはパリティビットを付加した擬似デー
タを生成して上記ロードレジスタスタック（３）に書き
込むように構成したことを特徴とするアクセスマスク制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16195190A JP2868133B2 (ja) | 1990-06-20 | 1990-06-20 | アクセスマスク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16195190A JP2868133B2 (ja) | 1990-06-20 | 1990-06-20 | アクセスマスク制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0452962A JPH0452962A (ja) | 1992-02-20 |
| JP2868133B2 true JP2868133B2 (ja) | 1999-03-10 |
Family
ID=15745155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16195190A Expired - Lifetime JP2868133B2 (ja) | 1990-06-20 | 1990-06-20 | アクセスマスク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2868133B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7788438B2 (en) * | 2006-10-13 | 2010-08-31 | Macronix International Co., Ltd. | Multi-input/output serial peripheral interface and method for data transmission |
| JP5930558B2 (ja) * | 2011-09-26 | 2016-06-08 | インテル・コーポレーション | ストライド機能及びマスク機能を有するベクトルロード及びベクトルストアを提供する命令及びロジック |
| CN106951214B (zh) * | 2011-09-26 | 2019-07-19 | 英特尔公司 | 用于向量加载/存储操作的处理器、系统、介质和方法 |
| JP6222859B2 (ja) * | 2016-04-25 | 2017-11-01 | インテル・コーポレーション | ストライド機能及びマスク機能を有するベクトルロード及びベクトルストアを提供する命令及びロジック |
| JP6231155B2 (ja) * | 2016-05-02 | 2017-11-15 | インテル・コーポレーション | ベクトル散乱演算機能及びベクトル収集演算機能を提供する命令及びロジック |
-
1990
- 1990-06-20 JP JP16195190A patent/JP2868133B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0452962A (ja) | 1992-02-20 |
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