JPH0452962A - アクセスマスク制御方式 - Google Patents
アクセスマスク制御方式Info
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- JPH0452962A JPH0452962A JP16195190A JP16195190A JPH0452962A JP H0452962 A JPH0452962 A JP H0452962A JP 16195190 A JP16195190 A JP 16195190A JP 16195190 A JP16195190 A JP 16195190A JP H0452962 A JPH0452962 A JP H0452962A
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- 238000000034 method Methods 0.000 claims description 5
- 230000000873 masking effect Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 4
- 101000854862 Homo sapiens Vacuolar protein sorting-associated protein 35 Proteins 0.000 description 3
- 102100020822 Vacuolar protein sorting-associated protein 35 Human genes 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- XDLMVUHYZWKMMD-UHFFFAOYSA-N 3-trimethoxysilylpropyl 2-methylprop-2-enoate Chemical compound CO[Si](OC)(OC)CCCOC(=O)C(C)=C XDLMVUHYZWKMMD-UHFFFAOYSA-N 0.000 description 1
- 101100027969 Caenorhabditis elegans old-1 gene Proteins 0.000 description 1
- 241000270295 Serpentes Species 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
アクセスデータのマスクを行うアクセスマスク制御方式
に関し、 マスク付ロード命令の実行時に、主記憶装置から読み出
したデータのうちのマスクを行う無効データについてパ
リティを持つ擬似データで置き換え、マスクレジスタス
タックおよび入出力ピン数を削減することを目的とし、 データを記憶する主記憶装置と、主記憶装置から読み出
したデータをロードするロードレジスタスタックと、マ
スク付ロード命令で指定されたマスクデータをもとにデ
ータをそのまま書き込むあるいはパリティビットを付加
した擬似データを書き込むアライン回路とを備え、マス
ク付ロード命令の発行に対応して、上記主記憶装置から
読み出したデータおよび指定されたマスクデータをもと
に上記７９４ン回路がこの読み出したデータをそのまま
上記ロードレジスタスタックに書き込み、あるいはパリ
ティビットを付加した擬似データを生成して上記ロード
レジスタスタックに書き込むようにしている。
に関し、 マスク付ロード命令の実行時に、主記憶装置から読み出
したデータのうちのマスクを行う無効データについてパ
リティを持つ擬似データで置き換え、マスクレジスタス
タックおよび入出力ピン数を削減することを目的とし、 データを記憶する主記憶装置と、主記憶装置から読み出
したデータをロードするロードレジスタスタックと、マ
スク付ロード命令で指定されたマスクデータをもとにデ
ータをそのまま書き込むあるいはパリティビットを付加
した擬似データを書き込むアライン回路とを備え、マス
ク付ロード命令の発行に対応して、上記主記憶装置から
読み出したデータおよび指定されたマスクデータをもと
に上記７９４ン回路がこの読み出したデータをそのまま
上記ロードレジスタスタックに書き込み、あるいはパリ
ティビットを付加した擬似データを生成して上記ロード
レジスタスタックに書き込むようにしている。
本発明は、アクセスデータのマスクを行うアクセスマス
ク制御方式に関するものである。
ク制御方式に関するものである。
従来、ヘクトルプロセッサにおいて、マスク付ロード命
令の実行時に、第５図に示すように、主記憶袋ｆｆ （
ＭＳＵ）２１から読み出してアライン回路２２を介して
ロードレジスタスタック（ＬＲ８）２３にデータを書き
込む場合、マスク付ロード命令によって指定された図示
外のマスクレジスタから送られてくるマスクデータも当
該デ・−夕に対応づけてマスクレジスタスタック（ＶＲ
５）２４に一緒に書き込むようにしていた。そして、ロ
ドレジスタスタック（ＬＲ３）２３およびマスクレジス
タスタック（ＶＲ３）２４からデータおよびマスクデー
タを−・緒に読みだし、この読み出したマスクデータが
例えば“０”のときにパリティチエツク回路２５によっ
こデータのＰＣナエノク（パリティチエツクχを行わず
にそのまま、両者をベクトルレジスタ（ＶＲ）２６にロ
ードし、マスクレジスタが例えば“１”のときにデータ
のＰＣチエツクを行った後、両者苓ヘクトルレジスタ２
６にロードするようにしていた。
令の実行時に、第５図に示すように、主記憶袋ｆｆ （
ＭＳＵ）２１から読み出してアライン回路２２を介して
ロードレジスタスタック（ＬＲ８）２３にデータを書き
込む場合、マスク付ロード命令によって指定された図示
外のマスクレジスタから送られてくるマスクデータも当
該デ・−夕に対応づけてマスクレジスタスタック（ＶＲ
５）２４に一緒に書き込むようにしていた。そして、ロ
ドレジスタスタック（ＬＲ３）２３およびマスクレジス
タスタック（ＶＲ３）２４からデータおよびマスクデー
タを−・緒に読みだし、この読み出したマスクデータが
例えば“０”のときにパリティチエツク回路２５によっ
こデータのＰＣナエノク（パリティチエツクχを行わず
にそのまま、両者をベクトルレジスタ（ＶＲ）２６にロ
ードし、マスクレジスタが例えば“１”のときにデータ
のＰＣチエツクを行った後、両者苓ヘクトルレジスタ２
６にロードするようにしていた。
このため、主記憶装置２１から読み出Ｌ７たデータを書
き込むロードレジスタスタック２３の】エントリに付き
１ビツトのマスクレジスタスタック２４が余分に必要と
なり、しかもデータとマスクビットを対にし１、て次段
のベクトルレジスタ２６に送る必要があり、レジスタ数
およびマスクデータを送るための入出力の信号ビン数が
増加してしまうという問題があった。特に、これらロー
ドレジスタスタック２３１、ベクトルレジスタ２６の周
辺の回路が混雑しており、回路数および信号ビン数を削
減することが望まれている。
き込むロードレジスタスタック２３の】エントリに付き
１ビツトのマスクレジスタスタック２４が余分に必要と
なり、しかもデータとマスクビットを対にし１、て次段
のベクトルレジスタ２６に送る必要があり、レジスタ数
およびマスクデータを送るための入出力の信号ビン数が
増加してしまうという問題があった。特に、これらロー
ドレジスタスタック２３１、ベクトルレジスタ２６の周
辺の回路が混雑しており、回路数および信号ビン数を削
減することが望まれている。
本発明は、マスク付ロード命令の実行時に、主記憶装置
から読み出したデータのうちのマスクを行う無効データ
に・ついてパリティを持つ擬似データで置き換え、マス
クレジスタスタックおよび入出力ビン数を削減すること
を目的としている。
から読み出したデータのうちのマスクを行う無効データ
に・ついてパリティを持つ擬似データで置き換え、マス
クレジスタスタックおよび入出力ビン数を削減すること
を目的としている。
第１図は、本発明の原理グロンク図を示す。
第１図において、主記憶装置（ＭＳＴＪ）ｌは、データ
を記憶するメモリである。
を記憶するメモリである。
アライン回路２は、マスク付ロード命令で指定されたマ
スクデータをもとにデータをそのまま書き込むあるいは
パリティビットを付加した擬似データを書き込むなどす
るものである。
スクデータをもとにデータをそのまま書き込むあるいは
パリティビットを付加した擬似データを書き込むなどす
るものである。
ロードレジスタスタック（ＬＲ３）３は、主記憶装置ｌ
から読み出したデータをロードするものである６ 〔作用〕 オ、発明は、第１図に示４−よりに、マスク付ロード命
令の発行に対応しで、主記憶装置１から読み出したデー
タおよび指定されたマスクデータをもとにアラ・イン回
路２がこの読み出したデータをそのままロ ド１．・シ
スタスタック３に書き込み、あるいはバ１ｆう〜イビッ
ト苓付加したデータをロードレジスタスタック３に嘗き
込むようにしている。
から読み出したデータをロードするものである６ 〔作用〕 オ、発明は、第１図に示４−よりに、マスク付ロード命
令の発行に対応しで、主記憶装置１から読み出したデー
タおよび指定されたマスクデータをもとにアラ・イン回
路２がこの読み出したデータをそのままロ ド１．・シ
スタスタック３に書き込み、あるいはバ１ｆう〜イビッ
ト苓付加したデータをロードレジスタスタック３に嘗き
込むようにしている。
従って、マスク付ロード命令の実行時に、主記憶装置１
から読み出したデータの・）ちのマスクを行う無効デー
タについて正しいバリライを持つ擬似データで置き換え
てロードレジスタスタック３ぼロードすることにより、
従来の７スクレジスタスタツク（ＶＲ５＞および入出力
ビン数を削減し、簡単ム構成にすることが可能となる。
から読み出したデータの・）ちのマスクを行う無効デー
タについて正しいバリライを持つ擬似データで置き換え
てロードレジスタスタック３ぼロードすることにより、
従来の７スクレジスタスタツク（ＶＲ５＞および入出力
ビン数を削減し、簡単ム構成にすることが可能となる。
次に、第１図から第４図を用い°こ本発明の１実施例の
構成および動作を順次詳細に説明する。
構成および動作を順次詳細に説明する。
第１図において、ＭＳＵＯないしＭＳＵ２は、主記憶装
置であって、データなどを記憶するメモリである。
置であって、データなどを記憶するメモリである。
アライン回路２は、マスク付ロード命令で指定されたマ
スクデータをもとに、ＭＳＵＯないしＭＳＵ２のいずれ
かから読み出したデータをそのままＬＲ３ＯないしＬＰ
５２のうちのいずれかに書き込んだり、無効データにつ
いて正しいパリティビットを付加した擬似データ（例え
ばパリティ保障ゼロデータ、第３図（ロ）参照）をＬＲ
３ＯないしＬＰ０１に書き込んだりするものである。
スクデータをもとに、ＭＳＵＯないしＭＳＵ２のいずれ
かから読み出したデータをそのままＬＲ３ＯないしＬＰ
５２のうちのいずれかに書き込んだり、無効データにつ
いて正しいパリティビットを付加した擬似データ（例え
ばパリティ保障ゼロデータ、第３図（ロ）参照）をＬＲ
３ＯないしＬＰ０１に書き込んだりするものである。
ＬＲ３ＯないしＬＰ０１は、ロードレジスタスタックで
あって、ＭＳＬＪＯないしＭＳＵ２から読み出したデー
タについて、アライン回路２を介して書き込むものであ
る。
あって、ＭＳＬＪＯないしＭＳＵ２から読み出したデー
タについて、アライン回路２を介して書き込むものであ
る。
ＰＣ４ば、パリティチエツク回路であって、ＬＲ３Ｏな
いしＬＰ０１から読み出したデータに付加されているパ
リティピント（第３図（ロ）参照）をもとにデータの正
しさをチエツクするものである。このパリティチエツク
した後のデータは、ＶＲ（ベクトルレジスタ）０ないし
ＶＲ２にロードする。
いしＬＰ０１から読み出したデータに付加されているパ
リティピント（第３図（ロ）参照）をもとにデータの正
しさをチエツクするものである。このパリティチエツク
した後のデータは、ＶＲ（ベクトルレジスタ）０ないし
ＶＲ２にロードする。
次に、第１図構成の１部を詳細化した第２図を用い、第
３図を参照して本発明の１実施例の構成および動作を順
次詳細に説明する。
３図を参照して本発明の１実施例の構成および動作を順
次詳細に説明する。
第２図において、アライン・ロードマスク回路２−１は
、マスク付ロード命令の実行時に、主記憶装置１から読
み出したデータと、マスク・レジスタ６から読み出した
マスクデータとの同期制御を行うものである。
、マスク付ロード命令の実行時に、主記憶装置１から読
み出したデータと、マスク・レジスタ６から読み出した
マスクデータとの同期制御を行うものである。
動作を説明する。
（１１第３図（イ）マスク付ロード命令の実行時に、当
該マスク付ロード命令のマスク付ロード命令コードによ
って指定されたマスクレジスタ６の固定アドレス（例え
ばアドレス０）からマスクデータを読み出してアライン
・ロードマスク制御回路２−１に入力すると共に、主記
憶装置１からデータを読み出す。
該マスク付ロード命令のマスク付ロード命令コードによ
って指定されたマスクレジスタ６の固定アドレス（例え
ばアドレス０）からマスクデータを読み出してアライン
・ロードマスク制御回路２−１に入力すると共に、主記
憶装置１からデータを読み出す。
（２） アライン・ロードマスク制御回路２−１は、
主記憶装置ｌから読み出したデータに同期して当該デー
タに対応するマスクデータをアライン回路２に送出する
。
主記憶装置ｌから読み出したデータに同期して当該デー
タに対応するマスクデータをアライン回路２に送出する
。
（３） アライン回Ｂ２は、選択したデータについて
、マスクデータが“１”のときにデータをそのままロー
ドレジスタスタック３に書込む、一方、マスクデータが
“０”のときにパリティ保障ゼロデータ（第３図（ロ）
参照）をロードレジスタスタック３に書き込む。
、マスクデータが“１”のときにデータをそのままロー
ドレジスタスタック３に書込む、一方、マスクデータが
“０”のときにパリティ保障ゼロデータ（第３図（ロ）
参照）をロードレジスタスタック３に書き込む。
（４） ロードレジスタスタック３から読み出したデ
ータである、マスクデータが“１′のときのデータおよ
びマスクデータが°Ｏ″のときのパリティ保障ゼロデー
タの両者について、パイティチエツク回路（ＰＣ）４で
常時チエツクすることが可能となる（尚、従来は、第５
図に示すようにデータに対応づけてマスクデータを保持
させ、マスクデータが１０１の無効データについてパリ
ティチエツクしないようにする必要があった）。
ータである、マスクデータが“１′のときのデータおよ
びマスクデータが°Ｏ″のときのパリティ保障ゼロデー
タの両者について、パイティチエツク回路（ＰＣ）４で
常時チエツクすることが可能となる（尚、従来は、第５
図に示すようにデータに対応づけてマスクデータを保持
させ、マスクデータが１０１の無効データについてパリ
ティチエツクしないようにする必要があった）。
（５） ロードレジスタスタック３からの出力データ
を、ベクトルレジスタ５に書き込み、マスク付ロード命
令の発行に伴う一連の処理を終了する。
を、ベクトルレジスタ５に書き込み、マスク付ロード命
令の発行に伴う一連の処理を終了する。
以上のように、本実施例によれば、マスク付ロード命令
の発行に対応して、主記憶装置１から読み出したデータ
について指定されたマスクデータをもとにそのままロー
ドレジスタスタック３に書き込みあるいは正しいパリテ
ィ保障ゼロデータを生成してロードレジスタスタック３
に書き込み、更にこれを読み出してベクトルレジスタ５
にロードすることにより、従来の第５図マスクレジスタ
スタック２４を削除および入出力ビン数を削減すること
が可能となる。
の発行に対応して、主記憶装置１から読み出したデータ
について指定されたマスクデータをもとにそのままロー
ドレジスタスタック３に書き込みあるいは正しいパリテ
ィ保障ゼロデータを生成してロードレジスタスタック３
に書き込み、更にこれを読み出してベクトルレジスタ５
にロードすることにより、従来の第５図マスクレジスタ
スタック２４を削除および入出力ビン数を削減すること
が可能となる。
第３図は、本発明の動作説明図を示す。
第３図（イ）は、マスク付ロード命令形式を示す。マス
ク付ロード命令は、“マスク付ロード命令コード” １
主記憶アドレス（ベースアドレス、変位、距離）° “
ロード先のベクトルレジスタアドレス”などから構成さ
れている。ここで、“マスク付ロード命令”によって、
マスクレジスタの固定アドレス（例えばアドレス０）を
指定してマスクデータを指示するようにしている。この
マスク付ロード命令の発行に対応して、既、述Ｕ、た（
１）ないり、 ＋５１の処理が実行される。
ク付ロード命令は、“マスク付ロード命令コード” １
主記憶アドレス（ベースアドレス、変位、距離）° “
ロード先のベクトルレジスタアドレス”などから構成さ
れている。ここで、“マスク付ロード命令”によって、
マスクレジスタの固定アドレス（例えばアドレス０）を
指定してマスクデータを指示するようにしている。この
マスク付ロード命令の発行に対応して、既、述Ｕ、た（
１）ないり、 ＋５１の処理が実行される。
第３図（ｌ：′ｌ）８：＋：、８バイトデ一タ時のベリ
ブイ保障ゼロデータ（奇数パリティ）を示す、この８バ
イトのパリティ保障ゼロデータは、０ （零）のデータ
の１ハイド（８ビツト、００００００００ ）毎（２奇
数パリテイピントとしてｌ”をイ」加し、［ｉｌｉ；の
ように構成している。
ブイ保障ゼロデータ（奇数パリティ）を示す、この８バ
イトのパリティ保障ゼロデータは、０ （零）のデータ
の１ハイド（８ビツト、００００００００ ）毎（２奇
数パリテイピントとしてｌ”をイ」加し、［ｉｌｉ；の
ように構成している。
第４図は、本発明に係るアライン回路例を示す。
ここで、■−ＭＳＮ ＤＡＴＡは、第２図マスクし・シ
スタロから読み出し、たマスクデータ（１ビア）の９論
理）の値である。０ （負論理）のときに−）ＩＥ！１
０ ＤＡＴＡ ＢＩＴ Ｏｌ−１旧ＤＡＴＡ ＢＩＴ
Ｏｌ−訃Ｍ２ ＋）ＡＴＡ ＢＩＴ Ｏ，、ＭＥＭ３
ＤＡＴＡ ＢＩＴ Ｏのうちのいずれか１つを選択し。
スタロから読み出し、たマスクデータ（１ビア）の９論
理）の値である。０ （負論理）のときに−）ＩＥ！１
０ ＤＡＴＡ ＢＩＴ Ｏｌ−１旧ＤＡＴＡ ＢＩＴ
Ｏｌ−訃Ｍ２ ＋）ＡＴＡ ＢＩＴ Ｏ，、ＭＥＭ３
ＤＡＴＡ ＢＩＴ Ｏのうちのいずれか１つを選択し。
て出力する。１ （負論理）のときにバリライ保障ゼロ
データのうちのデー・夕として“０゛を化成して出力す
る。
データのうちのデー・夕として“０゛を化成して出力す
る。
■−？！Ｅ）１０ ＤＡＴＡ ＳＥＬは、Ｍ１ミＭＯ（
ＭＳＵＯ）から読み出したデータを選択する選択信Ｓで
ある。
ＭＳＵＯ）から読み出したデータを選択する選択信Ｓで
ある。
同様に、−？ＩＥ１１１ ！ＩＡＴＡ ＳＥＬ、−門Ｅ
Ｍ２ ＤＡＴＡ ＳＥｌ、、−ｈｉ休体 ＤＡＴＡ Ｓ
ＥＩ、は、ＭＥＭ ｌ、Ｍｌ巳Ｍ２、ＭＥＭ３から読み
出しなう′−夕を選択−づる選択信号である。
Ｍ２ ＤＡＴＡ ＳＥｌ、、−ｈｉ休体 ＤＡＴＡ Ｓ
ＥＩ、は、ＭＥＭ ｌ、Ｍｌ巳Ｍ２、ＭＥＭ３から読み
出しなう′−夕を選択−づる選択信号である。
■肝とＯｌ’１ＡＴＡ ＢＩＴＯは、ＭＥＭＯ（Ｍｓｔ
Ｊｏ）から読み出ｊ９．た５゛−傷”のパ）ちのｋ
７１０のデータである。 ｂｉｌ様に、１ＩＩＦ旧１）
ＡＴ八へｌｌｉ’Ｏ、、１背１１＾゛ロＲＩＴＯ１−Ｅ
門３ＤＡＴＡＢＩＴＯは、Ｍト〕ＭｉＭＦ’、Ｍ２、Ｍ
ｌ巳Ｍ３から読み出１７ノ、・データの−）ちのヒ゛７
、ト０のデータである。
Ｊｏ）から読み出ｊ９．た５゛−傷”のパ）ちのｋ
７１０のデータである。 ｂｉｌ様に、１ＩＩＦ旧１）
ＡＴ八へｌｌｉ’Ｏ、、１背１１＾゛ロＲＩＴＯ１−Ｅ
門３ＤＡＴＡＢＩＴＯは、Ｍト〕ＭｉＭＦ’、Ｍ２、Ｍ
ｌ巳Ｍ３から読み出１７ノ、・データの−）ちのヒ゛７
、ト０のデータである。
■＋ＭＥＭＯＤＡＴＡ ＰＡＲＩＴＹは、Ｍｌ巳ＭＯ（
ＭＳＩＯ）から読み出し７たパリティピノ１−である６
、同様に、↓？ＩＥ？ｌＩ ＤＡＴＡ ＰＡＲＩＴＹ
、、、 ＋ＭＥＭ２ ＤＡＴＡ ＰへＩＩＩＴＹ 。
ＭＳＩＯ）から読み出し７たパリティピノ１−である６
、同様に、↓？ＩＥ？ｌＩ ＤＡＴＡ ＰＡＲＩＴＹ
、、、 ＋ＭＥＭ２ ＤＡＴＡ ＰへＩＩＩＴＹ 。
＋−門３ ＤＡＴＡ ＰＡｌｌ［ＴＹは、ＭｌシＭ１、
Ｍｌ吃Ｍ２、ＭＥＭ３から読み出したバリライビットで
ある。■が０（９論理）のとき、ふ１４訪ＯＤＡＴＡ
ＰＡＲＩＴＹ 、＋）ＩＥとＩ ＤＡＴＡ ＰＡＲＩＴ
Ｙ 、＋１Ｍ２ Ｉ）ＡＴＡ ＰＡＲＩＴＶ、 ＋Ｍｌ
’Ｊ３ＤＡＴＡ ＩＩＩＡＰＩＴＹのいずれかのバリフ
′イビノ１を出力する。−力、■が１ （負論理）のと
き、バ１１う“イ保障ゼロデータのうちの奇数パリティ
とし７゛で“ｌ″を化成して出力する。
Ｍｌ吃Ｍ２、ＭＥＭ３から読み出したバリライビットで
ある。■が０（９論理）のとき、ふ１４訪ＯＤＡＴＡ
ＰＡＲＩＴＹ 、＋）ＩＥとＩ ＤＡＴＡ ＰＡＲＩＴ
Ｙ 、＋１Ｍ２ Ｉ）ＡＴＡ ＰＡＲＩＴＶ、 ＋Ｍｌ
’Ｊ３ＤＡＴＡ ＩＩＩＡＰＩＴＹのいずれかのバリフ
′イビノ１を出力する。−力、■が１ （負論理）のと
き、バ１１う“イ保障ゼロデータのうちの奇数パリティ
とし７゛で“ｌ″を化成して出力する。
〔発明の効果］
以上説明したよ・うに、本発明によれば、マスク付ロー
ド命令の実行時に、主記憶装置１から読み出したデータ
のうちのマスクを行う無効データについて正しいパリテ
ィを持つ擬似データ（例えばパリティ保障ゼロデータ）
で１き換えてロード）４゜ジスタスタック３にロードす
る構成を採用しているため、従来のマスクレジスタスタ
ック（ＭＲ８）および入出力ビン数を削減し、回路構成
を節部にすることができる。
ド命令の実行時に、主記憶装置１から読み出したデータ
のうちのマスクを行う無効データについて正しいパリテ
ィを持つ擬似データ（例えばパリティ保障ゼロデータ）
で１き換えてロード）４゜ジスタスタック３にロードす
る構成を採用しているため、従来のマスクレジスタスタ
ック（ＭＲ８）および入出力ビン数を削減し、回路構成
を節部にすることができる。
スタ（ＶＲ） 、６は７ ス’／レジスタ（ＭＲ）を表
す。
す。
特約出願人
冨十通株代金礼
Claims (1)
- 【特許請求の範囲】 アクセスデータのマスクを行うアクセスマスク制御方式
において、 データを記憶する主記憶装置（１）と、 主記憶装置（１）から読み出したデータをロードするロ
ードレジスタスタック（３）と、 マスク付ロード命令で指定されたマスクデータをもとに
データをそのまま書き込むあるいはパリテイビットを付
加した擬似データを書き込むアライン回路（２）とを備
え、 マスク付ロード命令の発行に対応して、上記主記憶装置
（１）から読み出したデータおよび指定されたマスクデ
ータをもとに上記アライン回路（２）がこの読み出した
データをそのまま上記ロードレジスタスタック（３）に
書き込み、あるいはパリテイビットを付加した擬似デー
タを生成して上記ロードレジスタスタック（３）に書き
込むように構成したことを特徴とするアクセスマスク制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16195190A JP2868133B2 (ja) | 1990-06-20 | 1990-06-20 | アクセスマスク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16195190A JP2868133B2 (ja) | 1990-06-20 | 1990-06-20 | アクセスマスク制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0452962A true JPH0452962A (ja) | 1992-02-20 |
| JP2868133B2 JP2868133B2 (ja) | 1999-03-10 |
Family
ID=15745155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16195190A Expired - Lifetime JP2868133B2 (ja) | 1990-06-20 | 1990-06-20 | アクセスマスク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2868133B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7788438B2 (en) * | 2006-10-13 | 2010-08-31 | Macronix International Co., Ltd. | Multi-input/output serial peripheral interface and method for data transmission |
| JP2014526758A (ja) * | 2011-09-26 | 2014-10-06 | インテル・コーポレーション | ストライド機能を有するベクトルロード演算／ストア演算を提供する命令及びロジック |
| JP2014530426A (ja) * | 2011-09-26 | 2014-11-17 | インテル・コーポレーション | ストライド機能及びマスク機能を有するベクトルロード及びベクトルストアを提供する命令及びロジック |
| JP2016157479A (ja) * | 2016-05-02 | 2016-09-01 | インテル・コーポレーション | ベクトル散乱演算機能及びベクトル収集演算機能を提供する命令及びロジック |
| JP2016167291A (ja) * | 2016-04-25 | 2016-09-15 | インテル・コーポレーション | ストライド機能及びマスク機能を有するベクトルロード及びベクトルストアを提供する命令及びロジック |
-
1990
- 1990-06-20 JP JP16195190A patent/JP2868133B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7788438B2 (en) * | 2006-10-13 | 2010-08-31 | Macronix International Co., Ltd. | Multi-input/output serial peripheral interface and method for data transmission |
| US8135896B2 (en) | 2006-10-13 | 2012-03-13 | Macronix International Co., Ltd. | Serial peripheral interface and method for data transmission |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2868133B2 (ja) | 1999-03-10 |
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