JPS60181855A - メモリ装置の機能監視装置 - Google Patents
メモリ装置の機能監視装置Info
- Publication number
- JPS60181855A JPS60181855A JP60019370A JP1937085A JPS60181855A JP S60181855 A JPS60181855 A JP S60181855A JP 60019370 A JP60019370 A JP 60019370A JP 1937085 A JP1937085 A JP 1937085A JP S60181855 A JPS60181855 A JP S60181855A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- sub
- parity
- data
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1016—Error in accessing a memory location, i.e. addressing error
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1032—Simple parity
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、それぞれｍピノ） ＜ｍλ２）を有し、パリ
ティビットを含むデータワードのメモリ装置のｉ能監視
装置であって、データワードをｎ（ｎλ２）の′す°ブ
デークワードに分割する分割装置を有し、またメモリ装
置は、ｎ個の・す゛ブメモリ装置を具え、これらの各ザ
ブメモリ装置はそのおのおの内にザブデータｌフードを
蓄積するために、前記分割装置にそれぞれ結合されてい
るメモリ装置の機能監視装置に関するものである。
ティビットを含むデータワードのメモリ装置のｉ能監視
装置であって、データワードをｎ（ｎλ２）の′す°ブ
デークワードに分割する分割装置を有し、またメモリ装
置は、ｎ個の・す゛ブメモリ装置を具え、これらの各ザ
ブメモリ装置はそのおのおの内にザブデータｌフードを
蓄積するために、前記分割装置にそれぞれ結合されてい
るメモリ装置の機能監視装置に関するものである。
従来一般にデータワードには、１個または複数個のパリ
ティピノ１−を設置Ｊ、データワードにプロセス工程（
読出し、書込み、蓄積等）を加えた後チェックを可能と
している。プロセス工程が正しく行われるか否かによっ
て、データワード内にエラー（誤り）が導入されること
となる。この部分をチェックする装置は米国特許第３，
９７２，０３３号に開示され°ζいる。以下に記載する
ところまたはこれに類似のケースでは、この既知のチェ
ック方法はいわゆるＵフールプルーフＪでないごとが判
明した。レジスタにワードを導入する都度、導入ワード
のパリティをチェックする場合を考えて見ることとする
。書込み動作を中断する場合には、レジスタ内に残って
いる各データワードのパリティを再度確認し、このパリ
ティが正しい場合には、エラーが検出されずに残ってい
ることとなる。例えば、アドレスを行い、次にアドレス
されたメモリ位置を読出ず場合にも、同じ様な事態が生
ずる。
ティピノ１−を設置Ｊ、データワードにプロセス工程（
読出し、書込み、蓄積等）を加えた後チェックを可能と
している。プロセス工程が正しく行われるか否かによっ
て、データワード内にエラー（誤り）が導入されること
となる。この部分をチェックする装置は米国特許第３，
９７２，０３３号に開示され°ζいる。以下に記載する
ところまたはこれに類似のケースでは、この既知のチェ
ック方法はいわゆるＵフールプルーフＪでないごとが判
明した。レジスタにワードを導入する都度、導入ワード
のパリティをチェックする場合を考えて見ることとする
。書込み動作を中断する場合には、レジスタ内に残って
いる各データワードのパリティを再度確認し、このパリ
ティが正しい場合には、エラーが検出されずに残ってい
ることとなる。例えば、アドレスを行い、次にアドレス
されたメモリ位置を読出ず場合にも、同じ様な事態が生
ずる。
アドレスが正しくないと、当該瞬時には当該位置に存し
てはならないデータワードのパリティがチェックされ、
このパリティが正しい場合にはそのワードはパリティチ
ェックでは検知されずに通過してしまうこととなる。
てはならないデータワードのパリティがチェックされ、
このパリティが正しい場合にはそのワードはパリティチ
ェックでは検知されずに通過してしまうこととなる。
本発明の目的は、書込み、蓄積及びアドレスの機能を簡
単な方法でチェックしうるようにしたメモリ装置の機能
監視装置を得るにある。
単な方法でチェックしうるようにしたメモリ装置の機能
監視装置を得るにある。
本発明による上述の装置は、ザブメモリ装置に接続され
、１つのデータワードを形成するｎ個の関連サブデータ
ワードのパリティをチェックするパリティチェック装置
を具えることを特徴とする。
、１つのデータワードを形成するｎ個の関連サブデータ
ワードのパリティをチェックするパリティチェック装置
を具えることを特徴とする。
・リーブメモリ装置は、例えば物理的に別個の回路で構
成されるので、これらが同じ瞬時に同じエラーを生ずる
危険性は極めて小であり、無視できる程度である。従っ
てこれら回路の１つの書込め、記憶また４；Ｉニア Ｆ
レス機能内のエラーは９！ｉ、んど例外なく検出される
。
成されるので、これらが同じ瞬時に同じエラーを生ずる
危険性は極めて小であり、無視できる程度である。従っ
てこれら回路の１つの書込め、記憶また４；Ｉニア Ｆ
レス機能内のエラーは９！ｉ、んど例外なく検出される
。
各′す°ブデータワードがｍ ／ ｎビットを有するよ
うにし、またザブメモリ装置の各メモリ位置も同じ＜
ｍ ／ ｎビットを収容し得るようにすると有利である
。
うにし、またザブメモリ装置の各メモリ位置も同じ＜
ｍ ／ ｎビットを収容し得るようにすると有利である
。
分割装置には、１ｎビット位置を有するレジスタを設り
、レジスタには対応のｍ ／ ｎビットのザブデータワ
ー１°゛に対しｎ（群の）の出力を設＆ｊるとさらに有
利である。
、レジスタには対応のｍ ／ ｎビットのザブデータワ
ー１°゛に対しｎ（群の）の出力を設＆ｊるとさらに有
利である。
（実施例）
以下図面により本発明を説明する。
第１図の分割装置ｉ！ＬＲはデータワードＤ−を受信す
る入ノ月Ｎを有する。この分割装置Ｒは、より詳細には
、データワーｌ−のビット数、例えばｍ（ｍλ２）と同
数のピント位置を有するレジスタによって構成される。
る入ノ月Ｎを有する。この分割装置Ｒは、より詳細には
、データワーｌ−のビット数、例えばｍ（ｍλ２）と同
数のピント位置を有するレジスタによって構成される。
分割装置Ｒはデータワード四をｎ個のザブデータワード
ＳＤＷに分割する。第１図のさらに詳細に関しては、ｍ
ピッ１〜のデータワーＩＸがそれぞれｍ ／ ３ビット
の３個のザブデータワード、すなわち５ｌ）Ｌ、５１）
ｌ’１２．５ＩＪＨｘに分割されるものとしている。デ
ータワード１川はパリティヒツトＩ”＋（を含んでおり
、第１図の例では最終のピノｔ・位置を占める。このパ
リティビットを用い（ｒｒ＋−１）のデータピッ１〜の
パリティが正しいか否かをチェックする。すなわちｍビ
・７トのデータワードが奇数個または偶数個のｌ゛また
は“０゛を有しているかをチェックする。
ＳＤＷに分割する。第１図のさらに詳細に関しては、ｍ
ピッ１〜のデータワーＩＸがそれぞれｍ ／ ３ビット
の３個のザブデータワード、すなわち５ｌ）Ｌ、５１）
ｌ’１２．５ＩＪＨｘに分割されるものとしている。デ
ータワード１川はパリティヒツトＩ”＋（を含んでおり
、第１図の例では最終のピノｔ・位置を占める。このパ
リティビットを用い（ｒｒ＋−１）のデータピッ１〜の
パリティが正しいか否かをチェックする。すなわちｍビ
・７トのデータワードが奇数個または偶数個のｌ゛また
は“０゛を有しているかをチェックする。
３個（一般にｎ）のザブデータワードはそれぞれ対応の
出力０＋、Ｏｚ、０３より書込めパルスＷＰ ＋ 、ｌ
ｎＰ ｚ 。
出力０＋、Ｏｚ、０３より書込めパルスＷＰ ＋ 、ｌ
ｎＰ ｚ 。
ＷＦ２により定められる瞬時にザブレジスタＳＲ，。
ＳＲ２，ＳＲ３に転送される。ザブレジスタ５Ｒｔ（ｉ
・１．２．３）のそれぞれは、少くともｍ／ｎ（この場
合ｍ／３）のビット位置を有している。ザブレジスタＳ
Ｒ，は、例えば物理的に独立しており、それぞれ別個に
なっている回路によって形成される。またこれらは、互
いに独立した書込みパルスによって駆動される。サブレ
ジスタＳＲ，の出力は、それ自体は従来より既知のパリ
ティチェック回路ＰＣに接続し、このパリティチェック
回路はｍ−１データビツト（Ｓｌ＋、よりｍ ／ ｎ
、 ＳＲｚよりｍ／ｎ’。
・１．２．３）のそれぞれは、少くともｍ／ｎ（この場
合ｍ／３）のビット位置を有している。ザブレジスタＳ
Ｒ，は、例えば物理的に独立しており、それぞれ別個に
なっている回路によって形成される。またこれらは、互
いに独立した書込みパルスによって駆動される。サブレ
ジスタＳＲ，の出力は、それ自体は従来より既知のパリ
ティチェック回路ＰＣに接続し、このパリティチェック
回路はｍ−１データビツト（Ｓｌ＋、よりｍ ／ ｎ
、 ＳＲｚよりｍ／ｎ’。
Ｓｌ？、より（ｍ／ｎ） １）によって生ずるパリティ
が伝送されたパリティ （ＳＲ３の最終ビン日に対応す
るか否かをチェックする。パリティチェック回路ｐｃの
出力ＯＵＴは信号を送出し、この信号はパリティが正し
いか正しくないかを表示する。
が伝送されたパリティ （ＳＲ３の最終ビン日に対応す
るか否かをチェックする。パリティチェック回路ｐｃの
出力ＯＵＴは信号を送出し、この信号はパリティが正し
いか正しくないかを表示する。
サブレジスタＳＲ＋の１つの記録または書込み機能が故
障すると、上述の本発明回路ではパリティエラーとなっ
て現われる。これはパリティによって記録及び書込め機
能が監視されたことを意味する。
障すると、上述の本発明回路ではパリティエラーとなっ
て現われる。これはパリティによって記録及び書込め機
能が監視されたことを意味する。
一般に第１図示の回路は、それぞれが１つのメモリ位置
を有するザブデータワードによって構成するを要〜ｌず
、第２図に示すようにｎ個のメモリ位置を有するザブメ
モリ装置旧を設けて構成できる。この場合サブデータワ
ードＳＤＷ、ば、アドレスデコーダＭＡ、により定めら
れるメモリ位置内に導入される。アドレスデコーダ門＾
８は、供給されたアドレス情報計、によってこの位置を
決定する。
を有するザブデータワードによって構成するを要〜ｌず
、第２図に示すようにｎ個のメモリ位置を有するザブメ
モリ装置旧を設けて構成できる。この場合サブデータワ
ードＳＤＷ、ば、アドレスデコーダＭＡ、により定めら
れるメモリ位置内に導入される。アドレスデコーダ門＾
８は、供給されたアドレス情報計、によってこの位置を
決定する。
サブメモリ装置Ｍ８の内の１個の記録、書込みまたはア
ドレス機能が故障すると、上述の本発明装においてパリ
ティエラーとなって現われる。即ちこれによりパリティ
を用いて記録、再込み、アドレス機能を監視し得ること
となる。
ドレス機能が故障すると、上述の本発明装においてパリ
ティエラーとなって現われる。即ちこれによりパリティ
を用いて記録、再込み、アドレス機能を監視し得ること
となる。
上述の実施例はデータワードをそれぞれ等しいビット数
、即ちｍ ／ ｎビットを有するザブデータワードにそ
れぞれ分割するものと仮定した。しかしこれは絶対的に
必要とされるものではない。本発明は他の任意の分割モ
ードを使用する実施例にも好適である。各ザブメモリ装
；σ内のメモリ位置あたりに利用できるビット数は、選
択した分割モードに適合するものとすること当然である
。
、即ちｍ ／ ｎビットを有するザブデータワードにそ
れぞれ分割するものと仮定した。しかしこれは絶対的に
必要とされるものではない。本発明は他の任意の分割モ
ードを使用する実施例にも好適である。各ザブメモリ装
；σ内のメモリ位置あたりに利用できるビット数は、選
択した分割モードに適合するものとすること当然である
。
以上の記載において各サブレジスタまたはサブメモリ装
置は別個に発生ずる書込みパルスにより駆動されるもの
と仮定した。しかしながら、１個の書込みパルスのみを
使用することも可能であり、この場合はこの書込みパル
スを別個に監視する。
置は別個に発生ずる書込みパルスにより駆動されるもの
と仮定した。しかしながら、１個の書込みパルスのみを
使用することも可能であり、この場合はこの書込みパル
スを別個に監視する。
この書込みパルスを倍数化する時（一般に複数とする）
上述の監視は必要ではない。複数個のザブレジスタまた
は複数個のザブメモリへの書込みパルスの発生は、常に
少くとも２個の書込みパルスを使用する場合何等支障な
く組合せることができる。それぞれ４ビツトよりなる３
個のザブデータワードを形成すると有利である。
上述の監視は必要ではない。複数個のザブレジスタまた
は複数個のザブメモリへの書込みパルスの発生は、常に
少くとも２個の書込みパルスを使用する場合何等支障な
く組合せることができる。それぞれ４ビツトよりなる３
個のザブデータワードを形成すると有利である。
第１図は、本発明装置の１例回路のブロック図、第２図
は、第１図の回路に用いるザブメモリ装置の回路図であ
る。 Ｒ・・・分割装置 ＳＲ・・・す゛ブレジスク １１Ｃ・・・パリティチェック回路 Ｈ＾・・・アドレスデコーダ ＦＩＧ、２
は、第１図の回路に用いるザブメモリ装置の回路図であ
る。 Ｒ・・・分割装置 ＳＲ・・・す゛ブレジスク １１Ｃ・・・パリティチェック回路 Ｈ＾・・・アドレスデコーダ ＦＩＧ、２
Claims (1)
- 【特許請求の範囲】 １、 それぞれ汀１ピッ１−（ｍλ２）を有し、パリテ
ィビ、１・を含むデータワードのメモリ装置の機能監視
装置であって、データワード”をｎ（ｎ＞２）のナシデ
ータワー１′に分割する分割装置を有し、またメモリ装
置は、ｎ個のサブメモリ装置を具え、これらの各サブメ
モリ装置Ｌｔそのおのおの内にサブデータワードを蓄積
するために、前記分割装置にそれぞれ結合されているメ
モリ装置の機能監視装置におい−（、 本監視装置は、勺ブメモリ装置に接続され、１つのデー
タワードを形成するｎ個の関連サブデータワードのパリ
ティをチェックするパリティチェック装置を具えること
を特徴とするメモリ装置の機能監視装置。 ２、 各サブデータワードがｍ ／ ｎピノ１−を有し
、す′ツメモリ装置の各メモリ装置も同じ＜ｍ／ｎビッ
トを収容し得る如くした特許請求の範囲第１項記載のメ
モリ装置の機能監視装置。 ３、 分割装置は、ｍビット位置を有するレジスタを有
し、該レジスタはそれぞれ対応のｍ／ｎビソトサブデー
デーートに対しｎ個の出力を有することを特徴とする特
許請求の範囲第２項記載のメモリ装置の機能監視装置。 ４、ｍ＝１２、ｎ＝３とする特許請求の範囲第１項また
は第２項記載のメモリ装置の機能監視装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8400392 | 1984-02-08 | ||
| NL8400392A NL8400392A (nl) | 1984-02-08 | 1984-02-08 | Inrichting voor de functiebewaking van een geheugeninrichting. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60181855A true JPS60181855A (ja) | 1985-09-17 |
Family
ID=19843452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60019370A Pending JPS60181855A (ja) | 1984-02-08 | 1985-02-05 | メモリ装置の機能監視装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0155018A1 (ja) |
| JP (1) | JPS60181855A (ja) |
| CA (1) | CA1223077A (ja) |
| NL (1) | NL8400392A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008046979A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | メモリコントローラおよびメモリ制御方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5325375A (en) * | 1991-06-28 | 1994-06-28 | Sun Microsystems, Inc. | Method and apparatus for non-atomic level parity protection for storing data in a random access memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1002271B (it) * | 1973-12-27 | 1976-05-20 | Honeywell Inf Systems | Perfezionamento ai dispositivi di controllo di parita nelle memorie a semiconduttori |
| JPS58105500A (ja) * | 1981-11-23 | 1983-06-23 | スペリ・コ−ポレ−シヨン | メモリ駆動回路故障検出システム及び方法 |
-
1984
- 1984-02-08 NL NL8400392A patent/NL8400392A/nl not_active Application Discontinuation
-
1985
- 1985-02-05 JP JP60019370A patent/JPS60181855A/ja active Pending
- 1985-02-07 CA CA000473764A patent/CA1223077A/en not_active Expired
- 1985-02-07 EP EP85200133A patent/EP0155018A1/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008046979A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | メモリコントローラおよびメモリ制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| NL8400392A (nl) | 1985-09-02 |
| CA1223077A (en) | 1987-06-16 |
| EP0155018A1 (en) | 1985-09-18 |
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