JPH03165124A - エラー訂正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、磁気ディスク装置や光デイスク装置等の記憶
装置に画像情報等の本来の情報と併せて記憶された文書
の名称や番号等を表わしたコードデータを信頼性よく再
生するためのエラー訂正回路に関する。

〔従来の技術〕

磁気ディスク装置や光デイスク装置等の記憶装置には、
画像情報等の本来の情報と併せて文書の名称等のコード
データが格納されるようになっている。これらのコード
データは極めて信頼性よく再現される必要がある。そこ
で従来のこの種の装置では、同一のコードデータを複数
のブロックに別々に格納し、これらをブロック単位で読
み出してコードデータのエラーを訂正して、エラーフラ
グの立っていないブロックのデータのみをバッファ用の
メモリに重ね書きすることにしていた。

そして、このメモリに格納されたコードデータを所定の
パルスによって例えば１バイトずつ読み出して転送する
ようになっていた。

〔発明が解決しようとする課題〕

このような従来のエラー訂正回路では、プロッタ単位で
コードデータの訂正を行っていたので、例えば２チヤン
ネル再生系で片側の１チヤンネルがすべてエラーを生じ
させたような場合には、いずれのブロックについてもエ
ラーフラグが立ってしまい、コードデータの読み出しを
行うことができないという問題があった。

そこで本発明の目的は、２チヤンネル再生系で１チヤン
ネルがすべてエラーのような状態においてもコードデー
タの読み出しを可能とするエラー訂正回路を提供するこ
とにある。

〔課題を解決するための手段〕

請求項１記載の発明では、（１）Ｎバイトからなる同一
のコードデータを第１から第ＭまでのＭ個のブロックか
らなるデータ列として所定の処理を行った後、このデー
タ列を１ワードごとに訂正し、エラーのある場合にはエ
ラーフラグをワード単位で付加するエラーフラグ付加手
段と、（ｉｉ　）このエラーフラグ付加手段の出力デー
タを記憶するメモリ回路と、（ｉｉｉ　）このメモリ回
路に前記した出力データを記憶するとき第１ブロックの
データをエラーフラグも含めてすべてこのメモリ回路に
書き込み、第２ブロック以降についてはエラーフラグの
付加されなかったワードのデータのみをこのメモリ回路
の対応するアドレスに順次重ね書きする書込制御手段と
、（ｉｖ）この書込制御手段によってＭ重の書き込みが
終了した後のメモリ回路中のデータそれぞれにエラーフ
ラグが存在するかどうかを検出するエラーフラグ検出手
段と、（Ｖ）このエラーフラグ検出手段が１つ以上のエ
ラーフラグを検出したときこれをメモリ回路に格納され
た出力データ全体についてのエラーフラグとして出力す
るエラーフラグ出力手段とをエラ−３１正回路に具備さ
せる。

すなわち、本発明では１ブロック単位でエラーの訂正を
行うのではな（，１ワ一ド単位でこれを行うので、２チ
ヤンネルのうちの一方のチャンネルがすべてエラーを生
じたような場合でも、あるブロックについては該当する
ワード部分が他方のチャンネルに対応してエラーを生じ
させない可能性があり、この場合にはこのワードの部分
をメモリ回路に正しいデータとして重ね書きを行うこと
ができる。そして、これにより、メモリ回路に最終的に
格納されたコードデータの信頼性を高めるユとができる
。

請求項２記載の発明では、メモリ回路において第０番地
にコードデータ全体のエラーフラグを配置することにし
た。

〔実施例〕

以下、実施例につき本発明の詳細な説明する。

第１図は本発明の一実施例におけるエラー訂正回路の構
成を表わしたものである。

（エラー訂正回路全体の構成と動作） この実施例のエラー訂正回路におけるＣ１、Ｃ２エラー
訂正回路１１は、図示しない光磁気ディスク等の記憶装
置から８ビツト（１ワード）単位のパラレルなデータ１
２を順次人力するようになっている。記憶装置には同一
のコードが第１のブロックから第８のブロックまでそれ
ぞれ９０／イイトずつ格納されており、第１のブロック
から順にこれらがＣ１、Ｃ２エラー訂正回路１１に送ら
れることになる。

Ｃ１、Ｃ２エラー訂正回路１１ではデータ１２に対、し
て所定の処理を行った後、ワード単位でエラーのチエツ
クを行うようになっている。このチエツクの結果として
エラーが存在する場合には、該当するワードのデータ１
３にエラーフラグ１４を立てて出力する。Ｃ１、Ｃ２エ
ラー訂正回路１１から出力されるこれら９ビツトのパラ
レルなデータは、セレクタ１５の入力端子Ａに供給され
るようになっている。セレクタ１５の他の入力端子Ｂに
は、最終的にメモリ１６に格納されたデータのエラーチ
エツク用のデータ１７が供給される。

セレクタ１５のセレクト端子Ｓに供給されるセレクト信
号１９はメモリ１６にデータの書き込みを行う通常時に
入力端子Ａ側を選択しているので、エラーチエツク用の
データ１７についての説明は後述する。

さて、第１のブロックに関するデータ１３がＣＩ、Ｃ２
エラー訂正回路１１から出力されている状態では、セレ
クタ１５は入力端子Ａに供給された９ビツトのデータ２
１をフリップフロップ回路からなるレジスタ２２に供給
する。レジスタ２２およびメモリ１６はライトイネーブ
ル信号２３の供給を受ける入力端子を備えている。この
状態でメモリ制御回路２４はデータの書き込みを行わせ
るライトイネーブル信号２３を出力しており、レジスタ
２２から出力される９ビツトのデータ２５はメモリ制御
回路２４から出力されるアドレス信号２７に応じてメモ
リ１６の対応する番地に書き込まれる。メモリ制御回路
２４内の７ビツトカウンタ２８は、９０バイト分のデー
タを１バイトずつ第１番地から第９０番地まで順に書き
込むためのアドレス信号２７を作成する回路である。ラ
イトイネーブル信号２３はこのメモリ制御回路２４内の
第１のゲート２９から出力される。メモリ制御回路２４
の構成と動作については後に詳しく説明する。

第１のブロックについての各９ビツトのデータ２５がメ
モリ１６の第１番地から第９０番地までに格納されたら
、第２のブロックから第８のブｒ】ツタまでについては
、それぞれのワードのうちエラーフラグ１４が立ってい
ないもののみがメモリ１６の該当する番地に重ね書きさ
れることになる。このために、エラーフラグ１４はメモ
リ制御回路２４内の第２のゲート３１に人力される。そ
して、エラーフラグ１４が立っていないワードに相当す
るデータ２５がレジスタ２２から出力されるタイミング
で、第１のゲート２９からライトイネーブル信号２３を
出力させ、このとき７ビツトカウンタ２８から出力され
るアドレス信号２７に対応する番地にデータ２５が重ね
書きされることになる。

このようにしてメモリ１６に対する８ブロック分のデー
タの書き込みが終了したら、今度はこのメモリ１６の第
１番地から順にデータ３２の読み出しが行われる。この
うちのエラーチエツク用の１ビツトずつのデータ３３は
メモリ制御回路２４内の第３のゲート３４に順次供給さ
れ、その出力がフリップフロップ回路３５に供給される
。フリップ−フロップ回路３５から出力されるエラーチ
エツク用のデータ１７は、セレクト信号１９によってこ
のタイミングで選択され、レジスタ２２を経由してメモ
リ１６に供給される。このときメモリ制御回路２４から
出力されるアドレス信号２７は、第０番地にホールドさ
れている。したがって、メモリ１６の第１番地から順に
第９０番地までのエラーチエツクを行った結果としてい
ずれにもエラーがなかった場合には、これを示す“００
□″というデータがメモリ１６の第０番地に書き込まれ
、１つでもエラーがあった場合には“０１、″というデ
ータが書き込まれることになる。この第０番地に書き込
まれたデータが、メモリ１６に格納されたコードのエラ
ーフラグとなる。

メモＵ　ｌ　６に以上のようにして第０番地から第９０
番地までのデータが書き込まれたら、アドレス信号２７
によってこれらが順次読み出され、８ビツトパラレルの
データがアウトプットバッファ３６を介してバスに送り
出されることになる。アウトプットバッファ３６の読み
出しの制御は、図示しない回路部分から供給されるバス
続出制御信号３８によって行われる。

（メモリ制御回路の構成と動作） ところで、メモリ制御回路２４はＣＩ、Ｃ２エラー訂正
回路１１からエラーフラグ１４を入力する他に、３ビツ
トパラレルの制御信号４１とメモリライトイネーブル用
のクロック信号４２の供給を受けるようになっている。

このうち制御信号４１は、タイミング発生回路４３に供
給される。タイミング発生回路４３は、第１ブロックタ
イミング信号４４と、第２〜第８ブロックタイミング信
号４５とエラーフラグタイミング信号４６をそれぞれ出
力するようになっている。このうち第１ブロックタイミ
ング信号４４は、第１ブロックのデータをメモリ１６に
書き込むタイミングで出力される。第１ブロックタイミ
ング信号４４は、第４のゲート４８を介してレジスタ４
９に人力され、ここから第１のゲート２９の一方の入力
端子に供給される。第１のゲート２９の他方の入力端子
にはクロック信号４２が供給されるようになっており、
これを掛は合わせた信号がライトイネーブル信号２３と
して出力されることになる。

エラーフラグタイミング信号４Ｇも同様ｊご第４のゲー
ト４８を介してレジスタ４９に人力され、エラーフラグ
が第０番地に書き込まれるタイミングでライトイネーブ
ル信号２３が出力されることになる。第２〜第８ブロッ
クタイミング信号４５については、ＣＩ、Ｃ２エラー訂
正回路１１から供給されるエラーフラグ１４と共に第２
のゲート３１に供給され、エラーが発生していないワー
ドに対してのみそのゲート出力５１が第４のゲート４８
に人力されることになる。したがって、第２〜第８のブ
ロックについてはエラーの発生していないワードのみに
対してメモリ１６での重ね書きが行われることになる。

エラーフラグタイミング信号４６は、タイミング発生回
路４３から出力されるリセット信号５２と共に第５のゲ
ート５３に供給される。第５のゲート５３から出力され
るカウンタリセット信号５４は、７ビツトカウンタ２８
のリセット端子に供給され、これをリセットする。なお
、このリセットのタイミングは、メモリ１６に書き込ま
れる各プロｌりの先頭のデータがメモリの第１番地にな
るような時機に設定されている。

一方、この７ビツトカウンタ２８は、通常はレジスタ２
２から出力されるデータ２５に同期してカウントアツプ
が行われ、メモリ１６にエラーフラグを書き込んだ後に
メモリ１６から８ビツトパラレルデータ３２を読み出す
ときは、アウトプットバッファ３６からデータを読み出
すバス読出制御信号３８に同期してカウントアツプする
。

また、この７ビントカウンタ２８には、タイミング発生
回路４３からカウンタをホールドする信号５６が供給さ
れるようになっている。この信号５６により、メモリ１
６にエラーフラグを書き込んだ後にメモリ１６から８ビ
ツトパラレルデータ３２を読み出すときに、カウントが
一時ホールドされる。アウトプットバッファ３６からデ
ータを読み出すバス読出制ｆ１１信号３８に同期してホ
ールド；ま解除され、７ビツトカウンタ２８のカウント
アツプが行われる。

タイミング発生回路４３から出力される他のタイミンク
信号５７は第３のゲート３４に供給されろ。このタイミ
ング信号５７によって第３のゲート３４はメモリ１６に
データをすべて占き込んだ後のエラーチエツク時にデー
タ３３を通過させ、フリップフロップ回路３５のセット
端子Ｓに供給することになる。これによりこのフリップ
フロップ回路３５からエラーチエツク用のデータ１７が
作成されることになる。

〔発明の効果〕

以上説明したように請求項１記載の発明によれば、デー
タ列を１ワードごとに訂正し、エラーのある場合にはエ
ラーフラグをワード単位で付加すると共に、第２ブロッ
ク以降についてはエラーフラグの付加されなかったワー
ドのデータのみをメモリ回路の対応するアドレスに順次
重ね書きするようにしたので、ワード単位でコードデー
タを正しいものに書き換えることができ、メモリ回路に
最終的に格納されるコードデータの信頼性を高めること
ができる。また、２チヤンネル再生系の片側１チヤンネ
ルがすべてエラーを生じるような場合でも、各ワードを
正しいものに置き換えることができ、コードデータの読
み出しの可能性が高まり、この点でもコードの読み出し
の信頼性を高めることができる。

更に請求項２記載の発明によれば、ワード単位で訂正を
行ったにもかかわらず、ブロック単位でエラーフラグを
立てることができ、本発明を従来のシステムにそのまま
使用することができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるエラー訂正回路を表
わした回路図である。 １１・・・・・・ＣｌＳＣ２エラー訂正回路、１５・・
・・・・セレクタ、 １６・・・・・・メモリ　（メモリ回路）、１７・・・
・・・エラーチエツク用のデータ、１９・・・・・・セ
レクト信号、 ２３・・・・・・ライトイネーブル信号、２４・・・・
・・メモリ制御回路、 ２７・・・・・・アドレス信号、２８・・・・・・カウ
ンタ、３５・・・・・・フリップフロップ回路、３６・
・・・・・アウトプットバッファ、４３・・・・・・タ
イミング発生回路。

Claims (1)

1. 【特許請求の範囲】 １、Ｎバイトからなる同一のコードデータを第１から第
   ＭまでのＭ個のブロックからなるデータ列として所定の
   処理を行った後、このデータ列を１ワードごとに訂正し
   、エラーのある場合にはエラーフラグをワード単位で付
   加するエラーフラグ付加手段と、 このエラーフラグ付加手段の出力データを記憶するメモ
   リ回路と、 このメモリ回路に前記出力データを記憶するとき第１ブ
   ロックのデータをエラーフラグも含めてすべてこのメモ
   リ回路に書き込み、第２ブロック以降についてはエラー
   フラグの付加されなかったワードのデータのみをこのメ
   モリ回路の対応するアドレスに順次重ね書きする書込制
   御手段と、この書込制御手段によってＭ重の書き込みが
   終了した後の前記メモリ回路中のデータそれぞれにエラ
   ーフラグが存在するかどうかを検出するエラーフラグ検
   出手段と、 このエラーフラグ検出手段が１つ以上のエラーフラグを
   検出したときこれを前記メモリ回路に格納された出力デ
   ータ全体についてのエラーフラグとして出力するエラー
   フラグ出力手段 とを具備することを特徴とするエラー訂正回路。 ２、前記メモリ回路の第Ｌから第Ｌ＋Ｎ番地にコードデ
   ータを格納し、前記エラーフラグ出力手段の出力するエ
   ラーフラグをメモリ回路の第Ｑ番地に格納することを特
   徴とする請求項１記載のエラー訂正回路。