JPS61246854A - エラ−処理方式 - Google Patents
エラ−処理方式Info
- Publication number
- JPS61246854A JPS61246854A JP60071674A JP7167485A JPS61246854A JP S61246854 A JPS61246854 A JP S61246854A JP 60071674 A JP60071674 A JP 60071674A JP 7167485 A JP7167485 A JP 7167485A JP S61246854 A JPS61246854 A JP S61246854A
- Authority
- JP
- Japan
- Prior art keywords
- data
- error
- word
- ecc
- flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
記憶装置中の異なるアドレスの複数個のデータをまとめ
てECCビットを付加し、1ワード構成としたものでは
、ECCビットによって修正不可能なエラーが発生した
場合、訂正のためワード中の1つのデータを正しいデー
タで部分書き込みし。
てECCビットを付加し、1ワード構成としたものでは
、ECCビットによって修正不可能なエラーが発生した
場合、訂正のためワード中の1つのデータを正しいデー
タで部分書き込みし。
ECCビットをとり直すと、ワード中の全データとEC
Cビットとが整合し、残りのデータのエラー修復ができ
な(なる、このため、修正不可能なエラーの後で1つの
データが正しく部分書き込みされた事実をフラグで表示
し、正しい方のデータを識別可能にする。
Cビットとが整合し、残りのデータのエラー修復ができ
な(なる、このため、修正不可能なエラーの後で1つの
データが正しく部分書き込みされた事実をフラグで表示
し、正しい方のデータを識別可能にする。
本発明は、記憶装置におけるエラー処理方式に関するも
のであり、特に別々にアドレス可能な2個のデータを1
つの単位としてECCビットを付加したワード構成の記
憶装置におけるエラー処理方式に関する。
のであり、特に別々にアドレス可能な2個のデータを1
つの単位としてECCビットを付加したワード構成の記
憶装置におけるエラー処理方式に関する。
一般に記憶装置では、データの信顛性を高めるため、E
CCビットを付加し、1ビツトエラーが発生した場合、
自動的に修正できるようにしている。
CCビットを付加し、1ビツトエラーが発生した場合、
自動的に修正できるようにしている。
ところで記憶装置の構成上、アクセスデータ単位にくら
べて記憶装置のワード幅が大きい場合。
べて記憶装置のワード幅が大きい場合。
lワードに複数個のアクセスデータ単位が含まれる場合
がある。このような場合、1個のアクセスデータ単位ご
とにECCビットを生成し付加すると、記憶装置が許容
できるワードの幅を超過してしまうことがある。このた
め、2個のアクセスデータ単位を対象にECCビットを
生成し、付加して、全体を1ワードとして扱うようにし
た記憶装置も用いられている。
がある。このような場合、1個のアクセスデータ単位ご
とにECCビットを生成し付加すると、記憶装置が許容
できるワードの幅を超過してしまうことがある。このた
め、2個のアクセスデータ単位を対象にECCビットを
生成し、付加して、全体を1ワードとして扱うようにし
た記憶装置も用いられている。
第3図は、このような従来の記憶装置のデータ構成を示
したもので2図において、30は処理装置、31は記憶
装置、32はワード、33はEVENデータ、34はO
DDデータ、35はECCビットを表している。
したもので2図において、30は処理装置、31は記憶
装置、32はワード、33はEVENデータ、34はO
DDデータ、35はECCビットを表している。
記憶装置31に対するデータの読み書き単位はワードで
ある。
ある。
ワード32は、EVENデータとODDデータとECC
データとで構成される。しかし、記憶装置31に対する
アクセス元との間のデータ転送の幅はハーフワード分で
あり、処理装置からの1回のアクセス要求でアドレス指
定されたEVENデータあるいはODDデータの一方の
みが転送される。
データとで構成される。しかし、記憶装置31に対する
アクセス元との間のデータ転送の幅はハーフワード分で
あり、処理装置からの1回のアクセス要求でアドレス指
定されたEVENデータあるいはODDデータの一方の
みが転送される。
第4図は、このような従来の記憶装置の具体的な構成例
を示したもので9図において、41はメモリ、42はス
トア・データ・レジスタSDR。
を示したもので9図において、41はメモリ、42はス
トア・データ・レジスタSDR。
43はECC作成回路、44はフェッチ・データ・レジ
スタFDR,45はECC修正回路、46はセレクタを
示す。
スタFDR,45はECC修正回路、46はセレクタを
示す。
読み出し動作と書き込み動作は2次の通りである。
羞多」[2腹作
処理装置から読み出し要求が行われたとき、リード・リ
クエストとアドレスとが記憶装置へ送られる。
クエストとアドレスとが記憶装置へ送られる。
記憶装置では、アドレスに対応するメモリ41の記憶域
からワード・データを読み出し、フェッチ・データ・レ
ジスタFDR44にセットする。
からワード・データを読み出し、フェッチ・データ・レ
ジスタFDR44にセットする。
FDR44のデータは2次にECC修正回路45でEC
Cチェックされ、エラーなしあるいは修正可能なデータ
・エラーが検出された場合には修正してから、正しいデ
ータがリード・データとして処理装置へ転送される。
Cチェックされ、エラーなしあるいは修正可能なデータ
・エラーが検出された場合には修正してから、正しいデ
ータがリード・データとして処理装置へ転送される。
しかし、修正不可能なデータ・エラーが検出された場合
には、エラー信号が処理装置へ送出される。
には、エラー信号が処理装置へ送出される。
IJ」i11作
処理装置から書き込み要求が行われたとき、ストア・リ
クエストとアドレスとストア・データとが記憶装置へ送
られる。
クエストとアドレスとストア・データとが記憶装置へ送
られる。
記憶装置では、読み出し動作のときと同様に。
アドレスに対応するメモリ41の記憶域からワード・デ
ータを読み出し、フェッチ・データ・レジスタFDR4
4にセットする。
ータを読み出し、フェッチ・データ・レジスタFDR4
4にセットする。
さらにECC修正回路45でデータ・エラーのECCチ
ェックを行い、エラーがあれば修正して。
ェックを行い、エラーがあれば修正して。
セレクタ46の入力へリード・データとして送る。
他方、処理装置から送られてきたストア・データはセレ
クタ46の他の入力へ与えられる。セレクタ46は、ア
ドレスの一部により制御され、たとえばODDデータが
指定されている場合には。
クタ46の他の入力へ与えられる。セレクタ46は、ア
ドレスの一部により制御され、たとえばODDデータが
指定されている場合には。
ストア・データを5DR42の0DD91域に転送し、
そしてリード・データ中のEVENデータを同じ5DR
42のEVEN領域に転送する。このようにして5DR
42には、ストア・データがODDかEVENかにした
がって、メモリ中の以前のストア・データとは反対側の
EVENかODDのデータを選択して部分書き込み(P
artial Write)用データが合成される。
そしてリード・データ中のEVENデータを同じ5DR
42のEVEN領域に転送する。このようにして5DR
42には、ストア・データがODDかEVENかにした
がって、メモリ中の以前のストア・データとは反対側の
EVENかODDのデータを選択して部分書き込み(P
artial Write)用データが合成される。
次にこの部分書き込み用データは、5DR4,2からメ
モリ41のアドレス指定されている領域へ転送され、書
き込まれる。
モリ41のアドレス指定されている領域へ転送され、書
き込まれる。
従来の記憶装置では、たとえば処理装置からEVEN側
のデータに対する読み出し要求があって。
のデータに対する読み出し要求があって。
その読み出しワード・データから、ECC修正回路45
によって修正不可能なエラー(たとえば2ビツトエラー
)が検出された場合には、そのエラー状態の修復が不可
能になるという問題があった。
によって修正不可能なエラー(たとえば2ビツトエラー
)が検出された場合には、そのエラー状態の修復が不可
能になるという問題があった。
すなわち、一般に修正不可能なデータ・エラーが存在す
る場合、そのアドレスに正しいデータをストアし、その
データ域を正当化する方法がとられる。そこでたとえば
上記の例では、処理装置からEVEN側のストア・デー
タを送ったとき、実際には、第1図の(a)に××で示
すように、ODD側のデータに修正不可能なエラーが存
在していた場合には、第1図の(b)に示すように、E
VEN側のNEWデータと、ODD側のエラー・データ
との組み合わせとなり、このワードのエラー状態は修復
されない。
る場合、そのアドレスに正しいデータをストアし、その
データ域を正当化する方法がとられる。そこでたとえば
上記の例では、処理装置からEVEN側のストア・デー
タを送ったとき、実際には、第1図の(a)に××で示
すように、ODD側のデータに修正不可能なエラーが存
在していた場合には、第1図の(b)に示すように、E
VEN側のNEWデータと、ODD側のエラー・データ
との組み合わせとなり、このワードのエラー状態は修復
されない。
しかしそれにもかかわらず、このとき行われる部分書き
込みで、ECC作成回路43により、エラーのODDデ
ータを含むワード全体についてECCビットが作成され
るため、ECCチェック上では、以後このワードはエラ
ーがないものとして扱われることになる。
込みで、ECC作成回路43により、エラーのODDデ
ータを含むワード全体についてECCビットが作成され
るため、ECCチェック上では、以後このワードはエラ
ーがないものとして扱われることになる。
本発明は、修正不可能なエラーが検出された後の修復の
ために行われるデータ・ストアにより。
ために行われるデータ・ストアにより。
ECCビットが無エラーを表示するように作成されても
、このような状態が発生していたことを以後、データご
とに設けたフラグで識別可能にするものである。
、このような状態が発生していたことを以後、データご
とに設けたフラグで識別可能にするものである。
第1図は9本発明の原理を例示的に示す説明図である。
図の(a)、 (b)において、1は記憶装置内のワ
ード、2はEVENデータ領域、3はODDデータ領域
、4はEVENエラー・フラグ(UEE)、5はODD
エラー・フラグ(UEO)、6はECCビット領域を表
している。
ード、2はEVENデータ領域、3はODDデータ領域
、4はEVENエラー・フラグ(UEE)、5はODD
エラー・フラグ(UEO)、6はECCビット領域を表
している。
EVENエラー・フラグ4およびODDエラー・フラグ
5は9本発明により設けられたエラー制御情報であり、
EVENおよびODDのいずれのエラー・フラグも、正
常では図(a)に示すようにクリアされており、修正不
可能なエラーが検出された後にデータ・ストアが行われ
たときには図(b)に示すように、ストアされた側のフ
ラグ(図示の例ではEVENエラー・フラグ)をオン(
=“1”)にセットする。これにより、ストアされてい
ない残りの側のデータ(図示の例ではODDデータ)が
無効であることを識別可能にする。
5は9本発明により設けられたエラー制御情報であり、
EVENおよびODDのいずれのエラー・フラグも、正
常では図(a)に示すようにクリアされており、修正不
可能なエラーが検出された後にデータ・ストアが行われ
たときには図(b)に示すように、ストアされた側のフ
ラグ(図示の例ではEVENエラー・フラグ)をオン(
=“1”)にセットする。これにより、ストアされてい
ない残りの側のデータ(図示の例ではODDデータ)が
無効であることを識別可能にする。
情報処理装置からのアクセス要求により記憶装置が読み
出したECCによっては修正できないエラーが検出され
たとき、情報処理装置にエラーが通知される。その後情
報処理装置から正しいデータをストアする処理が行われ
たとき9部分書き込みのため、そのワードはエラー・デ
ータを含む状態でECCビットと整合をとられ、ECC
上は正当なデータとなるが、エラー制御情報のEVEN
エラー・フラグおよびODDエラー・フラグを用いて、
エラー・データの可能性のある側のデータを指示し、そ
のデータの読み出しを禁止することができる。
出したECCによっては修正できないエラーが検出され
たとき、情報処理装置にエラーが通知される。その後情
報処理装置から正しいデータをストアする処理が行われ
たとき9部分書き込みのため、そのワードはエラー・デ
ータを含む状態でECCビットと整合をとられ、ECC
上は正当なデータとなるが、エラー制御情報のEVEN
エラー・フラグおよびODDエラー・フラグを用いて、
エラー・データの可能性のある側のデータを指示し、そ
のデータの読み出しを禁止することができる。
第2図は9本発明の1実施例による記憶装置の構成を示
す。
す。
図において、21はメモリ、22はストア・データ・レ
ジスタSDR,23はECC作成回路。
ジスタSDR,23はECC作成回路。
24はフェッチ・データ・レジスタFDR,25はEC
C修正回路、26はセレクタ、27はエラー・フラグ設
定回路、28はエラー制御回路、EVENはEVENデ
ータ、ODDはODDデータ。
C修正回路、26はセレクタ、27はエラー・フラグ設
定回路、28はエラー制御回路、EVENはEVENデ
ータ、ODDはODDデータ。
UEEはEvENエラー・フラグ、UEOはODDエラ
ー・フラグ、ECCはECCビットを表す。
ー・フラグ、ECCはECCビットを表す。
なお第2図における21ないし26の構成要素は、第4
図に示されている41ないし46の構成要素に対応し、
基本的には同一の機能を果たしている。
図に示されている41ないし46の構成要素に対応し、
基本的には同一の機能を果たしている。
データの書き込み動作の際、ストア・データ・レジスタ
5DR22において、エラー・フラグ設定回路27は、
ストア・データにEVENエラー・フラグ(以&UEE
で示す)およびODDエラー・フラグ(以後UEOで示
す)を設定する。
5DR22において、エラー・フラグ設定回路27は、
ストア・データにEVENエラー・フラグ(以&UEE
で示す)およびODDエラー・フラグ(以後UEOで示
す)を設定する。
エラー・フラグ設定回路27は、ストア・リクエスト信
号と、EVENloDDのアドレス情報と2部分書き込
みのためにメモリ21から読み出したワードについてE
CC修正回路25がECC修正不可能を検出したときの
エラー信号とにより。
号と、EVENloDDのアドレス情報と2部分書き込
みのためにメモリ21から読み出したワードについてE
CC修正回路25がECC修正不可能を検出したときの
エラー信号とにより。
UEEあるいはUEOに“1”を設定する。
すなわち、エラー・フラグ設定回路27は、書き込み先
のワードからECC修正不可能を示すエラー信号が出力
されない限り、UEE=UEO=0が設定される。しか
し、ECC修正不可能のエラーを含むワードに対する部
分書き込みの場合。
のワードからECC修正不可能を示すエラー信号が出力
されない限り、UEE=UEO=0が設定される。しか
し、ECC修正不可能のエラーを含むワードに対する部
分書き込みの場合。
たとえばEVENデータの書き込みの場合には。
UEE=1.UEO=0が設定される。
このようにして、ECC修正不可能のエラーを含むワー
ドには、 (UEE=1.UEO=O)あるいは(U
EE=O,UEO=1)が設定され。
ドには、 (UEE=1.UEO=O)あるいは(U
EE=O,UEO=1)が設定され。
またECC作成回路23によって作成されて整合性のあ
るECCビットが設定されてメモリ21に書き込まれる
。
るECCビットが設定されてメモリ21に書き込まれる
。
次に、メモリ21からのデータの読み出し動作の場合に
は、エラー制御回路28は、フェッチ・データ・レジス
タFDR24中のデータのUEEおよびUBOのフラグ
を調べ、 (UEE=1.UEO=O)あるいは(U
EE=0.UEO=1)を検出したとき、エラー・フラ
グの値が“0”の側のデータの読み出しを禁止するよう
、ECC修正回路25に通知する。
は、エラー制御回路28は、フェッチ・データ・レジス
タFDR24中のデータのUEEおよびUBOのフラグ
を調べ、 (UEE=1.UEO=O)あるいは(U
EE=0.UEO=1)を検出したとき、エラー・フラ
グの値が“0”の側のデータの読み出しを禁止するよう
、ECC修正回路25に通知する。
たとえば、 (UEE=1.UEO=O)の場合。
EVENデータの読み出しは許可されるが、 ODDデ
ータの読み出しは許可されない。
ータの読み出しは許可されない。
なお、上述した実施例では、メモリ内のワードに含まれ
るアドレス可能なデータの個数を2個としたが9本発明
は、4個あるいは8個など任意複数個の場合について適
用できることは明らかである。ただしこの場合、それら
のデータの個数に合ったビット数のエラー・フラグを用
いる必要がある。
るアドレス可能なデータの個数を2個としたが9本発明
は、4個あるいは8個など任意複数個の場合について適
用できることは明らかである。ただしこの場合、それら
のデータの個数に合ったビット数のエラー・フラグを用
いる必要がある。
本発明によれば、ワード中に複数個のアドレス可能なデ
ータを含む構成の記憶装置において、ECCによる修正
が不可能なエラーが検出された場合のエラー修復が可能
となり、また一部にエラー・データを含む場合の読み出
しデータの有効性判別が可能となり+ (f頼性の向上
を図ることができる。
ータを含む構成の記憶装置において、ECCによる修正
が不可能なエラーが検出された場合のエラー修復が可能
となり、また一部にエラー・データを含む場合の読み出
しデータの有効性判別が可能となり+ (f頼性の向上
を図ることができる。
第1図は本発明の原理説明図、第2図は本発明の1実施
例装置の構成図、第3図は記憶装置のデータ構成図、第
4図は従来の記憶装置の構成図である。 第1図において、1はワード、2はEVENデータ領域
、3はODDデータ?il域、4はEVENエラー・フ
ラグ、5はODDエラー・フラグ、6はECCビット領
域を表している。
例装置の構成図、第3図は記憶装置のデータ構成図、第
4図は従来の記憶装置の構成図である。 第1図において、1はワード、2はEVENデータ領域
、3はODDデータ?il域、4はEVENエラー・フ
ラグ、5はODDエラー・フラグ、6はECCビット領
域を表している。
Claims (1)
- 【特許請求の範囲】 各ワードが個々にアドレス可能な複数個のデータと、こ
れらの複数個のデータを一括して作成したECCビット
とを含むワード構成の記憶装置において、 上記各ワードごとに、ワード内の複数個のデータのそれ
ぞれに対応づけて複数個のエラー・フラグを設け、 記憶装置から読み出したワードにECCビットによって
は修正不可能なエラーが検出された場合に、エラー修復
のため当該ワード内の1個ないし複数個のデータを正し
く部分書き込みする際、部分書き込みを行ったデータに
対応するエラー・フラグをオンに設定しておき、 データ読み出しの際には上記複数個のエラー・フラグに
基づいてデータの有効、無効を識別することを特徴とす
るエラー処理方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60071674A JPS61246854A (ja) | 1985-04-04 | 1985-04-04 | エラ−処理方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60071674A JPS61246854A (ja) | 1985-04-04 | 1985-04-04 | エラ−処理方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61246854A true JPS61246854A (ja) | 1986-11-04 |
JPH0373014B2 JPH0373014B2 (ja) | 1991-11-20 |
Family
ID=13467365
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60071674A Granted JPS61246854A (ja) | 1985-04-04 | 1985-04-04 | エラ−処理方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61246854A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007316814A (ja) * | 2006-05-24 | 2007-12-06 | Nidec Sankyo Corp | 不揮発性メモリの更新方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0746139B2 (ja) * | 1992-04-06 | 1995-05-17 | 株式会社日本ボーサイ工業 | 車両用追突防止センサー |
-
1985
- 1985-04-04 JP JP60071674A patent/JPS61246854A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007316814A (ja) * | 2006-05-24 | 2007-12-06 | Nidec Sankyo Corp | 不揮発性メモリの更新方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0373014B2 (ja) | 1991-11-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5663969A (en) | Parity-based error detection in a memory controller | |
JPS6061837A (ja) | エラ−訂正装置 | |
JPS6120166A (ja) | メモリ・システムのエラー検出方法 | |
JPS6047625B2 (ja) | エラ−訂正システム | |
AU597140B2 (en) | Efficient address test for large memories | |
JPH02206843A (ja) | 不良データアルゴリズム | |
JP2606862B2 (ja) | 単−エラー検出・訂正方式 | |
JPS61246854A (ja) | エラ−処理方式 | |
JPS6129024B2 (ja) | ||
KR860002027B1 (ko) | 키이 기억 에러 처리 시스템 | |
JPH0281148A (ja) | エラー識別方法 | |
JPH0441375B2 (ja) | ||
JPH0612339A (ja) | メモリのチェック方式 | |
JP4773343B2 (ja) | キャッシュメモリのためのエラーを認識する方法と装置,およびキャッシュメモリ | |
US4916703A (en) | Handling errors in the C bit of a storage key | |
JPS63278162A (ja) | 情報処理装置におけるエラ−訂正装置 | |
JPS61211786A (ja) | Icカ−ド | |
JPS63271555A (ja) | 記憶制御方式 | |
JP3114177B2 (ja) | エラー訂正回路 | |
JPS6010661B2 (ja) | 誤り検査方式 | |
JPS641817B2 (ja) | ||
JPS6134648A (ja) | 記憶装置 | |
JPH03290745A (ja) | メモリエラー検出・訂正方法 | |
JPH01309421A (ja) | 誤り訂正方式 | |
JPH01181141A (ja) | メモリ誤り検出方式 |