JPS6134648A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6134648A JPS6134648A JP15681284A JP15681284A JPS6134648A JP S6134648 A JPS6134648 A JP S6134648A JP 15681284 A JP15681284 A JP 15681284A JP 15681284 A JP15681284 A JP 15681284A JP S6134648 A JPS6134648 A JP S6134648A
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- JP
- Japan
- Prior art keywords
- bit
- memory
- bits
- parity
- signals
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は情報処理装置等に用いられる記憶装置に関する
。
。
（従来技術）
情報処理装置等に用いられる記憶装置の記憶媒体として
は、現在半導体記憶素子（以下メモリＩＣと称する）が
一般的であシ、記憶装置は通常多数個のメモリＩＣを使
用して構成される。
は、現在半導体記憶素子（以下メモリＩＣと称する）が
一般的であシ、記憶装置は通常多数個のメモリＩＣを使
用して構成される。
この場合一般に情報処理装置は記憶装置に対し複数ビッ
トのチーターの読み出しまたは書き込みを行なう為メモ
リＩＣの構成が２ｎワード×１ビットである場合には、
データーのビット数に応じた複数個のメモリＩＣが同時
に動作する様に記憶装置は構成される。例としてデータ
ー幅が３２ビットである場合を第１図に示す。図中参照
数字１０１〜１３２は２ｎ ワード×１ビットのメモリ
ＩＣであシ参照数字２０１〜２３２および３０１〜３３
２はそれぞれ３２ビットの書込み情報信号および読出し
情報信号である。参照数字４００はｎビットのアドレス
信号およびクロック信号等の制御信号であシメモリＩＣ
１０１〜１３２が同時に動作する様に並列に結線されて
いる〇 一方近年、集積回路の製造技術の進歩によシワ−ド数は
比較的小さくてもよいが記憶装置を小型化したいとの要
求を充すために複数ビットのメモリＩＣが実用化され実
際に記憶装置に使用されるようになって来た。
トのチーターの読み出しまたは書き込みを行なう為メモ
リＩＣの構成が２ｎワード×１ビットである場合には、
データーのビット数に応じた複数個のメモリＩＣが同時
に動作する様に記憶装置は構成される。例としてデータ
ー幅が３２ビットである場合を第１図に示す。図中参照
数字１０１〜１３２は２ｎ ワード×１ビットのメモリ
ＩＣであシ参照数字２０１〜２３２および３０１〜３３
２はそれぞれ３２ビットの書込み情報信号および読出し
情報信号である。参照数字４００はｎビットのアドレス
信号およびクロック信号等の制御信号であシメモリＩＣ
１０１〜１３２が同時に動作する様に並列に結線されて
いる〇 一方近年、集積回路の製造技術の進歩によシワ−ド数は
比較的小さくてもよいが記憶装置を小型化したいとの要
求を充すために複数ビットのメモリＩＣが実用化され実
際に記憶装置に使用されるようになって来た。
この例を第２図に示す。図中参照数字５０１〜（ｎ−２
） ５０９は２ ワード×４ビットのメモリＩＣであ
シその集積度は第１図におけるメモリＩ Ｃ１０１〜１
３２と同じであるとする。参照数字２０１〜２３２，３
０１〜３３２および４００は第１図と同様に書込み情報
信号、読出し情報信号および（ｎ−２）ビットのアドレ
ス信号およびクロック信号等の制御信号である。参照数
字２３３〜２３６，３３３〜３３６も書込み情報信号お
よび読出し情報信号であるが彼達するようにこれらは故
障検知のためのハリティビット情報信号である。
） ５０９は２ ワード×４ビットのメモリＩＣであ
シその集積度は第１図におけるメモリＩ Ｃ１０１〜１
３２と同じであるとする。参照数字２０１〜２３２，３
０１〜３３２および４００は第１図と同様に書込み情報
信号、読出し情報信号および（ｎ−２）ビットのアドレ
ス信号およびクロック信号等の制御信号である。参照数
字２３３〜２３６，３３３〜３３６も書込み情報信号お
よび読出し情報信号であるが彼達するようにこれらは故
障検知のためのハリティビット情報信号である。
一般にメモリＩＣの故障の検出に対してはチーター幅を
複数のブロックに分割し各々のブロックに対し冗長ビッ
トを付加し故障の検出を行なうパリティチェック方式が
しばしば用いられる。通常は８ビットを１ブロツクとし
く以下バイトと称する）各々のバイトに対し１ビットの
冗長ビット（以下パリティビットと称する）を付加し、
８ビット＋１ビットの９ビット中の１１”の数が奇数（
又は偶数）になる様パリティビットを決定して記憶装置
に書き込み、読み出し時に上記９ビット中の′１”の数
が奇数（又は偶数）であるかを調べる事によシ誤シの検
出を行なう。
複数のブロックに分割し各々のブロックに対し冗長ビッ
トを付加し故障の検出を行なうパリティチェック方式が
しばしば用いられる。通常は８ビットを１ブロツクとし
く以下バイトと称する）各々のバイトに対し１ビットの
冗長ビット（以下パリティビットと称する）を付加し、
８ビット＋１ビットの９ビット中の１１”の数が奇数（
又は偶数）になる様パリティビットを決定して記憶装置
に書き込み、読み出し時に上記９ビット中の′１”の数
が奇数（又は偶数）であるかを調べる事によシ誤シの検
出を行なう。
従来の記憶装置では第２図に示すようにパリティビット
を付加する１ブロツクを構成する８ビットは２つのメモ
リＩＣたとえばメモリーＣ５０１と５０２．５０３と５
０４．５０５と５０６゜５０７と５０８に格納されるも
のであった。すなわちメモＩＪＩＣ５０１と５０２との
例では書込み情報信号２０１〜２０８に対しパリティビ
ット情報２３３が付加、読出し情報信号３０１〜３０８
に対しパリティビット情報信号３３３が付加されている
。
を付加する１ブロツクを構成する８ビットは２つのメモ
リＩＣたとえばメモリーＣ５０１と５０２．５０３と５
０４．５０５と５０６゜５０７と５０８に格納されるも
のであった。すなわちメモＩＪＩＣ５０１と５０２との
例では書込み情報信号２０１〜２０８に対しパリティビ
ット情報２３３が付加、読出し情報信号３０１〜３０８
に対しパリティビット情報信号３３３が付加されている
。
し
かかる従来の記憶装置では第１図に比メモＩＪ ＩＣの
個数を１に減することはできるがたとえばメモリＩＣの
故障モードによっては１個のメモリーＣの故障によって
パリティピットの付加単位である１ブロツクの中の４ビ
ットが同時に不正ビットとなることとなシかかるｗＡシ
はパリティビット付加方式では検出できないという欠点
がある。
個数を１に減することはできるがたとえばメモリＩＣの
故障モードによっては１個のメモリーＣの故障によって
パリティピットの付加単位である１ブロツクの中の４ビ
ットが同時に不正ビットとなることとなシかかるｗＡシ
はパリティビット付加方式では検出できないという欠点
がある。
（発明の目的）
本発明の目的は複数ビット構成のメモリＩＣの故障時に
おいてもパリティチェック方式にて致啼が発見できる記
憶装置を提供することにある。
おいてもパリティチェック方式にて致啼が発見できる記
憶装置を提供することにある。
（発明の構成）
本発明の装置は、ｋ個（ｋは２以上の自然数）のｌ（ｌ
は２以上の自然数）ピッ） ｍ （ｍは２以上の自然数
）ワード構成の情報格納手段を含み、ｋＸＩ！ビットか
らなる書込み情報信号または読出し情報信号をそれぞれ
１ビットのパリティピットを含むｎ個（ｎは２以上の自
然数）のブロックに分割し各ブロックを構成する各ビッ
トを前記に個の情報格納手段の互に異なる情報格納手段
に格納して構成される。
は２以上の自然数）ピッ） ｍ （ｍは２以上の自然数
）ワード構成の情報格納手段を含み、ｋＸＩ！ビットか
らなる書込み情報信号または読出し情報信号をそれぞれ
１ビットのパリティピットを含むｎ個（ｎは２以上の自
然数）のブロックに分割し各ブロックを構成する各ビッ
トを前記に個の情報格納手段の互に異なる情報格納手段
に格納して構成される。
（実施例）
次に本発明の実施例について図面を用いて説明する。
第３図は本発明の一実施例を示すブロック図である。第
３図において参照数字５０１〜５０９はそれぞれ４ビッ
ト構成のメモリＩＣであり３２ビットのデーターに対し
４ビットのパリティピットが付は加えられる為（８ビッ
トについ１パリテイビット）合計で３６ピツ１の書き込
み情報信号、読み出し情報信号があり図中でそれぞれ参
照数字２０１〜２３６．３０１〜３３６で表わされてい
る。参照数字４００はアドレス信号およびクロック信号
等の制御信号を示す。
３図において参照数字５０１〜５０９はそれぞれ４ビッ
ト構成のメモリＩＣであり３２ビットのデーターに対し
４ビットのパリティピットが付は加えられる為（８ビッ
トについ１パリテイビット）合計で３６ピツ１の書き込
み情報信号、読み出し情報信号があり図中でそれぞれ参
照数字２０１〜２３６．３０１〜３３６で表わされてい
る。参照数字４００はアドレス信号およびクロック信号
等の制御信号を示す。
本実施例においては１ブロツクに対しく本実施例は１ブ
ロツクは１バイトすなわち８ビットから構成される）付
加されるべきパリティピットとそのブロックを構成する
各ビットとは各々別個のメモリＩ Ｃの書き込み情報信
号あるいは読み出し情報信号によシ構成される。これを
第３図によって説明すると書き込み情報信号（又は読み
出し信号）において第１のバイトは信号２０１，２０５
，２０９゜２１３．２１７，２２１，２２５，２２９（
又は３０１゜３０５．３０９，３１３，３１７，３２１
，３２５，３２９）の８信号によって構成され該バイト
に対しパリティピッ） ２３３ （又は３３３）が付与
される。第２のバイトは信号２０２，２０６，２１０，
２１４゜２１８．２２２，２２６，２３０により構成さ
れパリティピット２３４が付与される。第３〜第４のバ
イトに関しても同様に構成されるが第３図では説明の簡
略化の為に省略しである。
ロツクは１バイトすなわち８ビットから構成される）付
加されるべきパリティピットとそのブロックを構成する
各ビットとは各々別個のメモリＩ Ｃの書き込み情報信
号あるいは読み出し情報信号によシ構成される。これを
第３図によって説明すると書き込み情報信号（又は読み
出し信号）において第１のバイトは信号２０１，２０５
，２０９゜２１３．２１７，２２１，２２５，２２９（
又は３０１゜３０５．３０９，３１３，３１７，３２１
，３２５，３２９）の８信号によって構成され該バイト
に対しパリティピッ） ２３３ （又は３３３）が付与
される。第２のバイトは信号２０２，２０６，２１０，
２１４゜２１８．２２２，２２６，２３０により構成さ
れパリティピット２３４が付与される。第３〜第４のバ
イトに関しても同様に構成されるが第３図では説明の簡
略化の為に省略しである。
第３図の記憶装置においてメモＩＪＩＣ５０１〜５０９
中の１個が故障し該故障したメモリＩＣの４ビットが同
時に正常に動作しなくなった場合においても各バイト中
の故障ビットは１ビットのみでありパリティチェック方
式で確実に検出可能である。また特別の付加回路を必要
としないで故障の検出能力を高めることが可能である。
中の１個が故障し該故障したメモリＩＣの４ビットが同
時に正常に動作しなくなった場合においても各バイト中
の故障ビットは１ビットのみでありパリティチェック方
式で確実に検出可能である。また特別の付加回路を必要
としないで故障の検出能力を高めることが可能である。
本実施例では４ビット構成のメモＩＪ Ｉ Ｃによる３
６ビット構成の記憶装置を示したが他の複数ビット構成
のメモリＩＣあるいは３６ビット構成以外の記憶装置、
例えば８ビット構成のメモリＩＣを使用した７２ビット
構成の記憶装置においても本発明が適用できることは自
明である。本実施例ではパリティビットは１つのメモＩ
Ｊ Ｉ Ｃに収容している例を説明したが本発明はこれ
に限定されるものではない。１ブロツクを構成する各ビ
ットが異なれるメモＩＪＩｃに格納されれば十分である
。
６ビット構成の記憶装置を示したが他の複数ビット構成
のメモリＩＣあるいは３６ビット構成以外の記憶装置、
例えば８ビット構成のメモリＩＣを使用した７２ビット
構成の記憶装置においても本発明が適用できることは自
明である。本実施例ではパリティビットは１つのメモＩ
Ｊ Ｉ Ｃに収容している例を説明したが本発明はこれ
に限定されるものではない。１ブロツクを構成する各ビ
ットが異なれるメモＩＪＩｃに格納されれば十分である
。
（発明の効果）
本発明にはパリティピットを付加する単位を構成する各
ビットをそれぞれ別個のメモＩＪ Ｉ Ｃに格納するこ
とによシメモリＩＣが故障してもパリティチェック方式
で容易にそのデータｘｂを検出でき誤９訂正等の処理を
講することができ信頼度を向上できるという効果がある
。
ビットをそれぞれ別個のメモＩＪ Ｉ Ｃに格納するこ
とによシメモリＩＣが故障してもパリティチェック方式
で容易にそのデータｘｂを検出でき誤９訂正等の処理を
講することができ信頼度を向上できるという効果がある
。
第１図は１ビット構成のメモリエＣｔ−使用した記憶装
置のブロック図、第２図は複数ビット構成のメモリＩＣ
を使用した従来の記憶装置のブロック図、第３図は本発
明の一実施例を示すブロック図である。 １０１〜１３２，５０１〜５０９ メモリＩ Ｃ，２０
１〜２３６・書き込み情報信号、３０１〜３３６・・・
読み出し情報信号、４００・・アドレス信号およびクロ
ック信号等の制御信号。 第１閉
置のブロック図、第２図は複数ビット構成のメモリＩＣ
を使用した従来の記憶装置のブロック図、第３図は本発
明の一実施例を示すブロック図である。 １０１〜１３２，５０１〜５０９ メモリＩ Ｃ，２０
１〜２３６・書き込み情報信号、３０１〜３３６・・・
読み出し情報信号、４００・・アドレス信号およびクロ
ック信号等の制御信号。 第１閉
Claims (1)
- 【特許請求の範囲】 ｋ個（ｋは２以上の自然数）のｌ（ｌは２以上の自然数
）ビットｍ（ｍは２以上の自然数）ワード構成の情報格
納手段を含み、 ｋ×ｌビットからなる書込み情報信号または読出し情報
信号をそれぞれ１ビットのパリティビットを含むｎ個（
ｎは２以上の自然数）のブロックに分割し各ブロックを
構成する各ビットは前記ｋ個の情報格納手段の互に異な
る情報格納手段に格納されることを特徴とする記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15681284A JPS6134648A (ja) | 1984-07-27 | 1984-07-27 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15681284A JPS6134648A (ja) | 1984-07-27 | 1984-07-27 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6134648A true JPS6134648A (ja) | 1986-02-18 |
Family
ID=15635864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15681284A Pending JPS6134648A (ja) | 1984-07-27 | 1984-07-27 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6134648A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7477442B2 (en) | 2004-01-21 | 2009-01-13 | Sharp Kabushiki Kaisha | Display apparatus and method for producing the same |
-
1984
- 1984-07-27 JP JP15681284A patent/JPS6134648A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7477442B2 (en) | 2004-01-21 | 2009-01-13 | Sharp Kabushiki Kaisha | Display apparatus and method for producing the same |
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