JP2969879B2 - アドレス制御回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はリング型のトポロジを持つシリアル通信シス
テムのアドレス設定、認識制御に利用する。本発明は電
源投入後最初に入力されたアドレス情報を自己のアドレ
ス値とし、さらに自己のアドレス値を演算し、次のノー
ドに送信する機能をもつアドレス制御回路に関する。

〔概要〕

本発明は、リング型のトポロジ（網形態）を用いてシ
リアル通信制御システムを構成する複数のスレーブノー
ドに備えられたアドレス制御回路において、 最初に入力されたアドレス情報を自己のアドレス情報
として記憶し、そのアドレス情報に任意の演算を行い、
次のノードに対して送信し各ノードのアドレスを順次自
動的に設定することにより、 アドレス設定用の外部端子を削減し、遅延時間を短縮
できるようにしたものである。

〔従来の技術〕

従来、この種のアドレス制御回路は、大別して二種類
あり、その一つは第４図に示すように個々のノードを判
別するために、アドレス入力用のアドレス設定用端子25
を複数本持ち、スイッチなどの外部回路にてノードのア
ドレスを設定していた。アドレスの認識は前述したアド
レス設定用端子25からのアドレス情報と、アドレスレジ
スタA5に格納される送信されてきたアドレス情報を比較
器16によって比較することにより行われるため、多数の
ノードを持つシリアル通信システムではアドレス入力用
の端子が数多く必要であった。さらに、アドレス設定用
端子25の設定を各ノード別に行う必要があった。

他の一つは第５図に示すようなアドレス制御回路で、
このアドレス制御回路では、記憶回路28に記憶されてい
る回路自身の持つ固有のアドレス情報とアドレスレジス
タA5に入力される受信アドレス情報を比較器16により比
較し、一致しない場合は入力された受信アドレス情報に
演算回路31により演算を行い、アドレスレジスタB32を
介してパラレル・シリアル変換回路33により次のノード
に対して送信する機能を持ち、アドレス情報が一致する
まで演算を繰り返しながら次々に次段のノードに対して
送信を行う。アドレス情報の一致がとれたノードはアド
レス情報の次に送られてくるデータ情報を有効とする制
御を行うため、アドレス設定用の入力端子は必要ない。
しかしながら、アドレス情報の一致が行われるまで、各
ノードにてシリアル信号のアドレス情報をパラレル信号
に変換後、演算を行い再度シリアル信号に変換して次段
のノードに送信するため、数多くのノードを接続した場
合、伝達遅延時間を順次長くしていた。

〔発明が解決しようとする課題〕

第４図に示す従来のアドレス制御回路は、各ノードの
アドレス決定をアドレス入力用の端子によって行ってい
るため、シリアル通信用の入出力端子の他にアドレス入
力用の端子が数多く必要であり、シリアル通信回路をIC
化した場合はパッケージの大型化につながり、コストの
増加を招き、さらに、各アドレス入力用端子は抵抗など
により、プルアップまたはプルダウンする必要があり、
部品点数の増加によるコスト上昇、基板の大型化、実装
点数の増加による信頼性の低下などを引き起こす欠点が
あった。

また、第５図を示す従来のアドレス制御回路では、ア
ドレス情報を一度、パラレル情報に変換して比較を行
い、一致しない場合は演算後、再度シリアル情報に変換
して次のノードに送信するため、最初に送信を行ったノ
ードから数えて初段のノードでは遅れ時間はほぼ０であ
るが、２段目のノードではアドレス情報の〔ビット長×
伝送速度（bps）〕時間の遅延を生じ、このときの遅延
時間をＴとすると３段目のノードでは2Tの遅延となり、
Ｎ段目のノードでは（Ｎ−１）×Ｔの遅延となり、つま
り、多数のノードを接続すると最終段のノードでは遅延
時間が多くなり、通信システムとしての機能を果たさな
い欠点があった。

本発明はこのような問題を解決するもので、アドレス
設定用端子を削減し、遅延時間を短縮することができる
回路を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、制御マスタおよび他のスレーブノードとと
もにリング型トポロジにより接続されたスレーブノード
のそれぞれに備えられたアドレス制御回路において、入
力端子に接続されたシリアル・パラレル変換回路と、二
つの論理積回路および一つの論理和回路により構成さ
れ、入力端子からの信号と前記シリアル・パラレル変換
回路からの出力信号の内どちらか一方を出力端子に出力
するか、あるいは出力を禁止する信号選択回路とを備
え、前記シリアル・パラレル変換回路に第一のパラレル
バスを介して接続された第一のアドレスレジスタと、前
記第一のパラレルバスを介して接続されたデータレジス
タと、前記第一のアドレスレジスタに第二のパラレルバ
スを介して並列に接続され、パワーオンリセット後最初
に入力された前記第一のアドレスレシスタの内容を記憶
する第二のアドレスレジスタと、前記第１のアドレスレ
ジスタおよび前記第二のアドレスレジスタに前記第二の
パラレルバスを介して並列に接続された演算回路と、前
記第一のアドレスレジスタの内容を前記演算回路によっ
て演算した結果を格納する第三のアドレスレジスタと、
パワーオンリセット後に前記第二のアドレスレジスタお
よび前記演算回路の動作を１回だけ許可する第一の制御
信号と前記第三のアドレスレジスタとの内容を前記シリ
アル・パラレル変換回路に伝達し、出力端子より１回だ
け出力させるための第二の制御信号を作成する制御回路
と、前記第一の制御信号を反転信号により前記データレ
ジスタの動作を停止し、さらに入力端子からの信号を出
力端子に伝えない第三の制御信号を作成する反転回路
と、電源投入時に前記データレジスタおよび前記第二の
アドレスレジスタと前記制御回路とをリセットするパワ
ーオンリセット回路と、前記第二のアドレスレジスタに
記憶された内容と前記第一のアドレスレジスタに２回目
以降入力された内容とを比較し、比較結果が一致してい
れば前記データレジスタの動作を許可する比較器とを備
えたことを特徴とする。

前記演算回路は、加算器または減算器のいずれかを用
いることができる。

〔作用〕

電源投入後、制御マスタより最初に入力されたアドレ
ス情報を自己のアドレス情報として記憶し、自己のアド
レス情報に任意の演算、例えば＋１を行い２段目のノー
ドに対して送信する。

さらに、２段目のノードに対してアドレス情報の送信
を行った後は以後入力されたアドレス情報およびデータ
情報を自己のシリアル・パラレル変換回路に取り入れる
とともに、出力端子よりそのまま次のノードに送信す
る。

２段目のノードでは＋１されたアドレス情報が最初に
入力されるので、その値を自己のアドレス情報として記
憶し、以後、自己のアドレス情報に＋１した値を３段目
のノードに対して送信する。さらに、３段目のノードに
対してアドレス情報の送信を行った後は、以後入力され
たアドレス情報およびデータ情報を自己のシリアル・パ
ラレル変換回路に取り入れるとともに、出力端子よりそ
のまま次のノードに送信する。

つまり、電源投入直後に制御マスタより何段目に配置
されているかがアドレスを決定する要素となり、１度す
べてのノードのアドレスが決定されれば、すべてのノー
ドに対し遅延時間無しに通信を行うことができ、アドレ
ス設定用の外部端子を削減することができる。

〔実施例〕

次に、本発明実施例を図面に基づいて説明する。第２
図は本発明実施例に係るシリアル通信システムの全体構
成を示す図である。シリアル通信システムは、制御マス
タ20と、複数のスレーブノード21、22、23がリング型ト
ポロジにより接続され、複数のスレーブノード21、22、
23それぞれにアドレス制御回路が備えられる。

（第一実施例） 第１図は本発明第一実施例の構成を示すブロック図で
ある。

本発明第一実施例は、RX入力端子２に接続されたシリ
アル・パラレル変換回路３と、二つの論理積回路12、15
および一つの論理和回路18により構成され、RX入力端子
２からの信号とシリアル・パラレル変換回路３からの出
力信号の内どちらか一方をTX出力端子19に出力するか、
あるいは出力を禁止する信号選択回路とを備え、シリア
ル・パラレル変換回路３にパラレルバスA4を介して接続
されたアドレスレジスタA5と、パラレルバスA4を介して
接続されたデータレジスタ17と、アドレスレジスタA5に
パラレルバスB9を介して並列に接続され、パワーオンリ
セット後最初に入力されたアドレスレジスタA5の内容を
記憶するアドレスレジスタB10と、アドレスレジスタA5
およびアドレスレジスタB10にパラレルバスB9を介して
並列に接続された演算回路としての“＋1"加算器11と、
アドレスレジスタA5のを内容を“＋1"加算器11によって
演算した結果を格納するアドレスレジスタC14と、パワ
ーオンリセット後にアドレスレジスタB10および“＋1"
加算器11の動作を１回だけ許可する制御信号E7およびア
ドレスレジスタC14の内容をシリアル・パラレル変換回
路３に伝達し、TX出力端子19より１回だけ出力させるた
めの制御信号Cont8を作成する制御回路６と、制御信号E
7の反転信号によりデータレジスタの動作を停止し、さ
らにRX入力端子２からの信号をTX出力端子19に伝えない
制御信号を作成する反転回路26と、電源投入時にデー
タレジスタ17およびアドレスレジスタB10と制御回路６
とをリセットするパワーオンリセット回路１と、アドレ
スレジスタB10に記憶された内容とアドレスレジスタA5
に２回目以降入力された内容とを比較し、比較結果が一
致していればデータレジスタ17の動作を許可する比較器
16とを備える。

パワーオンリセット回路１は電源の初期投入時に各レ
ジスタや制御回路６を初期化する。RX入力端子２はシリ
アル通信入力用の端子である。シリアル・パラレル変換
回路３はRX入力端子２より入力されたシリアル信号をパ
ラレル信号に変換するとともに、パラレル信号をシリア
ル信号に変換する。

パラレルバスA4はシリアル・パラレル変換回路３によ
ってパラレル信号となった情報の各レジスタに伝えると
ともに、アドレスレジスタC14の内容をシリアル・パラ
レル変換回路３に伝える。アドレスレジスタA5は受信し
たアドレス情報を保存するもので、パラレルバスA4によ
りシリアル・パラレル変換回路３に接続される。

制御回路６は電源初期投入後の１度だけ、各論理回路
および自己のアドレス設定に必要なレジスタに対して制
御信号を発生する。制御信号E7は制御回路６から出力さ
れる制御信号で、“＋1"加算器11に演算開始を指示する
とともに、RX入力端子２から入力されたシリアル信号を
外部に出力させないための制御信号である。

制御信号Cont8は、制御信号E7と同様に制御回路６か
ら出力される制御信号でアドレスレジスタC14の内容を
シリアル・パラレル変換回路３に伝え、パラレル信号を
シリアル・パラレル変換回路３によってシリアル信号に
変換した信号を外部に出力させるための制御信号であ
る。パラレルバスB9は、アドレスレジスタA5とアドレス
レジスタB10、および“＋1"加算器11に対してパラレル
情報を伝える信号線である。

アドレスレジスタB10は、アドレスレジスタA5とラレ
ルバスB9を介して接続され、制御回路６から出力される
制御信号E7によってアドレスレジスタA5の内容を記憶す
る。“＋1"加算器11は、アドレスレジスタB10と同様に
パラレルバスB9を介してアドレスレジスタA5に接続さ
れ、制御回路６から出力される制御信号E7によってアド
レスレジスタA5の内容を取り込み、“＋1"の加算を行っ
た後、アドレスレジスタC14に伝える。

論理積回路12は制御信号E7の反転信号とRX入力端子２
からのシリアル信号を入力し、制御信号E7がアクティブ
な場合はRX入力端子２からのシリアル信号を次段の論理
回路出力しない働きをする。論理積回路13は論理積回路
12と同様に制御信号E7の反転信号によって制御される論
理回路で比較器16からの一致信号を次段の論理回路に伝
えるか否かを制御する。

アドレスレジスタC14は、“＋1"加算器11によって演
算された結果を蓄える。論理積回路15は、制御信号Cont
8がアクティブな場合、シリアル・パラレル変換回路３
によってシリアル信号に変換された情報を次段の論理回
路に伝える。比較器16はアドレスレジスタA5の内容とア
ドレスレジスタB10の内容を比較し、一致していれば一
致信号を出力する。

データレジスタ17は通常のシリアル通信において、ア
ドレス情報に続いて入力されるデータ情報を保存するレ
ジスタで、パラレルバスA4を介してシリアル・パラレル
変換回路３に接続され、比較器16の一致信号により動作
する。論理和回路18は、論理積回路12および論理積回路
15からのシリアル信号をTX出力端子19に伝え、TX出力端
子19は外部に対してシリアル信号を出力する。

第２図は一般的なリング型トポロジのシリアル通信シ
ステムの接続状態を示す図である。制御マスタ20はコン
トローラであり、スレーブノード21、22、23に対してデ
ータの送信を行う。

次に、本発明第一実施例リング型シリアル通信システ
ム用アドレス制御回路の動作について説明する。本発明
第一実施例では演算器の演算は“＋1"の加算を行うもの
とする。

まず、システム全体の電源が投入され、通信システム
が動作を開始した時点について説明する。電源が投入さ
れると、スレーブノード21、22、23のアドレス制御回路
内にあるパワーオンリセット回路１は、各スレーブノー
ドの制御回路６、アドレスレジスタB10、データレジス
タ17を初期化する。ここでは、スレーブノード21、22、
23いずれも同様の動作を行うことからスレーブノード21
について説明する。

制御回路６はパワーオンリセット後、制御信号E7によ
りアドレスレジスタB10と“＋1"加算器11をアクティブ
とし、論理積回路12と論理積回路13の出力を非アクティ
ブとする。このとき制御信号Cont8はまだ非アクティブ
である。

この状態で、制御マスタ20のTX出力端子19より、スレ
ーブノード21のRX入力端子２にシリアル信号でアドレス
情報、例えば“01h"が入力されると、シリアル・パラレ
ル変換回路３はシリアル信号をパラレル信号に変換し、
さらにパラレルバスA4を介してアドレスレジスタA5にア
ドレス情報“01h"を保存する。同時に、制御回路６は電
源投入後、最初に入力されたパラレル信号を自己のアド
レス情報とするため、制御信号E7によりアドレスレジス
タA5の内容“01h"をアドレスレジスタB10に転送し、さ
らにアドレスレジスタA5の内容“01h"に対し“＋1"加算
演算の実行を“＋1"加算器11に指令する。

この動作により、スレーブノード21は自己のアドレス
“01h"をアドレスレジスタB10に記憶したことになる。
このとき、制御信号E7はアクティブのため、その反応信
号が入力されている論理積回路12、13の出力は非アクテ
ィブのままである。

次に、“＋1"加算器11はアドレスレジスタA5の内容
“01h"に“＋1"の加算を行い、その演算結果“02h"をア
ドレスレジスタC14に転送する。制御回路６はアドレス
レジスタC14に演算結果が転送された後、制御信号Cont8
をアクティブとしアドレスレジスタC14に保存されてい
るアドレス情報“02h"をパラレル・シリアル変換回路３
に転送し、さらにパラレル・シリアル変換回路３は制御
信号Cont8を受けて、パラレル信号をシリアル信号に変
換して論理積回路15に伝える。

論理積回路15は制御信号Cont8がアクティブのため、
シリアル・パラレル変換回路３からのシリアル信号を論
理和回路18を介してTX出力端子19より次のスレーブノー
ド22のRX入力端子２に出力する。

制御回路６はシリアル・パラレル変換回路３が次のス
レーブノード22に対してアドレス情報“02h"の送信を終
了した時点で制御信号Cont8を非アクティブとし、さら
に制御信号E7も非アクティブとする。この動作により、
論理積回路15の出力は非アクティブとなり、シリアル・
パラレル変換回路３の出力はTX出力端子19から切り放さ
れ、さらにRX入力端子２から入力されたシリアル信号は
そのままTX出力端子19からの次のスレーブノード22に伝
えられるとともに、論理積回路13も比較器16の一致信号
をデータレジスタ17に伝える。

次段のスレーブノード22でも上述したスレーブノード
21の動作と同様に、電源投入後の最初に入力されたシリ
アル信号、この場合“02h"を自己のアドレス情報として
アドレスレジスタB10に記憶し、次のスレーブノード23
に対して自己のアドレス情報に“＋1"の演算を行った結
果、つまり“03h"をシリアル信号で送信する。

同様にスレーブノード23では“03h"を自己のアドレス
としてアドレスレジスタB10に記憶し、制御マスタ20に
自己のアドレス“03h"に“＋1"の演算を行った結果、つ
まり“04h"を送信する。

制御マスタ20は、あらかじめ自己の管理するシリアル
バス内にいくつかのスレーブノードが接続されているか
を記憶しているものとすると、最終スレーブノードから
送られてくるアドレス情報のパラレル信号は、例えばＮ
個のスレーブノードが接続されていれば、最初のスレー
ブノードに対して制御マスタ20より送信したアドレス情
報“XXh"にＮを足した値となる。

制御マスタ20は、最終スレーブノードより送られてき
たアドレス情報を確認し、規定の値となっていることに
より、すべてのスレーブノードに対してアドレス設定が
終了したことを確認する。

次に、すべてのスレーブノードの自己のアドレスが決
定し、制御マスタ20がアドレス設定の終了を認識した後
の動作について説明する。

制御マスタ20はアドレス制定終了を認識した後、通常
のシリアル通信動作に移る。ここでは、アドレス情報
“02h"とし、データ情報を“XXh"としたシリアル信号を
TX出力端子19より出力した場合について説明する。

スレーブノード21、22、23の制御回路６から出力され
る制御信号E7、制御信号Cont8は非アクティブとなって
いるため、スレーブノード21のRX入力端子２から入力さ
れたアドレス情報とデータ情報は論理積回路12、論理和
回路18を介してTX出力端子19よりそのまま次のスレーブ
ノード22に出力され、同様にスレーブノード22も次のス
レーブノード23にそのままアドレス情報とデータ情報を
出力する。つまり、すべてのスレーブノードのRX入力端
子２にほぼ同時にアドレス情報とデータ情報が伝達され
る。

各スレーブノードでは、RX入力端子２より入力された
アドレス情報のシリアル信号をシリアル・パラレル変換
回路３にてパラレル信号に変換し、アドレスレジスタA5
に保存する。アドレス情報をアドレスレジスタA5に保存
した後、アドレスレジスタB10の内容、つまり各スレー
ブノードの自己のアドレスと比較器16によって比較し、
一致していれば一致信号を論理積回路13を介してデータ
レジスタ17に出力する。

ここで、スレーブノード21の自己のアドレスは“01
h"、スレーブノード22の自己のアドレスは“02h"、スレ
ーブノード23の自己のアドレスは“03h"のようにアドレ
ス設定されたので、スレーブノード22の比較器16のみが
一致信号を出力し、スレーブノード21、23の比較器16は
一致信号を出力しない。データレジスタ17は比較器16か
らの一致信号により動作を開始する回路であるため、ア
ドレス情報に続いて入力されるデータ情報はスレーブノ
ード22のデータレジスタ17のみに保存される。

このように、個々のスレーブノードのアドレス情報は
制御マスタ20が電源投入後、最初に送信したアドレス情
報を“XXh"とし、あるスレーブノードが制御マスタ20か
らＭ番目に位置しているとすると、そのスレーブノード
の固有のアドレスは“XXh＋（Ｍ−１）h"となる。

つまり、本発明のアドレス制御回路を使用した場合は
制御マスタ20から何段目に接続されているかがアドレス
情報となるため、第４図に示す従来のようなアドレス設
定用の入力端子は不必要となる。

さらに、電源投入後に１度、各スレーブノードのアド
レス設定を行った後は各スレーブノードが別々な自己の
アドレスを持ち、制御マスタ20からのシリアル信号を論
理回路の伝達遅延時間のみの遅れでほぼ同時に入力する
ため、スレーブノードの数が多くなっても第５図に示す
従来例に示すようなノード数の制約を受けることがなく
なる。

（第二実施例） 第３図は本発明第二実施例の構成を示すブロック図で
ある。

本発明第二実施例は、第一実施例における“＋1"加算
器11に代えて“−1"減算器24を設けたもので、その他は
第一実施例と同様に構成される。“−1"減算器24は、電
源投入後に最初にアドレスレジスタA5に格納されたアド
レス情報に“−1"を減算を行う。

次に、本発明第二実施例のリング型シリアル通信シス
テム用アドレス制御回路の動作について説明する。

まず、システム全体の電源が投入され、通信システム
が動作を開始した時点について説明する。電源が投入さ
れると、スレーブノード21、22、23のアドレス制御回路
内にあるパワーオンリセット回路１は、各スレーブノー
ドの制御回路６、アドレスレジスタB10、データレジス
タ17を初期化する。第一実施例と同じように、スレーブ
ノード21、22、23は同様の動作を行うことからスレーブ
ノード21に着目して説明する。

制御回路６はパワーオンリセット後、制御信号E7によ
りアドレスレジスタB10と“−1"減算器24をアクティブ
とし、論理積回路12と論理積回路13の出力を非アクティ
ブとする。このとき制御信号Cont8はまだ非アクティブ
の状態にある。

この状態で、制御マスタ20のTX出力端子19より、スレ
ーブノード21のRX出力端子２にシリアル信号でアドレス
情報、例えば“FFh"が入力されると、シリアル・パラレ
ル変換回路３はシリアル信号をパラレル信号に変換し、
さらにパラレルバスA4を介してアドレスレジスA5にアド
レス情報“FFh"を保存する。同時に、制御回路６は電源
投入後、最初に入力されたパラレル信号を自己のアドレ
ス情報とするため、制御信号E7によりアドレスレジスタ
A5の内容“FFh"をアドレスレジスタB10に転送し、さら
にアドレスレジスタA5の内容“FFh"に対し“−1"減算演
算の実行を“−1"減算器24に指令する。

この動作により、スレーブノード21は自己のアドレス
“FFh"をアドレスレジスタB10に記憶する。このとき、
制御信号E7はアクティブのため、その反転信号が入力さ
れている論理積回路12、13の出力は非アクティブのまま
である。

次に、“−1"減算器24はアドレスレジスタA5の内容
“FFh"に“−1"の減算を行い、その演算結果“FFh"をア
ドレスレジスタC14に転送する。制御回路６はアドレス
レジスタC14に演算結果が転送された後、制御信号Cont8
をアクティブとしアドレスレジスタC14に保存されてい
るアドレス情報“FFh"をパラレル・シリアル変換回路３
に転送し、さらにパラレル・シリアル変換回路３は制御
信号Cont88を受けて、パラレル信号をシリアル信号に変
換して論理積回路15に伝える。

論理積回路15は制御信号Cont8がアクティブのため、
シリアル・パラレル変換回路３からのシリアル信号を論
理和回路18を介してTX出力端子19より次のスレーブノー
ド22のRX入力端子２に出力する。

制御回路６はシリアル・パラレル変換回路３が次のス
レーブノード22に対してアドレス情報“FFh"の送信を終
了した時点で制御信号Cont8を非アクティブとし、さら
に制御信号E7も非アクティブとする。この動作により、
論理積回路15の出力は非アクティブとなり、シリアル・
パラレル変換回路３の出力はTX出力端子19から切り放さ
れ、さらにRX入力端子２から入力されたシリアル信号は
そのままTX出力端子19から次のスレーブノード22に伝え
られるとともに、論理積回路13も比較器16の一致信号を
データレジスタ17に伝える。

次段のスレーブノード22でも上述したスレーブノード
21の動作と同様に、電源投入後の最初に入力されたシリ
アル信号、この場合“FEh"を自己のアドレス情報として
アドレスレジスタB10に記憶し、次のスレーブノード23
に対して自己のアドレス情報に“−1"の演算を行った結
果、つまり、“FDh"をシリアル信号で送信する。

同様にスレーブノード23では“FDh"を自己のアドレス
としてアドレスレジスタB10に記憶し、制御マスタ20に
自己のアドレス“FDh"に“−1"の演算を行った結果、つ
まり“FCh"を送信する。

制御マスタ20は、あらかじめ自己の管理するシリアル
バス内にいくつかのスレーブノードが接続されているか
を記憶しているものとする。最終スレーブノードから送
られてくるアドレス情報のパラレル信号は、例えばＮ個
のスレーブノードが接続されていれば、最初のスレーブ
ノードに対して制御マスタ20より送信したアドレス情報
“XXh"にＮを引いた値となる。

制御マスタ20は、最終スレーブノードより送られてき
たアドレス情報を確認し、規定の値となっていることに
より、すべてのスレーブノードに対してアドレス設定が
終了したことを確認する。

次に、すべてのスレーブノードの自己のアドレスが決
定し、制御マスタ20がアドレス設定の終了を認識した後
の動作について説明する。

制御マスタ20はアドレス設定終了を認識した後、通常
のシリアル通信動作に移る。ここでは、アドレス情報を
“FEh"とし、データ情報を“XXh"としたシリアル信号を
TX出力端子19より出力した場合について説明する。

スレーブノード21、22、23の制御回路６から出力され
る制御信号E7、制御信号Cont8は非アクティブとなって
いるため、スレーブノード21のRX入力端子２から入力さ
れたアドレス情報とデータ情報は論理積回路12、、論理
和回路18を介してTX出力端子19よりそのまま次のスレー
ブノード22に出力され、同様にスレーブノード22も次の
スレーブノード23にそのままアドレス情報とデータ情報
を出力する。つまり、すべてのスレーブノードのRX入力
端子２にほぼ同時にアドレス情報とデータ情報が伝達さ
れる。

各スレーブノードでは、RX入力端子２より入力された
アドレス情報のシリアル信号をシリアル・パラレル変換
回路３にてパラレル信号に変換し、アドレスレジスタA5
に保存する。アドレス情報をアドレスレジスタA5に保存
した後、アドレスレジスタB10の内容、つまり各スレー
ブノードの自己のアドレスと比較器16によって比較し、
一致していれば一致信号を論理積回路13を介してデータ
レジスタ17に出力する。

ここで、スレーブノード21の自己アドレスは“FFh"、
スレーブノード22の自己アドレスは“FEh"、スレーブノ
ード23の自己アドレスは“FDh"のようにアドレス設定さ
れたので、スレーブノード22の比較器16のみが一致信号
を出力し、スレーブノード21、23の比較器16は一致信号
を出力しない。データレジスタ17は比較器16からの一致
信号により動作を開始する回路であるため、アドレス情
報に続いて入力されるデータ情報はスレーブノード22の
データレジスタ17のみに保存される。つまり、スレーブ
ノード22に対してシリアル通信が行われたことになる。

本発明第二実施例では演算回路の演算を“−1"とした
が、本発明のアドレス認識制御回路の演算器は１入力に
対して１出力を得る演算器であれば、どのような演算器
でも何ら差し支えない。

〔発明の効果〕

以上説明したように本発明によれば、電源投入後、最
初に入力されたアドレス情報を自己のアドレス情報とし
て記憶し、自己のアドレス情報に任意の演算を行い次の
ノードに対して送信し、リング型シリアル通信システム
の各ノードのアドレス設定を行うことにより、アドレス
設定用の外部端子を削減することができ、さらに、一度
全てのノードのアドレス設定が終了すれば、制御マスタ
からＮ段目のスレーブノードに対して〔論理ゲート２段
分の伝達遅延時間×（Ｎ−１）〕時間の遅延のみでシリ
アル通信が行える効果がある。

【図面の簡単な説明】

第１図は本発明第一実施例の構成を示すブロック図。 第２図は本発明実施例に係る一般的なリング型トポロジ
のシリアル通信システム全体構成を示す図。 第３図は本発明第二実施例の構成を示すブロック図。 第４図はアドレス設定用端子を有する従来例の構成を示
すブロック図。 第５図はアドレス設定用端子を有しない従来例の構成を
示すブロック図。 １……パワーオンリセット回路、２……RX入力端子、３
……シリアル・パラレル変換回路、４……パラレルバス
Ａ、５……アドレスレジスタＡ、６……制御回路、７…
…制御信号Ｅ、８……制御信号Cont、９……パラレルバ
スＢ、10、32……アドレスレジスタＢ、11……“41"加
算器、12、13、15……理論積回路、14……アドレスレジ
スタＣ、16、30……比較器、17……データレジスタ、18
……論理和回路、19……TX出力端子、20……制御マス
タ、21、22、23……スレーブノード、24……“−1"減算
器、25……アドレス設定用端子、26……反転回路、28…
…記憶回路、31……演算回路、33……パラレル・シリア
ル変換回路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】制御マスタおよび他のスレーブノードとと
   もにリング型トポロジにより接続されたスレーブノード
   のそれぞれに備えられたアドレス制御回路において、 入力端子に接続されたシリアル・パラレル変換回路と、 二つの論理積回路および一つの論理和回路により構成さ
   れ、入力端子からの信号と前記シリアル・パラレル変換
   回路からの出力信号の内どちらか一方を出力端子に出力
   するか、あるいは出力を禁止する信号選択回路と を備え、 前記シリアル・パラレル変換回路に第一のパラレルバス
   を介して接続された第一のアドレスレジスタと、 前記第一のパラレルバスを介して接続されたデータレジ
   スタと、 前記第一のアドレスレジスタに第二のパラレルバスを介
   して並列に接続され、パワーオンリセット後最初に入力
   された前記第一のアドレスレジスタの内容を記憶する第
   二のアドレスレジスタと、 前記第一のアドレスレジスタおよび前記第二のアドレス
   レジスタに前記第二のパラレルバスを介して並列に接続
   された演算回路と、 前記第一のアドレスレジスタの内容を前記演算回路によ
   って演算した結果を格納する第三のアドレスレジスタ
   と、 パワーオンリセット後に前記第二のアドレスレジスタお
   よび前記演算回路の動作を１回だけ許可する第一の制御
   信号と前記第三のアドレスレジスタとの内容を前記シリ
   アル・パラレル変換回路に伝達し、出力端子より１回だ
   け出力させるための第二の制御信号を作成する制御回路
   と、 前記第一の制御信号の反転信号により前記データレジス
   タの動作を停止し、さらに入力端子からの信号を出力端
   子に伝えない第三の制御信号を作成する反転回路と、 電源投入時に前記データレジスタおよび前記第二のアド
   レスレジスタと前記制御回路とをリセットするパワーオ
   ンリセット回路と、 前記第二のアドレスレジスタに記憶された内容と前記第
   一のアドレスレジスタに２回目以降入力された内容とを
   比較し、比較結果が一致していれば前記データレジスタ
   の動作を許可する比較器と を備えたことを特徴とするアドレス制御回路。
2. 【請求項２】前記演算回路は、加算器または減算器のい
   ずれかである請求項１記載のアドレス制御回路。