JPS59230345A - 信号処理回路及びそれを用いた１対１伝送システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、多重データの伝送方式に係り、特に自動車内
などでの多重伝送方式に使用するための通信処理回路に
関する。

〔発明の背景〕

例えば自動車には各種のランプやモータなどの電装品、
それに自動車制御用の各種のセンサやアクチェエータな
どの電気装置が多数配置され、その数は自動車のエレク
トロニクス化に伴なって増加の一途をたどっている。

このため、従来のようＫ、これら多数の電気装置に対し
てそれぞれ独立に配線を行なっていたのでは、配線が極
めて複雑で、かつ大規模なものとなってしまい、コスト
アップや重量、スペースの増加、或いは相互干渉の発生
など大きな問題を生じる。

そこで、このような問題点を解決する方法の一つとして
、少ない配線で多数の信号の伝送が可能な多重伝送方式
による配線の簡略化が提案されている。例えは当社の先
出願％願昭５７−１７５３５号がある。

第１図にこのような多重伝送方式による自動車内集約配
線システムの一例を示す。

この第１図のシステムは信号伝送路として光フアイバケ
ープｙＯＦを用い、中央制御装置ＣＣＵ（以下、単にＣ
ＣＵという。なお、これはＣｅｎｔｒａｌＣｏｎｔｒｏ
ｌ　Ｕｎｉｔの略）と複数の端末処理装置ＬＣＵ（以下
、単にＬＣＵという。なお、これはＬｏｃａｌＣｏｎｔ
ｒｏｌ　Ｕｎｉｔの略）との間を光信号チャンネルで共
通に結合したもので、光フアイバケーブルＯＦの分岐点
には光分岐コネクタＯＣが設けである。

ＣＣＵは自動車のダツシユボードの近傍など適当な場所
に設置され、システム全体の制御を行なうようになって
いる。

ＬＣＵは各種の操作スイッチＳＷ、メータＭなどの表示
器、ランプＬ、センサＳなど自動車内に多数設置しであ
る電気装置の近傍に、所定の数だけ分散して配置されて
いる。

ＣＣＵ及び各ＬＣＵが光フアイバケーブルＯＦと結合す
る部分には光信号と電気信号を双方向に変換する光電変
換モジュー／ｌ／　Ｏ／　Ｅが設けられている。

ＣＣＵはマイクロコンビエータを備え、シリアルデータ
によるデータ通信機能を持ち、これに対応して各ＬＣＵ
には通信処理回路ＣＩＭ（以下、単にＣＩＭという。な
お、これはＣｏｍｍｕｎｉｃａｔｉｏｎＩｎｔｅｒｆａ
ｃｅ　Ａｄａｐｔｏｒの略）が設けられ、ＣＣＵはＬＣ
Ｕの一つを順次選択し、そのＬＣＵとの間でのデータの
授受を行ない、これを繰り返えすことにより１チヤンネ
ルの光フアイバケーブルＯＦを介しての多重伝送が可能
になり、複雑で大規模な自動車内配線を簡略化すること
ができる。

次に、このようなデータ伝送システムの一例についてさ
らに詳細に説明する。

第２図はこの伝送システムの一例を示す全体ブロック構
成図で、１０は中央処理装置（第１図のＣＣＵに相当）
、加は信号伝送路（第１図の光フアイバケープ／ｌ１０
Ｆに相当）、３０〜３２は端末処理装置（第１図のＬＣ
Ｕに相当）、４０はＡ／Ｄ、５１〜認は外部負荷である
。なお、この実施例では、信号伝送路加として電気信号
伝送路を用いた場合について示してあり、従って、中央
処理装置１０及び端末処理装置３０〜３２には光電変換
モジールが不要で、このため、端末処理装置３０〜３２
の内容は実質的にＣＩＭだけとなっている。

コンビエータ（マイクロコンピュータ）を含む中央処理
装置１０は、伝送路加で各端末処理装置間〜３２と結合
され、各種のセンサやランプ、アクチェエータ、モータ
などの電気装置からなる外部負荷５１〜５８に対するデ
ータの送出と、これらからのデータの取込みを多重伝送
方式によって行なう。

このとき、アナログデータを出力するセンサなどの外部
負荷５７，５８はＡ　／　Ｄ　４Ｑを介して端末処理装
置３２に結合され、ディジタルデータによる伝送動作が
行なえるようになっている。

信号伝送路かは双方向性のものなら何でもよく、電気信
号伝送系に限らず光ファイバによる光信号伝送系など任
意のものが用いられ、これによる通信方式はいわゆる半
二重方式（Ｈａｌｆ　Ｄｕｐｌｅｘ　）で、中央処理装
［１０から複数の端末処理装置３０〜３２のうちの一つ
に対する呼び掛けに応じ、該端末処理装置の一つと中央
処理装置１０との間でのデータの授受が伝送路加を介し
て交互に行なわれるようになっている。

このような半二重方式による多重伝送のため、中央処理
装置１０から送出されるデータには、その行先を表わす
アドレスが付され、伝送路加から受は取ったデータに付
されているアドレスが自らのアドレスであると認識した
、各端末処理装置のうちの一つだけが応答するようにな
っている。

このように、中央処理装置１０からアドレスが付されて
送出されたデータに応じて、そのアドレスを理解し、そ
れが自らのものであると判断した端末処理装置の−そだ
けがそれに応答して自らのデータを中央処理装置１０に
送出することにより、上記した半二重方式によるデータ
の伝送動作が得られることになる。

また、このシステム例では、各端末処理装置（９）〜３
２の機能を特定のものに集約し、これら端末処理装置３
０〜３２のＬＳＩ化（大規模集積回路化）を容易にして
いる。そして、このときの特定の機能としては、上記し
たデータ伝送機能、つまり半二重方式による多重伝送に
必要な機能と、各端末処理装置に付随しているＡ　／　
Ｄ　４０などの外部機器を制御する機能の２種となって
いる。そして、この結果、データ伝送機能の専用化が可
能になり１例えは、自動車内での集約配線システムに適
用する場合には、上記した半二重方式とし、必要な伝送
速度やアドレスのビット数などをそれに合わせて決める
などのことができる。

さらに、この多重伝送方式では、上記したようにＬＳＩ
化した端末処理装置の機能をそのまま活かし、中央処理
装置１０にも適用可能にしたものであり、この結果、中
央処理装置１０としてデータ伝送機能をもたない汎用の
コンピュータ（マイクロコンビーータなど）を用い、こ
れに上記したＬＳＩ化端末処理装置３３１に組合わせる
だけで中央処理装置１０′（ｉ−構成することができ、
中央処理装置１０のコンピュータに必要なソフトウェア
面での負荷を軽減させることができると共に、端末処理
装置の汎用性を増すことができる。なお、この場合、中
央処理装置側に組合わされた端末処理装置３３では、そ
れが持つ機能の一部については何ら活かされないままと
なるが、これはやむを得ない。

次に、第３図は各端末処理装置３０〜３２の構成を大ま
かなブロックで示したもので、伝送路かから入力された
受信信号ＲＸＤは同期回路１０２に供給され、クロック
発生器１０７からのクロックの同期を取り、制御回路１
０１に受信信号ＲＸＤのクロック成分に調歩同期したク
ロックが与えられ、これにより、制御回路１０１が制御
信号を発生し、シフトレジスタ１０４に受信信号のデー
タ部分をシリアルに読込む。

一方、アドレス比較回路１０３には、予めその端末処理
装置に割り当てられたアドレスが与えられており、この
アドレスとシフトレジスタ１０４の所定のビット位置に
読込まれたデータとがアドレス比較回路１０３によって
比較され、両者が一致したときだけシフトレジスタ１０
４内のデータがＩ１０バッファ１０５に転送され、外部
機器に与えられる。

また、制御回路１０１はり四ツクで歩進するカウンタを
含み、シーケンシャルな制御信号を発生し、受信信号１
（ＸＤによるデータをＩ１０バッファ１０５に与えたあ
と、それにひき続いて今度はＩ１０バッファ１０５から
シフトレジスタ１０４にデータをパラレルに取り込み、
外部機器から中央処理装置１０に伝送すべきデータをシ
フトレジスタ１０４の中にシリアルデータとして用意す
る。そして、このデータをシフトレジスタ１０４からシ
リアルに読み出し、送信信号ＴＸＤとして伝送路加に送
出する。

このときには、受信信号ＲＸＤに付されていたアドレス
がそのまま送信信号ＴＸＤに付されて送出されるから、
中央処理装置１０は自らが送出したアドレスと一致して
いることによりこの送信信号ＴＸＤの取り込みを行ない
、これにより半二重方式による１サイクル分のデータの
授受が完了する。

こうして中央処理装置１０は次の端末処理装置に対する
データの送出を行ない、これを繰り返すことにより複数
の各端末処理装置３０〜３２との間でのデータの授受が
周期的に行なわれ、多重伝送が可能になる。

Ａ／Ｄ制御回路１０６は第２図における端末処理装置３
２として使用した場合に必要なＡ　／　Ｄ　４０の制御
機能を与えるためのもので、アナログ信号を発生するセ
ンサなどの外部負荷５７．５８からのデータをＡ　／　
Ｄ　４Ｑによってディジタル化してシフトレジスタ１０
４に取り込むために必要な制御機能を与える働きをする
。なお、その詳細については後述する。

次に第４図は端末処理装置３０〜３３の一例を示すブロ
ック図で、第３図と同一もしくは同等の部分には同じ符
号を付してあり、この第３図において、３０１は受信信
号１１．ＸＤに調歩同期したクロックを発生させるだめ
の同期回路、３０２は２相のクロックφ、とφ１１ヲ発
生するカウンタ、３０３はシーケンシャル制御用のカウ
ンタ、３０４はカウンタ３０３の出力から種々の制御信
号を作り出すシーケンスデコーダ、３０５は異常検出器
、３０６はＩ１０バッファ１０５の入出力切換選択用の
アドレスデコーダ、３０７はアドレス比較用の４ビツト
のコンパレータ、３０８はエラー検出回路、３１０は２
個のアンドゲートと１個のノアゲートからなる複合ゲー
ト、３１１はエラー検出用のエクスクル−シブオアゲー
ト、３１２はデータ送出用のアンドゲート、３１３．３
１４はトライステートバッファ、３２０は８ビツトのシ
フトレジスタ、３２１は３２ビツトのレジスタ、３２２
は３２チヤンネルのゲート、３２３はＡ／Ｄ制御用のカ
ウンタ、３２４はＡ／Ｄ制御用信号発生回路、３２５は
Ａ／Ｄのチャンネル選択用のカウンタである。なお、シ
フトレジスタ１０４は５ビツト（２７１ビツト＋１ビツ
ト）で、Ｉ１０バッファ１０５は１４ポー）（１４ビツ
ト）のものである。

この端末処理装置３０〜３３（以下、これらをＣＩＭと
いう）は複数の動作モードの一つを選択して動作するよ
うになっており、第２図のＣＩＭ３０〜３１として用い
られるときにはＤＩＯモードが、また、第２図のＣＩＭ
３２として用いる場合にはＡＤモードが、そして第２図
のＣＩＭ３３に用いた場合にはＭＰＵモードがそれぞれ
選択される。なお、このモード選択については後述する
。

まず、ＤＩＯモードに選択された場合には、Ａ／Ｄ制御
回路１０６は動作せず、このときのシフトレジスタ１０
４のデータ内容は第５図に示すようになり、扁０からＡ
５までの６ビツト分は使用せず、Ａ６からＡ１９までの
１４ビツトがＩ１０バッファ１０５のデータＤＩＯに割
当てられる。そして、扁加からＡ２３までの４ビツトが
アドレスデータＡＤＤＲに割当てられ、Ａ２４はスター
トビットに割当てられている。なお、ＤＩＯデータに割
当てられているビット数が１４となっているのは、工１
０バッファ１０５が１４ビツトのものとなっているから
である。また、このため、このＣＩＭでは、Ｉ１０バッ
ファ１０５に接続可能な外部負荷の最大数が１４となっ
ている。

このシステムによるデータ伝送の方式は、調歩同期、双
方向、反転二連送方式と呼ばれるもので、ディジｐルデ
ータをＮ几Ｚ　（ｎｏｎｒｅｔｕｒｎ　ｔｏ　ｚｅｒｏ
）法により伝送するようになっており、その伝送波形は
第６図に示すようになっている。すなわち、ＣＣＵ側の
ＣＩＭからＬ　Ｃ０９１１１のＣＩＭにデータを伝送す
るフレームを受信フレーム、反対にＬＣＵ側からＣＣＵ
側に伝送するフレームを送信フレームとすれば、受信フ
レームと送信フレームが共に７４ビツトで、従って１フ
レームが１４８ビツトとなっている。そして、受信フレ
ームと送信フレームとは共に同じフレーム構成となって
おり、最初にδビットの′Ｏ”があり、そのあとに調歩
同期のための１ビツトの′１”からなるスタートビット
が設けられ、それに続いて冴ビットの受信データＲＸＤ
又は送信データＴＸＤがＮＲ，Ｚ信号形式で伝送され、
さらにこれらのデータの反転データているのは、伝送エ
ラーチェックのためである。

既に説明したように、このシステムでは、半二重方式に
より多重伝送が行なわれるから、受信フレームのデータ
几ＸＤの先頭の４ビツトには、ＣＣＵがそのとき呼び掛
けを行なう相手となるＬＣＵのアドレスデータＡＤＤＲ
が第５図に示すように付され、これに応答してそのＬＣ
Ｕから送出される送信フレームのデータＴＸＤの先頭４
ビツトには同じアドレスデータＡＤＤ几が付されて伝送
される。なお、ＬＣＵ側から送信フレームが伝送される
のは、ＣＣＵ　１ｆｌｉｌで呼び掛けたＬＣＵに限られ
るから、送信データ’ｌ’ＸＤにアドレスが付加されて
いなくてもＣＣＵ側ではそのデータがいずれのＬＣＵか
らのものであるかは直ちに判断できる。

従って、送信フレームのデータＴＸＤには必ずしもアド
レスを付す必要はなく、データＴＸｌ）の先頭４ピツ）
ｆｆｉ（００００）などＬＣＵのいずれのアドレスとも
一致しないデータとしてもよい。

ここで第４図に戻り、ＣＩＭのアドレスについて説明す
る。

既に説明したように、このシステムでは、ＬＣＵ側のＣ
ＩＭにはそれぞれ異なった４ビツトのアドレスが割当て
てあり、このアドレスをもとにして半二重方式によるデ
ータの多重伝送が行なわれるようになっている。

そして、このアドレスをそれぞれのＣＩＭに割当てる働
きケする入力がコンパレータ３０７に接続されている４
本の入力２°〜２ｓであり、これらの入力に与えるべき
データＡＤＤＲ″８．〜ＡＤＤＲ３により轟該ＣＩＭの
アドレスが指定される。例えば、そのＣＩＭのアドレス
を１０”に指定するためには、アドレスデータＡＤＤＲ
Ｏ＝０、ＡＤＤＲ１＝１、ＡＤＤＲ２＝Ｏ１ＡＴ）ＤＲ
，３＝１とし、入力２°〜２３に（１０１０）が入力さ
れるようにすればよい。なお、このシステムでは、デー
タ”０”は接地電位、データ６１”は電源電圧Ｖｃｃに
よって表わされているから、アドレス″１０”に対して
は入力２°、２２を接地し、入力２１．２８を電源に接
続することになる。

ところで、このＣＩＭでは、アドレス入力２°〜２３が
アドレスデコーダ３０６にも入力され、その出力により
Ｉ１０バッファ１０５の方向性が制御されるようになっ
ている。この結果、アドレスを指定すると、Ｉ１０バッ
ファ１０５の１４本の端子のうちのいずれがデータ出力
ボートとなるのかが決定される。そして、このシステム
では、アドレスがそのまま出力ボート数に対応するよう
にしている。

従って、いま、アドレスを”　１０　’と定めれば、工
１０バッファの１４本の端子のうち１０本が出力ボート
となり、残りの４本が入力ボートとなるように制御され
る。

また、第４図では省略しであるが、このアドレスデコー
ダ３０６の出力は制御回路１０１のシーケンスデコーダ
３０４にも与えられ、これＫより第７図に示すように、
このＣＩＭの動作モードが切換えられるようになってい
る。すなわち、このシステムでは、アドレスｔ″′０″
に設定したＣＩＭはＭ’ＰＵモードで、アドレスを１”
からＤ′までの間に設定したＣＩＭはＤＩＯモードで、
そしてアドレスをＥ”、ｌ　Ｆ　Ｈのいずれかに設定し
たＣＩＭはＡＤモードでそれぞれ動作するようにされる
。

次に、制御回路１０１と同期回路１０２の機能について
説明する。

このシステムでは、第６図に関連して既に説明したよう
に、調歩同期方式が採用されており、このため、受信フ
レーム、送信フレーム共にデータ伝送に際して、その開
始前に必ず５ビツトの′０”が挿入され、その後で１ビ
ツトのスタートビットとして１”データが挿入されてい
る（第６図）。

そこで同期回路３０１は受信フレームの最初に存在する
５ビツトの′０”に続くスタートビットの立上りを検出
し、内部クロックのビット同期を取る。従りて、次の受
信フレームが現われるまでは、このときのタイミングに
ビット同期した内部クロックにより動作が遂行されてゆ
くことになる。

カウンタ３０２は同期回路３０１で同期が取られた内部
クロックから２相のクロックφ、とφＩｌｌを作り出す
。これＫよりクロックφ、とφ、はその後入力されてく
る受信データＲＸＤに位相同期したものとなる。

シーケンスカウンタ３０３は同期回路３０１からスター
トビットの立上り検出タイミングを表わす信号を受け、
特定のカウント値、例えばカウントＯの状態にセットさ
れ、その後、クロックφ１又はφ。

によりてカウントされる。従って、そのカウント出力に
よりｅＩＭ全体の制御手順を定めることができ、カウン
ト値をみるととくより、任意のタイミングにおけるＣＩ
Ｍの動作がどのステップにあるのかを知ることができる
。

そこで、このカウンタ３０３のカウント出力をシーケン
スデコーダ３０４に供給し、このＣＩＭの動作に必要な
制御信号、例えばＲＸＭＯＤＯｌＴＸＭＯＤＥ、１−Ｉ
ＡＩ）、５ＨＩＦＴなど内部で必要とする全ての制御信
号をシーケンスデコーダ３０４で発生させるようにして
いる。つまり、この実施例は、クロックφ、、φつによ
るシーケンス制御方式となっているものであり、従って
、カウンタ３０３の出力をデコードしてやれば、必要な
制御が全て行なえることになるのである。

次に、伝送されて来るデータ几ＸＤがそのＣＩＭ向けの
データであるか否か、つまりＣＣＵからの受信フレーム
の伝送による呼び掛けが自らに対するものであるか否か
の判定動作について説明する。

既に説明したように、コンパレータ３０７の一方の入力
には、入力２°〜２Ｓからのアドレスデータが与えられ
ており、他方の入力にはシフトンジスタ１０４のＱｔｏ
ビットからＱｔｓビットまでのデータが与えられるよう
になっている。そして、このコンパレータ３０７は、両
方の入力データが一致したときだけ、一致信号ＭＹＡ　
Ｄ　Ｄ　Ｒを出力する。そこで、シフトレジスタ１０４
に受信データＲ，ＸＤが入力され、そのＱｚｏビットか
らＱｔａビットまでの部分にデータ几ＸＤの先頭に付さ
れているアドレスデータ（第５図参照）が格納されたタ
イミングでコンパレータ３０７の出力信号ＭＹＡ　Ｄ　
Ｄ　Ｒを調べ、そのときにこの信号ＭＹＡＩ）ＤＦＬが
′１”になっていたらそのデータＲＸＤは自分宛のもの
で、ＣＣＵからの呼び掛けは自分に対するものであるこ
とが判る。

このため、エラー検出回路３０８に制御信号ＣＯＭＰＭ
ＯＤＥを供給し、上記した所定のタイミングで信号ＭＹ
ＡＤＤＲを取込み、それが０”になっていたときには出
力ＩＮＩＴＩＡＬを発生させ、これによりシーケンスカ
ウンタ３０３全カウント０にセットし、ＣＩＭ全体の動
作を元に戻して次のデータ伝送が入力されるのに備える
。一方、信号ＭＹＡＤＤＲが′１”になっていたときに
は、エラー検出回路３０８によるＩＮＩＴＩＡＬの発生
がないから、そのままＣＩＭの動作はシーケンスカウン
タ３０３のそのときのカウント値にしたがってそのまま
続行される。

次に、伝送エラー検出動作について説明する。

このシステムでは、既に第６図で説明したように反転二
連送方式によるデータ伝送が採用されており、これによ
り伝送エラーの検出が行なえるようになっている。そし
て、このため、シフトレジスタ１０４の最初のＱ０ビッ
トと最後のＱｘ＜ビットからエクスクル−シブオアゲー
ト３１１にデータが与えられ、このゲート３１１の出力
が信号ＥＲ几ＯｋＬとしてエラー検出回路３０８に与え
られるようになっている。

シーケンスデコーダ３０４はスタートビットに続く受信
信号ＲＸＤとｋＬＸＤ（第６図）の伝送期間中、制御信
号ＲＸＭＯＤ　Ｅを出力して複合ゲート３１０の下側の
ゲートを開き、これにより伝送路加からのデータをシリ
アル信号８Ｉとしてシフトレジスタ１０４に入力する。

このとき複合ゲート３１０にはノアゲートが含まれてい
るため、伝送路加から供給されてくるデータは反転され
てシフトレジスタ１０４に入力される。

そこで、受信フレーム（第６図）のスタートビットに続
く冴ビット分のデータがシフトレジスタ１０４に入力さ
れた時点では、このシフトレジスタ１０４のＱ０ビット
からＱＣｓビットまでの部分には受信信号１（、ＸＤの
反転データＲＸＤが書込まれることになる。次に、第６
図から明らかなように、スピットの受信信号ＲＸＤが伝
送されたあと、それにひき続いてスピットの反転信号１
（、ＸＤが伝送されてくると、それが複合ゲート３１０
で反転されてデータＲＸＤとなり、シリアル信号ＳＩと
してシフトレジスタ１０４に入力され始める。この結果
、シフトレジスタ１０４のＱ。に反転信号ＲＸＤの先頭
ビットが反転されて入力されたタイミングでは、その前
に書込まれていた受信信号比ＸＤの先頭ビットの反転デ
ータがシフトレジスタ１０４のＱ２４ビットに移され反
転信号ＲＸＤの２番目のビットのデータがＱｏに書込ま
れたタイミングでは受信信号ＲＸＤの２番目のビットの
データがＱ２４のビットに移されることになり、結局、
反転信号ＲＸＤがシフトレジスタ１０４に１ビツトづつ
シリアルに書込まれているときの各ビットタイミングで
は、シフトレジスタ１０４のＱ２４ピットとＱ０ビット
には受信信号ＲＸＤと反転信号ＲＸＤの同じビットのデ
ータが常に対応して書込まれることになる。

ところで、上記したようにエクスクル−シブオアケート
３１１〕２つの入力にはシフトレジスタ１０４−’のＱ
。ビットとＱｔ４ビットのデータが入力されている。従
って、受信信号比ＸＤと反転信号正マｊの伝送中にエラ
ーが発生しなかったとすれば、反転信号ＲＸＤの伝送期
間中、エクスクル−シブオアゲート３１１の出力は常に
′１”になる筈である。

例数ならば、受信信号ＲＸＤとその反転信号■の対応す
る各ビットでは必ず′１”と０”が反転している筈であ
り、この結果、ゲート３１１の入力は必ず不一致を示し
、そうならないのは伝送にエラーがあったときだけとな
るからである。

そこで、エラー検出回路３０８は反転信号ＲＸＤが伝送
されているＵビットの期間中、信号Ｅ　ＥＬＲＯＲを監
視し、それが′０”レベルになった時点で信号ＩＮＩＴ
ＩＡＬを発生するようＫすれば、エラー検出動作が得ら
れる。なお、このようなデータ伝送システムにおける伝
送エラーの処理方式としては、伝送エラーを検出したら
それをイσ復して正しいデータを得るようにするものも
知られているが、このシステムでは、伝送エラーが検出
されたらその時点でそのフレームのデータ受信動作をキ
ャンセルし、次のフレームのデータ受信に備える方式と
なっており、これにより構成の簡略化を図っている。

次に、この第４図のＣＩＭのＤＩＯモードにおけるデー
タ伝送の全体的な動作を第８図のタイミングチャートに
よって説明する。

φ１．φ−はカウンタ３０２から出力される二相のクロ
ックで、同期回路３０１内に含まれているクロック発振
器による内部クロックにもとづいて発生されている。

一方、ＲＥ　Ｓ　Ｅ　Ｔは外部からこのＣＩＭに供給さ
れる信号で、マイクロコンピュータなどのリセット信号
と同じであり、第２図における全℃のＣＩＭごとに供給
されるようになっており、電源投入時など必要なときに
外部のリセット回路から供給され、伝送システム全体の
イニシャライズを行なう。

イニシャライズが終るとシーケンスカウンタ３０３はカ
ウント値が０に設定され、そこからクロックφ輩により
歩進してゆく。そしてカウント値が５になるまでは何の
動作も行なわず、カウント値が６になるとＩＤＬＷ信号
と１−ＬＸＥＮＡ信号が発生し、ＣＩＭはアイドル状態
になってシーケンスカウンタ３０３のカウント値による
シーケンシャルな制御は停止され、トライステートバッ
ファ３１３が開いて信号受信可能状態となる。なお、こ
のとき、イニシャライズ後、シーケンスカウンタ３０３
０カウント値が５になるまでは信号受信可能状態圧しな
いようにしているのは、同期回路３０１による調歩同期
のためであり、受信信号ＲＸＤが冴ビットなので最少限
５ビットのＯ”期間を与える必要があるためである。

こうしてアイドル状態に入るとシーケンスカウンタ３０
２はクロックφ、、φつのカウントにより歩進を続ける
が、シーケンスデコーダ３０４は制御信号ＩＤＬＥとＩ
ＮＩＴＩＡＬを発生したままＫとどまり、受信信号が入
力されるのをただ待っている状態となる。なお、このた
めに第６図に示すように各受信フレームと送信フレーム
の先頭には５ビツトの′θ′が付加しであるのである。

こうしてアイドル状態に入り、その中でいま、時刻ｔ０
で受信信号ＲＸＤが入力されたとする。そうすると、こ
の信号ＲＸＤの先頭には１ビツトのスタートビットが付
されている。そこで、このスタートビットを同期回路３
０１が検出し、内部クロックのビット同期を取る。従っ
て、これ以後、１フレ一ム分の伝送動作が完了するまで
のデータＲＸＤ、ＲＸＤとクロックφ、とφ１との同期
は内部クロックの安定度によって保たれ、調歩同期機能
が得られることになる。

スタートビットが検出されるとシーケンスカウンタ３０
３はカウント出力０（以下、このカウンタ３０３の出力
データはＳを付し、例えば、この場合にはＳＯで表わす
）に設定され、これによりシーケンスデコーダ３０４は
制御信号ＩＤＬＥを止め、両割信号ＲＸＭＯＤＨを発生
する。また、これと並行してシフトレジスタ１０４には
シフトパルス５ＨＩＦＴがクロックφヨに同期して供給
される。

この結果、スタートビットに続り４８ビツトの受信信号
ＲＸＤと反転信号１４　Ｘ　Ｄ　（第６図）が伝送路加
から複合ゲート３１０を通ってシリアルデータとしてシ
フトレジスタ１０４　Ｋ順次１ピットづつシフトしなが
ら書込まれてゆく。このとき、最初の冴ビットの受信信
号几ＸＤは複合ゲート３１０によりて反転されたデータ
ＲＸＤとしてシフトレジスタ１０４に順次シリアルに書
込まれるので、スタートビットに続く冴ビットの期間、
つまりシーケンスカウンタ３０３が８１から８２４に達
した時点では、シフトレジスタ１０５のＱ０ビットから
ＱＣｓまでのビットに受信信号ＲＸ−Ｄが反転されたデ
ータｆｔ、ＸＤが書込まれることになる。ここで次の８
２５のクロックφ、の立上りで制御信号ＣＯＭ　Ｐ　Ｍ
　ＯＤ　Ｅが出力され、エラー検出回路３０８が機能す
る。そしてこの状態で続いて反転信号ｆ（Ｘ　Ｄが入力
され始め、この結果、今度は反転信号）ＬＸＤが反転さ
れたデータ凡ＸＤがシフトレジスタ１０４のＱ。ビット
からシリアルに書込まれてゆく。これによりＳｌから８
２４でシフトレジスタ１０４に書込まれたデータＲＸＤ
はその先頭のビットからシフトレジスタ１０４のＱｔ＋
ピット位置を通り、シーケンスカウンタ３０３が８２５
から８４８になるまでの間に順次、１ピツトづつオーバ
ーフローされてゆ（。一方、これと並行してシフトレジ
スタ１０４のＱ００ピツト置を°通って反転信号ｕＸＤ
によるデータｌ（、、Ｘ　Ｄがその先頭ビットから順次
、シリアルに書込まれてゆき、この間にエクスクル−シ
ブオアゲート３１１とエラー検出回路３０８による伝送
エラーの検出が、既に説明したようにして行なわれてゆ
く。

従って、シーケンスカウンタ３０３が８４８になりだ時
点では、シフトレジスタ１０４のＱ、ビットからＱ０ビ
ットまでには、受信信号ＲＸＤと同じデータＲＸＤがそ
のまま書込まれた状態になる。そこで、このＳ　４８の
タイミングでコンパレータ３０７の出力信号ＭＹＡＩ）
ＤＲ金調べることにより前述したアドレスの確認が行な
われ、いま受信したデータＲＸＤが自分宛のものである
か否か、つまり、このときのＣＣＵからの呼び掛けが自
分宛のものであるか否かの判断が行なわれる。なお、シ
ーケンスカウンタ３０３が８２５から８４８の間にある
期間中に伝送エラーが検出され、或いはアドレスの不一
致が検出されるとエラー検出回路３０８は８４８になっ
た時点で制御信号ＩＮＩＴＩＡＬを発生し、この時点で
シーケンスカウンタ３０３はＳＯに設定され、アイドル
前５ビットの状態に戻り、この受信フレームに対する受
信動作は全てキャンセルされ、次の信号の入力に備える
。

さて、シーケンスカウンタ３０３が８２５から８４８に
ある間に伝送エラーが検出されず、かつアドレスの不一
致も検出されなかったとき、つまり８４８になった時点
でエラー検出回路３０８がＩＮＩＴＩＡＬ信号を発生し
なかったときには、この８４８になった時点でシーケン
スデコーダ３０４が制御信号ＷＲＩＴＥＳＴＢを発生す
る。なお、この結果、８４８の時点ではＩＮＩＴＩＡＬ
信号とＷＲ，ＩＴＥＳＴＢ信号のいずれか一方が発生さ
れ、伝送エラー及びアドレス不一致のいずれも生じなか
ったときには前者が、そして伝送エラー及びアドレス不
一致のいずれか一方でも発生したときには後者がそれぞ
れ出力されることになる。

さて、８４８の時点で制御信号ＷＲＩＴＥＳＴＢが出力
されると、そのときのシフトレジスタ１０４のデータが
パラレルにＩ１０バッファ１０５に書込まれ、この結果
、受信したデータ几ＸＤによってＣＣＵからもたらされ
たデータがＩ１０バッファ１０５の出力ポートから外部
負荷５１〜５６のいずれかに供給される。なお、このと
きには、ＤＩＯモードで動作しているのであるから、第
５図で説明したようにＱ６ビツトからＱ、。ビットまで
の最大１４ビツトがデータＲ，ＸＤとして伝送可能であ
り、かつ、そのうちの何ビットがＩ１０バッファ１０５
の出力ポートとなっているかはアドレスによって決めら
れていることは既に説明したとおりである。

こうして８４８に達すると受信フレームの処理は全て終
り、次の８４９から送信フレームの処理に入る（第６図
）。

まず、Ｓ　４９から８７２までは何の処理も行なわない
。これはＣＣＵ側にあるＣＩＭの調歩同期のためで、上
記した受信フレームの処理におけるＩＤＬＢの前に設定
した期間での動作と同じ目的のためのものである。

Ｓ　７３に入るとシーケンスデコーダ３０４から制御信
号Ｐ８が出力され、これによりシフトレジスタ１０４は
パラレルデータの読込み動作となり、■１０バッファ１
０５の入力ポートに外部負荷５１〜５６ノいずれかから
与えられているデータを並列に入力する。このとき読込
まれるデータのビット数は、１４ビツトのＩ１０バッフ
ァ１０５のボートのうち、受信フレームの処理で出力ポ
ートとして使われたビットを引いた残りのビット数とな
る。例えば、前述のように、とのＣＩＭのアドレスを１
０に設定したときには、出力ポートの数は１０となるか
ら、このときには入力ボートは４ビツトとなる。

シフトレジスタ１０４に対するパラレルデータの書込み
には、信号Ｐ８と共にシフトクロック５ＨＩＦＴを１ビ
ツト分必要とするため、８７３のクロックφ１により信
号ＳＰを立上げたあと、Ｓ　７４のクロックφ−に同期
したシフトパルス５）ＲＩＦＴを制御信号ＴＸＭＯＤＥ
の立上り前に供給する。

また、このとき、第６図から明らかなように、送信デー
タＴＸＤの前にスタートビットナ付加し、さらにデータ
ＴＸＤの先頭４ビツトにはアドレスを付加しなければな
らない。このため、第４図では省略しであるが、信号Ｐ
Ｓが発生している期間中だけシフトレジスタ１０４のＱ
２４ビットにはデータ″１”を表わす信号が、そしてＱ
ｙｏピットからＱｔｓビットの部分には入力２０〜２３
からアドレスデータがそれぞれ供給されるようになって
いる。

こうして８４９からＳ　７３までのＤＵＭＭＹ状態によ
り調歩同期に必要な５ビツト分のデータ″０″送出期間
が設定されたあと、Ｓ　７４に入ると制御信号ＴＸＭＯ
ＤＥが立上り、これＫよりＴＸ（送信）状態になる。こ
の信号ＴＸＭＯＤＥの発生により複合ゲート３１０の上
側のアンドゲートが能動化され、さらにアンドゲート３
１２が能動化される。これによりシフトレジスタ１０４
のＱｔ＋ビットのデータ、つまりスタートビットとなる
データ″１″がアントゲ−）３１２’に通って伝送路加
に送り出される。そして、それに続くＳ７５以降のクロ
ックφつに同期して発生するシフトクロック５ＨＩＦＴ
によりシフトレジスタ１０４の内容は１ビツトづつ後段
にシフトされ、Ｑ２４ビットからアンドゲート３１２を
通って伝送路加に送り出され、これにより送信フレーム
（ｉ６図）のスタートビットを含む送信信号ＴＸＤの伝
送が行なわれる。

一方、このようなシフトレジスタ１０４からのデータ読
出しと並行して、そのＱｚｍビットのセ々から読出され
たデータは複合ゲー）３１０’ｒ通って反転され、シフ
トレジスタ１０４のシリアル入力に供給されている。こ
の結果、Ｓ　７５以降、シフトレジスタ１０４のＱ。ビ
ットからＱｚｓビットまでに書込まれていた送信データ
ＴＸＤは、シフトクロックＳ　ＨＩ　Ｆ　Ｔによって１
ビツトづつ伝送路ｍに送り出されると共に、反転されて
シリアルデータＳＩとしてシフトレジスタ１０４のＱ、
ビットから順次書込まれてゆくことになる。

従って、制御信号ＰＳが発生している期間中にシフトレ
ジスタ１０４のＱ。ビットからＱ、３ビツトのセルに書
込まれた送信データＴＸＤが全て読出し完了した時点で
は、このＱ０ビットからＱｖｓビットまでのセルにはそ
れまでの送信データＴＸＤに代りて、反転データＴＸＤ
が格納されていることになる。

そこで、この送信データＴＸＤの読出しが完了した時点
以降は、それにひき続いて今度はシフトレジスタ１０４
から反転データＴＸＬ）の読出しが開始し、第６図のよ
うに反転データＴＸＬ）が送信データＴＸＤに続いて伝
送路かに送出されることになる。

こうして５１２２に到ると、シフトレジスタ１０４のＱ
。ビットからＱ０ビットまでの反転データは全部読出し
完了するので制御信号ＴＸＭＯＤＢは立下り、シフトク
ロック５ＨＩＦＴの供給も停止されて送信状態を終る。

そして、５１２２に続く次のクロックφ、により制御信
号ＩＮＩＴＩＡＬが発生し、シーケンスカウンタ３０３
はＳＯに設定され、ＣＩＭはアイド／Ｉ／（ＩＤＬＥ）
以前の信号受信準備状態に戻る。

従って、このシステムによれば、調歩同期、双方向、反
転二連送力式による半二重方式の多重通信１ｃｃＵとＬ
ＣＵとの間で確実に行なうことができ、伝送路を集約配
線化することができる。

次に、このシステムにおけるＣＩＭのＡＤモードにおけ
る動作について説明する。

前述したように、ＣＩＭを介してＣＣＵとデータの授受
を行なうべき電気装置としては各種のセンサなとアナロ
グ信号を出力する外部負荷５７．５８（第２図）があり
、そのため、本発明の実施例においては、Ａ／Ｄ制御回
路１０６を含み、外付けのＡ　／　Ｄ　４０を制御する
機能をも有するものとなっている。そして、このときの
ＣＩＭの動作モードがＡＤモードである。

さて、これも既に説明したように、とのＣＩ　Ｍでは入
力２°〜２３に与えるべきアドレスデータによって動作
モードの設定が行なわれるようになっており、ＡＤモー
ドに対応するアドレスデータは、第７図に示すようにＥ
”と′Ｆ″となっている。

次に、このＣＩＭがＡＤモードによる動作を行なうよう
に設定された場合のシフトレジスタ１０４に格納される
データの内容は第５図に示すようになり、ＡＯからＡ７
までの８ビツトがＡ　／　Ｄ　４Ｑを介して外部負荷５
７．５８などから取込んだＡＤデータ格納用で、Ａ　８
　、　Ａ　９の２ビツトがＡＤチャンネルデータ格納用
であり、これによりＤＩＯデータ用としてはＡＩＯから
Ａ１９の１０ビツトとなっている。なお、その他はＤＩ
Ｏモードのときと同じである。また、このときのＡＤチ
ャンネルデータとは、マルチチャンネルのＡ／Ｄを使用
した場合のチャンネル指定用のデータであり、このシス
テムではＡ　／　Ｄ　４０として４チヤンネルのものを
用いているので、２ビツトを割当てているのである。

シフトレジスタ３２０は８ビツトのもので、外付けのＡ
　／　Ｄ　４Ｑからシリアルで取込んだディジタルデー
タ（外部負荷５７，５８などから与えられたアナログデ
ータをＡ／Ｄ変換したもの）を格納してパラレル読出し
を可能にすると共に、Ａ　／　Ｄ　４Ｑのチャンネルを
指定するためのカウンタ３２５から与えられる２ビツト
のチャンネル選択データをパラレルに受入れ、それをシ
リアルに読出してＡ　／　Ｄ　４Ｑに供給する働きをす
る。

レジスタ３２１は３２ビツトのもので、Ａ／Ｄ４０が８
ビツトで４チヤンネルのものなので、それに合わせて８
ビツト４チヤンネルのレジスタとして用いられ、Ａ　／
　Ｄ　４Ｑから８ビツトで取込まれたデータを各チャン
ネルととに収容する。

ゲート３２２もレジスタ３２１に対応して３２ビツト（
８ビツト４チヤンネル）となっており、データ伝送用の
シフトレジスタ１０４のＱ、ビットとＱ、ビットのセル
から読出したＡＤチャンネルデータ（第５図）によって
制御され、レジスタ３２１のチャンネルの１つを選択し
、その８ビツトのデータをシフトレジスタＱ。ビットか
らＱ、ビットのセルにＡＤデータ（第５図）として書込
む働きをする。

カウンタ３２３はクロックφ、のカウントにより歩進し
、Ａ／Ｄ制御回路１０６全体の動作をシーケンシャルに
、しかもサイクリックに制御する働きをする。

Ａ／Ｄ制御用信号発生回路３２４はカウンタ３２３の出
力をデコードするデコーダと論理回路を含み、Ａ／Ｄ制
御回路１０６全体の動作に必要な各種の制御信号を発生
する働きをする。

次に、このＡ／Ｄ制御回路１０６全体の動作について説
明する。

このＣＩＭでは、カウンタ３２３のカウント出力のそれ
ぞれに対応してシーケンシャルに両割が進み、そのステ
ップ数はｎで、カウント出力Ｏ（これをＳＯという）か
らカウント出力２６（これをＳがという）までで１サイ
クルの制御が完了し、Ａ／　Ｄ　４０の１チヤンネル分
のデータがレジスタ３２１に取込まれる。

まず、１サイクルの制御が開始すると信号ＩＮＣにより
チャンネル選択用のカウンタ３２５がインクリメントさ
れ、これＫよりカウンタ３２５の出力データは、１サイ
クルごとに順次、（０，０）→（０，１）→（１，０）
→（１，１）→（ｏ、ｏ）と変化する。

コノカウンタ３２５の出力データはシフトレジスタ３２
０の先頭２ビット位置にパラレルに書込まれ、ついでシ
リアルデータＡＤ８　Ｉとして読出されてＡ　／　Ｄ　
４０　Ｋ供給される。

また、これと並行して、カウンタ３２５の出力データは
デコーダ（図示してない）を介してレジスタ３２１にも
供給され、レジスタ３２１の対応するチャンネルの８ビ
ツトを選択する。

続いて、Ａ　／　Ｄ　４ＱはシリアルデータＡＤ８Ｉと
して入力したチャンネル選択データに応じてそれに対応
したアナログ入力チャンネルを選択し、そのアナログデ
ータをディジタルデータに変換してから８ビツトのシリ
アルデータＡＤ８０としてシフトレジスタ３２０のシリ
アル入力に供給し、このシフトレジスタ３２０に格納す
る。

その後、このシフトレジスタ３２０に格納された８ビツ
トのディジタル変換されたデータＡＤは、所定のタイミ
ングでパラレルに読出され、カウンタ３２５の出力デー
タによって予め選択されているレジスタ３２１の所定の
チャンネルの８ビツトに移され、１サイクルの制御動作
を終了する。

こうして、例えばカウンタ３２５の出力データが（０，
０）となっていたとすれば、Ａ　／　Ｄ　４０のチャン
ネルＯのアナログデータがディジタル化され、レジスタ
３２１のチャンネＡ１０の８ビツトに格納されたあと、
カウンタ３２３はＳＯにリセットされ、次のサイクルの
動作に進み、カウンタ３２５はインクリメントされてそ
の出力データは（ｏ、ｉ）となり、今度はチャンネル１
のアナログデータがディジタル化されてレジスタ３２１
のチャンネ／Ｉ／１の８ビツトに収容される。

従って、このＣＩＭによれば、Ａ／Ｄ制御回路１０６に
よるＡ　／　Ｄ　４０からのデータ取込動作が、シーケ
ンスカウンタ３０３とシーケンスデコーダ３０４による
データ伝送処理とタイミング的に独立して行なわれ、レ
ジスタ３２１の各チャンネルのデータは４サイクルのＡ
Ｄ制御動作に１回の割合でリフレッシュされ、レジスタ
３２１にはＡ　／　Ｄ　４Ｑの４つのチャンネルに入力
されているアナログデータが、それぞれのチャンネルご
とに８ビツトのディジタルデータとして常に用意されて
いることになる。

そこで、いま、伝送路から受信信号ＲＸＤが入力され、
それに付されているアドレスデータがとのＣＩＭに対す
るものであったとする。なお、このときのアドレスデー
タは、既に説明したように、Ｅ”又は′Ｆ”である。

そうすると、受信フレームの入力が終った時点（第８図
の８４８）でシフ−レジスタ１０４に書込まれるデータ
のフォーマットは第５図のＡＤモードとなっているため
、このシフトレジスタ１０４のＱ８ビットとＱ、ビット
には２ピツトからなるＡＤチャンネルデータが格納され
ている。そこで、この人Ｄチャンネルデータは８４８で
信号ＷＲＩＴＥＳＴＢが発生した時点で読出され、これ
によりゲート３２２の４つのチャンネルのうちの一つが
選択される。

この結果、５７３（第８図）で信号ＰＳと５ＨＩＦＴが
発生した時点で、レジスタ３２１の４つのチャンネルの
うち、シフトレジスタ１０４のＱ−、Ｑ＊の２つのビッ
トで選ばれたチャンネルのＡＤデータだけが読出され、
それがシフトレジスタ１０４のＱ０ビットからＱ、ビッ
トまでの８ピツト部分に書込まれる。

そして、これが８７４以降の送信状態で送信信号ＴＸＤ
に含まれ、ＣＣＵに伝送されることになる。

ところで、このＣＩＭでは、上記したように受信信号几
ＸＤの受信処理とそれに続く送信信号ＴＸＤの送信処理
とは無関係に、常にレジスタ３２１の中にはＡＤデータ
が用意されている。

従って、このシステムでは、どのようなタイミングで自
分宛の受信信号ＲＸＤが現われても、直ちにＡＤデータ
による送信信号ＴＸＤの伝送を行なうことができ、Ａ　
／　Ｄ　４０の動作により伝送処理が影響を受けること
がなく、Ａ／Ｄ変換動作に必要な時間のために伝送速度
が低下するなどの虞れかない。

なお、このシステムでは、ＣＩＭをＬＳＩ化するに際し
てＡ　／　Ｄ　４０を外付けとし、ＣＩＭの汎用化に際
してのコストダウンを図るようになっている。つまり、
第２図で説明したように、このシステムではモードの設
定により一種類のＣＩＭをＬＣＵ３０〜３１としても、
Ｌ　ＣＵ　３２としても、或いはＣＣＵＩＯのＣＩＭ３
３としても使用できるようにしている。しかして、この
とき、Ａ／Ｄを内蔵させてしまうとＣＩ　Ｍ２Ｏ，３１
，３３として使用したときに無駄なものとなり、しかも
、一般に自動車の集約配線システムに適用した場合には
、ＣＩＭ３２として使用される個数の方が他のＣＩ　Ｍ
２Ｏ，３１，３３として使用される個数より少ないため
、ＣＩＭの全部にＡ／Ｄを内蔵させることによるメリッ
トがあまりない。そのため、Ａ／Ｄを外付けとしている
のである。

しかして、このＡ／Ｌ）の外付けのため、第４図から明
らかなように、外付けのＡ　／　Ｄ　４Ｑに対して４本
の接続端子が必要になり、ＬＳＩ化した際に端子ピン数
の増加をもたらす虞れがある。

そこで、このシステムでは、ＣＩＭがＡＤモードに設定
されたときには、Ｉ１０バッファ１０５の１４のボート
のうちの４本がＡ　／　Ｄ　４０に対する接続端子とし
て切換えられるようにしである。すなわち、このシステ
ムでは、Ｉ１０バッファ１０５が１４ポートとなってお
り、これらは第５図から明らかなように、ＣＩＭがＤＩ
Ｏモードに設定されたときには全部が入出力ボートとし
て使用される可能性があるが、ＡＤモードのときには最
大でも１０ボートシか使用されず、４ポートはＤＩＯデ
ータの入出力には使用されないで余っている。そこで、
この余った４ボートをＡＤモードで切換え、Ａ／Ｄ４０
に対する端子ピンとして使用すれば、Ａ／、Ｄを外付け
にしても端子ピン数の増加はなく、ＬＳＩ化に際して汎
用性が増し、コストダウンが可能になる。

ところで、上記のシステムにおいては、多数のＬＣＵ相
互間でのデータ伝送制御のためにＣＣＵが設けられ、こ
のＣＣＵに含まれているマイコンなどによりシステム全
体の制御が適切に行なわれるようになっている。そして
、このため、ＣＣＵや各ＬＣＵに使用されているＣＩＭ
は、ＣＣＵ側でＭＰＵモードに設定された場合にはマイ
コンからの制御により１フレ一ム分ごとのデータＴＸＤ
の送信を開始し、一方、ＬＣＵ側でＤＩＯモードに設定
された場合にはＣＣＵ側から送信されたデータＴＸＤが
受信データ几ＸＤとして入力され、それが確実に受信完
了されたことにより自らの送信データＴＸＤの伝送を開
始するようになっている。

従って、このＣＩＭを用いた伝送システムにおいては、
そこで必要とするデータ伝送機能を得るため、マイコン
などを備えたＣＣＵが不可欠であり、ＣＩＭだけで伝送
システムを構成することはできない。即ち、第９図のよ
うに、２個のＣＩＭ■と■を１本のＯＦなどで結合し、
ＣＩＭ■をＭＰＵモードにし、ＣＩＭ■をＤＩＯモード
にしたとしても、このままではいずれのＣＩＭからのデ
ータの送信は開始しないからごデータ伝送機能は発揮さ
れない。このことは両方のＣＩＭをＭＰＵモード或いは
ＤＩＯモードにしても同じである。

もつとも、この第９図のように構成した場合でも、何ら
かの手段を用いていずれかのＣＩＭからデータの送信を
行なわせてやれば、それ以後、データ伝送動作が開始さ
れ、交互にデータ伝送が継続されるようにすることがで
きる。

しかしながら、このようにして伝送を開始させたとして
も、このようなデータ伝送系にはノイズなどによるデー
タ伝送誤りの発生が不可避であり、この結果、ひとたび
伝送エラーが発生すれば、その時点でデータ伝送動作は
ストップしてしまうことになり、従って安定したデータ
伝送動作は望めない。

一方、自動車内の配線システムとしては、多数のＬＣＵ
を含む比較的大規模なデータ伝送システムに限らず、２
個のＬＣＵ相互間での多重伝送が行なえるだけで充分で
あるという、比較的小規模なデータ伝送システムも必要
になる場合がある。

例えば、操舵輪コラムの側面に設けたスイッチパネルと
、ヘッドランプやホーンなどの被制御機器との間の配線
システムなどがそれである。従って、このようなシステ
ムに対しては、もしも可能なら第９図に示した小規模な
データ伝送システムの使用が望ましい。

しかしながら、この程度の小規模データ伝送システムに
対しても、それを上記したＣＩＭを用いて構成した場合
には、一方のＣＩＭにマイコンなどによる制御装置を設
け、このＣＩＭＫＣＣＵとしての機能を付与したり、或
いは２個のＬＣＵに対してさらにＣＣＵを別に設けたり
する必要があり、全体的な規模に比して割高なシステム
となってしまうという欠点があった。

〔発明の目的〕

本発明の目的は、上記した従来のＣＩＭの欠点を除き、
２個のＣＩＭを伝送路を介して相互に結合し、ＬＣＵの
１対１伝送システムとするだけで直ちに多重データ伝送
を安定に行なわせることができ、小規模データ伝送シス
テムのローコスト化が可能で、自動車内の集約配線化に
有用な改良されたＣＩＭを提供するにある。

〔発明の概要〕

この目的を達成するため、本発明は、ＣＩＭのデータ送
信動作の開始条件を、他のＣＩＭから送信されたデータ
の受信動作終了によるものだけではなく、それに加え、
電源投入後、所定時間経過したことによるもの、及び、
自らがデータ送信動作を終了したあと所定時間以内に他
のＣＩＭから送信されたデータが受信されなかったこと
によるものとを追加した点を特徴とする。

〔発明の実施例〕

以下、本発明による通信処理回路（ＣＩＭ）の実施例を
図面によって説明する。

第１０図は本発明の一実施例で、第４図のＣＩＭと異な
りている点は自動送信回路３３０が設けられている点で
あり、その他はこれらの図から見る限り同じである。な
お、アドレス比較回路１０３のコンパレータ３０７とシ
フトレジスタ１０４との接続部分の構成は第４図と同じ
であるが、この第１０図ではさらに詳しく描いである。

さて、既に説明したように、第４図のＣＩＭは、アドレ
スの設定によりＤＩＯモード、ＡＤモード、ＭＰＵモー
ドの３種のモードに切換えて動作可能にしである。

一方、この第１０図の本発明の実施例では、従来のＣＩ
Ｍと同様にアドレスにより３種のモードの設定が可能で
あるが、それに加えて、これら３種のモードの中でさら
に別の七−ドがとり得るようになっており、この別のモ
ードの中にアクチブモードとパッシブモードの２つのモ
ードがある。そして、この別のモードの設定を可能にす
るため、この本発明の実施例では、第１１図に示すよう
に、４本のアドレス入力端子ピンの外に２本のそ一ドセ
レクト入力端子ピンＭ８０．ＭＳ、’ｉ設けてあり、ア
ドレス入力と七−ドセレクト入力とのマトリクスにより
所定のモードに設定できるようになっている。

さて、第９図の様な１対１伝送システムを本発明による
ＣＩＭによって構成するためには、一方のＣＩＭ、例え
ばＣＩＭ■をアクチブセードに、そして他方のＣＩＭ（
この場合はＣＩＭ■）をパッシブモードに設定する。な
お、この実施例では、ＣＩＭをアクチブモードに設定す
るためには、アドレスを１”から′Ｄ″までのいずれか
一つに設定しくこのときには、第７図から明らかなよう
にＤＩＯモードとなる）、さらにモードセレクト人力Ｓ
ｏ、＝　１．５ｏ０＝００ｒ　１にそれぞれ設定するよ
うになっており、パッシブモードに設定するためには、
同じくアドレスを１″から′Ｄ”までのいずれか一つに
設定し、モードセレクト入力ＭＳ、＝Ｏにしてやるよう
になっている。

ところで、この第１０図の実施例においても、そのデー
タ伝送動作におけるアドレスの機能は第４図のＣＩＭと
同じである。一方、第９図に示すような１対１伝送シス
テムにおいては、ＣＩＭ■とＣＩＭ■の間で相互にデー
タがやり取りされる。

従って、このときにデータ伝送を可能にするためには、
ＣＩＭ■とＣＩＭ■の両方を同じアドレス（アドレス１
〜Ｄの間に限る）に設定してシステムを構成しなければ
ならない。

なお、このため、アクチブモードでは同じアドレスに対
してＩ１０バッファの入力ボートと出力ボートを反転さ
せる必要があり、そのよ５に構成しであるが、この点に
ついては後述する。

次に、自動送信回路３３０を含む制御回路１０１の一実
施例を第１２図に示す。

この実施例による自動送信回路３３０はゲート回路とイ
ンバータ、それにフリップ・フロップで構成され、それ
によりＣＩＭがアクチブモードに設定されたときには、
シーケンスカウンタ３０３のカウント出力が８２５４に
なったとき、所定のタイミングで信号ＬＯＡＤ４９を発
生し、シーケンスカウンタ３０３に８４９をロードする
働きをするもので、その動作は第１３図のようになって
いる。なお、この第１２図における信号５ＴＢ３は、こ
のＣＩＭがＭＰＵモードに設定されたときに意味をもつ
もので、アクチブモードでは特に関係がない信号である
。

こうして、ＤＩＯモードの中で、さらにアクチブモード
とパッシブセードに設定可能にした本発明の一実施例に
よるＣＩＭを用い、第９図に示すようなＬＣＵの１対１
伝送システムを構成すると第１４図のようになる。ここ
で、ＣＩＭ３４はＤＩＯモードでかつアクチブモードに
設定されたＣＩＭを、そしてＣＩＭ３５はＤＩＯモード
でかつパッシブモードに設定されたＣＩＭをそれぞれ表
わす。

従って、ＣＩＭ３４は第１０図及び第１２図で示した自
動送信回路３３０が能動化されている以外は第４図など
で説明したＤＩＯモードにおけるＣＩＭとして動作し、
他方、ＣＩＭ３５は自動送信回路３３０が能動化されな
いから、第４図などで説明した１）ＩＯモードにあるＣ
ＩＭと全く同じ動作をするようになっている。

次に、第１０図に示した本発明の実施例によるＣＩＭを
用いて構成した第１４図に示すような１対１伝送システ
ムの動作について説明する。なお、上述のように、第１
４図におけるＣＩＭ３４，３５は、いずれもその基本的
動作はＤＩＯモードにおけるものとなっている（特にＣ
ＩＭ３５はＤＩＯモードと全く同じである）から、以下
の説明では第８図を用いて行なう。

まず、自動車のエンジンキーが操作されるなどして伝送
システムの電源が投入されると、イニシャライズが行な
われ、シーケンスカウンタ３０３の出力はＳＯにセット
される。そして、それにひき続いてクロックφ１のカウ
ントにより、このカウンタ３０３が歩進してゆく。こう
してカウンタ３０３が歩進を開始してゆきそのカウント
出力が８２５になると、ＣＩ　Ｍ３４．３５はいずれも
アイドル状態になり、その後は受信信号が入力されてく
るのをただ待っているだけの状態になってしまう。

ところで、このシステムでは、第１４図から明らかなよ
うに、信号伝送路加に結合されているのは２個のＣＩＭ
３４，３５だげであり、従って、これらがいずれもアイ
ドル状態に入ってしまえば、第９図で説明したように、
データ伝送動作はいつまで経っても開始されない。

しかしながら、この第１４図では、ＣＩＭ３４，３５が
本発明の実施例によるものであり、これによりＣＩＭ３
５はアクチブモードに設定されている。

一方、第１０図に関連して説明したとおり、本発明によ
るＣＩＭでもその基本的な動作は第４図のＣＩＭと同じ
であり、従って、アイドル状態にあってもＣＩＭ３４，
３５のシーケンスカウンタ３０３はクロックφにのカウ
ントをそのまま続けている。

そこで、第１４図のシステムにおいて、イニシャライズ
後にＣＩＭ３４，３５がアイドル状態に入ると、それ以
後、パッシブモードにあるＣＩＭ３５はそのままアイド
ル状態にとどまっているが、ＣＩＭ３４はアクチブモー
ドに設定されているため、自動送信回路３３０が能動化
されており、この結果、シーケンシャルカウンタ３０３
のカウント出力力８２５４に達した後の所定のタイミン
グで第１３図に示すように信号ＬＯＤＯ４９が発生し、
シーケンシャルカウンタ３０３の出力に８４９がロード
される。

既に説明したように、本発明によるＣ　Ｉ　Ｍ３４゜あ
においても、第４図ないし第８図で説明したように、シ
ーケンシャルカウンタ３０３のカウントデータによりて
伝送動作が制御されている。従って、ＣＩＭ３４のシー
ケンスカウンタ３０３の出力データが８４９にされると
、第８図から明らかなように、とのＣＩＭ３４の動作は
それまでのアイドル状態からＤＵＭＭＹ状態にジャンプ
し、その後、このシーケンシャルカウンタ３０３の歩道
によって５ビツトの０”送信と、それに続くＳ７４から
のデータＴＸＤの送信動作に入ることになる。

こうして、ひとたびＣＩＭ３４からデータの送信が開始
すれば、このデータがアイドル状態にあるＣＩＭ３５に
よって受信され、この結果、ＣＩＭ３４とあとの間での
データ伝送はＤＩＯモードで交互に１フレ一ム分づつ行
なわれ、２個のＣＩＭ３４とあとによる１対１伝送シス
テムによるデータ伝送が開始することになる。

従って、このときのＣＩＭ３４とＣＩＭ３５の状態遷移
図を示すと第１５図に示すようＫなる。

一方、このようにしてＣＩ　Ｍ３４とあの間でのデータ
伝送動作が開始し、定常的な半二重方式によるデータ伝
送が行なわれているときに伝送エラーが発生したとすれ
ば、ＣＩＭ３４とあの両方がアイドル状態になり、再び
データ伝送動作は停止されてしまう。

しかしながら、このときにも、Ｃ１：ＭＢ２がアクチブ
モードにあるため、シーケンスカウンタ３０３のカウン
ト出力が８２５４になった時点で再びシーケンスカウン
タ３０３に８４９がロードされ、自動的にデータ送信が
開始される。

従って、この発明の実施例によるＣＩＭによれば、動作
モードをアクチブモードとパッシブモードに選択した上
で第１４図に示すように１対１伝送システムを構成する
だけで常に安定にデータ伝送を行なうことができ、小規
模なデータ伝送システムをローコストで構成することが
できる。

ここで、本発明の一実施例におけるモード選択とＩ１０
バッファ１０５０入出力ポートの切換えについて説明す
る。

既に説明したように、第１０図に示した本発明の一実施
例では、ＤＩＯモードのときにアクチブモードとパッシ
ブモードとに選択設定が可能で、アクチブモードでは自
動送信回路３３０が能動化されるようになっているが、
その他、ＤＩＯモードによるデータ伝送動作やその他の
構成は第４図のＣＩＭと同じであり、そのため、ＤＩＯ
モードではＩ１０バッファ１０５のボートの方向性がア
ドレスによって決められ、アドレスがそのまま出力ボー
ト数となるようにしである。例えば、ＤＩＯモードには
４ビツトのアドレスの１”から”Ｄ”が対応しているが
、アドレスを′１”にすればＩ１０バッファ１０５の１
４ビツトのボートのうち、１ビツトが出力ポートで１３
ビツトが入力ボートとなり、アドレス″Ｄ″では１３ビ
ツトが出力ポートで１ビツトが入力ボートになる。

一方、これも既に説明したとおり、第１４図のような１
対１伝送システムでは、両方のＣＩＭ３４とあのアドレ
スを一致させておかなければ、データの伝送は行なえな
い。

しかして、この第１４図のシステムでは、一方のＣＩＭ
、例えばＣＩＭ３４から送信されたデータは必ずＣＩＭ
３５によってだけ受信され、他方、ＣＩＭ３５が送信し
たデータはＣＩＭ３４でしか受信されないから、これら
両方のＣＩＭ３４と３５でＩ１０ノくッファ１０５の入
力ボート数と出力ボート数とを同じにしたのでは、デー
タ伝送に無駄が生じ、伝送可能なビット数を有効に利用
できなくなってしまう。つまり、データ伝送の本質から
、このような１対１伝送システムにおける一方のＣＩＭ
における入力ポートのデータは他方のＣＩＭにおける出
力ポートによって受信されなげればデータ伝送が行なわ
れたことにならないから、一方のＣＩＭにお汁る入力ポ
ートの数は他方のＣＩＭにおける出力ボートの数に等し
くし、反対に一方のＣＩＭの出力ボート数は他方のＣＩ
Ｍの入力ボート数に等しくするのが最も望ましい。

そこで、この実施例では、アドレスによる■１０バッフ
ァ１０５の入出力ボートの切換を、パッシブモードでは
第４図のＣＩＭと同様に行ない、他方、アクチブモード
に設定されたときには、パッシブそ−ド時と反対に、ア
ドレス数が入力ボート数に対応して行なわれるようにし
である。例えば、いま、第１４図のＣＩＭ３４と３５が
アドレスｌ″１”に設定されていたとすれば、ＣＩＭ３
５ではＩ１０バッファ１０５の１４本のボートのうち、
１本が出力ポート、１３本が入力ボートとなるのに対し
て、アクチブモードにあるＣ’ＩＭ３４では出力ポート
が１３本、入力ボートが１本となり、１対１伝送におけ
るデータ転送機能を充分に活用することができる。

なお、既に説明したとおり、本発明のＣＩＭがアクチブ
モードに設定されたときには、電曽投人後、或いはデー
タの伝送が途切れたあと、シーケンスカウンタ３０３が
８２５４に歩進してから自動送信動作に入る。

そこで、いま、クロックφ、によるデータの伝送速度を
２５０　Ｋｂｉｔ　／　Ｓｅｅとすれば、約１　ｍ　／
　Ｓ　ｅｃの待ち時間で自動送信動作に入るようＫなる
が、この時間はシーケンスカウンタ３０３の最大ビット
数とクロックの周波数で任意に設定可能なことはいうま
でもない。

また、第１０図の実施例では、シーケンスカウンタ３０
３を利用して自動送信に入るまでの時間を設定している
ため、アクチブモードでの動作に必要な構成の付加が少
（ローコストで済む。

〔発明の効果〕

以上説明したように、本発明によれば、ＣＣＵを含まな
い２個のＬＣＵで１対１伝送システムを構成しても確実
なデータ伝送を行なわせることができるから、従来技術
の欠点を除き、小規模データ伝送システムに適用して自
動車内集約配線ノステムなどのローコスト化に有効な通
信処理回路を容易に提供することができる。

【図面の簡単な説明】

第１図は自動車内集約配線システムの一例を示−す説明
図、第２図はデータ伝送方式の一例を示すブロック構成
図、第３図は各端末処理装置の一例金示すブロック図、
第４図は第３図をさらに°詳細にしたブロック図、第５
図はデータ内容の一例を示す説明図、第６′図は伝送波
形の一例を示す説明図、第７図はモード選択の一例を示
す説明図、第８図はＤＩＯモードの動作を説明するため
のタイミングチャート、第９図は小規模データ伝送シス
テムの概念図、第１０図は本発明による通信処理装置の
一実施例を示すブロック図、第１１図はモードセレクト
入力の説明図、第１２図は自動送信回路の一実施例を示
すブロック図、第１３図はその動作説明用のタイミング
チャート、第１４図は本発明による通信処理装置を用い
た１対１伝送システムの概念図、第１５図はその動作説
明図である。 １０・・・・・・中央処理装置、加・曲・信号伝送路、
加〜３２・・・・・・端末処理装置、３３・・・・・・
通信制御装置、４ｏ・・・・・・Ａ／Ｄ　（アナログ・
ディジタール変換器）、５１〜郭・・・・・・外部負荷
、１０１・・・・・・制御回路、１０２・・四同期回路
、１０３・・・・・・アドレス比軟回路、１０４・・四
シフトレジスタ、１０５・・・・・・　工１０バッファ
、１ｏ６・・・・・・Ａ／Ｄ制御回路、１０７・・・・
・・クロック発生器、３０１・・・・・・同期回路、３
０２・曲・カウンタ、３０３・曲・シーケンスカウンタ
、３０４・・・・・・シーケンスデコーダ、３０５・・
・・・・異常検出器、３０６・・・・・・アドレスデコ
−！、３０７・・・・・・コンパレータ、３０８・・曲
エラー検出回路、３１０・・・・・・複合ゲート、３１
１・・・・・・エクスクルーシプオアゲー）、３１２・
・・・・・アンドゲート、３２０・・・・・・シフトレ
ジスタ、３２１・・・・・・レジスタ、３２２・・・・
・・ゲート、３２３・・・・・・カウンタ、３２４・・
−Ａ／Ｄ制御用信号発生回路、３２５・・・・・・カウ
ンタ、３３０・・・・・・自動送信回路。 第１目 ＣＵ

Claims (1)

1. 【特許請求の範囲】 １、　シーケンシャル制御機能を備え、所定のフォーマ
   ットの入力データによる呼び掛けに応答して１フレ一ム
   分の入力データの受信動作とそれに続く１フレ一ム分の
   出力データの送信動作を開始するようにした通信処理回
   路において、上記所定のフォーマットの入力データによ
   る呼び掛けを監視する手段を設け、該入力データによる
   呼び掛けが所定時間以上現われなかったとき、上記シー
   ケンシャル制御機能による制御ステップを出力データ送
   信動作開始位置に強制的にセットするように構成したこ
   とを特徴とする通信処理回路。 ２、特許請求の範囲第１項において、上記タイマ手段が
   、上記シーケンシャル制御機能に含まれているカウンタ
   で構成されていることを％徴とする通信処理回路。