JP2540405B2 - インタ―フェ―スチップ装置 - Google Patents
インタ―フェ―スチップ装置Info
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Description
【発明の詳細な説明】
技術分野
この発明は時分割多重直列データバスシステムで利用
されるインターフェースチップ装置に関し、そして特
に、多重動作モードを有する時分割多重データバスシス
テムで利用されるインターフェースチップ装置に関す
る。 背景技術 時分割多重は幾つかの信号チャネルサブシステムか
ら、時間的にスタガした異なるチャネルサンプルを持つ
１通信バスを通って複合パルス列を形成する情報の伝達
である。遠隔端末あるいはモジュールは、バスとサブシ
ステム間にインターフェースを与えるのに必要なエレク
トロニクスに一般に与えられた名前である。バス制御装
置は、「バス交通」を指令し、走査し、かつ監視して、
オーバラップおよび誤った通信を防ぐ機能を果たす電子
装置である。 将来の電子的な戦場は、多くのデータ源からのぼう大
な量のデータを処理する必要がある環境を呈するであろ
う。使命成功および武器の戦闘効果システムは、限られ
た空間的制約の中でデータを分散し、かつ処理する能力
に依存する。 今日の戦闘車両は集中出力配分システムを有してお
り、このシステムは大きな容積を占有し、結果的に車両
に対して電子的に強化するための空間を限定する。通常
システムの集中性のために配電箱は大きくなり、そして
ケーブル行程は長くなり、従ってシステムの重量、寸
法、価格を増大させ、かつ損傷を受けやすくする。通常
のポイントツウポイント個別配線アプローチのために、
電子および電気的設備の連続的拡張に対して、厳しい制
限を与えている。この問題は信号および電力の両回路に
当てはまる。 従って、１つの集中分配センターの代わりに、遠隔モ
ジュールの中間位置に置くことのできる単一インターフ
ェースチップ装置を設けて、出力を制御し、そして／ま
たは情報を収集し、かつ分散し、個別に遠隔場所を分配
センターに直接に配線する必要を取除くことが必要とさ
れる。 カスウェル（Caswell）他への米国特許第4,136,400号
には、バス制御装置モードと遠隔端末モードを有し、か
つ時分割多重直列データバスシステムにおいて動作する
マイクロプロセッサ利用CMOSチップが開示されている。
このチップは直列データバスシステムに関する軍用規格
1553Aの性能要件を満足させることができる。データフ
ォーマットエンコーダおよびデータフォーマットデコー
ダは、マンチェスタ２相データをNRZデータに変換して
データバスからデータを受信し、そして逆変換をしてデ
ータバスを介してデータを伝送する手段を備えている。 カスウェルのチップはプログラム可能チップであっ
て、（制御ROMおよびサブシステムと共に）直列データ
バス通信のためのMIL−STD−1553要件を実行することが
できる。この装置は、それにI/O装置と直接インターフ
ェースさせるどんな論理装置も含んでいない。この装置
がスイッチ、センサ、A/D変換器等とインターフェース
しようとすれば、それは処理装置、メモリ、ソフトウェ
アおよびサブシステムハードウェアを必要とする。 カスウェル特許によって与えられたプロトコル解釈
は、チップに結合した外部ROMおよびサブシステムによ
って操作される。サブシステムハードウェアにおいて、
データ端末チップからのデータを利用するために、マイ
クロプロセッサが必要とされる。軍用規格1553Aは、軍
用機内の幾つかの複雑なマイクロプロセッサ利用サブシ
ステムを相互接続するのに直接利用されるので、前記の
ことは可能である。 コネツキ（Konetski）への米国特許第4,471,489号に
は、電話モデムを受信あるいは送信モードに自動的に切
換える電子回路が開示されている。モデムはデータ通信
システムで利用されて、２つ以上のコンピュータ間でデ
ータを伝送する。その回路は、RS−232のような標準コ
ンピュータインターフェース以外の何物ともインターフ
ェースする性能を持っていない。 シェーレ（Schaire）への米国特許第4,453,229号で
は、広範囲の融通性のあるバス通信メッセージフォーマ
ットのプロトコルおよびデータ転送アルゴリズムを操作
することのできるバスインターフェース装置が開示され
ている。この装置はバス制御装置あるいは端末のいずれ
のモードでも動作することができる。バス制御装置モー
ドでは、装置は内部サブシステムメッセージを開始す
る。遠隔端末モードでは、装置は、所定の態様で、バス
制御装置として作用する別の同様な装置からの指令に応
答する。 ピッカート（Pickert）他への米国特許第4,794,525号
では、マイクロコンピューターシステムを外部装置に結
合する外部インターフェース制御回路が開示されてい
る。この制御回路にはPSC信号に応答して外部装置に電
力を供給するマイクロコンピュータあるいは電力スイッ
チ、および外部装置に与えるためのPD信号でマイクロコ
ンピュータからのインターフェース信号をゲートするバ
ス制御装置が含まれている。 デヴィタ（De Vita）への米国特許第4,547,880号で
は、比較的コンパクトな構造において実現される統計的
マルチプレクサ、インテリジェントスイッチおよび局部
地域回路網装置において固有な考えの幾つかを利用し
て、多数のユーザ端末、主フレームコンピュータシステ
ム、マイクロコンピュータ、遠隔ディジタル装置等を相
互接続する通信制御装置が開示されている。 ウィルソン（Wilson）への米国特許第5,554,657号で
は、多重バス回路網における通信量を制御するバス制御
装置を含む多重バスが開示されている。このバス制御装
置は遠隔制御端末をアドレスして、複数の延長バスの１
つを起動し、次いでそこにある遠隔端末をアドレスす
る。 MC68561のためのモトローラデータシートには、単一
直列通信チャネルをMC68008/MC6800マイクロコンピュー
タ利用システムにインターフェースさせる多重プロトコ
ル通信制御装置（MPCC）が記述されている。この装置は
１マイクロプロセッサから他のマイクロプロセッサへデ
ータを送信するのに利用される。装置は入力／出力装置
に直接インターフェースする手段は持っていない。 ゲルトナー（Gueldner）他への米国特許第4,331,835
号では、モジューラ通信システムのためのインターフェ
ース装置が開示されている。相互連結バスを介するデー
タ転送は相互連結バス制御装置の制御によって実行され
る。データ文字は時間多重モードで送信される。受信装
置は、データを関連する切換えブロックに変換する直前
にバッファメモリにそれを格納する。 より一般的に関連する他の米国従来技術特許には米国
特許第3,978,454号、第4,137,565号、第4,245,301号、
第4,287,563号、第4,344,127号、第4,371,932号、第4,4
51,881号および第4,507,781号が含まれる。 代表的な従来技術バス制御装置にはマイクロプロセッ
サならびにバス制御機能を実行する特定利用ソフトウェ
アが含まれている。処理装置およびソフトウェアは、デ
ータがいつ伝送されるべきか、および受信される特定デ
ータで何をすべきかを決定する。バスインターフェース
論理装置は、マイクロプロセッサによって依頼される
と、１つの場所から他の場所へのデータの受信を制御す
る。BUSインターフェース論理装置は直列バス駆動装置
／受信装置、エンコーダ／デコーダ、データ誤り検出
（パリティチェック）、およびデータ記憶装置から成
る。BUSインターフェースハードウェアは、伝送する前
に処理装置からデータを受信し、記憶することができな
ければならない。それはまた、直列バスから受信したデ
ータを記憶し、そしてそれを処理装置に対して利用可能
にしなければならない。 代表的なバスは、それがバス制御装置モードで動作す
るのとほとんど同様に、遠隔モードで動作する。Busイ
ンターフェース論理は直列データを受信し、そしてそれ
を並列データに変換する。幾つかのシステム（すなわち
モトローラMC68561）では、このデータは簡単に、局所
マイクロプロセッサおよび応用ソフトウェアで利用でき
るであろう。Busインターフェースは、次に何をなすべ
きか教えられるのを持つことになっている。 カスウェルのチップのような他のシステムでは、受信
データはバスインターフェース論理によって変換され、
次いで外部二重ポートメモリにロードすることができ
る。受信したメッセージのタイプに依存して、バスイン
ターフェース論理は、外部メモリ内の場所からのデータ
を含むエコーによって応答することもできる。このメモ
リにおけるデータはそこに置かれるか、あるいは局所マ
イクロプロセッサ実行応用ソフトウェアによって読出さ
れる。受信データおよび応用ソフトウェアに依存して、
マイクロプロセッサは遠隔モードの支持ハードウェアに
入力または出力機能を実行するよう命令することができ
る。この入力または出力機能の結果の処理後、処理装置
は二重ポートメモリに新規データを置くことができる。
いずれの場合でも、代表的な指令応答通信システムのサ
ブシステムは、直列バスから受信したデータを利用する
ために、マイクロプロセッサおよびメモリを持たなけれ
ばならない。云い換えれば、モトローラおよびカスウェ
ルの装置は基本的には、多重マイクロプロセッサ間のデ
ータ通信を制御しているにすぎない。 発明の概要 本発明の有利な点は外部メモリあるいは処理制御を必
要とすることなしに、インターフェースチップがほぼす
べての通信プロトコルを実行するような、通信プロトコ
ルを有する時分割多重直列データバスシステムにおいて
利用される単一インターフェースチップ装置である。 本発明の別の利点は、チップが処理装置インターフェ
ースモードあるいは、遠隔スイッチモード、データ入力
モードおよびデータ出力モードを含む３つの遠隔モード
のうちの１つ以上で構成され得るような、時分割多重直
列データバスシステムにおいて利用される単一インター
フェースチップ装置である。 本発明のなお別の利点は、マイクロプロセッサあるい
は複雑な「しつこい」論理を必要とせずに、装置が直接
に幾つかの標準入力／出力周辺装置とインターフェース
できるような、時分割多重直列データバスシステムにお
いて利用される単一インターフェースチップ装置であ
る。この装置は寸法が比較的小さく、かつ価格が低く、
そして乗物あるいは建物の中の至る所で、高価でないサ
ブシステムの多くの場所で利用することができて、電力
および／またはデータの分配を制御する。 本発明の上記利点および他の利点を達成するために、
通信プロトコルを有する時分割多重直列データバスシス
テムにおいて利用される単一インターフェースチップ装
置が与えられている。この装置には、少なくとも１つの
遠隔モードにおいてI/O装置とデータバス間の情報伝達
を直接制御する第１手段と、処理装置インターフェース
モードにおいて処理装置とデータバス間の情報伝達を制
御する第２手段とが含まれている。通信プロトコルには
複数の指令が含まれている。第１手段は、指令の各々の
妥当性を決定する手段を含み、そしてそれに応答してエ
コー応答メッセージをデータバスに供給する。 望ましいことに、データバスへのエコー応答メッセー
ジは、指令の各々の完了を表している。 また、望ましいことに、切換えモード、データ入力モ
ードおよびデータ出力モードを含む３つの遠隔モードが
備えられている。 本発明のインターフェースチップによる利点は数多く
ある。例えば、インターフェースチップは遠隔モジュー
ルにおける中間場所に置くことができて、電力を制御
し、そして／または情報を収集し、かつ分配し、よって
遠隔場所を直接、集中配分センターに個別配線する必要
をなくしている。 また、インターフェースチップは時分割多重データバ
スシステムの通信プロトコルを取り扱うことができると
共に、データバスと他の電子ハードウェア素子間のイン
ターフェースを与える。 遠隔モジュールは多重データバス制御装置からのメッ
セージによって制御され、そのメッセージはインターフ
ェースチップによって通信プロトコルにフォーマット化
される。 本発明のチップ装置はバス制御装置マイクロプロセッ
サから各種の離散的入力／出力装置に直接、インターフ
ェースを与える。この装置はマイクロプロセッサ、メモ
リ、ソフトウェアあるいは、その遠隔モードの動作にお
いて多くの入力／出力装置とインターフェースするため
のいずれの追加論理装置をも必要としない。 装置の独自の組込み入力／出力制御装置はその処理装
置インターフェースモード（PIM）で動作している間、
インターフェースを種々のマイクロプロセッサに整合さ
せるだけでなく、それはまた、この装置にアナログ／デ
ィジタル変換器、固体電力制御装置、リレー、ソレノイ
ド、スイッチ、センサ、および他のI/O装置とインター
フェースさせる論理を提供している。 I/O制御装置は、１遠隔モードあたり32までの入力お
よび／または出力装置を自動的に制御する。I/O制御装
置は５ビットアドレスバス、離散的制御ライン、内部メ
モリおよび状態マシンを利用して32個の16ビットディジ
タルワードの獲得を順次アドレスし、かつ制御する。こ
れらのワードは装置の内部メモリに記憶され、そして適
切な応答で、バス制御装置にエコーバックされることが
できる。 この装置は同じ５ビットアドレスバス、制御ラインお
よび状態マシンを利用することができて、直列データバ
スを介してバス制御装置によって要求される際に、32個
までの16ビットディジタルワードの出力機能を実行す
る。 直列データバスを利用する主な利益は、沢山の場所へ
およびその場所からのデータが、集中コンピュータによ
って、離散的ワイヤの代わりに単一ワイヤを介して分配
できるということである。収集され、かつ処理されるべ
きデータの大多数は、単純なセンサ、スイッチあるいは
電力制御信号である。これらのデータのソースおよび宛
先は、乗物あるいは建物の至る所の種々な場所に存在す
ることができる。これらの場所の幾つかは大きい電子箱
のための充分な空間を持っていない。従って、データを
直列バスにインターフェースするために少量のエレクト
ロニクスしか利用することができない。高価なマイクロ
プロセッサ、ソフトウェアおよび支持論理装置を必要と
するシステムは、単純なデータを効果的に収集し、かつ
配分するのに利用することはできない。 現存の直列データバスを米国陸軍のMIA2タンクのよう
な車両に集積しようとする価格および複雑さは、技術的
ならびに財政的に手が出しにくい。 この装置は有効に、かつ費用効果的に種々の応用例の
中に集積することができるが、それはプロトコル通信
（PIMにおいてさえ）あるいは遠隔モード動作のために
どんなソフトウェアまたは処理も必要としないからであ
る。幾つかの装置モードを含む複雑な通信システムが、
ただ１つの単純マイクロプロセッサあるいはバス制御装
置（PIM）モードに対して応用ソフトウェアを実行する
状態マシンによって動作することができる。平明な通信
プロトコルおよび集積遠隔モードによって、この装置が
直列データ通信理論の経験のない技術者によってもシス
テム内で利用されることを可能にしている。装置のバス
回路網を低価格で実行できることによって、指令／応答
直列通信の有益性を、他の直列データ法が価格的に無理
な応用例にも適用することが可能になる。この装置は工
場自動化から軍事および宇宙応用例にわたる範囲のシス
テムにおいて、有効に利用することができる。 本発明の特徴および利点は、発明を実行するための最
良モードについての以下の詳細な説明を添付の図面と関
連させることにより、容易に明らかになるであろう。 図面の簡単な説明 第１図は、本発明のインターフェースチップ装置の一
般化略示ブロック図である。 第２図は、本発明のインターフェースチップ装置の概
略図に種々の信号入力および出力名を付した図である。 第3A図ないし第3C図は、インターフェースチップ装置
の詳細な略示ブロック図である。 第４図は、処理装置インターフェースモードで接続さ
れたインターフェースチップ装置の略示ブロック図であ
る。 第５図は、３つの遠隔モードの１つ（すなわちMIM）
で接続されたインターフェースチップ装置の略示ブロッ
ク図である。 第６図は、結合データ入力モードとデータ出力モード
における図５（すなわちMIM）の装置の略示ブロック図
である。 第７図は、結合遠隔切換えモードとデータ入力モード
における第４図のMIMの略示ブロック図である。 第８図は、本発明のインターフェースチップ装置がそ
の動作モードの各々において利用されている代表的な多
重電力制御および監視バス回路網の略示ブロック図であ
る。 第9A図は、インターフェースチップ装置のその処理装
置インターフェースモードでの動作を示す流れ図の前半
を示す図である。 第9B図は、第9A図の流れ図の後半を示す図である。 第10図は、本発明のインターフェースチップ装置の遠
隔スイッチモードでの動作を示す流れ図である。 第11図は、データチップ装置のデータ入力モードでの
動作を示す流れ図である。 第12図は、インターフェースチップ装置のデータ出力
モードでの動作を示す流れ図である。 第13図は、インターフェースチップ装置の結合遠隔切
換えモードとデータ入力モードでの動作を示す流れ図で
ある。 発明を実行する最良のモード 次に図面について、第１図では、通信プロトコルを有
する時分割多重直列データバスシステムで利用される単
一インターフェースチップ装置が10で示されている。そ
のようなシステムは第８図に示される。 第８図で示されるように、装置10はMEPCAM（多重電力
制御およびモニタ）インターフェースチップ（MIC）を
備えている。装置10は、高性能静的1.0ミクロンCMOSデ
バイスとして実現することのできる高性能集積回路（I
C）を備えている。装置10は一般に第８図の時分割多重
データバスシステムの通信プロトコルを取り扱い、かつ
データバス12および／または任意冗長データバス14と他
の電子ハードウェア素子との間でインターフェースを与
えるよう設計されている。バス伝送速度は望ましくは毎
秒2.0〜2.5メガビットである。 この装置は、16ビットあるいは32ビットマイクロプロ
セッサ20および22のような処理装置にそれぞれ接続され
る場合、16で示されるバス制御装置、あるいは18で示さ
れる代わりのバス制御装置として利用することができ
る。 バス制御装置16および／または代わりのバス制御装置
18で実現される場合、装置10は直列通信バス12を制御
し、そしてすべてのバス通信を開始する。この通信は、
例えば、24で示される遠隔切換えモジュール、26で示さ
れるアナログ入力モジュール、28で示されるアナログ出
力モジュール、30で示されるパルス幅変調器モジュー
ル、および32で示されるステップモータ駆動モジュール
のような遠隔モジュールへのメッセージおよびそこから
の応答の両者を含む。装置10はまた、代わりのバス制御
装置18へのメッセージおよびそこからの応答の両者を含
むすべてのバス通信も開始する。さらに、装置10がその
処理装置インターフェースモードにある場合、装置10は
すべてのバスシステムタイマー、マイクロプロセッサ割
込みおよびメッセージ応答評価と制御を取り扱う。 代表的には、モジュール24〜32は、車両あるいは建物
の全体にわたって、モジュール24〜32が制御しあるいは
切換えている負荷に隣接した便利な場所に置かれてい
る。第８図に示されるように、遠隔モジュール24〜32
は、遠隔切換えモジュール、データ入力装置およびデー
タ出力装置として作用する。上記モードの組合わせもま
た可能である。例えば、遠隔切換えモジュール24は32ま
での固体電力制御装置および離散的信号入力ラインを制
御することができる。遠隔モジュール24〜32からの、お
よび各種のセンサー、負荷およびスイッチからのデータ
は、バス制御装置16によって周期的に要請される。 遠隔モジュール24〜32は多重データバス制御装置16か
らのメッセージによって制御され、このメッセージはデ
ータバスシステムの通信プロトコルにフォーマット化さ
れる。 第５図に示されるように、遠隔スイッチモードのよう
な遠隔モードにおいて、５ビット出力アドレスバス40は
32の外部２ビットデータ場所を繰返してアドレスするの
に利用され、このデータは次いで、戻されて、第１図お
よび第3B図で示されるように、装置10のランダムアクセ
スメモリ42に記憶される。ランダムアクセスメモリ42に
記憶されたデータは、適切なエコー応答メッセージと共
にバス制御装置16に伝送されるが、それは以下でより詳
細に説明する。 データ入力モードにおいて、５ビットアドレスバス40
を利用して、32までの外部16ビットワードのディジタル
データを繰り返しアドレスし、さらに装置10のランダム
アクセスメモリ42に記憶する。このデータはまた、バス
制御装置16に、適切なエコー応答メッセージとなって伝
送することができる。このモードでは、装置10がアナロ
グ入力モジュール26のようなモジュールで利用される場
合、装置10は遠隔センサからデータを収集することがで
きる。 データ出力モードでは、装置10を利用して、バス制御
装置16から遠隔配置外部論理装置へ、１指令あたり32ま
での16ビットワードのデータブロックで、データを伝達
する。このモードによって装置10は出力駆動回路の実行
に利用されることができ、そしてモジュール28〜32によ
って示されるように作用する。 ランダムアクセスメモリ42に加えて、装置10はマンチ
ェスターデコーダ44を含んでおり、マンチェスター２相
データから32ビットNRZデータに変換する。また、装置1
0はマンチェスターエンコーダ46を含んでおり、32ビッ
トNRZデータを、マンチェスター２相データに符号化す
る。 装置10はまた、メッセージフォーマット化装置と妥当
性分析器回路48を含み、この回路はデータバスシステム
のプロトコルを分析し、かつ妥当と認める。このプロト
コルは９個の比較的単純な32ビット指令から成り、その
うちの８個は、以下で詳細に述べるが、32ビット検証あ
るいはデータ応答が後に続く。回路48は、外部メモリあ
るいは処理制御を必要とすることなく、プロトコル指令
を分析し、かつ妥当と認める。回路48は、要請された機
能が実行される前に、プロトコル指令を分析し、かつ妥
当と認め、そしてマンチェスターエンコーダ46によって
符号化した後に、適切な応答がバス制御装置16に送信さ
れる。 装置10はまた、プロトコル制御タイマ54の制御によっ
て32ビットプロトコル指令をシーケンスするプロトコル
シーケンサ52を含んでいる。望ましいことに、プロトコ
ル制御タイマ54はプログラム可能である。 ランダムアクセスメモリ42に加えて、装置10はまた、
先入れ先出し（FIFO）メモリ56、ハンドシェイクインタ
ーフェース58および入力／出力制御装置60を含んでい
る。入力／出力制御装置60は５ビットアドレスバス40を
制御し、かつ入力／出力制御を行なう。 次に第２図では、本発明のチップ装置10へそして装置
10からの種々の入力および出力信号が示されている。信
号の各々についての詳細な説明は以下のように表Ｉで与
えられる。 表Ｉ 名前 説明 RXA バスＡでデータ受信 TXA バスＡでデータ送信 RXB バスＢでデータ受信 TXB バスＢでデータ送信 TXEN 送信可能 RXEN 受信可能 MODE〔1:0〕２ビットモード選択 CLK システムクロック30MHz50％衝撃係数ま
で PHAD〔5:0〕 ６ビット配線による物理的アドレス 〔モジュールID〕 Ａ〔4:0〕 ５ビット両方向アドレスバス Ｄ〔31:0〕 32ビット両方向データバス DIR データ方向:0＝入力、１＝出力またはピ
ーク多重を示す デバイス応答は受信バッファにある WS〔1:0〕 ワードサイズ WS〔１〕 WS〔１〕 長さ ０ ０ ロングワード ０ １ ワード １ ０ 使用されない １ １ 使用されない R/W 読取り／書込み指令:0＝書込み、１＝読
取りA/D変換使用中／準備信号（DIM） DSACK/ データ転送およびサイズ肯定応答（アク
ティブ低） BUSY DIM待機モードにおいて、MIC初期化、
（外部ではRSM/DIM 組合わせモードでＤ〔15:0〕をラッチす
るのに使用される） INTREQ/ 割込み要求（アクティブ低）（PIM） IACK/ 割込み肯定応答（アクティブ低）（PI
M）、次のデータワードのための出力可能信号（DOM） CE/ チップ可能（アクティブ低）（PIM） DIAG〔1:0〕 診断状態DIAG〔１〕 DIAG〔０〕 状 態 ０ ０ 自己検査 無効 ０ １ 自己検査 誤り １ ０ 自己検査 通過 １ １ 自己検査 進行中 ADLD/ アドレス妥当負荷パルス （アクティブ低） ADCON/ アナログ／ディジタル変換指令 （アクティブ低） STAT（1:0） 32の２ビット状態〔RAMに直接ロード〕 DAST/ 自己検査無効化（アクティブ低） AVSEL/ 自動ベクトル選択（アクティブ低） RST/ リセット、リセット論理、自己検査実
行、初期化（アクティブ低） SZBRST/ ストローブリセット、RSTに結合／外部
で（アクティブ低） CLKRST/ システムクロックリセット、Vooに結合 次に、第3A図ないし第3C図では、装置10の詳細ブロッ
ク第７図が示されている。 ブロック61は物理的／モジュールアドレスパッドを示
す。装置10は６つの外部ピンを有しており、それらを利
用してMEPCAMバスシステムにおけるその場所に対する独
自のモジュールアドレスを設定する。 ブロック63は直列データ受信パッド（PXA−RXB）を示
す。冗長直列データバスは同期パッド63を通じて装置10
に導入される。これらのパッド63は入り直列マンチェス
ターデータを装置の内部クロックに同期させる。 ブロック65は自己検査マルチプレクサを示す。これら
のマルチプレクサ65を利用して、装置の符号化データを
デコード回路に多重化する。自己検査中、装置10は幾つ
かの直列マンチェスター符号化メッセージをそれ自体を
送信する。次いでそれは、これらのメッセージが期待通
り受信されたか検証する。 ブロック67はエッジ検出論理回路を示す。ブロック67
は２つのフリップフロップ69、排他的ORゲート71およ
び、変換またはエッジ検出器として動作するインバータ
73を含んでいる。各マンチェスターデータビットは１か
ら０または０から１への変換を持っているはずであるの
で、装置10はすべてのエッジにおいてデータサンプリン
グクロックを再同期することによって、入りデータに同
期したままでいることができる。 ブロック75はマンチェスターデータサンプルクロック
発生器あるいはシフトレジスタを表す。この６ビットシ
フトレジスタを利用してクロックパルスを発生し、この
クロックパルスはマンチェスターデコーダ状態マシン44
に、入りマンチェスター符号化データを評価し、かつサ
ンプルするように教える。各マンチェスターデータビッ
トは12システムクロックサイクル長である。「１」のデ
ータビットは６クロックの間は高くなり、次いで６クロ
ックの間は低になる。「０」のデータビットは６クロッ
クの間は低になり、次いで６クロックの間は高になる。
マンチェスター同期パルスは18クロック高になり、次い
で18クロック低になる。従って、サンプルクロック発生
器は、エッジ／変換後は３クロック、そして変換データ
あるいは同期パルスの無い間は６クロックのクロックパ
ルスを出力するように設定される。 マンチェスターデコーダ状態マシン44は、入りメッセ
ージ復合化および非ゼロ復帰（NRZ）データへの変換の
すべてを実行する。マシン44は先ず、妥当周期パルスに
対するデータを監視し、次いでこの32ビットのメッセー
ジを複合する。それはパリティビットがメッセージに奇
数のそれを含ませるように計算し、かつ検証する。この
状態マシン44はまた、正しく受信されたメッセージをチ
ップ装置10のプロトコル解釈部に伝えるよう要求された
すべてのデータエラーフラグおよび制御信号を発生す
る。 ブロック77は直列／並列変換器またはレジスタを表
す。この32ビットシフトレジスタを利用して、直列デー
タバスメッセージを、チップ10の残りの論理回路によっ
て割込まれ、かつ利用されることができる32ビット並列
ワードに変換する。 ブロック79はバスＡとバスＢ比較器を表す。この32ビ
ット比較器を利用して、冗長バスが共に同一データを送
信し、そしてデコーダがそれを受信したことを検証す
る。 ブロック81はバス選択マルチプレクサを表す。このマ
ルチプレクサを利用して、どの32ビット並列ワードが残
りの論理回路によって利用されるべきかを選択する。１
つのバスのみが良好なメッセージを受信する場合、その
バスが利用される。良好なメッセージが両方のバスで受
信される場合、バスＡデータがパスオンされる。 ブロック82はモジュールアドレス比較器を表す。この
６ビット比較器は外部にハードウェアモジュールアドレ
スを、受信メッセージ内に含まれたモジュールアドレス
（ビット〔31−26〕）と比較するモジュールIDが比較す
る場合、プロトコル分析器／シーケンサ52は受信メッセ
ージがこの装置（またはバス回路網の場所）に向けられ
ていることを教えられる。モジュールIDが比較しない場
合、MIC10はバスメッセージが正しいモジュールIDによ
って受信されるまで、バスメッセージを復号し続ける。 ブロック83は装置アドレスカウンタを表す。受信メッ
セージの装置アドレス部分（ビット〔25−21〕）はこの
カウンタにラッチされ、そして必要であれば、プロトコ
ル分析器／シーケンサ52によって利用されるであろう。 ブロック84はワードカウントカウンタを表す。受信メ
ッセージのワードカウント部分（ビット〔15:11〕）は
このカウンタにラッチされ、そして適切な時に、データ
ワードの正確な数が受信されたことを検証するのに利用
される。 ブロック85はメッセージコード状態マシンを表す。こ
の状態マシンは受信メッセージのメッセージタイプ部分
（ビット〔20:16〕）を復号し、そしてプロトコル分析
器／シーケンサ52に、14タイプのメッセージのどれが受
信されたかを示す。 ブロック86は32ビットラッチを表す。このラッチは受
信メッセージを保持し、一方、残りの論理はその内容に
よって利用できる機能を実行する。 ブロック87は妥当性確認コード比較器を表す。この11
ビット比較器を利用して、MIC10が構成されているその
モードに対する期待コードと受信した妥当性確認コード
を比較する。 前に注目したように、ブロック52はプロトコル分析器
／シーケンサを表す。この状態マシンは全プロトコルメ
ッセージを監視し、かつ順序づける。それは多くの内部
データの知能センターおよび制御装置として働く。プロ
トコル分析器は、MEPCAMプロトコルを実行しあるいはそ
れに作用するのに必要な一歩ずつの順次活動を行なう。 マルチプレクサ88を利用して、どの32ビットデータバ
スがFIFO56に利用されるかを選択する。PIMモードで
は、FIFO56を利用して、33までの32ビットメッセージを
記憶し、それらは32の外部データピンからMIC10に書込
まれる。次に、このデータは符号化論理44に送られフォ
ーマットにされ、そして直列データバスを介して送信さ
れる。動作のDOMモードでは、FIFO56を利用して、要求
された出力機能を実行する前に、直列バスから受信した
メッセージを格納する。 RAM42は望ましいことに、19ビット×32のワードRAMで
ある。RAM42を利用して、外部信号からデータを記憶
し、この信号は直列バスにおける他の装置によっても必
要とされることもある。 I/O制御論理あるいは制御装置60はアドレスバス、デ
ータバスのすべての入力と出力機能およびI/O制御信号
を制御する。この制御装置60は、どのモードでチップ10
が構成されているかに依存して、所定のI/O制御機能を
継続して、自動的に実行する。I/O制御機能（データの
入力あるいは出力、周辺装置のための信号制御の実行
等）は、適切な時に、直列データバスを介して受信した
メッセージによって変更することができる。 ブロック89は状態レジスタを表す。状態レジスタは、
種々の内部および外部条件を表す16ビットデータから成
る。状態レジスタに含まれるデータはバスにおけるいず
れのPIM装置にとっても利用可能である。 ブロック90はマルチプレクサ91と結合して論理組合わ
せおよびカウンタを表す。論理組合わせブロック90およ
び周囲の３つのマルチプレクサ91はプロトコル分析器／
シーケンサ52の制御によって適切なデータを論理に与え
るのに利用され、この論理は直列データバスのメッセー
ジを符号化し、そして送信する。 ブロック92は並列／直列変換器を表す。このシフトレ
ジスタを利用して、並列メッセージを、一度に１ビッ
ト、マンチェスターエンコーダ状態マシン46にシフトし
て、処理する。シフトレジスタの直列出力は、伝達され
るメッセージのNPZ表現である。 マンチェスターエンコーダ状態マシン46は同期パルス
およびパリティビットを、並列／直列シフトレジスタ92
によってそれに与えられたNPZデータに加算する。次い
でメッセージはマンチェスターフォーマットに符号化さ
れる。このエンコーダはすべてのバスメッセージの冗長
直列データバスへの伝送をバス93（TXA,TXB）で取り扱
う。 ブロック94はマンチェスターデータ符号化クロック発
生器を表す。この６ビットシフトレジスタを利用して、
マンチェスターエンコーダ状態マシン46によって利用さ
れるクロッキングを発生し、ブロック75に関して述べた
特性を有する波形を伝送する。 ブロック95はI/Oパッドすなわち両方向パッド（32）
を表す。入力として利用される場合、データは静的にチ
ップ10に入る。データを出力するように利用される場
合、データは外部論理に安定信号を与えるようラッチさ
れる。 ブロック96は両方向アドレスパッド（５）と表す。 ブロック97はI/O制御信号パッドを表す。このパッド
はMIC10を外部論理とインターフェースさせるのに利用
される種々の信号を搬送する。 通信プロトコル データバスシステムのプロトコルは９つの基本指令か
ら構成される。９つの指令のうちの８つはエコーメッセ
ージと称される応答を必要とする。９つの指令は以下の
通りである。同時通信指令（エコーメッセージ無し）；
実行指令；ピーク多重装置指令−RSM/DIM（DIMデー
タ）；ピーク単一装置指令−RSM/DIM（DIMデータ）；ピ
ーク単一装置指令；ピークモジュール指令；ピーク多重
装置指令；自己検査指令；およびセットアップ指令。各
ワードは同期、32ビットデータフィールド、およびパリ
ティビットから成る。この指令ワードフォーマットは以
下の通りである。同期波形は３ビット時間の幅を持つ無効マンチェスター
信号である。同期波形は最初の1.5ビット時間の間は高
であり、そして次の1.5ビット時間の間は低である。装
置10は、通常は高に保持されたあるいは通常は低に保持
された直列入力バスから同期波形を認識する。 機能コードは下記の通りである。 指令 00000 セットアップ指令 00001 多重装置ピーク指令 00010 実行指令 00011 モジュールピーク指令 00100 単一装置ピーク指令 00101 自己検査実行指令 00110 多重装置ピーク指令−RSM/DIM（DIMデータ） 00111 単一装置ピーク指令−RSM/DIM（DIMデータ） 正常エコー 01000 正常エコーセットアップ 01001 多重装置正常エコーピーク 01010 正常エコー実行 01011 モジュール正常エコーピーク 01100 単一装置正常エコーピーク 01101 自己検査正常エコー実行 01110 多重装置正常エコーピークRSM/DIM （DIMデータ） 01111 単一装置正常エコーピークRSM/DIM （DIMデータ） アテンションエコー 10000 予約 10001 多重装置アテンションエコー 10010 アテンションエコー実行 10011 予約 10100 単一装置アテンションエコーピーク 10101 自己検査アテンションエコー実行 10110 多重装置アテンションエコーピーク−RSM /DIM（DIMデータ） 10111 単一装置アテンションエコーピーク−RSM /DIM（DIMデータ） 同時通信／データ 11000 大域同時通信オン 11001 大域同時通信オフ 11010 データワード 11011 モジュール同時通信オン 11100 予約 11101 モジュール同時通信オフ 11110 予約 11111 I'm Aliveメッセージ 同時通信指令は遠隔スイッチモード（RSM）において
１つまたは全部の遠隔モジュール24−32を命令するのに
利用されてその遠隔モジュールに割当てられたすべての
32装置をオンし、またはオフするモジュール／大域指令
である。この指令は、装置の遠隔スイッチモードあるい
はRSM/DIM組合わせモードのみを利用する遠隔モジュー
ルにとって有効である。この指令は２つ以上の遠隔モジ
ュールによって受信することができるので、各遠隔モジ
ュールは応答エコーを抑止するであろう。 実行指令を利用して遠隔モジュールに特定タスクを実
行するように教える。それは１〜30のデータワードが後
に続く指令ワードから成る。指令作業における５ビット
ワードカウンタフィールドは、後に続くデータワードの
数を特定する。あらゆる実行指令ワードは、これに続く
少なくとも１つのデータワードを持たなければならな
い。実行指令ワードが一旦受信されると、モジュールID
および妥当性確認コードがチェックされる。整合が発生
すると、データワードは読取られそしてメモリ42に格納
される。次いで、遠隔モジュールはExecute Normal Ech
oを返信し、そして要求されたタスクを実行する。妥当
性確認コードあるいはワードカウントについて問題があ
る場合、Execute Attention Echoが送信され、そして実
行は行われないであろう。この指令は、装置の遠隔スイ
ッチモード（RSM）、データ出力モード（DOM）、RSM/DI
M組合わせモード、あるいはDIM/DOM組合わせモードを利
用する遠隔モジュールにとって有効である。 Peek Single Device指令を利用して、遠隔モジュール
24−32の１つに割当てられた特定装置からのデータの状
態を要求する。モジュールアドレス（ID）と装置アドレ
ス（ID）は、Peek Single Device指令ワードで、遠隔モ
ジュールに送信される。装置の状態／データはPeek Sin
gle Device Normal Echoとなって戻る。妥当性確認コー
ド誤りが検出され、あるいは装置状態がまだ有効でない
場合、Peek Single Device Attention Echoが戻るであ
ろう。この指令は、MICの遠隔スイッチモード（RSM）、
データ入力モード（DIM）あるいはDIM/DOM組合わせモー
ドを利用する遠隔モジュール24−32にとって有効であ
る。 Peek Single Device指令−RSM/DIM（DIMデータ）を利
用して、特定遠隔モジュール24−32の１つに関連する単
一装置からデータを要求する。この指令は、RSM/DIM組
合わせモードのみで動作する遠隔モジュール24−32に関
連して利用されるということを除けば、Peek Single De
vice指令と同一である。この指令で戻るデータは装置の
DIM動作からのデータであって、装置のRSM動作からのデ
ータではない。Peek Single Device指令は、組合わせモ
ードが利用される場合、RSM動作からの状態情報を要求
するのに利用することができる。 Peek Multip Device指令を利用して、特定遠隔モジュ
ールに関連する多重装置から状態あるいはデータを要求
する。Peek Multiple Device指令は遠隔モジュール状態
RAM42の内容全体（すなわち32場所）に至るまで種々の
装置応答を要求するオプションを有する。このオプショ
ンは、精密なシステム分析がデータバススケジュール、
遠隔モジュール装置利用およびバス制御装置プロセッサ
要件について行われる場合には有益である。モジュール
アドレス（ID）およびチェックしようとする装置の数は
Peek Multiple Device指令ワードで送信される。各装置
状態あるいはデータはPeek Multiple Device Normal Ec
hoで戻ってくる。バス制御装置16によって受信される多
重エコーは、受信バッファに置かれ、そして処理装置へ
の単一割込みが生じる。妥当性確認コード誤りが遠隔モ
ジュールによって検出されるかあるいは装置状態がまだ
妥当でない場合、Peek Multiple Device Attention Ech
oが戻ってくるであろう。この指令は、MICの遠隔スイッ
チモード（RSM）、データ入力モード（DIM）、あるいは
DIM/DOM組合わせモードを利用する遠隔モジュールにと
って有効である。 Peek Multiple Device指令−RSM/DIM（DIMデータ）を
利用して、特定遠隔モジュール24−32の１つと関連する
多重装置からデータを要求する。この指令は、RSM/DIM
組合わせモードのみで動作する遠隔モジュール24−32と
関連して利用されるということを除いて、Peek Multipl
e Device指令と同一である。この指令で戻るデータは装
置のDIM動作からのデータであって、装置のRSM動作から
の状態ではない。Peek Multiple Device指令は、組合わ
せモードが利用される場合、RSM動作からの状態情報を
要求するのに利用することができる。 Peek Module指令を利用して遠隔モジュールの状態を
チェックする。要求されたモジュールアドレス（ID）は
Peek Module指令ワードに符号化される。遠隔モジュー
ルの内部16ビット状態レジスタ89はPeek Module Normal
Echoとなって戻る。この指令はすべての遠隔モジュー
ル（全MIC動作モード）にとって妥当である。 Self−Test指令を利用して、遠隔モジュール24−32の
１つに自己検査ルーチンを実行するように命令する。こ
の指令が一旦受信されると、モジュールIDおよび妥当性
確認コードはチェックされる。整合が発生する場合、装
置10はSelf−Test Normal Echoを返信し、そして自己検
査を開始する。妥当性確認コードあるいは伝送について
問題がある場合には、Self−Test Attention Echoが送
信され、そして自己検査は行われないであろう。この指
令はすべての遠隔モジュール（全部のMIC動作モード）
にとって妥当である。 Set−Up指令を利用して、初期システムセットアップ
データをバス制御装置16からいずれの遠隔モジュールへ
でも伝送する。遠隔モジュールが一旦、そのモジュール
IDを認識し、そして指令の妥当性をチェックすると、そ
れは指令を処理し、セットアップデータをロードし、そ
してバス制御装置16にSet−Up Normal Echoで応答す
る。この指令はすべての遠隔モジュール（全部のMIC動
作モード）にとって有効である。 チップ装置オペレーション パワーアップ／リセット パワーアップする際、あるいはRST/信号が低を表す場
合、全処理が停止する。BUSY信号は高にセットされ、そ
してチップは内部初期化を開始する。装置は信号に対す
るそのDAST/ピンをチェックする。信号が低である場
合、装置はその出力をリセットし、自己検査は診断ピン
DIAG〔1:0〕において不動作であると表示し、そしてRST
/が高を表した後、通常動作を続ける。DAST/信号が高で
ある場合、装置は、RST/が高を表した後、その自己検査
ルーチンにあるであろう。リセットタイミングはCLKRST
/、SZBRST/、およびRST/がリセット要求の開始時に低で
あることを必要とする。パワーがオンした（内部クロッ
ク論理がリセットする）後、最小４クロックサイクルの
間、CLKRST/信号は低であるはずである。CLKRST/の表明
低信号は初期パワーアップシーケンスの間のみ必要とさ
れて、チップリセットの間ではない。CLKRST/信号が高
に戻ると、RST/およびSZBRST/は最小なお24クロック低
のままであるはずである。MICをVISI検査設備に同期さ
せる場合以外は、CLKRST/信号を利用すべきでない。CLK
RST信号は通常動作の間、高に保つことができる。内部
自己検査が行われ、そして内部RAM42、FIFO52、メッセ
ージ制御および符号化／復号ループバック機能をチェッ
クする。自己検査を実行するには、約10,000クロックか
かる。全条件が検査されるあるいは検査タイムアウトが
到達されるまで、自己検査が行われる。故障が発生する
と、診断ピンDIAG〔1:0〕がそれを反映する。自己検査
が完了すると、チップの状態は次のように診断で示され
る。 DIAG〔１〕 DIAG〔０〕 結果 ０ ０ 自己検査不動作 ０ １ 自己検査故障（装置
が不良） １ ０ 自己検査パス（装置
は良好） １ １ 自己検査進行中 検査後、装置10はその６ビット配線モジュールID（PH
AD〔5:0〕）およびモード選択ビット（MODE〔1:0〕）を
読取り、そしてそれらを後のアクセスのためにメモリ42
に格納し、そしてそれ自体初期化する。BUSY信号は、PI
Mにおいてこの信号がまた、PIMはスタンドバイあるいは
別のバス制御装置モードにあることを表示する場合を除
いて、初期化を完了すると低に戻る。初期化ルーチンに
はすべての内部ラッチ、レジスタおよび前にロードした
セットアップパラメータをクリアすることも含まれる。
このリセットプロセスは、RST/信号が発生するかあるい
は処理装置インターフェースモードにおいて、Soft Res
etが要求される場合はいつでも、繰返される。 モード選択 動作の基本モードは以下に示されるようにモード選択
ピンをセットすることによって選択される。 モード選択ピンは読取られ、そして上述のように初期
化の間、メモリ42に格納される。他の２つの動作モード
もまた利用できる。それらは基本モードの基礎を利用す
る組合わせモードである。これらのモードの両者は遠隔
モジュールのみを対象にする。 RSM/DIM組合わせモード このモードは、RSMモードに対
して構成された遠隔モジュールにセットされたビット15
のSet−up指令を選択する（MODEピンはRSMモードに配線
される）。 DIM/DOM組合わせモード このモードは、DOMモードに対
して構成された遠隔モジュールに自動的に割込まれる
（MODEピンはDOMモードに配線される）。 妥当性確認コードは、なおシステムの適切動作を検証
するのに、指令ワードで利用される。妥当性確認コード
は各モード（PIMを除く）に対して定められた固定値で
あり、そして遠隔モジュールにその出力を変えるよう要
求するすべての指令ワードとなって伝達される。そのコ
ードは下記で示される。 妥当性確認コード モード 335h 遠隔スイッチモード（RSM） 555h データ入力モード（DIM） 777h データ出力モード（DOM） 妥当性確認コードはまた、目標遠隔モジュールが組合
わせモードにある場合に有効である。妥当性確認コード
の選択は、特定指令が伝達されるための動作の基本モー
ドを表す。例えば、実行指令がRSM/DIM組合わせモード
で、遠隔モジュールに与えられる場合、妥当性確認コー
ドはRSMモードタイプを表すが、それは実行指令が意図
する動作のモードはそのモードタイプだからである。 動作モード 次に、４つの基本MIC動作モードの各々および２つの
組合わせ動作モードのオペレーションの詳細を示す。 処理装置インターフェースモード（PIM）オペレーショ
ン このモードでは、図３に示されるように、MIC10を利
用して直列データバスを、データ、アドレス、および制
御ラインを介して、マイクロプロセッサおよびその割当
てられた支持ライン62にインターフェースさせる。MIC1
0は長ワード（32ビット）あるいはワード（16ビット）
書込みおよび読取りデータのマイクロプロセッサへのお
よびそれからの伝送を除外することができる。図9aおよ
び9bはPIMオペレーションの詳細な流れ図を示す。 MIC制御および状態レジスタアドレッシング MIC10は、PIMで動作する場合、９つの制御および状態
レジスタを含む。各レジスタのMIC10アドレス場所は以
下の表IIに示される。利用される処理装置は、長ワード
（32ビット）あるいはワード（16ビット）読取りおよび
書込みを利用するMICのレジスタにアクセスできねばな
らない。サイズピンWS〔1:0〕は、所望のデータ転送サ
イクルの長さをMIC10に知らせる。WS〔1:0〕は、ワード
転送サイクルの間、10に保持される。MIC10は常に、長
ワードの選択された処理装置あるいはインターフェース
論理への、あるいはそれらからの転送を行うことができ
る。ワード転送フォーマットが選択される場合、16ビッ
トより長いMICレジスタへの読取りあるいは書込みを完
成するために、２つの連続するワード転送が必要であ
る。第１ワード転送は目標レジスタの基本アドレスを利
用し、そして第２ワード転送はレジスタの基本アドレス
プラス１を利用する。例えば、処理装置がワード転送を
利用してMICの送信バッファに書込んでいる場合、それ
はまずデータの最上位の16ビットを書込んで01110をア
ドレスし、次いでデータの最下位の16ビットを書込んで
01111をアドレスする。 MICアドレスＡ〔4:0〕 Reg.タイプ サイズ 00000 書込み専用 10ビット 00010 書込み専用 10ビット 00100 書込み専用 10ビット 00110 書込み専用 10ビット 01000 書込み専用 19ビット 01010 読取り専用 16ビット 01100 書込み専用 ８ビット 01110 書込み専用 32ビット 10000 読取り専用 32ビット 能動I/Oライン レジスタ説明 Ｄ〔 9:0〕 バスタイムアウト定数* Ｄ〔 9:0〕 無指令タイムアウト定数* Ｄ〔 9:0〕 無応答タイムアウト定数* Ｄ〔 9:0〕 割込みAck、タイムアウト定
数* Ｄ〔18:0〕 セットアップレジスタ Ｄ〔15:0〕 状態レジスタ Ｄ〔 7:0〕 基底ベクトル数 Ｄ〔31:0〕 送信バッファ Ｄ〔31:0〕 受信バッファ* タイム＝（〔10ビットフィールドの２進/10進変換〕 ×240）／（システムクロック） 主 代替 主 注:1×Master BTC＜Alternate BTC＜２×Master BTC 表 II タイムアウト定数レジスタ MIC10は４つの10ビットタイムアウト定数レジスタ
（図示されていない）を含んでおり、それらはレジスタ
が付勢される前に非ゼロ値で処置装置によって初期化さ
れねばならない。各レジスタは、適切な時に、すべての
240外部クロックに対して１ビット、減分される。 バスタイムアウト定数レジスタ（BTC） MIC10は、全タイムアウト定数レジスタが初期化され
た後、BTCレジスタ（図示されていない）を減分し始め
る。有効同期が検出される場合、あるいはMIC10が直列
データバスで転送している場合、BTCレジスタは最初に
ロードした値に再初期化する。BTCレジスタは０に減分
し（タイムアウトする）、状態レジスタのBUSY信号とビ
ット１は低にセットされて、PIMはバスマスターである
ことを表示する。また、BTCレジスタがタイムアウトし
た後、MIC10は、処理装置によってバス指令を停止する
あるいは伝送するよう要求されるまで、直列データバス
を介して“I'm Alive"メッセージを繰返し送り始める。
BTCレジスタタイムアウトはまた、受信バッファにおけ
るデータをクリアする。 無指令タイムアウト定数レジスタ（NCTC） MIC10は、全タイムアウト定数レジスタが初期化され
た後、NCTCレジスタ（図示されていない）を減分するで
あろう。有効読取りあるいは書込み伝送が処理装置によ
って実行されるあるいはレジスタがタイムアウトする場
合、NCTCレジスタは最初にロードされた値に再初期化す
る。このレジスタがタイムアウトする場合、それによっ
て状態レジスタのBUSY信号およびビット１は高にセット
されて、バス制御装置16は現在、別のバス制御装置モー
ドにあることを表示する。NCTCレジスタタイムアウトに
よってまた、元のBTCレジスタ値が２倍になることにな
る。 無応答タイムアウト定数レジスタ（NRTC） MIC10は、最後の直列指令の最後のビットが伝送され
た後、NRTCレジスタ（図示されていない）を減分するで
あろう。MIC10が完全応答メッセージを受信する場合、
あるいはタイムアウトする際、NRTCレジスタは元のロー
ド値に再初期化するであろう。タイムアウトが発生する
と、処理装置への無応答割込みがMIC10によって発生さ
れるであろう。この割込みタイプは状態レジスタ89にお
いてビット11,10にセットされるであろう。 割込み肯定応答タイムアウト定数レジスタ（IATC） MIC10が処理装置に割込みを発生した後、IATCレジス
タ（図示されていない）は減分し始めるであろう。処理
装置が割込み要求に肯定応答した後、あるいはIATCレジ
スタがタイムアウトする場合、IATCレジスタは最初にロ
ードした値に再初期化するであろう。このレジスタがタ
イムアウトすると、それによって状態レジスタのBUSY信
号およびビット１は高にセットされて、バス制御装置16
は現在、別のバス制御モードにあることを表示する。IA
TCレジスタタイムアウトによってまた、原BTCレジスタ
値を２倍にするであろう。 セットアップレジスタ MICは、処理装置に通信あるいは診断をセットアップ
し、かつ開始させるための手段を具備される11ビットセ
ットアップレジスタ（図示されていない）を含む。セッ
トアップレジスタのビット０−4,6および７は、それら
の機能を実行した後、自動的にリセットされる。ビット
5,8,9および10は、書込まれるあるいはリセットが生じ
る場合に、変更するだけである。セットアップレジスタ
ビットフィールドおよび説明は表IIIで示される。 モニタモード MIC10はモニタモードに入る性能があり、このモード
で、それは直列バス12を監視し、そしてすべての有効メ
ッセージをその受信バッファに置く。“I'm Alive"メッ
セージおよびBad Echoを含む全メッセージは、（１）受
信されて、受信バッファに置かれる、（２）割込み要求
（INTREQ/）は低と表明される、（３）マイクロプロセ
ッサは受信バッファを介してデータを要求することがで
きる、である。セットアップレジスタにおいてビット５
をセットすることによって、モニタモード特徴を使用可
能にする。セットアップレジスタは処理装置インターフ
ァースモードにおいてアクセス可能であるだけなので、
モニタモードはPIM基本モードのために配線されたMICに
のみ利用できる。このモードでは、MICは“I'm Alive"
信号を直列バスに発生するそれ自体の性能を不動作にす
る。 状態レジスタ89 内部16ビット状態レジスタ89は処理装置によってアク
セスすることができる。このレジスタは表IVで示される
ように種々のイベントの状態を含む。 基底割込みベクトル数レジスタ ８ビット割込みベクトル数レジスタは、ベルトル数割
込み処理を利用する性能を有する処理装置を備えてい
る。この値は、PIM初期化の間、処理装置20によってレ
ジスタにロードされるであろう。割込みサイクル中、デ
ータバスの最下位のバイトにベクトル数が置かれる前
に、前記数の最下位の２ビットは変更することができ
る。MIC割込み数の４つのタイプが表Ｖに示されてい
る。MIC10は４つの割込みベクトル数を持っているの
で、レジスタにロードされた基底ベクトルの最大値は11
111100（Fc Hex）。この割込み法は、処理装置に対して
AVSEL/を高にセットすることによって不動作にすること
ができるが、この処理装置がベクトル数割込み処理ある
いは、自動ベクトルが好まれるシステムを利用すること
はできない。 送信バッファ MIC10の内部に32ビット×33ワード書込み専用FIFO56
が備えられて、MIC10の直列データバスで送信されるで
あろうバス指令を緩衝する。セットアップレジスタによ
って要求される場合、このバッファ56に置かれたデータ
は、データワード先入れ先出し順序で転送されるであろ
う。各データワードは36ビットマンチェスターメッセー
ジにフォーマットされ、そして直列データバスを介して
転送される。送信バッファはビット６をセットアップレ
ジスタにセットすることによってクリアすることができ
る。 受信バッファ 送信バッファのために備えられた32ビット×33ワード
書込み専用FIFO56は受信バッファに共有されている。受
信バッファは、データワード先入れ先出し順序で動作す
る。遠隔モジュールからの単一エコー応答はラッチに格
納され、一方、多重エコー応答はFIFO56に格納される。
情報はレジスタ10hを介してマイクロプロセッサには利
用可能であり、そしてラッチ、FIFOアービトレーション
はシステムにとってトランスペアレントである。 タイムアウトレジスタローディングシーケンス タイムアウト定数レジスタは、パワーアップ／リセッ
トシーケンスが完了した後はいつでもロードされる。開
始タイムアウトビット（状態レジスタビット０）は、タ
イムアウト定数ローディングシーケンスが完了すると、
高に設定される。割込みタイプに対する基底ベクトルア
ドレスレジスタは、この時もまたロードされる。 マンチェスター符号化バスモニターシーケンス MIC10は、送信要求されるまで、有効マンチェスター
符号化メッセージに対して、直列データ入力バスを連続
して監視する。MIC10はまた、マイクロプロセッサか
ら、有効読取りおよび書込み指令を受信するであろう。
無指令タイムアウト定数レジスタは、有効な処理装置読
取りあるいは書込みを受信した後、再初期化される。 BTCレジスタタイムアウトシーケンス バス活動が検出されず、そしてBTCレジスタがタイム
アウトすると、下記の動作シーケンスが発生する。
（１）状態レジスタスタンドバイビット〔１〕および外
部BUSY信号は低を表して、MIC10はバスマスターモード
にあることを表示する、（２）原BTC値はBTCレジスタに
再ロードされる。そして（３）同期パルス、32マンチェ
スター符号化“I's"、および奇を表示するパリティビッ
トから成る“I'm Alive"メッセージを、MIC10は繰返し
送信し始める。 無指令タイムアウトシーケンス MIC10は、NCTCレジスタがタイムアウトする場合、次
の動作シーケンスを実行する。（１）状態レジスタスタ
ンドバイビット〔１〕および外部BUSY信号は高にセット
されて、MIC10はバス代替モードにあることを表示す
る。（２）原BTC値は２倍にされ、そしてBTCレジスタに
再ロードされる。これによって別のバス制御装置18がバ
ス12を制御することが可能になる。（３）“I'm Alive"
メッセージは活性化されるとすぐ終了する、そして
（４）次いでMIC10はバス監視シーケンスを始めるであ
ろう。 受信サイクル概説 バス制御装置16は、RXAおよびRXBピンを介して同時
に、遠隔モジュール24−32の１つから、直列マンチェス
ター符号化データを受信する。MIC10はこのデータをチ
ェックし、良好メッセージを選択し、そしてそれをその
RXバッファ（10H）に格納する。MIC10はINTREQ/信号を
低と表明し、μP20に割込んで、割込み肯定応答で応答
する。 μP20から割込み肯定応答を受信した後（μP20はIACK
/を低と表明）、MIC10は自動ベクトルレベル（基底ベク
トルアドレス＋割込みタイプ）をD0−D7に置き、そして
DSACK/ラインを付勢する。エコー割込みタイプは、Norm
alエコー＝０、Attentionエコー＝１、Noエコー＝２、
およびBadエコー＝３である。 μP20が割込みに対して応答できない場合、Interrupt
Acknowledge Time−outが発生するであろう（アドレス
06Hを介してプログラム可能）。MIC10はそのINTREQ/を
不動作にすることによって応答し、そのBTCを自動的に
２倍にし、そしてバス活動を監視することに戻る。これ
によって別のバス制御装置12が代わることが可能にな
る。これでバス制御装置受信サイクルを完了する。次い
でMIC10は元に戻り、そしてμP20からの指令を待つ。受
信サイクルにおいてどんな誤りがあっても、MIC10に状
態レジスタの特定フラグをセットさせる。 自動ベクトルが好まれるようなシステムにとって、第
２割込みモードが利用可能である。このモードにおい
て、割込みレベルはMIC状態レジスタに格納される。μP
20が割込まれた後、それはMICの状態レジスタに割込み
レベルの場所を見つけることができる（OAH）；ビット1
0と11。割込みレベルはデータバス上に位置するのでは
ない。AVSEL/ピンは、このモードを利用するために、デ
アサート（高）されねばならない。 受信シーケンス MIC10は、次のシーケンスを実行することによって、
両バス12と14からメッセージを受信し、かつ復号する。
マイクロプロセッサ20がセットアップレジスタのビット
（０）をセットするまで、MIC10は受信モードにある。
（１）有効同期信号に対して両バス12と14を監視する。
（２）次の32データビットおよびパリティビットを復号
する。（３）32ビットデータに対するパリティを計算す
る。（４）計算したパリティを受信パリティビットと比
較する（パリティチェック）。（５）両バス12と14にお
いてメッセージが受信される場合、両32ビットデータワ
ードを比較して、それらが同一であるかどうかチェック
する；（ａ）両者が同一であれば、受信バッファに置く
ように１つを選択し、そしてブロック比較エラービット
をリセットする；（ｂ）データワードは異なるがパリテ
ィチェックはパスした場合、ブロック比較エラービット
を高にセットし（状態レジスタのビット３）、そして割
込みシーケンスに入る。（ｃ）１バスではパリティチェ
ックはパスするが他方ではパスしない場合、正しいパリ
ティを有するデータワードを選択し、そしてそれを受信
バッファに置く；対応するパリティエラービットをセッ
トし（状態レジスタのビット８または９）、そして割込
みシーケンスに入る；（ｄ）両データワードが異なり、
そして両方がパリティチェックに通らない場合、ビット
８と９を高にセットして、受信シーケンスの開始に戻
る。（６）６クロック（16MHzで375ns）内に他方のバス
からメッセージが受信されない場合には；（ａ）パリテ
ィチェックがパスしたら、データを受信バッファに置い
て、割込みシーケンスに入る；（ｂ）パリティチェック
に通らなければ、対応するパリティエラービットをセッ
ト（状態レジスタのビット８または９）する。そして
（７）受信したメッセージにマンチェスターエラーが検
出される場合、対応するマンチェスターエラービットを
セットする（状態レジスタのビット６または７）、他の
メッセージが有効であれば、データを受信バッファに置
いて、割込みシーケンスに入る、そして受信した他のメ
ッセージが無効であれば、対応する状態レジスタビット
をセットする。受信シーケンスに戻る。 送信サイクル概説 前述のように、送信指令およびデータワードはMIC指
令／エコーおよびデータフォーマットに従う。メッセー
ジを送信するために、μP20は最大33データワードを
（１指令ワードおよび32データワード）MICの送信バッ
ファに書込み、次いで構成をセットアップレジスタに書
込む。ビット０をセットすることによってデータをTXA
および／またはTSBピンにシフトし、かつ符号化する。
ビット０をリセットすることによってデータをいずれの
バスにも送信不能にする。ビット１をセットすることに
よってバスＡでの送信を不能にする。ビット１をリセッ
トすることによってバスＡでの送信を可能にする。ビッ
ト２をセットすることによってバスＢでの送信を不能に
する。ビット２をリセットすることによってバスＢでの
送信を可能にする。 指令およびデータを受信すると、MIC10はμP20にデー
タ肯定応答（DSACK/）を発生し、セットアップレジスタ
ビット０−２をリセットし、そしてその送信ルーチンに
進む。通常動作では、μP20は、割込みを受信するま
で、再びMIC10に書込むことはない。 遠隔モジュールは36から96クロック以内に有効指令ワ
ードに応答する。実行指令が利用される場合、指令ワー
ドと次のデータワード間にギャップはない。 遠隔モジュールが適切な数のデータワードを受信しな
いあるいはメッセージギャップが36クロックより大きい
場合、それはアテンションエコーで応答するであろう。
アテンションエコーはエラーが検出された後、最小36ク
ロックと最大192クロックの間に発生されるであろう。 最小の無応答タイムアウトは240クロックである。こ
れは、バス制御装置11が無応答が有効であると考える前
に待つであろう時間の最小量である。どのMIC（どのモ
ード）でも、16,000クロックより大きい時間の間、直列
バス12で送信する場合、CHATTER TIMERは自動的に送信
可能信号（TXEN）をMIC内部のハードウェアによって、
デアサート（deassert）するであろう。この送信可能信
号は、リセット（ハードまたはソスト）が発生されるま
ではずっと不動作である。 送信指令シーケンス MIC10はマイクロプロセッサ20が送信バッファに書込
んだ場合、３つの送信指令シーケンスのうちの１つを実
行することができる。パワーアップ／リセットおよびタ
イムアウトレジスタローディングシーケンスの完了後
は、送信指令は有効である。送信指令の３タイプは同時
通信、レギュラーおよびループバックである。 同時通信シーケンス MIC10は、マイクロプロセッサがビットパターン10XX1
をセットアップレジスタビット４〜０に書込み、そして
DSACK/が表明された後、同時通信メッセージを直列バス
９クロック（16MHzで562.5ns）に送信し始める。セット
アップレジスタビット１と２は、セットされると、バス
Ａおよび／またはＢを不動作にするのに利用される。同
時通信シーケンスは以下の通りである。（１）送信バッ
ファからメッセージを取出す。（２）同期とパリティを
加算してメッセージをフォーマット化する。（３）メッ
セージをマンチェスター符号化し、かつ送信する、そし
て（４）バス監視シーケンスを開始する／継続する。 レギュラーシーケンス MIC10は、マイクロプロセッサ20がビットパターン00X
X1をセットアップレジスタビット４〜０に書込み、そし
てDSACK/が表明された後、メッセージを直列バス９クロ
ック（16MHzで562.5ns）を送信し始める。セットアップ
レジスタビット１と２は、セットされると、バスＡおよ
び／またはＢを不動作にするのに利用される。レギュラ
ーシーケンスは次の通りである。（１）送信バッファか
らメッセージを取出す。（２）同期およびパリティを加
算してメッセージをフォーマット化する、（３）メッセ
ージをマンチェスター符号化し、かつ送信する、（４）
バッファが空になるまでシーケンス１〜３を続ける。メ
ッセージ間ギャップ時間は０になるはずである。（５）
無応答タイムアウトレジスタの減分を開始する、（６）
有効メッセージが受信されるか、またはNRTCタイムアウ
トが発生するまで、バスを監視する、（ａ）有効メッセ
ージが受信されると、受信シーケンスの開始に戻る。送
信指令がPeek Multipleであれば、多重メッセージが受
信されるであろう、そして（ｂ）NRTCタイムアウトが発
生すると、割込みシーケンスに入る。 ループバックシーケンス この特定送信サイクルの間、マイクロプロセッサ20は
送信バッファに１データワードを書込むことができる。
データワードは有効機能コードを含んでいなければなら
ない。このデータは、ビット０−２がセットアップレジ
スタにセットされる場合、直列バスでは伝送されないで
あろう。しかし、この条件によってMICはその自身のメ
ッセージ（RXA＝TXA;RXB＝TXB）を受信することが可能
になる。受信メッセージは受信バッファに保管され、そ
して直列バスにはメッセージは出力されない。この診断
特徴によってチップの内部回路と論理（同期発生／検
出、マンチェスターエンコーダ／デコーダ、並列／直
列、直列／並列）をチェックする。メッセージが受信バ
ッファに入った後、MIC10はμP20に割込み、従ってそれ
はバッファを読取りそして完全性に対してデータをチェ
ックすることができる。局所ループバックの流れは次の
通りである：（１）送信バッファに含まれる１メッセー
ジはマンチェスター符号化される；（２）同期とパリテ
ィを加算して、メッセージをフォーマット化する；
（３）次いでMICはデータワードをそれ自体に伝送す
る。両バスは下記のシーケンスを並列で実行すべきであ
る；（ａ）データワードを伝送する、そして（ｂ）受信
シーケンスを実行する。 割込みシーケンス MIC10は、受信したメッセージを復号した後、割込み
タイプを決定する。割込みデコードの４つのタイプは正
常エコー、アテンションエコー、ノーエコー、および不
良エコーである。 正常エコーシーケンス MIC10は、受信したメッセージのビット16〜20（機能
コード）が正常エコーを表す場合、正常エコーシーケン
スを実行する。メッセージが一旦、妥当と確認される
と、以下のシーケンスが生じる。（１）割込み要求ライ
ンを低にセットする；（２）IATCレジスタの減分を始め
る；（３）状態レジスタビット3,6,7,8,9,10,11を低に
セットする；（４）割込み肯定応答ラインがマイクロプ
ロセッサ20によって低と表明されるかあるいはIATCレジ
スタタイムアウトが発生するまで、それを監視する；
（５）割込み肯定応答ラインが低になる場合、自動ベク
トル選択（AVSES/）ラインが読取られる；（ａ）AVSEL/
が高であれば、割込み要求は３状態であり、そしてバス
モニタシーケンスが続けられる、そして（ｂ）AVSEL/が
低であれば、基底ベクトル割込みレジスタの内容はデー
タラインD7〜D0に置かれ、そしてバスモニタシーケンス
が続けられる；（６）IATCタイムアウトが生じると、割
込み要求ラインは３状態になり、そして無指令シーケン
スが実行されるはずである。 アテンションエコーシーケンス MIC10は、受信したメッセージのビット16〜20（機能
コード）がアテンションエコーを表す場合、アテンショ
ンエコーシーケンスを実行する。アテンションエコーシ
ーケンスは、下記を除けば正常エコーシーケンスと同じ
である。（１）状態レジスタビット3,6,7,8および11は
リセットされる。状態レジスタビット10はセットされ、
そして（２）基底ベクトル値（基底ベクトル割込みレジ
スターから取出される）は、データラインD7からD0に置
かれる前に１だけ減分される。 ノーエコーシーケンス MIC10は、NRTCレジスタタイムアウトが発生する場
合、ノーエコーシーケンスを行う。ノーエコーシーケン
スは、下記を除いて正常エコーシーケンスと同じであ
る。（１）状態レジスタビット10と11がそれぞれセット
およびリセットされる。状態レジスタビット3,6,7,8お
よび９はその現在の状態のままである。そして（２）基
底ベクトル値（基底ベクトル割込みレジスタから取出さ
れる）は、データラインD7からD0に置かれる前に、２だ
け増分される。 不良エコーシーケンス MIC10は、ブロック比較エラーが生じるかあるいはメ
ッセージがバッファで受信されるが、そのメッセージは
有効メッセージではない（無効機能コード）場合、不良
エコーシーケンスを行う、不良エコーシーケンスは、下
記を除いて、正常エコーシーケンスと同じである。
（１）状態レジスタビット10と11がセットされる。状態
レジスタビット6,7,8および９は現在の状態のままであ
る。状態レジスタビット３は、ブロック比較条件に従っ
て、セット／リセットされる。そして（２）基底ベクト
ル値（基底ベクトル）割込みレジスタから取出される）
は、データラインD7からD0に置かれる前に、３だけ増分
される。 主／代替通信 主バス制御装置16および代替バス制御装置18は、それ
がデータワードの６の最上位ビットに他方のモジュール
IDを持っている限り、データワードを伝送することによ
って、相互に通信することができる。他の26ビットはど
んな情報でも含むことができる。送信制御装置は同時通
信ビット（セットアップレジスタビット４）をセットし
て、エコーが期待されないことを表す。主／代替通信シ
ーケンスは以下の通りである。主／代替（送信装置）：
（１）送信バッファからメッセージを取出す；（２）同
期とパリティを加算して、メッセージをフォーマット化
する；（３）メッセージをマンチェスター符号化し、そ
して送信する；（４）送信バッファが空になるまで、１
−３を繰返す；そして（５）バス監視シーケンスを始め
る。代替え／主（受信装置）：（１）正規受信シーケン
スを行う；そして（２）マイクロプロセッサ20は、受信
バッファを読取り、かつメッセージの６の最上位ビット
をマスクすることによって、メッセージにアクセスする
ことができる。 初期化ルーチンの間、マイクロプロセッサ20はMICの
内部メモリ42に、バスタイムアウト定数（BTC）、無指
令タイムアウト定数（NCTC）、無応答タイムアウト定数
（NRTC）、割込み肯定応答タイムアウト定数（IATC）、
セットアップレジスタおよび基底ベクトル数をロードす
る。次に、この値はMIC10によって、タイマ／カウンタ
にロードされ、そして直列バス制御（主PIMまたは代替P
IM制御）を決定するのに利用され、そしてこの装置は直
列バス活動を開始させることになる。バス制御装置16の
BTCは、パワーアップ時に、常に、代替えバス制御装置
のBTCより小さく、バス制御装置16は常に、バス12を最
初に制御することは確かである。バスタイムアウトが生
じると、MIC10は“I'm Alive"メッセージ（同期、FFFFF
FFFH、パリティ）を、μP20から指令が受信されるかあ
るいは無指令タイムアウトが発生するまで、繰返し送信
する。代替バス制御装置18は直列バス活動を検分し、そ
のバスタイマ／カウンタをリセットし、そしてバス活動
を監視し続ける。これはMICの内部ハードウェアによっ
てなされる。この動作によってバス制御装置16は直列バ
ス12を制御し続けることができる。 通常動作では、マイクロプロセッサ20は、無指令タイ
ムアウトが発生する前に、少なくとも１つの指令を発生
する。MIC10が指令を受信すると、MIC10の内部ハードウ
ェアによって無指令タイムアウトカウンタがリセットさ
れ、その指令が実行され、そしてバスタイムアウトカウ
ンタはリセットされる。次いでMIC10はバス活動を監視
し、そして次のバスタイムアウトを持つ。何らかの理由
で、マイクロプロセッサ20がMIC10と通信できない場合
には、無指令タイムアウトが発生し、そしてバス制御装
置のMIC10はそのBTCを自動的に２倍にする。次いでMIC1
0はバス活動を監視し、そして次のバスタイムアウトを
待つ。次いで代替バス制御装置18がバス12を制御するよ
うになるが、それは、そのMICのBTCがより小さいからで
ある（それは、バス制御装置16がタイムアウトする前に
タイムアウトし、そしてそれは“I'm Alive"を送信し始
めるであろう）。 遠隔スイッチモード動作 前述のように、遠隔スイッチモード（RSM）では、32
データI/Oピン（Ｄ〔31:0〕）が離散的出力制御信号と
して利用されて、32の異なる装置をオン／オフする。ア
ドレスI/Oピン（Ａ〔4:0〕）は出力として利用されて、
32の装置をアドレスし、２ビット状態入力（STAT〔1:
0〕）をMICの内部RAM42にロードする。さらに、ADLD/を
利用して有効アドレスがアドレスバス上にあることを表
示する。図10は、遠隔スイッチモード動作の一般マイク
ロプログラム流れ図である。 図５で示されたように、追加マルチプレクサ64および
３状態駆動装置／受信装置66を利用して、MIC10を他装
置（固体回路ブレーカー、ADC、DAC、等）とインターフ
ェースさせることができる。この一般インターフェース
は、ここではMEPCAMインターフェースモジュール（MI
M）と称される。 例えば、MIM68、固体回路ブレーカあるいは電力制御
器70、およびある支持設備は、１つ以上の負荷への電力
を制御する遠隔スイッチモジュール24として作用するよ
う構成されている。遠隔スイッチモードでは、MIC10は
バス12を固体回路ブレーカ70にインターフェースさせ
る。RSM24は指令（Set−up,Execute,Self testおよびPe
ek）をバス制御装置16（または代替バス制御装置18）か
ら受信し、そしてエコー（NormalまたはAttention）を
バス制御装置16または18に返信する。 単一装置指令：下記はバス制御装置16とRSM24の間の
単一装置指令および応答を示す。バス制御装置16は先
ず、Set−up指令を送信する。 このセットアップ指令は有効データタイムラグ定数を含
む。この時定数は負荷が安定するのに要する時間の量で
ある（最悪の場合）。Peek Single Device指令が発生す
ると、その時定数がタイムアウトするまで、戻り状態は
Peek Device Busyを表す。この特徴がバス制御装置16
が、装置の状態が有効になる前に装置状態情報を要求し
ないようにしている。 RSM24:エラーが検出されなければ、RSM24はSet−up N
ormalエコーを返信する。 バス制御装置16:次に、バス制御装置16は遠隔モジュ
ール24に特定装置をオンまたはオフするように知らせる
execute指令を発することができる。この指令ワードの
後に32ビットデータワードが続く。 RSM24:エラーが検出されなければ、RSM24はexecute n
ormalエコーを送信する。 execute normalエコーの開始後、MIC10は指令を実行
し始める。適切なオン／オフビットパターン（データワ
ードのDEVICE IDおよびON/OFFビットによって判定され
た）を有するデータI/Oピンは内部にラッチされ、かつ
送信される。単一装置動作において、１データ出力ライ
ンのみが変化し、他の31データ出力ラインは前もって定
められたままである。RSM24は全状態ビットを引続き読
出す、２ビット状態入力（STAT〔1:0〕）はメモリ42に
保管され、そしてPeek Single/Multiple Device指令が
発せられる場合、バス制御装置16にとって利用可能にさ
れる。 RSM24:受信した妥当性確認コードが固定値333Hに整合
しない、あるいは受信したデータワードの数がワードカ
ウントに等しくない場合には、RSM24はexecute attenti
on echoを送信する。 実行は行われない。 パリティあるいはマンチェスターエラーがいずれかの
ブロックで検出される場合、指令メッセージは無視さ
れ、そしてエコーは返信されない。ブロック比較チェッ
クができない場合、ブロック比較チェックエラービット
（ビット３）は高にセットされる。エコーはブロックエ
ラーについては返信さないであろう。 バス制御装置16はPeek Single Device指令を発して、
状態入力（STAT〔1:0〕）をチェックすることができ
る。 RSM24はPeek Single Device normal echoを戻す。 有効データタイムラグ定数がタイムアウトしなけれ
ば、RSM24はPeek Single Device attention echoを戻
す。 バス制御装置16はまた、Peek module指令を発して、M
ICの内部状態をチェックする。 RSM24はPeek module normal echoを戻す。 多重装置指令：バス制御装置16は多重装置指令を発し
て、一度に２つ以上のデータラインをオン／オフするこ
とができる。下記は、バス制御装置16とRSM24間の多重
装置指令と応答を示す。 多重データワードを有する実行指令 バス制御装置16は実行指令を発することができる。指
令ワードの次に、遠隔にあるMIC10に（ｎ＋１）データ
ラインをそれぞれオンあるいはオフするように知らせる
（ｎ＋１）の32ビットデータワードが続く。 RSM24:エラーが検出されない場合、RSM24はexecute n
ormal echoを送信する。 execute normal echoの開始後、MIC10は次いで１デー
タ出力サイクルを実行して、新規データライン値をセッ
トあるいはリセットする。 RSM24:受信した妥当性確認コードが固定値333Hと整合
しない、あるいは受信したデータワードの数がワードカ
ウントに等しくない場合には、RSM24はexecute attenti
on echoを送信するであろう。 実行は行われない。 Peek Multiple Device指令 バス制御装置16はPeek Multiple Device指令を発し
て、単一の遠隔モジュールから１ブロックのデータを要
求することができる。チェックしようとする装置の数
（ｎ）は指令ワードで送信される。遠隔モジュール24
は、装置１で開始する“n"エコーをバス制御装置16に戻
す。RSMモードでは、遠隔モジュール24は装置１から装
置ｎ＋１に、状態入力（STAT〔1:0〕）を返信するであ
ろう。バス制御装置16は有効エコーの全部をその受信バ
ッファに置き、次いで単一割込み要求（低と表明される
INTREQ/）を発生するであろう。バス制御装置16が送信
ビット（セットアップレジスタのビット０）をセットす
る場合、それはまたpeek multiple devicesビット（セ
ットアップレジスタのビット７）をセットして、バス制
御装置16は多重選択を期待していることを表示しなけれ
ばならない。 バス制御装置16は、“n"装置からの情報に対してPeek
Multiple Device指令を発する。“チェックしようとす
る装置の数”フィールドは５ビットフィールドである;0
0000＝１装置、00001＝２装置、・・・,11111＝32装
置。 RSM24は、装置１で開始する“n"装置に対する状態入
力情報で応答するであろう。 大域同時通信指令を利用して、図７に示されるよう
に、RSMあるいはRSM/DIM組合わせモードで動作するすべ
ての遠隔モジュールにおいて、すべてのＤ〔31:0〕出力
をオンあるいはオフする。以下の例は大域同時通信指令
を示す。このタイプの指令では遠隔モジュールからの応
答は期待されない。 バス制御装置16は大域同時通信“on"指令を送信す
る。 注：モジュールIDは無視され、従って遠隔モジュール
によってエコーは発生されない。 同時通信実行動作中、MICは、全32データラインをオ
フする00000000H、あるいは全32データラインをオンす
るFFFFFFFFH、を出力する。１データ出力サイクルのみ
が実行される。 モジュール同時通信指令を利用して、RSMあるいはRSM
/DIM組合わせモードで動作する特定遠隔モジュールにお
ける全装置をオンあるいはオフする。次の例はモジュー
ル同時通信指令を示す。このタイプの指令では遠隔モジ
ュールからの応答は期待されない。この指令は、RSM/DI
M組合わせモードに対してのみ、遠隔スイッチモードに
おけるMICにとって有効である。 バス制御装置16はモジュール同時通信“no"指令を送
信する。 注：遠隔モジュールによってエコーは発せられないで
あろう。 同時通信実行動作中、MIC10は、全32データラインを
オフする00000000H、あるいは全32データラインをオン
するFFFFFFFFHを出力する。１データ出力サイクルのみ
が実行される。 Self−Test指令はバス制御装置16によって発せられ
て、いずれの遠隔モジュールでも自己検査を実行するよ
う命令する。以下の例は、バス制御装置と遠隔モジュー
ル間の自己検査指令およびその応答を示す。 バス制御装置16はSelf−Testを遠隔モジュールに送信
する。 遠隔モジュール24はself−test normal echoを送信し
て、self−test指令の受信を肯定応答する。 モジュール24のような遠隔モジュールは、エラーが生
じなければ、その自己検査を開始するであろう。データ
ライン出力は変化しないままである。受信した妥当性確
認コードが適切な同定値と整合しない場合には、遠隔モ
ジュールはself−test attention echoを送信し、そし
て指令を無視するであろう。 バス制御装置16は、self−test指令の後、Peek Modul
e指令を発生することができて、自己検査の結果および
遠隔にあるMIC10の状態を得る。 遠隔モジュール24は、遠隔にあるMICの内部状態を有
するPeek Module Normal Echoを戻す。 データ入力モード データ入力モード（DIM）において、MIC10はバス12
を、ディジタルフォーマットを発生するいずれの装置と
もインターフェースさせる。このモードでは、MIC10
は、第６図の下方右側部分で示される全32チャネルを常
に監視する。ディジタルデータは内部RAM42に保管され
る。このデータはPeek Single Device指令を介して、バ
ス制御装置16にとって利用可能である。第11図はDIM流
れ図を示す。 データ入力モードを利用して、MIC10はバス12を、デ
ィジタル出力を駆動するいずれの装置（例えばA/D変換
器72）ともインターフェイスさせる。16データ（I/O）
ライン（Ｄ〔15:0〕）は16ビットディジタルデータを読
取る入力として利用される。アドレスI/Oピン（Ａ〔4:
0〕）は32チャネルをアドレスする出力として利用され
る。MIC10は全チャネルを通じて循環し、そしてディジ
タルデータをRAM42に連続してロードする。ADLD/信号
は、アドレス信号が有効であることを示すのに利用され
る出力である。ADCON/信号は、A/D変換器が利用される
場合に変換を開始するのに利用され、そしてR/Wは、図
６で示されるようにデータバス上のデータが有効である
ことを示す入力信号として利用される。MIC10はチャネ
ルアドレスをアドレスバスＡ〔4:0〕に置き、そしてADL
D/を低と表明する。次いでMIC10は変換信号ADCON/を発
生し、そしてR/Wピンのデータ有効応答を待つ。A/D変換
器72を利用する場合、変換中はR/Wは高であり、そしてA
DC72によって低と表明されて、変換が完了したことを表
す。次いでディジタルデータはデータバスから読取ら
れ、そして特定RAM場所に置かれる（場所は特定チャネ
ルのアドレスを表す）。アドレスは減分され、そしてサ
イクルは繰り返される。MIC10は最高アドレス（1Fh）で
開始し、最低位（00h）まで減分し、次いで再び最高ア
ドレスで開始する。バス制御装置16はPeek Single Devi
ce指令を介してデータにアクセスすることができる。Pe
ek Single Deviceが発生すると、MIC10はその現在のプ
ロセスを終了し、RAM場所（場所は特定チャネルのアド
レスを表す）を選択し、そしてその場所におけるデータ
をバス制御装置16に伝送する。 バス制御装置16はPeek Single Device指令を送信す
る。 DIM26はPeek Single Device normal echoを戻す。 バス制御装置16はまた、監視しようとするチャネルの
数を特定するためにset−up指令を発する。５つの最下
位ビットは、サンプルされたチャネルの数を短期サイク
ルするのに利用することができる。バス制御装置16は、
この特徴を利用するために、32より少ない数を挿入する
ことができる、MIC10は、set−up指令が発せられない場
合、32にデフォルトするであろう。 バス制御装置16はset−up指令を発する。 エラーが検出されない場合、DIM26はSet−up normal
echoを返信するであろう。 Peek Multiple Device（多重装置ピーク）指令 バス制御装置16はPeek Multiple Device指令を発し
て、遠隔モジュール26から１ブロックのデータを要求す
る。チェックしようとする装置の数（ｎ）は指令ワード
で送信される。遠隔モジュールは、装置１で開始する
“n"エコーを、バス制御装置16に返信するであろう。DI
Mモードでは、遠隔モジュール26は装置１から装置ｎ＋
１に、データライン入力（Ｄ〔15:0〕）を返信するであ
ろう。バス制御装置16は有効エコーの全部をその受信バ
ッファに置き、次いで単一割込み要求（低と表明される
INTREQ/）を発生するであろう。バス制御装置16が送信
ビット（セットアップレジスタのビット０）をセットす
る場合、それはまた、Peek multiple devicesビット
（セットアップレジスタのビット７）をセットし、バス
制御装置16は多重エコーを期待するべきであることを表
す。 バス制御装置16は“n"装置からの情報に対してPeek M
ultiple Device指令を発する。“チェックしようとする
装置の後”フィールドは５ビットフィールドである;000
00＝１装置、00001＝２装置、・・・,11111＝32装置。 モジュール26は、装置１で開始する“n"装置に対する
データライン入力情報で応答するであろう。 データ出力モード動作 データ出力モードは、図６で示されるように、データ
出力モード基本動作モードに対して配線された遠隔に置
かれたMICに対するデータ入力モードと自動的に結合さ
れている。 データ出力モードはデータ入力モードより優先権があ
る。DOM指令がMIC10によって受信される場合、それはデ
ータラインの読出しを（DIM動作）停止し、そしてそれ
が受信したデータワードの出力をすべて終了するまでバ
ス12を駆動し始める。ADCON/信号が現在のDIMサイクル
を表明した後、出力サイクルが開始する。本質的に、DO
Mはサイクルスティール動作を実行するが、それは情報
を出力するために、ADCON/（DIM変換信号）とR/W（DIM
−ADC作動可能信号）との間の変換時間を利用するから
である。一般利用のためには、DOM基本動作モードはバ
ス12を、ディジタル情報を受信する装置にインターフェ
ースさせる。次いで情報はアナログ形式に、第８図の76
で示されるようなディジタル／アナログ変換器（DA
C）、第８図の78で示されるようなパルス幅変調器（PW
M）あるいは第８図の80で示されるようなステップモー
タ駆動器（SMD）としての手段によって変換することが
できる。 16データI/Oピン（Ｄ〔31:15〕）は出力として利用さ
れる。アドレスI/Oピン（Ａ〔4:0〕）は32装置をアドレ
スする出力として利用される。さらに、ADLD/はアドレ
ス信号は有効であることを表示するのに利用される。IA
CK/信号は、外部装置は現在のデータワードを読取っ
て、次のデータワードに対して準備のできたことを表示
する入力として利用される。この信号は、ハンドシェイ
クインターフェース58によって与えられたハンドシェイ
キング特徴を不動作にするために、低に保持され得る。
INTREQ/が低に保持される場合、多重データワードは、
それらが受信された順序で、データバス12に引き続いて
置かれる。 下記および第６図は、データ出力モードにおけるバス
制御装置16と遠隔に置かれたMIC10との間のデータ出力
モード動作を示す。 バス制御装置16はexecute指令を発生する。指令ワー
ドの次には（ｎ＋１）の32ビットデータワードが続く。 エラーが検出されなければ、DOM（すなち28−32）はe
xecute normal echoを送信し、次いでバス制御装置16に
よって特定された装置にデータを書込むことに進むであ
ろう。 受信した妥当性確認コードが固定値777Hと整合しな
い、あるいは受信したデータワードの数がワードからカ
ウントに等しくない場合には、DOMはexecute attention
echoを送信するであろう。 実行は行われない。 第11図に示されるように、DOMピークモジュール手順
は、指令ワードフォーマットを除けば、RSMピークモジ
ュール手順と同じである、指令ワードは正しい妥当性確
認コードを含まなければならない。 RSM/DIM組合わせモード RSM/DIM組合わせモードは第７図および第13図に示さ
れ、そしてSet−up指令にビット15をセットし、かつRSM
モードに対して配線された遠隔モジュールに指令ワード
を送信することによって割込み可能である。有効データ
タイムラグ定数（RSMモードに対する）は同じ指令ワー
ドで送信される。 バス制御装置16は有効データタイムラグ定数を有する
Set−up指令を発生する。 DIMモードを監視するチャネルの数は第２のSet−up指
令（ビット15をセットした）を送信することによって構
成することができる。 Set−up指令の両方の場合に、ビット14はpeek device
normal echoのフォーマットを表示する。 単一装置指令 バス制御装置16はPeek Single Device指令を発生す
る。 最後のset−up指令がBIT14セットを持つ場合には、RS
M/DIMは、RSMデータ（2BIT状態入力および制御ビット）
とDIMデータ（13ビットLSB）を有するpeek single devi
ce normal echoで応答するであろう。 最後のset−up指令がビット14リセットを持つ場合に
は、RSM/DIMは、RSMデータのみを有するpeek single de
vice normal echoで応答するであろう。 有効データタイムラグ定数がタイムアウトしなけれ
ば、RSM/DIMはpeek single device attention echoを戻
す。 RSM/DIM組合わせモードは、組合わせデータフォーマ
ットが利用されていない（Set−up指令のビット14がリ
セットされる）場合、この組合わせモードのDIM動作か
らデータを得るために特定指令を必要とする。この指令
を利用して、MICの内部RAM42に置かれた16ビット／アド
レス入力データは返信する。組合わせモードでのDIM動
作は、正規DIM非組合わせ動作に対するPeek Single Dev
ice指令およびPeek Multiple Device指令の代わりに、P
eek Single Device指令−RSM/DIMおよびPeek Multiple
Device指令−RSM/DIMが利用されることを除けば、非組
合わせモードにおけると同様である。指令の機能は同じ
であるが、指令ワードの機能コードフィールドは異な
る。RSM指令のすべては、Set−up指令のビット14がリセ
ットされる場合、組合わせモードの間は同じままであ
る。 発明を実行するための最良モードについて詳細に述べ
てきたが、この発明が関連する分野の業者は、添付のク
レームによって定められる本発明を実行するための種々
の代わり得る設計および実施態様を気付くであろう。
されるインターフェースチップ装置に関し、そして特
に、多重動作モードを有する時分割多重データバスシス
テムで利用されるインターフェースチップ装置に関す
る。 背景技術 時分割多重は幾つかの信号チャネルサブシステムか
ら、時間的にスタガした異なるチャネルサンプルを持つ
１通信バスを通って複合パルス列を形成する情報の伝達
である。遠隔端末あるいはモジュールは、バスとサブシ
ステム間にインターフェースを与えるのに必要なエレク
トロニクスに一般に与えられた名前である。バス制御装
置は、「バス交通」を指令し、走査し、かつ監視して、
オーバラップおよび誤った通信を防ぐ機能を果たす電子
装置である。 将来の電子的な戦場は、多くのデータ源からのぼう大
な量のデータを処理する必要がある環境を呈するであろ
う。使命成功および武器の戦闘効果システムは、限られ
た空間的制約の中でデータを分散し、かつ処理する能力
に依存する。 今日の戦闘車両は集中出力配分システムを有してお
り、このシステムは大きな容積を占有し、結果的に車両
に対して電子的に強化するための空間を限定する。通常
システムの集中性のために配電箱は大きくなり、そして
ケーブル行程は長くなり、従ってシステムの重量、寸
法、価格を増大させ、かつ損傷を受けやすくする。通常
のポイントツウポイント個別配線アプローチのために、
電子および電気的設備の連続的拡張に対して、厳しい制
限を与えている。この問題は信号および電力の両回路に
当てはまる。 従って、１つの集中分配センターの代わりに、遠隔モ
ジュールの中間位置に置くことのできる単一インターフ
ェースチップ装置を設けて、出力を制御し、そして／ま
たは情報を収集し、かつ分散し、個別に遠隔場所を分配
センターに直接に配線する必要を取除くことが必要とさ
れる。 カスウェル（Caswell）他への米国特許第4,136,400号
には、バス制御装置モードと遠隔端末モードを有し、か
つ時分割多重直列データバスシステムにおいて動作する
マイクロプロセッサ利用CMOSチップが開示されている。
このチップは直列データバスシステムに関する軍用規格
1553Aの性能要件を満足させることができる。データフ
ォーマットエンコーダおよびデータフォーマットデコー
ダは、マンチェスタ２相データをNRZデータに変換して
データバスからデータを受信し、そして逆変換をしてデ
ータバスを介してデータを伝送する手段を備えている。 カスウェルのチップはプログラム可能チップであっ
て、（制御ROMおよびサブシステムと共に）直列データ
バス通信のためのMIL−STD−1553要件を実行することが
できる。この装置は、それにI/O装置と直接インターフ
ェースさせるどんな論理装置も含んでいない。この装置
がスイッチ、センサ、A/D変換器等とインターフェース
しようとすれば、それは処理装置、メモリ、ソフトウェ
アおよびサブシステムハードウェアを必要とする。 カスウェル特許によって与えられたプロトコル解釈
は、チップに結合した外部ROMおよびサブシステムによ
って操作される。サブシステムハードウェアにおいて、
データ端末チップからのデータを利用するために、マイ
クロプロセッサが必要とされる。軍用規格1553Aは、軍
用機内の幾つかの複雑なマイクロプロセッサ利用サブシ
ステムを相互接続するのに直接利用されるので、前記の
ことは可能である。 コネツキ（Konetski）への米国特許第4,471,489号に
は、電話モデムを受信あるいは送信モードに自動的に切
換える電子回路が開示されている。モデムはデータ通信
システムで利用されて、２つ以上のコンピュータ間でデ
ータを伝送する。その回路は、RS−232のような標準コ
ンピュータインターフェース以外の何物ともインターフ
ェースする性能を持っていない。 シェーレ（Schaire）への米国特許第4,453,229号で
は、広範囲の融通性のあるバス通信メッセージフォーマ
ットのプロトコルおよびデータ転送アルゴリズムを操作
することのできるバスインターフェース装置が開示され
ている。この装置はバス制御装置あるいは端末のいずれ
のモードでも動作することができる。バス制御装置モー
ドでは、装置は内部サブシステムメッセージを開始す
る。遠隔端末モードでは、装置は、所定の態様で、バス
制御装置として作用する別の同様な装置からの指令に応
答する。 ピッカート（Pickert）他への米国特許第4,794,525号
では、マイクロコンピューターシステムを外部装置に結
合する外部インターフェース制御回路が開示されてい
る。この制御回路にはPSC信号に応答して外部装置に電
力を供給するマイクロコンピュータあるいは電力スイッ
チ、および外部装置に与えるためのPD信号でマイクロコ
ンピュータからのインターフェース信号をゲートするバ
ス制御装置が含まれている。 デヴィタ（De Vita）への米国特許第4,547,880号で
は、比較的コンパクトな構造において実現される統計的
マルチプレクサ、インテリジェントスイッチおよび局部
地域回路網装置において固有な考えの幾つかを利用し
て、多数のユーザ端末、主フレームコンピュータシステ
ム、マイクロコンピュータ、遠隔ディジタル装置等を相
互接続する通信制御装置が開示されている。 ウィルソン（Wilson）への米国特許第5,554,657号で
は、多重バス回路網における通信量を制御するバス制御
装置を含む多重バスが開示されている。このバス制御装
置は遠隔制御端末をアドレスして、複数の延長バスの１
つを起動し、次いでそこにある遠隔端末をアドレスす
る。 MC68561のためのモトローラデータシートには、単一
直列通信チャネルをMC68008/MC6800マイクロコンピュー
タ利用システムにインターフェースさせる多重プロトコ
ル通信制御装置（MPCC）が記述されている。この装置は
１マイクロプロセッサから他のマイクロプロセッサへデ
ータを送信するのに利用される。装置は入力／出力装置
に直接インターフェースする手段は持っていない。 ゲルトナー（Gueldner）他への米国特許第4,331,835
号では、モジューラ通信システムのためのインターフェ
ース装置が開示されている。相互連結バスを介するデー
タ転送は相互連結バス制御装置の制御によって実行され
る。データ文字は時間多重モードで送信される。受信装
置は、データを関連する切換えブロックに変換する直前
にバッファメモリにそれを格納する。 より一般的に関連する他の米国従来技術特許には米国
特許第3,978,454号、第4,137,565号、第4,245,301号、
第4,287,563号、第4,344,127号、第4,371,932号、第4,4
51,881号および第4,507,781号が含まれる。 代表的な従来技術バス制御装置にはマイクロプロセッ
サならびにバス制御機能を実行する特定利用ソフトウェ
アが含まれている。処理装置およびソフトウェアは、デ
ータがいつ伝送されるべきか、および受信される特定デ
ータで何をすべきかを決定する。バスインターフェース
論理装置は、マイクロプロセッサによって依頼される
と、１つの場所から他の場所へのデータの受信を制御す
る。BUSインターフェース論理装置は直列バス駆動装置
／受信装置、エンコーダ／デコーダ、データ誤り検出
（パリティチェック）、およびデータ記憶装置から成
る。BUSインターフェースハードウェアは、伝送する前
に処理装置からデータを受信し、記憶することができな
ければならない。それはまた、直列バスから受信したデ
ータを記憶し、そしてそれを処理装置に対して利用可能
にしなければならない。 代表的なバスは、それがバス制御装置モードで動作す
るのとほとんど同様に、遠隔モードで動作する。Busイ
ンターフェース論理は直列データを受信し、そしてそれ
を並列データに変換する。幾つかのシステム（すなわち
モトローラMC68561）では、このデータは簡単に、局所
マイクロプロセッサおよび応用ソフトウェアで利用でき
るであろう。Busインターフェースは、次に何をなすべ
きか教えられるのを持つことになっている。 カスウェルのチップのような他のシステムでは、受信
データはバスインターフェース論理によって変換され、
次いで外部二重ポートメモリにロードすることができ
る。受信したメッセージのタイプに依存して、バスイン
ターフェース論理は、外部メモリ内の場所からのデータ
を含むエコーによって応答することもできる。このメモ
リにおけるデータはそこに置かれるか、あるいは局所マ
イクロプロセッサ実行応用ソフトウェアによって読出さ
れる。受信データおよび応用ソフトウェアに依存して、
マイクロプロセッサは遠隔モードの支持ハードウェアに
入力または出力機能を実行するよう命令することができ
る。この入力または出力機能の結果の処理後、処理装置
は二重ポートメモリに新規データを置くことができる。
いずれの場合でも、代表的な指令応答通信システムのサ
ブシステムは、直列バスから受信したデータを利用する
ために、マイクロプロセッサおよびメモリを持たなけれ
ばならない。云い換えれば、モトローラおよびカスウェ
ルの装置は基本的には、多重マイクロプロセッサ間のデ
ータ通信を制御しているにすぎない。 発明の概要 本発明の有利な点は外部メモリあるいは処理制御を必
要とすることなしに、インターフェースチップがほぼす
べての通信プロトコルを実行するような、通信プロトコ
ルを有する時分割多重直列データバスシステムにおいて
利用される単一インターフェースチップ装置である。 本発明の別の利点は、チップが処理装置インターフェ
ースモードあるいは、遠隔スイッチモード、データ入力
モードおよびデータ出力モードを含む３つの遠隔モード
のうちの１つ以上で構成され得るような、時分割多重直
列データバスシステムにおいて利用される単一インター
フェースチップ装置である。 本発明のなお別の利点は、マイクロプロセッサあるい
は複雑な「しつこい」論理を必要とせずに、装置が直接
に幾つかの標準入力／出力周辺装置とインターフェース
できるような、時分割多重直列データバスシステムにお
いて利用される単一インターフェースチップ装置であ
る。この装置は寸法が比較的小さく、かつ価格が低く、
そして乗物あるいは建物の中の至る所で、高価でないサ
ブシステムの多くの場所で利用することができて、電力
および／またはデータの分配を制御する。 本発明の上記利点および他の利点を達成するために、
通信プロトコルを有する時分割多重直列データバスシス
テムにおいて利用される単一インターフェースチップ装
置が与えられている。この装置には、少なくとも１つの
遠隔モードにおいてI/O装置とデータバス間の情報伝達
を直接制御する第１手段と、処理装置インターフェース
モードにおいて処理装置とデータバス間の情報伝達を制
御する第２手段とが含まれている。通信プロトコルには
複数の指令が含まれている。第１手段は、指令の各々の
妥当性を決定する手段を含み、そしてそれに応答してエ
コー応答メッセージをデータバスに供給する。 望ましいことに、データバスへのエコー応答メッセー
ジは、指令の各々の完了を表している。 また、望ましいことに、切換えモード、データ入力モ
ードおよびデータ出力モードを含む３つの遠隔モードが
備えられている。 本発明のインターフェースチップによる利点は数多く
ある。例えば、インターフェースチップは遠隔モジュー
ルにおける中間場所に置くことができて、電力を制御
し、そして／または情報を収集し、かつ分配し、よって
遠隔場所を直接、集中配分センターに個別配線する必要
をなくしている。 また、インターフェースチップは時分割多重データバ
スシステムの通信プロトコルを取り扱うことができると
共に、データバスと他の電子ハードウェア素子間のイン
ターフェースを与える。 遠隔モジュールは多重データバス制御装置からのメッ
セージによって制御され、そのメッセージはインターフ
ェースチップによって通信プロトコルにフォーマット化
される。 本発明のチップ装置はバス制御装置マイクロプロセッ
サから各種の離散的入力／出力装置に直接、インターフ
ェースを与える。この装置はマイクロプロセッサ、メモ
リ、ソフトウェアあるいは、その遠隔モードの動作にお
いて多くの入力／出力装置とインターフェースするため
のいずれの追加論理装置をも必要としない。 装置の独自の組込み入力／出力制御装置はその処理装
置インターフェースモード（PIM）で動作している間、
インターフェースを種々のマイクロプロセッサに整合さ
せるだけでなく、それはまた、この装置にアナログ／デ
ィジタル変換器、固体電力制御装置、リレー、ソレノイ
ド、スイッチ、センサ、および他のI/O装置とインター
フェースさせる論理を提供している。 I/O制御装置は、１遠隔モードあたり32までの入力お
よび／または出力装置を自動的に制御する。I/O制御装
置は５ビットアドレスバス、離散的制御ライン、内部メ
モリおよび状態マシンを利用して32個の16ビットディジ
タルワードの獲得を順次アドレスし、かつ制御する。こ
れらのワードは装置の内部メモリに記憶され、そして適
切な応答で、バス制御装置にエコーバックされることが
できる。 この装置は同じ５ビットアドレスバス、制御ラインお
よび状態マシンを利用することができて、直列データバ
スを介してバス制御装置によって要求される際に、32個
までの16ビットディジタルワードの出力機能を実行す
る。 直列データバスを利用する主な利益は、沢山の場所へ
およびその場所からのデータが、集中コンピュータによ
って、離散的ワイヤの代わりに単一ワイヤを介して分配
できるということである。収集され、かつ処理されるべ
きデータの大多数は、単純なセンサ、スイッチあるいは
電力制御信号である。これらのデータのソースおよび宛
先は、乗物あるいは建物の至る所の種々な場所に存在す
ることができる。これらの場所の幾つかは大きい電子箱
のための充分な空間を持っていない。従って、データを
直列バスにインターフェースするために少量のエレクト
ロニクスしか利用することができない。高価なマイクロ
プロセッサ、ソフトウェアおよび支持論理装置を必要と
するシステムは、単純なデータを効果的に収集し、かつ
配分するのに利用することはできない。 現存の直列データバスを米国陸軍のMIA2タンクのよう
な車両に集積しようとする価格および複雑さは、技術的
ならびに財政的に手が出しにくい。 この装置は有効に、かつ費用効果的に種々の応用例の
中に集積することができるが、それはプロトコル通信
（PIMにおいてさえ）あるいは遠隔モード動作のために
どんなソフトウェアまたは処理も必要としないからであ
る。幾つかの装置モードを含む複雑な通信システムが、
ただ１つの単純マイクロプロセッサあるいはバス制御装
置（PIM）モードに対して応用ソフトウェアを実行する
状態マシンによって動作することができる。平明な通信
プロトコルおよび集積遠隔モードによって、この装置が
直列データ通信理論の経験のない技術者によってもシス
テム内で利用されることを可能にしている。装置のバス
回路網を低価格で実行できることによって、指令／応答
直列通信の有益性を、他の直列データ法が価格的に無理
な応用例にも適用することが可能になる。この装置は工
場自動化から軍事および宇宙応用例にわたる範囲のシス
テムにおいて、有効に利用することができる。 本発明の特徴および利点は、発明を実行するための最
良モードについての以下の詳細な説明を添付の図面と関
連させることにより、容易に明らかになるであろう。 図面の簡単な説明 第１図は、本発明のインターフェースチップ装置の一
般化略示ブロック図である。 第２図は、本発明のインターフェースチップ装置の概
略図に種々の信号入力および出力名を付した図である。 第3A図ないし第3C図は、インターフェースチップ装置
の詳細な略示ブロック図である。 第４図は、処理装置インターフェースモードで接続さ
れたインターフェースチップ装置の略示ブロック図であ
る。 第５図は、３つの遠隔モードの１つ（すなわちMIM）
で接続されたインターフェースチップ装置の略示ブロッ
ク図である。 第６図は、結合データ入力モードとデータ出力モード
における図５（すなわちMIM）の装置の略示ブロック図
である。 第７図は、結合遠隔切換えモードとデータ入力モード
における第４図のMIMの略示ブロック図である。 第８図は、本発明のインターフェースチップ装置がそ
の動作モードの各々において利用されている代表的な多
重電力制御および監視バス回路網の略示ブロック図であ
る。 第9A図は、インターフェースチップ装置のその処理装
置インターフェースモードでの動作を示す流れ図の前半
を示す図である。 第9B図は、第9A図の流れ図の後半を示す図である。 第10図は、本発明のインターフェースチップ装置の遠
隔スイッチモードでの動作を示す流れ図である。 第11図は、データチップ装置のデータ入力モードでの
動作を示す流れ図である。 第12図は、インターフェースチップ装置のデータ出力
モードでの動作を示す流れ図である。 第13図は、インターフェースチップ装置の結合遠隔切
換えモードとデータ入力モードでの動作を示す流れ図で
ある。 発明を実行する最良のモード 次に図面について、第１図では、通信プロトコルを有
する時分割多重直列データバスシステムで利用される単
一インターフェースチップ装置が10で示されている。そ
のようなシステムは第８図に示される。 第８図で示されるように、装置10はMEPCAM（多重電力
制御およびモニタ）インターフェースチップ（MIC）を
備えている。装置10は、高性能静的1.0ミクロンCMOSデ
バイスとして実現することのできる高性能集積回路（I
C）を備えている。装置10は一般に第８図の時分割多重
データバスシステムの通信プロトコルを取り扱い、かつ
データバス12および／または任意冗長データバス14と他
の電子ハードウェア素子との間でインターフェースを与
えるよう設計されている。バス伝送速度は望ましくは毎
秒2.0〜2.5メガビットである。 この装置は、16ビットあるいは32ビットマイクロプロ
セッサ20および22のような処理装置にそれぞれ接続され
る場合、16で示されるバス制御装置、あるいは18で示さ
れる代わりのバス制御装置として利用することができ
る。 バス制御装置16および／または代わりのバス制御装置
18で実現される場合、装置10は直列通信バス12を制御
し、そしてすべてのバス通信を開始する。この通信は、
例えば、24で示される遠隔切換えモジュール、26で示さ
れるアナログ入力モジュール、28で示されるアナログ出
力モジュール、30で示されるパルス幅変調器モジュー
ル、および32で示されるステップモータ駆動モジュール
のような遠隔モジュールへのメッセージおよびそこから
の応答の両者を含む。装置10はまた、代わりのバス制御
装置18へのメッセージおよびそこからの応答の両者を含
むすべてのバス通信も開始する。さらに、装置10がその
処理装置インターフェースモードにある場合、装置10は
すべてのバスシステムタイマー、マイクロプロセッサ割
込みおよびメッセージ応答評価と制御を取り扱う。 代表的には、モジュール24〜32は、車両あるいは建物
の全体にわたって、モジュール24〜32が制御しあるいは
切換えている負荷に隣接した便利な場所に置かれてい
る。第８図に示されるように、遠隔モジュール24〜32
は、遠隔切換えモジュール、データ入力装置およびデー
タ出力装置として作用する。上記モードの組合わせもま
た可能である。例えば、遠隔切換えモジュール24は32ま
での固体電力制御装置および離散的信号入力ラインを制
御することができる。遠隔モジュール24〜32からの、お
よび各種のセンサー、負荷およびスイッチからのデータ
は、バス制御装置16によって周期的に要請される。 遠隔モジュール24〜32は多重データバス制御装置16か
らのメッセージによって制御され、このメッセージはデ
ータバスシステムの通信プロトコルにフォーマット化さ
れる。 第５図に示されるように、遠隔スイッチモードのよう
な遠隔モードにおいて、５ビット出力アドレスバス40は
32の外部２ビットデータ場所を繰返してアドレスするの
に利用され、このデータは次いで、戻されて、第１図お
よび第3B図で示されるように、装置10のランダムアクセ
スメモリ42に記憶される。ランダムアクセスメモリ42に
記憶されたデータは、適切なエコー応答メッセージと共
にバス制御装置16に伝送されるが、それは以下でより詳
細に説明する。 データ入力モードにおいて、５ビットアドレスバス40
を利用して、32までの外部16ビットワードのディジタル
データを繰り返しアドレスし、さらに装置10のランダム
アクセスメモリ42に記憶する。このデータはまた、バス
制御装置16に、適切なエコー応答メッセージとなって伝
送することができる。このモードでは、装置10がアナロ
グ入力モジュール26のようなモジュールで利用される場
合、装置10は遠隔センサからデータを収集することがで
きる。 データ出力モードでは、装置10を利用して、バス制御
装置16から遠隔配置外部論理装置へ、１指令あたり32ま
での16ビットワードのデータブロックで、データを伝達
する。このモードによって装置10は出力駆動回路の実行
に利用されることができ、そしてモジュール28〜32によ
って示されるように作用する。 ランダムアクセスメモリ42に加えて、装置10はマンチ
ェスターデコーダ44を含んでおり、マンチェスター２相
データから32ビットNRZデータに変換する。また、装置1
0はマンチェスターエンコーダ46を含んでおり、32ビッ
トNRZデータを、マンチェスター２相データに符号化す
る。 装置10はまた、メッセージフォーマット化装置と妥当
性分析器回路48を含み、この回路はデータバスシステム
のプロトコルを分析し、かつ妥当と認める。このプロト
コルは９個の比較的単純な32ビット指令から成り、その
うちの８個は、以下で詳細に述べるが、32ビット検証あ
るいはデータ応答が後に続く。回路48は、外部メモリあ
るいは処理制御を必要とすることなく、プロトコル指令
を分析し、かつ妥当と認める。回路48は、要請された機
能が実行される前に、プロトコル指令を分析し、かつ妥
当と認め、そしてマンチェスターエンコーダ46によって
符号化した後に、適切な応答がバス制御装置16に送信さ
れる。 装置10はまた、プロトコル制御タイマ54の制御によっ
て32ビットプロトコル指令をシーケンスするプロトコル
シーケンサ52を含んでいる。望ましいことに、プロトコ
ル制御タイマ54はプログラム可能である。 ランダムアクセスメモリ42に加えて、装置10はまた、
先入れ先出し（FIFO）メモリ56、ハンドシェイクインタ
ーフェース58および入力／出力制御装置60を含んでい
る。入力／出力制御装置60は５ビットアドレスバス40を
制御し、かつ入力／出力制御を行なう。 次に第２図では、本発明のチップ装置10へそして装置
10からの種々の入力および出力信号が示されている。信
号の各々についての詳細な説明は以下のように表Ｉで与
えられる。 表Ｉ 名前 説明 RXA バスＡでデータ受信 TXA バスＡでデータ送信 RXB バスＢでデータ受信 TXB バスＢでデータ送信 TXEN 送信可能 RXEN 受信可能 MODE〔1:0〕２ビットモード選択 CLK システムクロック30MHz50％衝撃係数ま
で PHAD〔5:0〕 ６ビット配線による物理的アドレス 〔モジュールID〕 Ａ〔4:0〕 ５ビット両方向アドレスバス Ｄ〔31:0〕 32ビット両方向データバス DIR データ方向:0＝入力、１＝出力またはピ
ーク多重を示す デバイス応答は受信バッファにある WS〔1:0〕 ワードサイズ WS〔１〕 WS〔１〕 長さ ０ ０ ロングワード ０ １ ワード １ ０ 使用されない １ １ 使用されない R/W 読取り／書込み指令:0＝書込み、１＝読
取りA/D変換使用中／準備信号（DIM） DSACK/ データ転送およびサイズ肯定応答（アク
ティブ低） BUSY DIM待機モードにおいて、MIC初期化、
（外部ではRSM/DIM 組合わせモードでＤ〔15:0〕をラッチす
るのに使用される） INTREQ/ 割込み要求（アクティブ低）（PIM） IACK/ 割込み肯定応答（アクティブ低）（PI
M）、次のデータワードのための出力可能信号（DOM） CE/ チップ可能（アクティブ低）（PIM） DIAG〔1:0〕 診断状態DIAG〔１〕 DIAG〔０〕 状 態 ０ ０ 自己検査 無効 ０ １ 自己検査 誤り １ ０ 自己検査 通過 １ １ 自己検査 進行中 ADLD/ アドレス妥当負荷パルス （アクティブ低） ADCON/ アナログ／ディジタル変換指令 （アクティブ低） STAT（1:0） 32の２ビット状態〔RAMに直接ロード〕 DAST/ 自己検査無効化（アクティブ低） AVSEL/ 自動ベクトル選択（アクティブ低） RST/ リセット、リセット論理、自己検査実
行、初期化（アクティブ低） SZBRST/ ストローブリセット、RSTに結合／外部
で（アクティブ低） CLKRST/ システムクロックリセット、Vooに結合 次に、第3A図ないし第3C図では、装置10の詳細ブロッ
ク第７図が示されている。 ブロック61は物理的／モジュールアドレスパッドを示
す。装置10は６つの外部ピンを有しており、それらを利
用してMEPCAMバスシステムにおけるその場所に対する独
自のモジュールアドレスを設定する。 ブロック63は直列データ受信パッド（PXA−RXB）を示
す。冗長直列データバスは同期パッド63を通じて装置10
に導入される。これらのパッド63は入り直列マンチェス
ターデータを装置の内部クロックに同期させる。 ブロック65は自己検査マルチプレクサを示す。これら
のマルチプレクサ65を利用して、装置の符号化データを
デコード回路に多重化する。自己検査中、装置10は幾つ
かの直列マンチェスター符号化メッセージをそれ自体を
送信する。次いでそれは、これらのメッセージが期待通
り受信されたか検証する。 ブロック67はエッジ検出論理回路を示す。ブロック67
は２つのフリップフロップ69、排他的ORゲート71およ
び、変換またはエッジ検出器として動作するインバータ
73を含んでいる。各マンチェスターデータビットは１か
ら０または０から１への変換を持っているはずであるの
で、装置10はすべてのエッジにおいてデータサンプリン
グクロックを再同期することによって、入りデータに同
期したままでいることができる。 ブロック75はマンチェスターデータサンプルクロック
発生器あるいはシフトレジスタを表す。この６ビットシ
フトレジスタを利用してクロックパルスを発生し、この
クロックパルスはマンチェスターデコーダ状態マシン44
に、入りマンチェスター符号化データを評価し、かつサ
ンプルするように教える。各マンチェスターデータビッ
トは12システムクロックサイクル長である。「１」のデ
ータビットは６クロックの間は高くなり、次いで６クロ
ックの間は低になる。「０」のデータビットは６クロッ
クの間は低になり、次いで６クロックの間は高になる。
マンチェスター同期パルスは18クロック高になり、次い
で18クロック低になる。従って、サンプルクロック発生
器は、エッジ／変換後は３クロック、そして変換データ
あるいは同期パルスの無い間は６クロックのクロックパ
ルスを出力するように設定される。 マンチェスターデコーダ状態マシン44は、入りメッセ
ージ復合化および非ゼロ復帰（NRZ）データへの変換の
すべてを実行する。マシン44は先ず、妥当周期パルスに
対するデータを監視し、次いでこの32ビットのメッセー
ジを複合する。それはパリティビットがメッセージに奇
数のそれを含ませるように計算し、かつ検証する。この
状態マシン44はまた、正しく受信されたメッセージをチ
ップ装置10のプロトコル解釈部に伝えるよう要求された
すべてのデータエラーフラグおよび制御信号を発生す
る。 ブロック77は直列／並列変換器またはレジスタを表
す。この32ビットシフトレジスタを利用して、直列デー
タバスメッセージを、チップ10の残りの論理回路によっ
て割込まれ、かつ利用されることができる32ビット並列
ワードに変換する。 ブロック79はバスＡとバスＢ比較器を表す。この32ビ
ット比較器を利用して、冗長バスが共に同一データを送
信し、そしてデコーダがそれを受信したことを検証す
る。 ブロック81はバス選択マルチプレクサを表す。このマ
ルチプレクサを利用して、どの32ビット並列ワードが残
りの論理回路によって利用されるべきかを選択する。１
つのバスのみが良好なメッセージを受信する場合、その
バスが利用される。良好なメッセージが両方のバスで受
信される場合、バスＡデータがパスオンされる。 ブロック82はモジュールアドレス比較器を表す。この
６ビット比較器は外部にハードウェアモジュールアドレ
スを、受信メッセージ内に含まれたモジュールアドレス
（ビット〔31−26〕）と比較するモジュールIDが比較す
る場合、プロトコル分析器／シーケンサ52は受信メッセ
ージがこの装置（またはバス回路網の場所）に向けられ
ていることを教えられる。モジュールIDが比較しない場
合、MIC10はバスメッセージが正しいモジュールIDによ
って受信されるまで、バスメッセージを復号し続ける。 ブロック83は装置アドレスカウンタを表す。受信メッ
セージの装置アドレス部分（ビット〔25−21〕）はこの
カウンタにラッチされ、そして必要であれば、プロトコ
ル分析器／シーケンサ52によって利用されるであろう。 ブロック84はワードカウントカウンタを表す。受信メ
ッセージのワードカウント部分（ビット〔15:11〕）は
このカウンタにラッチされ、そして適切な時に、データ
ワードの正確な数が受信されたことを検証するのに利用
される。 ブロック85はメッセージコード状態マシンを表す。こ
の状態マシンは受信メッセージのメッセージタイプ部分
（ビット〔20:16〕）を復号し、そしてプロトコル分析
器／シーケンサ52に、14タイプのメッセージのどれが受
信されたかを示す。 ブロック86は32ビットラッチを表す。このラッチは受
信メッセージを保持し、一方、残りの論理はその内容に
よって利用できる機能を実行する。 ブロック87は妥当性確認コード比較器を表す。この11
ビット比較器を利用して、MIC10が構成されているその
モードに対する期待コードと受信した妥当性確認コード
を比較する。 前に注目したように、ブロック52はプロトコル分析器
／シーケンサを表す。この状態マシンは全プロトコルメ
ッセージを監視し、かつ順序づける。それは多くの内部
データの知能センターおよび制御装置として働く。プロ
トコル分析器は、MEPCAMプロトコルを実行しあるいはそ
れに作用するのに必要な一歩ずつの順次活動を行なう。 マルチプレクサ88を利用して、どの32ビットデータバ
スがFIFO56に利用されるかを選択する。PIMモードで
は、FIFO56を利用して、33までの32ビットメッセージを
記憶し、それらは32の外部データピンからMIC10に書込
まれる。次に、このデータは符号化論理44に送られフォ
ーマットにされ、そして直列データバスを介して送信さ
れる。動作のDOMモードでは、FIFO56を利用して、要求
された出力機能を実行する前に、直列バスから受信した
メッセージを格納する。 RAM42は望ましいことに、19ビット×32のワードRAMで
ある。RAM42を利用して、外部信号からデータを記憶
し、この信号は直列バスにおける他の装置によっても必
要とされることもある。 I/O制御論理あるいは制御装置60はアドレスバス、デ
ータバスのすべての入力と出力機能およびI/O制御信号
を制御する。この制御装置60は、どのモードでチップ10
が構成されているかに依存して、所定のI/O制御機能を
継続して、自動的に実行する。I/O制御機能（データの
入力あるいは出力、周辺装置のための信号制御の実行
等）は、適切な時に、直列データバスを介して受信した
メッセージによって変更することができる。 ブロック89は状態レジスタを表す。状態レジスタは、
種々の内部および外部条件を表す16ビットデータから成
る。状態レジスタに含まれるデータはバスにおけるいず
れのPIM装置にとっても利用可能である。 ブロック90はマルチプレクサ91と結合して論理組合わ
せおよびカウンタを表す。論理組合わせブロック90およ
び周囲の３つのマルチプレクサ91はプロトコル分析器／
シーケンサ52の制御によって適切なデータを論理に与え
るのに利用され、この論理は直列データバスのメッセー
ジを符号化し、そして送信する。 ブロック92は並列／直列変換器を表す。このシフトレ
ジスタを利用して、並列メッセージを、一度に１ビッ
ト、マンチェスターエンコーダ状態マシン46にシフトし
て、処理する。シフトレジスタの直列出力は、伝達され
るメッセージのNPZ表現である。 マンチェスターエンコーダ状態マシン46は同期パルス
およびパリティビットを、並列／直列シフトレジスタ92
によってそれに与えられたNPZデータに加算する。次い
でメッセージはマンチェスターフォーマットに符号化さ
れる。このエンコーダはすべてのバスメッセージの冗長
直列データバスへの伝送をバス93（TXA,TXB）で取り扱
う。 ブロック94はマンチェスターデータ符号化クロック発
生器を表す。この６ビットシフトレジスタを利用して、
マンチェスターエンコーダ状態マシン46によって利用さ
れるクロッキングを発生し、ブロック75に関して述べた
特性を有する波形を伝送する。 ブロック95はI/Oパッドすなわち両方向パッド（32）
を表す。入力として利用される場合、データは静的にチ
ップ10に入る。データを出力するように利用される場
合、データは外部論理に安定信号を与えるようラッチさ
れる。 ブロック96は両方向アドレスパッド（５）と表す。 ブロック97はI/O制御信号パッドを表す。このパッド
はMIC10を外部論理とインターフェースさせるのに利用
される種々の信号を搬送する。 通信プロトコル データバスシステムのプロトコルは９つの基本指令か
ら構成される。９つの指令のうちの８つはエコーメッセ
ージと称される応答を必要とする。９つの指令は以下の
通りである。同時通信指令（エコーメッセージ無し）；
実行指令；ピーク多重装置指令−RSM/DIM（DIMデー
タ）；ピーク単一装置指令−RSM/DIM（DIMデータ）；ピ
ーク単一装置指令；ピークモジュール指令；ピーク多重
装置指令；自己検査指令；およびセットアップ指令。各
ワードは同期、32ビットデータフィールド、およびパリ
ティビットから成る。この指令ワードフォーマットは以
下の通りである。同期波形は３ビット時間の幅を持つ無効マンチェスター
信号である。同期波形は最初の1.5ビット時間の間は高
であり、そして次の1.5ビット時間の間は低である。装
置10は、通常は高に保持されたあるいは通常は低に保持
された直列入力バスから同期波形を認識する。 機能コードは下記の通りである。 指令 00000 セットアップ指令 00001 多重装置ピーク指令 00010 実行指令 00011 モジュールピーク指令 00100 単一装置ピーク指令 00101 自己検査実行指令 00110 多重装置ピーク指令−RSM/DIM（DIMデータ） 00111 単一装置ピーク指令−RSM/DIM（DIMデータ） 正常エコー 01000 正常エコーセットアップ 01001 多重装置正常エコーピーク 01010 正常エコー実行 01011 モジュール正常エコーピーク 01100 単一装置正常エコーピーク 01101 自己検査正常エコー実行 01110 多重装置正常エコーピークRSM/DIM （DIMデータ） 01111 単一装置正常エコーピークRSM/DIM （DIMデータ） アテンションエコー 10000 予約 10001 多重装置アテンションエコー 10010 アテンションエコー実行 10011 予約 10100 単一装置アテンションエコーピーク 10101 自己検査アテンションエコー実行 10110 多重装置アテンションエコーピーク−RSM /DIM（DIMデータ） 10111 単一装置アテンションエコーピーク−RSM /DIM（DIMデータ） 同時通信／データ 11000 大域同時通信オン 11001 大域同時通信オフ 11010 データワード 11011 モジュール同時通信オン 11100 予約 11101 モジュール同時通信オフ 11110 予約 11111 I'm Aliveメッセージ 同時通信指令は遠隔スイッチモード（RSM）において
１つまたは全部の遠隔モジュール24−32を命令するのに
利用されてその遠隔モジュールに割当てられたすべての
32装置をオンし、またはオフするモジュール／大域指令
である。この指令は、装置の遠隔スイッチモードあるい
はRSM/DIM組合わせモードのみを利用する遠隔モジュー
ルにとって有効である。この指令は２つ以上の遠隔モジ
ュールによって受信することができるので、各遠隔モジ
ュールは応答エコーを抑止するであろう。 実行指令を利用して遠隔モジュールに特定タスクを実
行するように教える。それは１〜30のデータワードが後
に続く指令ワードから成る。指令作業における５ビット
ワードカウンタフィールドは、後に続くデータワードの
数を特定する。あらゆる実行指令ワードは、これに続く
少なくとも１つのデータワードを持たなければならな
い。実行指令ワードが一旦受信されると、モジュールID
および妥当性確認コードがチェックされる。整合が発生
すると、データワードは読取られそしてメモリ42に格納
される。次いで、遠隔モジュールはExecute Normal Ech
oを返信し、そして要求されたタスクを実行する。妥当
性確認コードあるいはワードカウントについて問題があ
る場合、Execute Attention Echoが送信され、そして実
行は行われないであろう。この指令は、装置の遠隔スイ
ッチモード（RSM）、データ出力モード（DOM）、RSM/DI
M組合わせモード、あるいはDIM/DOM組合わせモードを利
用する遠隔モジュールにとって有効である。 Peek Single Device指令を利用して、遠隔モジュール
24−32の１つに割当てられた特定装置からのデータの状
態を要求する。モジュールアドレス（ID）と装置アドレ
ス（ID）は、Peek Single Device指令ワードで、遠隔モ
ジュールに送信される。装置の状態／データはPeek Sin
gle Device Normal Echoとなって戻る。妥当性確認コー
ド誤りが検出され、あるいは装置状態がまだ有効でない
場合、Peek Single Device Attention Echoが戻るであ
ろう。この指令は、MICの遠隔スイッチモード（RSM）、
データ入力モード（DIM）あるいはDIM/DOM組合わせモー
ドを利用する遠隔モジュール24−32にとって有効であ
る。 Peek Single Device指令−RSM/DIM（DIMデータ）を利
用して、特定遠隔モジュール24−32の１つに関連する単
一装置からデータを要求する。この指令は、RSM/DIM組
合わせモードのみで動作する遠隔モジュール24−32に関
連して利用されるということを除けば、Peek Single De
vice指令と同一である。この指令で戻るデータは装置の
DIM動作からのデータであって、装置のRSM動作からのデ
ータではない。Peek Single Device指令は、組合わせモ
ードが利用される場合、RSM動作からの状態情報を要求
するのに利用することができる。 Peek Multip Device指令を利用して、特定遠隔モジュ
ールに関連する多重装置から状態あるいはデータを要求
する。Peek Multiple Device指令は遠隔モジュール状態
RAM42の内容全体（すなわち32場所）に至るまで種々の
装置応答を要求するオプションを有する。このオプショ
ンは、精密なシステム分析がデータバススケジュール、
遠隔モジュール装置利用およびバス制御装置プロセッサ
要件について行われる場合には有益である。モジュール
アドレス（ID）およびチェックしようとする装置の数は
Peek Multiple Device指令ワードで送信される。各装置
状態あるいはデータはPeek Multiple Device Normal Ec
hoで戻ってくる。バス制御装置16によって受信される多
重エコーは、受信バッファに置かれ、そして処理装置へ
の単一割込みが生じる。妥当性確認コード誤りが遠隔モ
ジュールによって検出されるかあるいは装置状態がまだ
妥当でない場合、Peek Multiple Device Attention Ech
oが戻ってくるであろう。この指令は、MICの遠隔スイッ
チモード（RSM）、データ入力モード（DIM）、あるいは
DIM/DOM組合わせモードを利用する遠隔モジュールにと
って有効である。 Peek Multiple Device指令−RSM/DIM（DIMデータ）を
利用して、特定遠隔モジュール24−32の１つと関連する
多重装置からデータを要求する。この指令は、RSM/DIM
組合わせモードのみで動作する遠隔モジュール24−32と
関連して利用されるということを除いて、Peek Multipl
e Device指令と同一である。この指令で戻るデータは装
置のDIM動作からのデータであって、装置のRSM動作から
の状態ではない。Peek Multiple Device指令は、組合わ
せモードが利用される場合、RSM動作からの状態情報を
要求するのに利用することができる。 Peek Module指令を利用して遠隔モジュールの状態を
チェックする。要求されたモジュールアドレス（ID）は
Peek Module指令ワードに符号化される。遠隔モジュー
ルの内部16ビット状態レジスタ89はPeek Module Normal
Echoとなって戻る。この指令はすべての遠隔モジュー
ル（全MIC動作モード）にとって妥当である。 Self−Test指令を利用して、遠隔モジュール24−32の
１つに自己検査ルーチンを実行するように命令する。こ
の指令が一旦受信されると、モジュールIDおよび妥当性
確認コードはチェックされる。整合が発生する場合、装
置10はSelf−Test Normal Echoを返信し、そして自己検
査を開始する。妥当性確認コードあるいは伝送について
問題がある場合には、Self−Test Attention Echoが送
信され、そして自己検査は行われないであろう。この指
令はすべての遠隔モジュール（全部のMIC動作モード）
にとって妥当である。 Set−Up指令を利用して、初期システムセットアップ
データをバス制御装置16からいずれの遠隔モジュールへ
でも伝送する。遠隔モジュールが一旦、そのモジュール
IDを認識し、そして指令の妥当性をチェックすると、そ
れは指令を処理し、セットアップデータをロードし、そ
してバス制御装置16にSet−Up Normal Echoで応答す
る。この指令はすべての遠隔モジュール（全部のMIC動
作モード）にとって有効である。 チップ装置オペレーション パワーアップ／リセット パワーアップする際、あるいはRST/信号が低を表す場
合、全処理が停止する。BUSY信号は高にセットされ、そ
してチップは内部初期化を開始する。装置は信号に対す
るそのDAST/ピンをチェックする。信号が低である場
合、装置はその出力をリセットし、自己検査は診断ピン
DIAG〔1:0〕において不動作であると表示し、そしてRST
/が高を表した後、通常動作を続ける。DAST/信号が高で
ある場合、装置は、RST/が高を表した後、その自己検査
ルーチンにあるであろう。リセットタイミングはCLKRST
/、SZBRST/、およびRST/がリセット要求の開始時に低で
あることを必要とする。パワーがオンした（内部クロッ
ク論理がリセットする）後、最小４クロックサイクルの
間、CLKRST/信号は低であるはずである。CLKRST/の表明
低信号は初期パワーアップシーケンスの間のみ必要とさ
れて、チップリセットの間ではない。CLKRST/信号が高
に戻ると、RST/およびSZBRST/は最小なお24クロック低
のままであるはずである。MICをVISI検査設備に同期さ
せる場合以外は、CLKRST/信号を利用すべきでない。CLK
RST信号は通常動作の間、高に保つことができる。内部
自己検査が行われ、そして内部RAM42、FIFO52、メッセ
ージ制御および符号化／復号ループバック機能をチェッ
クする。自己検査を実行するには、約10,000クロックか
かる。全条件が検査されるあるいは検査タイムアウトが
到達されるまで、自己検査が行われる。故障が発生する
と、診断ピンDIAG〔1:0〕がそれを反映する。自己検査
が完了すると、チップの状態は次のように診断で示され
る。 DIAG〔１〕 DIAG〔０〕 結果 ０ ０ 自己検査不動作 ０ １ 自己検査故障（装置
が不良） １ ０ 自己検査パス（装置
は良好） １ １ 自己検査進行中 検査後、装置10はその６ビット配線モジュールID（PH
AD〔5:0〕）およびモード選択ビット（MODE〔1:0〕）を
読取り、そしてそれらを後のアクセスのためにメモリ42
に格納し、そしてそれ自体初期化する。BUSY信号は、PI
Mにおいてこの信号がまた、PIMはスタンドバイあるいは
別のバス制御装置モードにあることを表示する場合を除
いて、初期化を完了すると低に戻る。初期化ルーチンに
はすべての内部ラッチ、レジスタおよび前にロードした
セットアップパラメータをクリアすることも含まれる。
このリセットプロセスは、RST/信号が発生するかあるい
は処理装置インターフェースモードにおいて、Soft Res
etが要求される場合はいつでも、繰返される。 モード選択 動作の基本モードは以下に示されるようにモード選択
ピンをセットすることによって選択される。 モード選択ピンは読取られ、そして上述のように初期
化の間、メモリ42に格納される。他の２つの動作モード
もまた利用できる。それらは基本モードの基礎を利用す
る組合わせモードである。これらのモードの両者は遠隔
モジュールのみを対象にする。 RSM/DIM組合わせモード このモードは、RSMモードに対
して構成された遠隔モジュールにセットされたビット15
のSet−up指令を選択する（MODEピンはRSMモードに配線
される）。 DIM/DOM組合わせモード このモードは、DOMモードに対
して構成された遠隔モジュールに自動的に割込まれる
（MODEピンはDOMモードに配線される）。 妥当性確認コードは、なおシステムの適切動作を検証
するのに、指令ワードで利用される。妥当性確認コード
は各モード（PIMを除く）に対して定められた固定値で
あり、そして遠隔モジュールにその出力を変えるよう要
求するすべての指令ワードとなって伝達される。そのコ
ードは下記で示される。 妥当性確認コード モード 335h 遠隔スイッチモード（RSM） 555h データ入力モード（DIM） 777h データ出力モード（DOM） 妥当性確認コードはまた、目標遠隔モジュールが組合
わせモードにある場合に有効である。妥当性確認コード
の選択は、特定指令が伝達されるための動作の基本モー
ドを表す。例えば、実行指令がRSM/DIM組合わせモード
で、遠隔モジュールに与えられる場合、妥当性確認コー
ドはRSMモードタイプを表すが、それは実行指令が意図
する動作のモードはそのモードタイプだからである。 動作モード 次に、４つの基本MIC動作モードの各々および２つの
組合わせ動作モードのオペレーションの詳細を示す。 処理装置インターフェースモード（PIM）オペレーショ
ン このモードでは、図３に示されるように、MIC10を利
用して直列データバスを、データ、アドレス、および制
御ラインを介して、マイクロプロセッサおよびその割当
てられた支持ライン62にインターフェースさせる。MIC1
0は長ワード（32ビット）あるいはワード（16ビット）
書込みおよび読取りデータのマイクロプロセッサへのお
よびそれからの伝送を除外することができる。図9aおよ
び9bはPIMオペレーションの詳細な流れ図を示す。 MIC制御および状態レジスタアドレッシング MIC10は、PIMで動作する場合、９つの制御および状態
レジスタを含む。各レジスタのMIC10アドレス場所は以
下の表IIに示される。利用される処理装置は、長ワード
（32ビット）あるいはワード（16ビット）読取りおよび
書込みを利用するMICのレジスタにアクセスできねばな
らない。サイズピンWS〔1:0〕は、所望のデータ転送サ
イクルの長さをMIC10に知らせる。WS〔1:0〕は、ワード
転送サイクルの間、10に保持される。MIC10は常に、長
ワードの選択された処理装置あるいはインターフェース
論理への、あるいはそれらからの転送を行うことができ
る。ワード転送フォーマットが選択される場合、16ビッ
トより長いMICレジスタへの読取りあるいは書込みを完
成するために、２つの連続するワード転送が必要であ
る。第１ワード転送は目標レジスタの基本アドレスを利
用し、そして第２ワード転送はレジスタの基本アドレス
プラス１を利用する。例えば、処理装置がワード転送を
利用してMICの送信バッファに書込んでいる場合、それ
はまずデータの最上位の16ビットを書込んで01110をア
ドレスし、次いでデータの最下位の16ビットを書込んで
01111をアドレスする。 MICアドレスＡ〔4:0〕 Reg.タイプ サイズ 00000 書込み専用 10ビット 00010 書込み専用 10ビット 00100 書込み専用 10ビット 00110 書込み専用 10ビット 01000 書込み専用 19ビット 01010 読取り専用 16ビット 01100 書込み専用 ８ビット 01110 書込み専用 32ビット 10000 読取り専用 32ビット 能動I/Oライン レジスタ説明 Ｄ〔 9:0〕 バスタイムアウト定数* Ｄ〔 9:0〕 無指令タイムアウト定数* Ｄ〔 9:0〕 無応答タイムアウト定数* Ｄ〔 9:0〕 割込みAck、タイムアウト定
数* Ｄ〔18:0〕 セットアップレジスタ Ｄ〔15:0〕 状態レジスタ Ｄ〔 7:0〕 基底ベクトル数 Ｄ〔31:0〕 送信バッファ Ｄ〔31:0〕 受信バッファ* タイム＝（〔10ビットフィールドの２進/10進変換〕 ×240）／（システムクロック） 主 代替 主 注:1×Master BTC＜Alternate BTC＜２×Master BTC 表 II タイムアウト定数レジスタ MIC10は４つの10ビットタイムアウト定数レジスタ
（図示されていない）を含んでおり、それらはレジスタ
が付勢される前に非ゼロ値で処置装置によって初期化さ
れねばならない。各レジスタは、適切な時に、すべての
240外部クロックに対して１ビット、減分される。 バスタイムアウト定数レジスタ（BTC） MIC10は、全タイムアウト定数レジスタが初期化され
た後、BTCレジスタ（図示されていない）を減分し始め
る。有効同期が検出される場合、あるいはMIC10が直列
データバスで転送している場合、BTCレジスタは最初に
ロードした値に再初期化する。BTCレジスタは０に減分
し（タイムアウトする）、状態レジスタのBUSY信号とビ
ット１は低にセットされて、PIMはバスマスターである
ことを表示する。また、BTCレジスタがタイムアウトし
た後、MIC10は、処理装置によってバス指令を停止する
あるいは伝送するよう要求されるまで、直列データバス
を介して“I'm Alive"メッセージを繰返し送り始める。
BTCレジスタタイムアウトはまた、受信バッファにおけ
るデータをクリアする。 無指令タイムアウト定数レジスタ（NCTC） MIC10は、全タイムアウト定数レジスタが初期化され
た後、NCTCレジスタ（図示されていない）を減分するで
あろう。有効読取りあるいは書込み伝送が処理装置によ
って実行されるあるいはレジスタがタイムアウトする場
合、NCTCレジスタは最初にロードされた値に再初期化す
る。このレジスタがタイムアウトする場合、それによっ
て状態レジスタのBUSY信号およびビット１は高にセット
されて、バス制御装置16は現在、別のバス制御装置モー
ドにあることを表示する。NCTCレジスタタイムアウトに
よってまた、元のBTCレジスタ値が２倍になることにな
る。 無応答タイムアウト定数レジスタ（NRTC） MIC10は、最後の直列指令の最後のビットが伝送され
た後、NRTCレジスタ（図示されていない）を減分するで
あろう。MIC10が完全応答メッセージを受信する場合、
あるいはタイムアウトする際、NRTCレジスタは元のロー
ド値に再初期化するであろう。タイムアウトが発生する
と、処理装置への無応答割込みがMIC10によって発生さ
れるであろう。この割込みタイプは状態レジスタ89にお
いてビット11,10にセットされるであろう。 割込み肯定応答タイムアウト定数レジスタ（IATC） MIC10が処理装置に割込みを発生した後、IATCレジス
タ（図示されていない）は減分し始めるであろう。処理
装置が割込み要求に肯定応答した後、あるいはIATCレジ
スタがタイムアウトする場合、IATCレジスタは最初にロ
ードした値に再初期化するであろう。このレジスタがタ
イムアウトすると、それによって状態レジスタのBUSY信
号およびビット１は高にセットされて、バス制御装置16
は現在、別のバス制御モードにあることを表示する。IA
TCレジスタタイムアウトによってまた、原BTCレジスタ
値を２倍にするであろう。 セットアップレジスタ MICは、処理装置に通信あるいは診断をセットアップ
し、かつ開始させるための手段を具備される11ビットセ
ットアップレジスタ（図示されていない）を含む。セッ
トアップレジスタのビット０−4,6および７は、それら
の機能を実行した後、自動的にリセットされる。ビット
5,8,9および10は、書込まれるあるいはリセットが生じ
る場合に、変更するだけである。セットアップレジスタ
ビットフィールドおよび説明は表IIIで示される。 モニタモード MIC10はモニタモードに入る性能があり、このモード
で、それは直列バス12を監視し、そしてすべての有効メ
ッセージをその受信バッファに置く。“I'm Alive"メッ
セージおよびBad Echoを含む全メッセージは、（１）受
信されて、受信バッファに置かれる、（２）割込み要求
（INTREQ/）は低と表明される、（３）マイクロプロセ
ッサは受信バッファを介してデータを要求することがで
きる、である。セットアップレジスタにおいてビット５
をセットすることによって、モニタモード特徴を使用可
能にする。セットアップレジスタは処理装置インターフ
ァースモードにおいてアクセス可能であるだけなので、
モニタモードはPIM基本モードのために配線されたMICに
のみ利用できる。このモードでは、MICは“I'm Alive"
信号を直列バスに発生するそれ自体の性能を不動作にす
る。 状態レジスタ89 内部16ビット状態レジスタ89は処理装置によってアク
セスすることができる。このレジスタは表IVで示される
ように種々のイベントの状態を含む。 基底割込みベクトル数レジスタ ８ビット割込みベクトル数レジスタは、ベルトル数割
込み処理を利用する性能を有する処理装置を備えてい
る。この値は、PIM初期化の間、処理装置20によってレ
ジスタにロードされるであろう。割込みサイクル中、デ
ータバスの最下位のバイトにベクトル数が置かれる前
に、前記数の最下位の２ビットは変更することができ
る。MIC割込み数の４つのタイプが表Ｖに示されてい
る。MIC10は４つの割込みベクトル数を持っているの
で、レジスタにロードされた基底ベクトルの最大値は11
111100（Fc Hex）。この割込み法は、処理装置に対して
AVSEL/を高にセットすることによって不動作にすること
ができるが、この処理装置がベクトル数割込み処理ある
いは、自動ベクトルが好まれるシステムを利用すること
はできない。 送信バッファ MIC10の内部に32ビット×33ワード書込み専用FIFO56
が備えられて、MIC10の直列データバスで送信されるで
あろうバス指令を緩衝する。セットアップレジスタによ
って要求される場合、このバッファ56に置かれたデータ
は、データワード先入れ先出し順序で転送されるであろ
う。各データワードは36ビットマンチェスターメッセー
ジにフォーマットされ、そして直列データバスを介して
転送される。送信バッファはビット６をセットアップレ
ジスタにセットすることによってクリアすることができ
る。 受信バッファ 送信バッファのために備えられた32ビット×33ワード
書込み専用FIFO56は受信バッファに共有されている。受
信バッファは、データワード先入れ先出し順序で動作す
る。遠隔モジュールからの単一エコー応答はラッチに格
納され、一方、多重エコー応答はFIFO56に格納される。
情報はレジスタ10hを介してマイクロプロセッサには利
用可能であり、そしてラッチ、FIFOアービトレーション
はシステムにとってトランスペアレントである。 タイムアウトレジスタローディングシーケンス タイムアウト定数レジスタは、パワーアップ／リセッ
トシーケンスが完了した後はいつでもロードされる。開
始タイムアウトビット（状態レジスタビット０）は、タ
イムアウト定数ローディングシーケンスが完了すると、
高に設定される。割込みタイプに対する基底ベクトルア
ドレスレジスタは、この時もまたロードされる。 マンチェスター符号化バスモニターシーケンス MIC10は、送信要求されるまで、有効マンチェスター
符号化メッセージに対して、直列データ入力バスを連続
して監視する。MIC10はまた、マイクロプロセッサか
ら、有効読取りおよび書込み指令を受信するであろう。
無指令タイムアウト定数レジスタは、有効な処理装置読
取りあるいは書込みを受信した後、再初期化される。 BTCレジスタタイムアウトシーケンス バス活動が検出されず、そしてBTCレジスタがタイム
アウトすると、下記の動作シーケンスが発生する。
（１）状態レジスタスタンドバイビット〔１〕および外
部BUSY信号は低を表して、MIC10はバスマスターモード
にあることを表示する、（２）原BTC値はBTCレジスタに
再ロードされる。そして（３）同期パルス、32マンチェ
スター符号化“I's"、および奇を表示するパリティビッ
トから成る“I'm Alive"メッセージを、MIC10は繰返し
送信し始める。 無指令タイムアウトシーケンス MIC10は、NCTCレジスタがタイムアウトする場合、次
の動作シーケンスを実行する。（１）状態レジスタスタ
ンドバイビット〔１〕および外部BUSY信号は高にセット
されて、MIC10はバス代替モードにあることを表示す
る。（２）原BTC値は２倍にされ、そしてBTCレジスタに
再ロードされる。これによって別のバス制御装置18がバ
ス12を制御することが可能になる。（３）“I'm Alive"
メッセージは活性化されるとすぐ終了する、そして
（４）次いでMIC10はバス監視シーケンスを始めるであ
ろう。 受信サイクル概説 バス制御装置16は、RXAおよびRXBピンを介して同時
に、遠隔モジュール24−32の１つから、直列マンチェス
ター符号化データを受信する。MIC10はこのデータをチ
ェックし、良好メッセージを選択し、そしてそれをその
RXバッファ（10H）に格納する。MIC10はINTREQ/信号を
低と表明し、μP20に割込んで、割込み肯定応答で応答
する。 μP20から割込み肯定応答を受信した後（μP20はIACK
/を低と表明）、MIC10は自動ベクトルレベル（基底ベク
トルアドレス＋割込みタイプ）をD0−D7に置き、そして
DSACK/ラインを付勢する。エコー割込みタイプは、Norm
alエコー＝０、Attentionエコー＝１、Noエコー＝２、
およびBadエコー＝３である。 μP20が割込みに対して応答できない場合、Interrupt
Acknowledge Time−outが発生するであろう（アドレス
06Hを介してプログラム可能）。MIC10はそのINTREQ/を
不動作にすることによって応答し、そのBTCを自動的に
２倍にし、そしてバス活動を監視することに戻る。これ
によって別のバス制御装置12が代わることが可能にな
る。これでバス制御装置受信サイクルを完了する。次い
でMIC10は元に戻り、そしてμP20からの指令を待つ。受
信サイクルにおいてどんな誤りがあっても、MIC10に状
態レジスタの特定フラグをセットさせる。 自動ベクトルが好まれるようなシステムにとって、第
２割込みモードが利用可能である。このモードにおい
て、割込みレベルはMIC状態レジスタに格納される。μP
20が割込まれた後、それはMICの状態レジスタに割込み
レベルの場所を見つけることができる（OAH）；ビット1
0と11。割込みレベルはデータバス上に位置するのでは
ない。AVSEL/ピンは、このモードを利用するために、デ
アサート（高）されねばならない。 受信シーケンス MIC10は、次のシーケンスを実行することによって、
両バス12と14からメッセージを受信し、かつ復号する。
マイクロプロセッサ20がセットアップレジスタのビット
（０）をセットするまで、MIC10は受信モードにある。
（１）有効同期信号に対して両バス12と14を監視する。
（２）次の32データビットおよびパリティビットを復号
する。（３）32ビットデータに対するパリティを計算す
る。（４）計算したパリティを受信パリティビットと比
較する（パリティチェック）。（５）両バス12と14にお
いてメッセージが受信される場合、両32ビットデータワ
ードを比較して、それらが同一であるかどうかチェック
する；（ａ）両者が同一であれば、受信バッファに置く
ように１つを選択し、そしてブロック比較エラービット
をリセットする；（ｂ）データワードは異なるがパリテ
ィチェックはパスした場合、ブロック比較エラービット
を高にセットし（状態レジスタのビット３）、そして割
込みシーケンスに入る。（ｃ）１バスではパリティチェ
ックはパスするが他方ではパスしない場合、正しいパリ
ティを有するデータワードを選択し、そしてそれを受信
バッファに置く；対応するパリティエラービットをセッ
トし（状態レジスタのビット８または９）、そして割込
みシーケンスに入る；（ｄ）両データワードが異なり、
そして両方がパリティチェックに通らない場合、ビット
８と９を高にセットして、受信シーケンスの開始に戻
る。（６）６クロック（16MHzで375ns）内に他方のバス
からメッセージが受信されない場合には；（ａ）パリテ
ィチェックがパスしたら、データを受信バッファに置い
て、割込みシーケンスに入る；（ｂ）パリティチェック
に通らなければ、対応するパリティエラービットをセッ
ト（状態レジスタのビット８または９）する。そして
（７）受信したメッセージにマンチェスターエラーが検
出される場合、対応するマンチェスターエラービットを
セットする（状態レジスタのビット６または７）、他の
メッセージが有効であれば、データを受信バッファに置
いて、割込みシーケンスに入る、そして受信した他のメ
ッセージが無効であれば、対応する状態レジスタビット
をセットする。受信シーケンスに戻る。 送信サイクル概説 前述のように、送信指令およびデータワードはMIC指
令／エコーおよびデータフォーマットに従う。メッセー
ジを送信するために、μP20は最大33データワードを
（１指令ワードおよび32データワード）MICの送信バッ
ファに書込み、次いで構成をセットアップレジスタに書
込む。ビット０をセットすることによってデータをTXA
および／またはTSBピンにシフトし、かつ符号化する。
ビット０をリセットすることによってデータをいずれの
バスにも送信不能にする。ビット１をセットすることに
よってバスＡでの送信を不能にする。ビット１をリセッ
トすることによってバスＡでの送信を可能にする。ビッ
ト２をセットすることによってバスＢでの送信を不能に
する。ビット２をリセットすることによってバスＢでの
送信を可能にする。 指令およびデータを受信すると、MIC10はμP20にデー
タ肯定応答（DSACK/）を発生し、セットアップレジスタ
ビット０−２をリセットし、そしてその送信ルーチンに
進む。通常動作では、μP20は、割込みを受信するま
で、再びMIC10に書込むことはない。 遠隔モジュールは36から96クロック以内に有効指令ワ
ードに応答する。実行指令が利用される場合、指令ワー
ドと次のデータワード間にギャップはない。 遠隔モジュールが適切な数のデータワードを受信しな
いあるいはメッセージギャップが36クロックより大きい
場合、それはアテンションエコーで応答するであろう。
アテンションエコーはエラーが検出された後、最小36ク
ロックと最大192クロックの間に発生されるであろう。 最小の無応答タイムアウトは240クロックである。こ
れは、バス制御装置11が無応答が有効であると考える前
に待つであろう時間の最小量である。どのMIC（どのモ
ード）でも、16,000クロックより大きい時間の間、直列
バス12で送信する場合、CHATTER TIMERは自動的に送信
可能信号（TXEN）をMIC内部のハードウェアによって、
デアサート（deassert）するであろう。この送信可能信
号は、リセット（ハードまたはソスト）が発生されるま
ではずっと不動作である。 送信指令シーケンス MIC10はマイクロプロセッサ20が送信バッファに書込
んだ場合、３つの送信指令シーケンスのうちの１つを実
行することができる。パワーアップ／リセットおよびタ
イムアウトレジスタローディングシーケンスの完了後
は、送信指令は有効である。送信指令の３タイプは同時
通信、レギュラーおよびループバックである。 同時通信シーケンス MIC10は、マイクロプロセッサがビットパターン10XX1
をセットアップレジスタビット４〜０に書込み、そして
DSACK/が表明された後、同時通信メッセージを直列バス
９クロック（16MHzで562.5ns）に送信し始める。セット
アップレジスタビット１と２は、セットされると、バス
Ａおよび／またはＢを不動作にするのに利用される。同
時通信シーケンスは以下の通りである。（１）送信バッ
ファからメッセージを取出す。（２）同期とパリティを
加算してメッセージをフォーマット化する。（３）メッ
セージをマンチェスター符号化し、かつ送信する、そし
て（４）バス監視シーケンスを開始する／継続する。 レギュラーシーケンス MIC10は、マイクロプロセッサ20がビットパターン00X
X1をセットアップレジスタビット４〜０に書込み、そし
てDSACK/が表明された後、メッセージを直列バス９クロ
ック（16MHzで562.5ns）を送信し始める。セットアップ
レジスタビット１と２は、セットされると、バスＡおよ
び／またはＢを不動作にするのに利用される。レギュラ
ーシーケンスは次の通りである。（１）送信バッファか
らメッセージを取出す。（２）同期およびパリティを加
算してメッセージをフォーマット化する、（３）メッセ
ージをマンチェスター符号化し、かつ送信する、（４）
バッファが空になるまでシーケンス１〜３を続ける。メ
ッセージ間ギャップ時間は０になるはずである。（５）
無応答タイムアウトレジスタの減分を開始する、（６）
有効メッセージが受信されるか、またはNRTCタイムアウ
トが発生するまで、バスを監視する、（ａ）有効メッセ
ージが受信されると、受信シーケンスの開始に戻る。送
信指令がPeek Multipleであれば、多重メッセージが受
信されるであろう、そして（ｂ）NRTCタイムアウトが発
生すると、割込みシーケンスに入る。 ループバックシーケンス この特定送信サイクルの間、マイクロプロセッサ20は
送信バッファに１データワードを書込むことができる。
データワードは有効機能コードを含んでいなければなら
ない。このデータは、ビット０−２がセットアップレジ
スタにセットされる場合、直列バスでは伝送されないで
あろう。しかし、この条件によってMICはその自身のメ
ッセージ（RXA＝TXA;RXB＝TXB）を受信することが可能
になる。受信メッセージは受信バッファに保管され、そ
して直列バスにはメッセージは出力されない。この診断
特徴によってチップの内部回路と論理（同期発生／検
出、マンチェスターエンコーダ／デコーダ、並列／直
列、直列／並列）をチェックする。メッセージが受信バ
ッファに入った後、MIC10はμP20に割込み、従ってそれ
はバッファを読取りそして完全性に対してデータをチェ
ックすることができる。局所ループバックの流れは次の
通りである：（１）送信バッファに含まれる１メッセー
ジはマンチェスター符号化される；（２）同期とパリテ
ィを加算して、メッセージをフォーマット化する；
（３）次いでMICはデータワードをそれ自体に伝送す
る。両バスは下記のシーケンスを並列で実行すべきであ
る；（ａ）データワードを伝送する、そして（ｂ）受信
シーケンスを実行する。 割込みシーケンス MIC10は、受信したメッセージを復号した後、割込み
タイプを決定する。割込みデコードの４つのタイプは正
常エコー、アテンションエコー、ノーエコー、および不
良エコーである。 正常エコーシーケンス MIC10は、受信したメッセージのビット16〜20（機能
コード）が正常エコーを表す場合、正常エコーシーケン
スを実行する。メッセージが一旦、妥当と確認される
と、以下のシーケンスが生じる。（１）割込み要求ライ
ンを低にセットする；（２）IATCレジスタの減分を始め
る；（３）状態レジスタビット3,6,7,8,9,10,11を低に
セットする；（４）割込み肯定応答ラインがマイクロプ
ロセッサ20によって低と表明されるかあるいはIATCレジ
スタタイムアウトが発生するまで、それを監視する；
（５）割込み肯定応答ラインが低になる場合、自動ベク
トル選択（AVSES/）ラインが読取られる；（ａ）AVSEL/
が高であれば、割込み要求は３状態であり、そしてバス
モニタシーケンスが続けられる、そして（ｂ）AVSEL/が
低であれば、基底ベクトル割込みレジスタの内容はデー
タラインD7〜D0に置かれ、そしてバスモニタシーケンス
が続けられる；（６）IATCタイムアウトが生じると、割
込み要求ラインは３状態になり、そして無指令シーケン
スが実行されるはずである。 アテンションエコーシーケンス MIC10は、受信したメッセージのビット16〜20（機能
コード）がアテンションエコーを表す場合、アテンショ
ンエコーシーケンスを実行する。アテンションエコーシ
ーケンスは、下記を除けば正常エコーシーケンスと同じ
である。（１）状態レジスタビット3,6,7,8および11は
リセットされる。状態レジスタビット10はセットされ、
そして（２）基底ベクトル値（基底ベクトル割込みレジ
スターから取出される）は、データラインD7からD0に置
かれる前に１だけ減分される。 ノーエコーシーケンス MIC10は、NRTCレジスタタイムアウトが発生する場
合、ノーエコーシーケンスを行う。ノーエコーシーケン
スは、下記を除いて正常エコーシーケンスと同じであ
る。（１）状態レジスタビット10と11がそれぞれセット
およびリセットされる。状態レジスタビット3,6,7,8お
よび９はその現在の状態のままである。そして（２）基
底ベクトル値（基底ベクトル割込みレジスタから取出さ
れる）は、データラインD7からD0に置かれる前に、２だ
け増分される。 不良エコーシーケンス MIC10は、ブロック比較エラーが生じるかあるいはメ
ッセージがバッファで受信されるが、そのメッセージは
有効メッセージではない（無効機能コード）場合、不良
エコーシーケンスを行う、不良エコーシーケンスは、下
記を除いて、正常エコーシーケンスと同じである。
（１）状態レジスタビット10と11がセットされる。状態
レジスタビット6,7,8および９は現在の状態のままであ
る。状態レジスタビット３は、ブロック比較条件に従っ
て、セット／リセットされる。そして（２）基底ベクト
ル値（基底ベクトル）割込みレジスタから取出される）
は、データラインD7からD0に置かれる前に、３だけ増分
される。 主／代替通信 主バス制御装置16および代替バス制御装置18は、それ
がデータワードの６の最上位ビットに他方のモジュール
IDを持っている限り、データワードを伝送することによ
って、相互に通信することができる。他の26ビットはど
んな情報でも含むことができる。送信制御装置は同時通
信ビット（セットアップレジスタビット４）をセットし
て、エコーが期待されないことを表す。主／代替通信シ
ーケンスは以下の通りである。主／代替（送信装置）：
（１）送信バッファからメッセージを取出す；（２）同
期とパリティを加算して、メッセージをフォーマット化
する；（３）メッセージをマンチェスター符号化し、そ
して送信する；（４）送信バッファが空になるまで、１
−３を繰返す；そして（５）バス監視シーケンスを始め
る。代替え／主（受信装置）：（１）正規受信シーケン
スを行う；そして（２）マイクロプロセッサ20は、受信
バッファを読取り、かつメッセージの６の最上位ビット
をマスクすることによって、メッセージにアクセスする
ことができる。 初期化ルーチンの間、マイクロプロセッサ20はMICの
内部メモリ42に、バスタイムアウト定数（BTC）、無指
令タイムアウト定数（NCTC）、無応答タイムアウト定数
（NRTC）、割込み肯定応答タイムアウト定数（IATC）、
セットアップレジスタおよび基底ベクトル数をロードす
る。次に、この値はMIC10によって、タイマ／カウンタ
にロードされ、そして直列バス制御（主PIMまたは代替P
IM制御）を決定するのに利用され、そしてこの装置は直
列バス活動を開始させることになる。バス制御装置16の
BTCは、パワーアップ時に、常に、代替えバス制御装置
のBTCより小さく、バス制御装置16は常に、バス12を最
初に制御することは確かである。バスタイムアウトが生
じると、MIC10は“I'm Alive"メッセージ（同期、FFFFF
FFFH、パリティ）を、μP20から指令が受信されるかあ
るいは無指令タイムアウトが発生するまで、繰返し送信
する。代替バス制御装置18は直列バス活動を検分し、そ
のバスタイマ／カウンタをリセットし、そしてバス活動
を監視し続ける。これはMICの内部ハードウェアによっ
てなされる。この動作によってバス制御装置16は直列バ
ス12を制御し続けることができる。 通常動作では、マイクロプロセッサ20は、無指令タイ
ムアウトが発生する前に、少なくとも１つの指令を発生
する。MIC10が指令を受信すると、MIC10の内部ハードウ
ェアによって無指令タイムアウトカウンタがリセットさ
れ、その指令が実行され、そしてバスタイムアウトカウ
ンタはリセットされる。次いでMIC10はバス活動を監視
し、そして次のバスタイムアウトを持つ。何らかの理由
で、マイクロプロセッサ20がMIC10と通信できない場合
には、無指令タイムアウトが発生し、そしてバス制御装
置のMIC10はそのBTCを自動的に２倍にする。次いでMIC1
0はバス活動を監視し、そして次のバスタイムアウトを
待つ。次いで代替バス制御装置18がバス12を制御するよ
うになるが、それは、そのMICのBTCがより小さいからで
ある（それは、バス制御装置16がタイムアウトする前に
タイムアウトし、そしてそれは“I'm Alive"を送信し始
めるであろう）。 遠隔スイッチモード動作 前述のように、遠隔スイッチモード（RSM）では、32
データI/Oピン（Ｄ〔31:0〕）が離散的出力制御信号と
して利用されて、32の異なる装置をオン／オフする。ア
ドレスI/Oピン（Ａ〔4:0〕）は出力として利用されて、
32の装置をアドレスし、２ビット状態入力（STAT〔1:
0〕）をMICの内部RAM42にロードする。さらに、ADLD/を
利用して有効アドレスがアドレスバス上にあることを表
示する。図10は、遠隔スイッチモード動作の一般マイク
ロプログラム流れ図である。 図５で示されたように、追加マルチプレクサ64および
３状態駆動装置／受信装置66を利用して、MIC10を他装
置（固体回路ブレーカー、ADC、DAC、等）とインターフ
ェースさせることができる。この一般インターフェース
は、ここではMEPCAMインターフェースモジュール（MI
M）と称される。 例えば、MIM68、固体回路ブレーカあるいは電力制御
器70、およびある支持設備は、１つ以上の負荷への電力
を制御する遠隔スイッチモジュール24として作用するよ
う構成されている。遠隔スイッチモードでは、MIC10は
バス12を固体回路ブレーカ70にインターフェースさせ
る。RSM24は指令（Set−up,Execute,Self testおよびPe
ek）をバス制御装置16（または代替バス制御装置18）か
ら受信し、そしてエコー（NormalまたはAttention）を
バス制御装置16または18に返信する。 単一装置指令：下記はバス制御装置16とRSM24の間の
単一装置指令および応答を示す。バス制御装置16は先
ず、Set−up指令を送信する。 このセットアップ指令は有効データタイムラグ定数を含
む。この時定数は負荷が安定するのに要する時間の量で
ある（最悪の場合）。Peek Single Device指令が発生す
ると、その時定数がタイムアウトするまで、戻り状態は
Peek Device Busyを表す。この特徴がバス制御装置16
が、装置の状態が有効になる前に装置状態情報を要求し
ないようにしている。 RSM24:エラーが検出されなければ、RSM24はSet−up N
ormalエコーを返信する。 バス制御装置16:次に、バス制御装置16は遠隔モジュ
ール24に特定装置をオンまたはオフするように知らせる
execute指令を発することができる。この指令ワードの
後に32ビットデータワードが続く。 RSM24:エラーが検出されなければ、RSM24はexecute n
ormalエコーを送信する。 execute normalエコーの開始後、MIC10は指令を実行
し始める。適切なオン／オフビットパターン（データワ
ードのDEVICE IDおよびON/OFFビットによって判定され
た）を有するデータI/Oピンは内部にラッチされ、かつ
送信される。単一装置動作において、１データ出力ライ
ンのみが変化し、他の31データ出力ラインは前もって定
められたままである。RSM24は全状態ビットを引続き読
出す、２ビット状態入力（STAT〔1:0〕）はメモリ42に
保管され、そしてPeek Single/Multiple Device指令が
発せられる場合、バス制御装置16にとって利用可能にさ
れる。 RSM24:受信した妥当性確認コードが固定値333Hに整合
しない、あるいは受信したデータワードの数がワードカ
ウントに等しくない場合には、RSM24はexecute attenti
on echoを送信する。 実行は行われない。 パリティあるいはマンチェスターエラーがいずれかの
ブロックで検出される場合、指令メッセージは無視さ
れ、そしてエコーは返信されない。ブロック比較チェッ
クができない場合、ブロック比較チェックエラービット
（ビット３）は高にセットされる。エコーはブロックエ
ラーについては返信さないであろう。 バス制御装置16はPeek Single Device指令を発して、
状態入力（STAT〔1:0〕）をチェックすることができ
る。 RSM24はPeek Single Device normal echoを戻す。 有効データタイムラグ定数がタイムアウトしなけれ
ば、RSM24はPeek Single Device attention echoを戻
す。 バス制御装置16はまた、Peek module指令を発して、M
ICの内部状態をチェックする。 RSM24はPeek module normal echoを戻す。 多重装置指令：バス制御装置16は多重装置指令を発し
て、一度に２つ以上のデータラインをオン／オフするこ
とができる。下記は、バス制御装置16とRSM24間の多重
装置指令と応答を示す。 多重データワードを有する実行指令 バス制御装置16は実行指令を発することができる。指
令ワードの次に、遠隔にあるMIC10に（ｎ＋１）データ
ラインをそれぞれオンあるいはオフするように知らせる
（ｎ＋１）の32ビットデータワードが続く。 RSM24:エラーが検出されない場合、RSM24はexecute n
ormal echoを送信する。 execute normal echoの開始後、MIC10は次いで１デー
タ出力サイクルを実行して、新規データライン値をセッ
トあるいはリセットする。 RSM24:受信した妥当性確認コードが固定値333Hと整合
しない、あるいは受信したデータワードの数がワードカ
ウントに等しくない場合には、RSM24はexecute attenti
on echoを送信するであろう。 実行は行われない。 Peek Multiple Device指令 バス制御装置16はPeek Multiple Device指令を発し
て、単一の遠隔モジュールから１ブロックのデータを要
求することができる。チェックしようとする装置の数
（ｎ）は指令ワードで送信される。遠隔モジュール24
は、装置１で開始する“n"エコーをバス制御装置16に戻
す。RSMモードでは、遠隔モジュール24は装置１から装
置ｎ＋１に、状態入力（STAT〔1:0〕）を返信するであ
ろう。バス制御装置16は有効エコーの全部をその受信バ
ッファに置き、次いで単一割込み要求（低と表明される
INTREQ/）を発生するであろう。バス制御装置16が送信
ビット（セットアップレジスタのビット０）をセットす
る場合、それはまたpeek multiple devicesビット（セ
ットアップレジスタのビット７）をセットして、バス制
御装置16は多重選択を期待していることを表示しなけれ
ばならない。 バス制御装置16は、“n"装置からの情報に対してPeek
Multiple Device指令を発する。“チェックしようとす
る装置の数”フィールドは５ビットフィールドである;0
0000＝１装置、00001＝２装置、・・・,11111＝32装
置。 RSM24は、装置１で開始する“n"装置に対する状態入
力情報で応答するであろう。 大域同時通信指令を利用して、図７に示されるよう
に、RSMあるいはRSM/DIM組合わせモードで動作するすべ
ての遠隔モジュールにおいて、すべてのＤ〔31:0〕出力
をオンあるいはオフする。以下の例は大域同時通信指令
を示す。このタイプの指令では遠隔モジュールからの応
答は期待されない。 バス制御装置16は大域同時通信“on"指令を送信す
る。 注：モジュールIDは無視され、従って遠隔モジュール
によってエコーは発生されない。 同時通信実行動作中、MICは、全32データラインをオ
フする00000000H、あるいは全32データラインをオンす
るFFFFFFFFH、を出力する。１データ出力サイクルのみ
が実行される。 モジュール同時通信指令を利用して、RSMあるいはRSM
/DIM組合わせモードで動作する特定遠隔モジュールにお
ける全装置をオンあるいはオフする。次の例はモジュー
ル同時通信指令を示す。このタイプの指令では遠隔モジ
ュールからの応答は期待されない。この指令は、RSM/DI
M組合わせモードに対してのみ、遠隔スイッチモードに
おけるMICにとって有効である。 バス制御装置16はモジュール同時通信“no"指令を送
信する。 注：遠隔モジュールによってエコーは発せられないで
あろう。 同時通信実行動作中、MIC10は、全32データラインを
オフする00000000H、あるいは全32データラインをオン
するFFFFFFFFHを出力する。１データ出力サイクルのみ
が実行される。 Self−Test指令はバス制御装置16によって発せられ
て、いずれの遠隔モジュールでも自己検査を実行するよ
う命令する。以下の例は、バス制御装置と遠隔モジュー
ル間の自己検査指令およびその応答を示す。 バス制御装置16はSelf−Testを遠隔モジュールに送信
する。 遠隔モジュール24はself−test normal echoを送信し
て、self−test指令の受信を肯定応答する。 モジュール24のような遠隔モジュールは、エラーが生
じなければ、その自己検査を開始するであろう。データ
ライン出力は変化しないままである。受信した妥当性確
認コードが適切な同定値と整合しない場合には、遠隔モ
ジュールはself−test attention echoを送信し、そし
て指令を無視するであろう。 バス制御装置16は、self−test指令の後、Peek Modul
e指令を発生することができて、自己検査の結果および
遠隔にあるMIC10の状態を得る。 遠隔モジュール24は、遠隔にあるMICの内部状態を有
するPeek Module Normal Echoを戻す。 データ入力モード データ入力モード（DIM）において、MIC10はバス12
を、ディジタルフォーマットを発生するいずれの装置と
もインターフェースさせる。このモードでは、MIC10
は、第６図の下方右側部分で示される全32チャネルを常
に監視する。ディジタルデータは内部RAM42に保管され
る。このデータはPeek Single Device指令を介して、バ
ス制御装置16にとって利用可能である。第11図はDIM流
れ図を示す。 データ入力モードを利用して、MIC10はバス12を、デ
ィジタル出力を駆動するいずれの装置（例えばA/D変換
器72）ともインターフェイスさせる。16データ（I/O）
ライン（Ｄ〔15:0〕）は16ビットディジタルデータを読
取る入力として利用される。アドレスI/Oピン（Ａ〔4:
0〕）は32チャネルをアドレスする出力として利用され
る。MIC10は全チャネルを通じて循環し、そしてディジ
タルデータをRAM42に連続してロードする。ADLD/信号
は、アドレス信号が有効であることを示すのに利用され
る出力である。ADCON/信号は、A/D変換器が利用される
場合に変換を開始するのに利用され、そしてR/Wは、図
６で示されるようにデータバス上のデータが有効である
ことを示す入力信号として利用される。MIC10はチャネ
ルアドレスをアドレスバスＡ〔4:0〕に置き、そしてADL
D/を低と表明する。次いでMIC10は変換信号ADCON/を発
生し、そしてR/Wピンのデータ有効応答を待つ。A/D変換
器72を利用する場合、変換中はR/Wは高であり、そしてA
DC72によって低と表明されて、変換が完了したことを表
す。次いでディジタルデータはデータバスから読取ら
れ、そして特定RAM場所に置かれる（場所は特定チャネ
ルのアドレスを表す）。アドレスは減分され、そしてサ
イクルは繰り返される。MIC10は最高アドレス（1Fh）で
開始し、最低位（00h）まで減分し、次いで再び最高ア
ドレスで開始する。バス制御装置16はPeek Single Devi
ce指令を介してデータにアクセスすることができる。Pe
ek Single Deviceが発生すると、MIC10はその現在のプ
ロセスを終了し、RAM場所（場所は特定チャネルのアド
レスを表す）を選択し、そしてその場所におけるデータ
をバス制御装置16に伝送する。 バス制御装置16はPeek Single Device指令を送信す
る。 DIM26はPeek Single Device normal echoを戻す。 バス制御装置16はまた、監視しようとするチャネルの
数を特定するためにset−up指令を発する。５つの最下
位ビットは、サンプルされたチャネルの数を短期サイク
ルするのに利用することができる。バス制御装置16は、
この特徴を利用するために、32より少ない数を挿入する
ことができる、MIC10は、set−up指令が発せられない場
合、32にデフォルトするであろう。 バス制御装置16はset−up指令を発する。 エラーが検出されない場合、DIM26はSet−up normal
echoを返信するであろう。 Peek Multiple Device（多重装置ピーク）指令 バス制御装置16はPeek Multiple Device指令を発し
て、遠隔モジュール26から１ブロックのデータを要求す
る。チェックしようとする装置の数（ｎ）は指令ワード
で送信される。遠隔モジュールは、装置１で開始する
“n"エコーを、バス制御装置16に返信するであろう。DI
Mモードでは、遠隔モジュール26は装置１から装置ｎ＋
１に、データライン入力（Ｄ〔15:0〕）を返信するであ
ろう。バス制御装置16は有効エコーの全部をその受信バ
ッファに置き、次いで単一割込み要求（低と表明される
INTREQ/）を発生するであろう。バス制御装置16が送信
ビット（セットアップレジスタのビット０）をセットす
る場合、それはまた、Peek multiple devicesビット
（セットアップレジスタのビット７）をセットし、バス
制御装置16は多重エコーを期待するべきであることを表
す。 バス制御装置16は“n"装置からの情報に対してPeek M
ultiple Device指令を発する。“チェックしようとする
装置の後”フィールドは５ビットフィールドである;000
00＝１装置、00001＝２装置、・・・,11111＝32装置。 モジュール26は、装置１で開始する“n"装置に対する
データライン入力情報で応答するであろう。 データ出力モード動作 データ出力モードは、図６で示されるように、データ
出力モード基本動作モードに対して配線された遠隔に置
かれたMICに対するデータ入力モードと自動的に結合さ
れている。 データ出力モードはデータ入力モードより優先権があ
る。DOM指令がMIC10によって受信される場合、それはデ
ータラインの読出しを（DIM動作）停止し、そしてそれ
が受信したデータワードの出力をすべて終了するまでバ
ス12を駆動し始める。ADCON/信号が現在のDIMサイクル
を表明した後、出力サイクルが開始する。本質的に、DO
Mはサイクルスティール動作を実行するが、それは情報
を出力するために、ADCON/（DIM変換信号）とR/W（DIM
−ADC作動可能信号）との間の変換時間を利用するから
である。一般利用のためには、DOM基本動作モードはバ
ス12を、ディジタル情報を受信する装置にインターフェ
ースさせる。次いで情報はアナログ形式に、第８図の76
で示されるようなディジタル／アナログ変換器（DA
C）、第８図の78で示されるようなパルス幅変調器（PW
M）あるいは第８図の80で示されるようなステップモー
タ駆動器（SMD）としての手段によって変換することが
できる。 16データI/Oピン（Ｄ〔31:15〕）は出力として利用さ
れる。アドレスI/Oピン（Ａ〔4:0〕）は32装置をアドレ
スする出力として利用される。さらに、ADLD/はアドレ
ス信号は有効であることを表示するのに利用される。IA
CK/信号は、外部装置は現在のデータワードを読取っ
て、次のデータワードに対して準備のできたことを表示
する入力として利用される。この信号は、ハンドシェイ
クインターフェース58によって与えられたハンドシェイ
キング特徴を不動作にするために、低に保持され得る。
INTREQ/が低に保持される場合、多重データワードは、
それらが受信された順序で、データバス12に引き続いて
置かれる。 下記および第６図は、データ出力モードにおけるバス
制御装置16と遠隔に置かれたMIC10との間のデータ出力
モード動作を示す。 バス制御装置16はexecute指令を発生する。指令ワー
ドの次には（ｎ＋１）の32ビットデータワードが続く。 エラーが検出されなければ、DOM（すなち28−32）はe
xecute normal echoを送信し、次いでバス制御装置16に
よって特定された装置にデータを書込むことに進むであ
ろう。 受信した妥当性確認コードが固定値777Hと整合しな
い、あるいは受信したデータワードの数がワードからカ
ウントに等しくない場合には、DOMはexecute attention
echoを送信するであろう。 実行は行われない。 第11図に示されるように、DOMピークモジュール手順
は、指令ワードフォーマットを除けば、RSMピークモジ
ュール手順と同じである、指令ワードは正しい妥当性確
認コードを含まなければならない。 RSM/DIM組合わせモード RSM/DIM組合わせモードは第７図および第13図に示さ
れ、そしてSet−up指令にビット15をセットし、かつRSM
モードに対して配線された遠隔モジュールに指令ワード
を送信することによって割込み可能である。有効データ
タイムラグ定数（RSMモードに対する）は同じ指令ワー
ドで送信される。 バス制御装置16は有効データタイムラグ定数を有する
Set−up指令を発生する。 DIMモードを監視するチャネルの数は第２のSet−up指
令（ビット15をセットした）を送信することによって構
成することができる。 Set−up指令の両方の場合に、ビット14はpeek device
normal echoのフォーマットを表示する。 単一装置指令 バス制御装置16はPeek Single Device指令を発生す
る。 最後のset−up指令がBIT14セットを持つ場合には、RS
M/DIMは、RSMデータ（2BIT状態入力および制御ビット）
とDIMデータ（13ビットLSB）を有するpeek single devi
ce normal echoで応答するであろう。 最後のset−up指令がビット14リセットを持つ場合に
は、RSM/DIMは、RSMデータのみを有するpeek single de
vice normal echoで応答するであろう。 有効データタイムラグ定数がタイムアウトしなけれ
ば、RSM/DIMはpeek single device attention echoを戻
す。 RSM/DIM組合わせモードは、組合わせデータフォーマ
ットが利用されていない（Set−up指令のビット14がリ
セットされる）場合、この組合わせモードのDIM動作か
らデータを得るために特定指令を必要とする。この指令
を利用して、MICの内部RAM42に置かれた16ビット／アド
レス入力データは返信する。組合わせモードでのDIM動
作は、正規DIM非組合わせ動作に対するPeek Single Dev
ice指令およびPeek Multiple Device指令の代わりに、P
eek Single Device指令−RSM/DIMおよびPeek Multiple
Device指令−RSM/DIMが利用されることを除けば、非組
合わせモードにおけると同様である。指令の機能は同じ
であるが、指令ワードの機能コードフィールドは異な
る。RSM指令のすべては、Set−up指令のビット14がリセ
ットされる場合、組合わせモードの間は同じままであ
る。 発明を実行するための最良モードについて詳細に述べ
てきたが、この発明が関連する分野の業者は、添付のク
レームによって定められる本発明を実行するための種々
の代わり得る設計および実施態様を気付くであろう。
フロントページの続き
(72)発明者 ビーロウスキー，デニス，エイ.
アメリカ合衆国、ミシガン 48065、ロ
メオ、マウント ヴァーノン、66460
(56)参考文献 特開 昭61−56538（ＪＰ，Ａ)
Claims (13)
- 【請求項１】通信プロトコルを有する時分割多重直列デ
ータバスシステムで利用される単一インターフェースチ
ップ装置であって、この装置は、少なくとも１つの遠隔
モードにおいて、少なくとも１つのI/O装置と前記デー
タバス間で、制御された直接情報伝達を行う第１手段、
および、処理装置インターフェースモードにおいて、処
理装置と前記データバス間で、制御された情報伝達を行
う第２手段を備え、そして通信プロトコルは平明でかつ
複数の指令を含んでおり、前記第１手段は指令の各々の
妥当性を判定し、かつそれに応答してエコー応答メッセ
ージを前記データバスに供給する手段を含んでいること
を特徴とするインターフェースチップ装置。 - 【請求項２】少なくとも１つのI/O装置は少なくとも１
つの切換え装置を含んでおり、前記第１手段は遠隔切換
えモードにおいて、前記少なくとも１つの切換え装置と
前記データバス間の情報伝達を制御する切換え手段を含
んでいることを特徴とする請求の範囲１に記載のインタ
ーフェースチップ装置。 - 【請求項３】少なくとも１つの切換え装置は電力切換え
装置であることを特徴とする請求の範囲２に記載のイン
ターフェースチップ装置。 - 【請求項４】少なくとも１つのI/O装置は複数のデータ
入力装置を含んでおり、前記第１手段はデータ入力モー
ドにおいて、前記複数のデータ入力装置と前記データバ
ス間の情報伝達を制御するデータ入力手段を含んでいる
ことを特徴とする請求の範囲１又は２に記載のインター
フェースチップ装置。 - 【請求項５】データ入力装置にはセンサが含まれること
を特徴とする請求の範囲４に記載のインターフェースチ
ップ装置。 - 【請求項６】少なくとも１つのI/O装置は複数のデータ
出力装置を含んでおり、前記第１手段はデータ出力モー
ドにおいて、前記複数のデータ出力装置と前記データバ
ス間の情報を制御するデータ出力手段を含んでいること
を特徴とする請求の範囲１又は２に記載のインターフェ
ースチップ装置。 - 【請求項７】少なくとも１つのI/O装置は複数のデータ
出力装置を含んでおり、前記第１手段はデータ出力モー
ドにおいて、前記複数のデータ出力装置と前記データバ
ス間の情報を制御するデータ出力手段を含んでいること
を特徴とする請求の範囲４に記載のインターフェースチ
ップ装置。 - 【請求項８】前記データ出力装置には出力駆動回路が含
まれることを特徴とする請求の範囲６に記載のインター
フェースチップ装置。 - 【請求項９】前記データ出力装置には出力駆動回路が含
まれることを特徴とする請求の範囲７に記載のインター
フェースチップ装置。 - 【請求項１０】前記データバスへのエコー応答メッセー
ジは、指令の各々の完了を表していることを特徴とする
請求の範囲１に記載のインターフェースチップ装置。 - 【請求項１１】平明でかつ複数の指令を有する通信プロ
トコルを有する時分割多重直列データバスシステムで利
用される単一インターフェースチップ装置であって、こ
の装置は、切換えモード、データ入力モードおよびデー
タ出力モードを含む複数の遠隔モードにおいて、I/O装
置と前記データバス間の情報伝達を直接制御する第１手
段、および、処理装置インターフェースモードにおい
て、処理装置と前記データバス間の情報伝達を制御する
第２手段を備えており、前記第１手段は指令の各々の妥
当性を判定し、かつそれに応答してエコー応答メッセー
ジを前記データバスに供給する手段を含んでいることを
特徴とするインターフェースチップ装置。 - 【請求項１２】前記データバスへのエコー応答メッセー
ジは、指令の各々の完了を表していることを特徴とする
請求の範囲11に記載のインターフェースチップ装置。 - 【請求項１３】第１の手段は２つの遠隔モードの組合わ
せモードにおいて、I/O装置とデータバス間の情報伝達
を直接に制御することを特徴とする請求の範囲11に記載
のインターフェースチップ装置。
Applications Claiming Priority (4)
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|---|---|---|---|
| US47660790A | 1990-02-07 | 1990-02-07 | |
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| US07/645,901 US5181201A (en) | 1990-02-07 | 1991-01-30 | Interface chip device |
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|---|---|
| JPH06502029A JPH06502029A (ja) | 1994-03-03 |
| JP2540405B2 true JP2540405B2 (ja) | 1996-10-02 |
Family
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Family Applications (1)
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