JPH06502029A

JPH06502029A - インターフェースチップ装置

Info

Publication number: JPH06502029A
Application number: JP3504528A
Authority: JP
Inventors: シャウス，クレイグ，エイ．; ニューマン，ドナルド，イー．; ビーロウスキー，デニス，エイ．
Original assignee: ジェネラル　ダイナミックス　ランド　システムズ　インコーポレイテッド
Priority date: 1990-02-07
Filing date: 1991-02-05
Publication date: 1994-03-03
Anticipated expiration: 2011-10-02
Also published as: EP0514477B1; DE69130703D1; EP0514477A1; JP2540405B2; CA2074073A1; IL97187A0; IL97187A; DE69130703T2; CA2074073C; US5181201A; EP0514477A4; WO1991012570A1; ATE175285T1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】発明の名称インターフェースチップ装置肢五分立この発明は時分割多重直列データバスシステムで利用されるインターフェースチップ装置に関し、そして特に、多重動作モードを有する時分解多重データバスシステムで利用されるインターフェースチップ装置に関する。

宜ｌ圧歪時分割多重は幾つかの信号チャネルサブシステムから、時間的にスタガした異なるチャネルサンプルを持つ１通信バスを通って複合パルス列を形成する情報の伝達である。遠隔端末あるいはモジュールは、バスとサブシステム間にインターフェースを与えるのに必要なエレクトロニクスに一般に与えられた名前である。

バス制御装置は、「バス交通」を指令し、走査し、かつ監視して、オーバラップおよび誤った通信を防ぐ機能を果たす電子装置である。

将来の電子的な戦場は、多くのデータ源からのぼう大な量のデータを処理する必要がある環境を呈するであろう。使命成功および武器の戦闘効果システムは、限られた空間的制約の中でデータを分散し、かつ処理する能力に依存する。

今日の戦闘車両は集中出力配分システムを有しており、このシステムは大きな容積を占有し、結果的に車両に対して電子的に強化するための空間を限定する。

通常システムの集中性のために配電箱は大きくなり、そしてケーブル行程は長くなり、従ってシステムの重量、寸法、価格を増大させ、かつ損傷を受けやすくする。通常のポイントツウポイント個別配線アプローチのために、電子および電気的設備の連続的拡張に対して、厳しい制限を与えている。この問題は信号および電力の両回路に当てはまる。

従って、１つの集中分配センターの代わりに、遠隔モジュールの中間位置に置くことのできる単一インターフェースチップ装置を設けて、出力を制御し、そして／または情報を収集し、かつ分散し、個別に遠隔場所を分配センターに直接に配線する必要を取除くことが必要とされる。

カスウェル（Ｃａｓｗｅｌｌ）他への米国特許第４．１３６．４００号には、バス制御装置モードと遠隔端末モードを有し、かつ時分割多重直列データバスシステムにおいて動作するマイクロプロセッサ利用ＣＭＯＳチップが開示されている。このチップは直列データバスシステムに関する軍用規格１５５３Ａの性能要件を満足させることができる。データフォーマットエンコーダおよびデータフォーマットデコーダは、マンチェスタ２相データをＮＲＺデータに変換してデータバスからデータを受信し、そして逆変換をしてデータバスを介してデータを伝送する手段を備えている。

カスウェルのチップはプログラム可能チップであって、　（制？ｉＩＩＩＲＯＭおよびサブシステムと共に）直列データバス通信のためのＭＩＬ−ＳＴＤ−１５５３要件を実行することができる。この装置は、それにＩ１０装置と直接インターフェースさせるどんな論理装置も含んでいない。

この装置がスイッチ、センサ、Ａ／Ｄ変換器等とインターフェースしようとすれば、それは処理装置、メモリ、ソフトウェアおよびサブシステムハードウェアを必要とする。

カスウェル特許によって与えられたプロトコル解釈は、チップに結合した外部ＲＯＭおよびサブシステムによって操作される。サブシステムハードウェアにおいて、データ端末チップからのデータを利用するために、マイクロプロセッサが必要とされる０軍用規格１５５３Ａは、軍用機内の幾つかの複雑なマイクロプロセッサ利用サブシステムを相互接続するのに直接利用されるので、前記のことは可能である。

コネツキ（Ｋｏｎｅｔｓｋｉ）　ヘの米国特許第４．４７１，４８９号には、電話モデムを受信あるいは送信モードに自動的に切換える電子回路が開示されている。モデムはデータ通信システムで利用されて、２つ以上のコンピュータ間でデータを伝送する。その回路は、Ｒ５−２３２のような標準コンピュータインターフェース以外の何物ともインターフェースする性能を持っていない。

シェーレ（Ｓｃｈａｉｒｅ）　ヘの米国特許第４．４５３，２２９号では、広範囲の融通性のあるバス通信メツセージフォーマットのプロトコルおよびデータ転送アルゴリズムを操作することのできるバスインターフェース装置が開示されている。この装置はバス制御装置あるいは端末のいずれのモードでも動作することができる。バス制御装置モードでは、装置は内部サブシステムメツセージを開始する。遠隔端末モードでは、装置は、所定の態様で、バス制御装置として作用する別の同様な装置からの指令に応答する。

ピッカート　（Ｐｉｃｋｅｒｔ）他への米国特許第４．７９４，５２５号では、マイクロコンピュータ−システムを外部装置に結合する外部インターフェース制御回路が開示されている。この制御回路にはＰＳＣ信号に応答して外部装置に電力を供給するマイクロコンピュータあるいは電力スイッチ、および外部装置に与えるためのＰＤ信号でマイクロコンピュータからのインターフェース信号をゲートするバス制御装置が含まれている。

デヴイタ（Ｄｅ　Ｖｉｔａ）への米国特許第４．５４７．８８０号では、比較的コンパクトな構造において実現される統計的マルチプレクサ、インテリジェントスイッチおよび局部地域回路網装置において固有な考えの幾つかを利用して、多数のユーザ端末、主フレームコンピュータシステム、マイクロコンピュータ、遠隔ディジタル装置等を相互接続する通信制御装置が開示されている。

ウィルソン（Ｗｉ　１ｓｏｎ）への米国特許第４．５５４，６５７号では、多重バス回路網における通信量を制御するバス制御装置を含む多重バスが開示されている。このバス制御装置は遠隔制御端末をアドレスして、複数の延長バスの１つを起動し、次いでそこにある遠隔端末をアドレスする。

ＭＣ６８５６１のためのモトローラデータシートには、単一直列通信チャネルをＭＣ６８００８／ＭＣ６８００マイクロコンピュータ利用システムにインターフェースさせる多重プロトコル通信制御装置（Ｍ　Ｐ　ＣＣ）が記述されている。

この装置は１マイクロプロセツサから他のマイクロプロセッサへデータを送信するのに利用される。装置は入力／出力装置に直接インターフェースする手段は持っていない。

ゲルドナー（Ｇｕｅｌｄｎｅｒ）他への米国特許第４，３３１，８３５号では、モジューラ通信システムのためのインターフェース装置が開示されている。相互連結バスを介するデータ転送は相互連結バス制御装置の制御によって実行される。データ文字は時間多重モードで送信される。

受信装置は、データを関連する切換えブロックに変換する直前にバッファメモリにそれを格納する。

より一般的に関連する他の米国従来技術特許には米国特許第３，９７８，４５４号、第４，１３７．５６５号、第４，２４５．３０１号、第４．２８７，５６３号、第４．３４４，１２７号、第４，３７１．９３２号、第４，４５１，８８１号および第４．５０７，７８１号が含まれる。

代表的な従来技術バス制御装置にはマイクロプロセッサならびにバス制御機能を実行する特定利用ソフトウェアが含まれている。処理装置およびソフトウェアは、データがいつ伝送されるべきか、および受信される特定データで何をすべきかを決定する。バスインターフェース論理装置は、マイクロプロセッサによって依願されると、１つの場所から他の場所へのデータの受信を制御する。ＢＵＳインターフェース論理装置は直列バス駆動装置／受信装置、エンコーダ／デコーダ、データ誤り検出（パリティチェック）、およびデータ記憶装置から成る。ＢＵＳインターフェースハードウェアは、伝送する前に処理装置からデータを受信し、記憶することができなければならない、それはまた、直列バスから受信したデータを記憶し、そしてそれを処理装置に対して利用可能にしなければならない。

代表的なバスは、それがバス制御装置モードで動作するのとほとんど同様に、遠隔モードで動作する。

Ｂｕｓインターフェース論理は直列データを受信し、そしてそれを並列データに変換する。幾つかのシステム（すなわちモトローラＭＣ６８５６１）では、このデータは簡単に、局所マイクロプロセッサおよび応用ソフトウェアで利用できるであろう。Ｂｕｓインターフェースは、次に何をなすべきか教えられるのを待つことになっている。

カスウェルのチップのような他のシステムでは、受信データはバスインターフェース論理によって変換され、次いで外部二重ポートメモリにロードすることができる。受信したメツセージのタイプに依存して、バスインターフェース論理は、外部メモリ内の場所からのデータを含むエコーによって応答することもできる。

このメモリにおけるデータはそこに置かれるか、あるいは局所マイクロプロセッサ実行応用ソフトウェアによって続出される。受信データおよび応用ソフトウェアに依存して、マイクロプロセッサは遠隔モードの支持ハードウェアに入力または出力機能を実行するよう命令することができる。この入力または出力機能の結果の処理後、処理装置は二重ポートメモリに新規データを置くことができる。いずれの場合でも、代表的な指令応答通信システムのサブシステムは、直列バスから受信したデータを利用するために、マイクロプロセッサおよびメモリを持たなければならない、云い換えれば、モトローラおよびカスウェルの装置は基本的には、多重マイクロプロセッサ間のデータ通信を制御しているにすぎない。

全亙坐盟１本発明の有利な点は外部メモリあるいは処理制御を必要とすることなしに、インターフェースチップがほぼすべての通信プロトコルを実行するような、通信プロトコルを有する時分割多重直列データバスシステムにおいて利用される単一インターフェースチップ装置である。

本発明の別の利点は、チップが処理装置インターフェースモードあるいは、遠隔スイッチモード、データ入力モードおよびデータ出力モードを含む３つの遠隔モードのうちの１つ以上で構成され得るような、時分割多重直列データバスシステムにおいて利用される単一インターフェースチップ装置である。

本発明のなお別の利点は、マイクロプロセッサあるいは複雑な「しつこい」論理を必要とせずに、装置が直接に幾つかの標準人力／出力周辺装置とインターフェースできるような、時分割多重直列データバスシステムにおいて利用される単一インターフェースチップ装置である。この装置は寸法が比較的小さく、かつ価格が低く、そして乗物あるいは建物の中の至る所で、高価でないサブシステムの多くの場所で利用することができて、電力および／またはデータの分配を制御する。

本発明の上記利点および他の利点を達成するために、通信プロトコルを有する時分割多重直列データバスシステムにおいて利用される単一インターフェースチップ装置が与えられている。この装置には、少なくとも１つの遠隔モードにおいてＩ１０装置とデータバス間の情報伝達を直接制御する第１手段と、処理装置インターフェースモードにおいて処理装置とデータバス間の情報伝達を制御する第２手段とが含まれている０通信プロトコルには複数の指令が含まれている。第１手段は、指令の各々の妥当性を決定する手段を含み、そしてそれに応答して妥当性確認信号を発生する。

望ましいことに、第１手段はまた、妥当性確認信号に応答して、データバスにエコーメツセージを与える手段を含む。

また、望ましいことに、遠隔スイッチモード、データ入力モードおよびデータ出力モードを含む３つの遠隔モードが備えられている。

本発明のインターフェースチップによる利点は数多くある０例えば、インターフェースチップは遠隔モジュールにおける中間場所に置くことができて、電力を制御し、そして／または情報を収集し、かつ分配し、よって遠隔場所を直接、集中配分センターに個別配線する必要をなくしている。

また、インターフェースチップは時分割多重データバスシステムの通信プロトコルを取り扱うことができると共に、データバスと他の電子ハードウェア素子間のインターフェースを与える。

遠隔モジュールは多重データバス制御装置からのメツセージによって制御され、そのメツセージはインターフェースチップによって通信プロトコルにフォーマット化される。

本発明のチップ装置はバス制御装置マイクロプロセッサから各種の離散的入力／出力装置に直接、インターフェースを与える。この装置はマイクロプロセッサ、メモリ、ソフトウェアあるいは、その遠隔モードの動作において多くの入力／出力装置とインターフェースするためのいずれの追加論理装置をも必要としない。

装置の独自の組込み人力／出力制御装置はその処理装置インターフェースモード（Ｐ　Ｉ　Ｍ）で動作している間、インターフェースを種々のマイクロプロセッサに整合させるだけでなく、それはまた、この装置にアナログ／ディジタル変換器、固体電力制御装置、リレー、ソレノイド、スイッチ、センサ、および他のＩ１０装置とインターフェースさせる論理を提供している。

Ｉ１０制御装置は、■遠隔モードあたり３２までの入力および／または出力装置を自動的に制御する。Ｉ１０制御装置は５ビツトアドレスバス、離散的制御ライン、内部メモリおよび状態マシンを利用して３２個の１６ピツトデイジタルワードの獲得を順次アドレスし、かつ制御する。これらのワードは装置の内部メモリに記憶され、そして適切な応答で、バス制御装置にエコーバックされることができる。

この装置は同じ５ビツトアドレスバス、制御ラインおよび状態マシンを利用することができて、直列データバスを介してバス制御装置によって要求される際に、３２個までの１６ビツトデイジタルワードの出力機能を実行する。

直列データバスを利用する主な利益は、沢山の場所へおよびその場所からのデータが、集中コンピュータによって、離散的ワイヤの代わりに単一ワイヤを介して分配できるということである。収集され、かつ処理されるべきデータの大多数は、単純なセンサ、スイッチあるいは電力制御信号である。これらのデータのソースおよび宛先は、乗物あるいは建物の至る所の種々な場所に存在することができる。これらの場所の幾つかは大きい電子箱のための十分な空間を持っていない。

従って、データを直列バスにインターフェースするために少量のエレクトロニクスしか利用することかできび支持論理装置を必要とするシステムは、単純なデータを効果的に収集し、かつ配分するのに利用することはできない。

現存の直列データバスを米国陸軍のＭＩＡ２タンクのような車両に集積しようとする価格および複雑さは、技術的ならびに財政的に手が出しにくい。

この装置は有効に、かつ費用効果的に種々の応用例の中に集積することができるが、それはプロトコル通信（ＰＩＭにおいてさえ）あるいは遠隔モード動作のためにどんなソフトウェアまたは処理も必要としないからである。幾つかの装置モードを含む複雑な通信システムが、ただ１つの単純マイクロプロセッサあるいはバス制御装置ｆ（ＰＩＭ）モードに対して応用ソフトウェアを実行する状態マシンによって動作することができる。透過通信プロトコルおよび集積遠隔モードによって、この装置が直列データ通信理論の経験のない技術者によってもシステム内で利用されることを可能にしている。装置のバス回路網を低価格で実行できることによって、指令／応答直列通信の有益性を、他の直列データ法が価格的に無理な応用例にも適用することが可能になる。この装置は工場自動化から軍事および宇宙応用例にわたる範囲のシステムにおいて、有効に利用することができる。

本発明の特徴および利点は、発明を実行するための最良モードについての以下の詳細な説明を添付の図面と関連させることにより、容易に明らかになるであろ図面の簡単な説明第１図は、本発明のインターフェースチップ装置の一般化略示ブロック図である。

第２図は、本発明のインターフェースチップ装置の概略図に種々の信号入力および出力名を付した図である。

第３八図ないし第３Ｃ図は、インターフェースチップ装置の詳細な略示ブロック図である。

第４図は、処理装置インターフェースモードで接続されたインターフェースチップ装置の略示ブロック図である。

第５図は、３つの遠隔モードの１つ（すなわちＭＩＭ）で接続されたインターフェースチップ装置の略示ブロック図である。

第６図は、結合データ入力モードとデータ出力モードにおける図５　（すなわちＭ　Ｉ　Ｍ）の装置の略示ブロック図である。

第７図は、結合遠隔切換えモードとデータ入力モードにおける第４図のＭＩＭの略示ブロック図である。

第８図は、本発明のインターフェースチップ装置がその動作モードの各々において利用されている代表的な多重電力ｆｉ制御および監視バス回路網の略示ブロック図である。

第９Ａ図は、インターフェースチップ装置のその処理装置インターフェースモードでの動作を示す流れ図の前半を示す図である。

第９Ｂ図は、第９Ａ図の流れ図の後半を示す図である。

第１０図は、本発明のインターフェースチップ装置の遠隔スイッチモードでの動作を示す流れ図である。

第１１図は、データチップ装置のデータ入力モードでの動作を示す流れ図である。

第１２図は、インターフェースチップ装置のデータ出力モードでの動作を示す流れ図である。

第１３図は、インターフェースチップ装置の結合遠隔切換えモードとデータ入力モードでの動作を示す流れ図である。

′−る　のモード次に図面にフいて、第１図では、通信プロトコルを有する時分割多重直列データバスシステムで利用される単一インターフェースチップ装置が１０で示されている。そのようなシステムは第８図に示される。

第８図で示されるように、装置１０はＭＥＰＣＡＭ（多重電力制御およびモニタ）インターフェースチップ（ＭＩＣ）を備えている。装置１ｏは、高性能静的１．０ミクロンＣＭＯＳデバイスとして実現することのできる高性能集積回路（ｒｃ）を備えている。装置１０バ一般に第８図の時分割多重データバスシステムの通信プロトコルを取り扱い、かつデータバス１２および／または任意冗長データバスエ４と他の電子ハードウェア素子との間でインターフェースを与えるよう設計されている。バス伝送速度は望ましくは毎秒２．０〜２．５メガビツトである。

この装置は、１６ビツトあるいは３２ピントマイクロプロセツサ２０および２２のような処理装置にそれぞれ接続される場合、１６で示されるバス制御装置、あるいは１８で示される代わりのバス制御装置として利用することができる。

バス制御装置１６および／または代わりのバス制御装置１８で実現される場合、装置１０は直列通信バス１２を制御し、そしてすべてのバス通信を開始する。この通信は、例えば、２４で示される遠隔切換えモジュール、２６で示されるアナログ入力モジュール、２８で示されるアナログ出力モジュール、３０で示されるパルス幅変調器モジール、および３２で示されるステップモータ駆動モジュールのような遠隔モジュールへのメツセージおよびそこからの応答の両者を含む、装置１０はまた、代わりのバス制御装Ｗ１８へのメツセージおよびそこからの応答の両者を含むすべてのバス通信も開始する。さらに、装置１０がその処理装置インターフェースモードにある場合、装置１０はすべてのバスシステムタイマー、マイクロプロセンサ割込みおよびメツセージ応答評価と制御を取り扱う。

代表的には、モジュール２４〜３２は、車両あるいは建物の全体にわたって、モジュール２４〜３２が制御しあるいは切換えている負荷に隣接した便利な場所に置かれている。第８図に示されるように、遠隔モジュール２４〜３２は、遠隔切換えモジュール、データ入力装置およびデータ出力装置として作用する。上記モードの組合わせもまた可能である。例えば、遠隔切換えモジュール２４は３２までの固体電力制御装置および離散的信号入力ラインを制御することができる。遠隔モジュール２４〜３２からの、および各種のセンサー、負荷およびスイッチからのデータは、バス制御装置１６によって周期的に要請される。

遠隔モジュール２４〜３２は多重データバス制御装置１６からのメツセージによって制御され、このメツセージはデータバスシステムの通信プロトコルにフォーマット化される。

第５図に示されるように、遠隔スイッチモードのような遠隔モードにおいて、５ビツト出力アドレスバス４０は３２の外部２ビツトデータ場所を繰返してアドレスするのに利用され、このデータは次いで、戻されて、第Ｆ図および第３Ｂ図で示されるように、装Ｗ１０のランダムアクセスメモリ４２に記憶される。ランダムアクセスメモリ４２に記憶されたデータは、適切なエコ一応答メンセージと共にバス制御装置１５に伝送されるが、それは以下でより詳細に説明する。

データ入力モードにおいて、５ピントアドレスバス４０を利用して、３２までの外部１６ビツトワードのディジタルデータを繰り返しアドレスし、さらに装置１０のランダムアクセスメモリ４２に記憶する。このデータはまた、バス制御装置１６に、適切なエコ一応答メツセージとなって伝送することができる。このモードでは、装置１０がアナログ人力モジュール２６のようなモジュールで利用される場合、装置１０は遠隔センサからデータを収集することができる。

データ出力モードでは、装置１０を利用して、バス制御装置１６から遠隔配置外部論理装置へ、１指令あたり３２までの１６ビツトワードのデータブロックで、データを伝達する。このモードによって装置１０は出力駆動回路の実行に利用されることができ、そしてモジュール２８〜３２によって示されるように作用する。

ランダムアクセスメモリ４２に加えて、装置ＩＯはマンチェスターデコーダ４４を含んでおり、マンチェスター２相データから３２ピツ）ＮＲＺデータに変換する。また、装置１０はマンチェスターエンコーダ４６を含んでおり、３２ピントＮＲＺデータを、マンチェスター２相データに符号化する。

装置１０はまた、メ・７セージフオーマツト化装置と妥当性分析器回路４８を含み、この回路はデータバスシステムのプロトコルを分析し、かつ妥当と認める。

このプロトコルは９個の比較的単純な３２ビツト指令から成り、そのうちの８個は、以下で詳細に述べるが、３２ビツト検証あるいはデータ応答が後に続く。回路４８ば、外部メモリあるいは処理制御を必要とすることなく、プロトコル指令を分析し、かつ妥当と認める０回路４８は、要請された機能が実行される前に、プロトコル指令を分析し、かつ妥当と認め、そしてマンチェスターエンコーダ４６によって符号化した後に、適切な応答がバス制御装置１６に送信される。

装置ｌＯはまた、プロトコル制御タイマ５４の制御によって３２ビツトプロトコル指令をシーケンスするプロトコルシーケンサ５２を含んでいる。望ましいことに、プロトコル制御タイマ５４はプログラム可能である。

ランダムアクセスメモリ４２に加えて、装置１０はまた、先入れ先出しくＦＩＦＯ）メモリ５６、ハンドシェイクインターフェース５８および入力／出力制御装置６０を含んでいる。入力／出力制御装置６０は５ビツトアドレスバス４０を制御し、かつ入力／出力制御を行なう。

次に第２図では、本発明のチップ装置１０へそして装置１０からの種々の入力および出力信号が示されている。

信号の各々についての詳細な説明は以下のように表Ｉで与えられる。

表−ＬＴＸＥＮ　送信可能ＲＸＥＮ　受信可能ＭＯＤＥ　（１：　Ｏ）　２ピントモ一ド選択０　１　遠隔スイッチモード（Ｒ３Ｍ）１　ｏ　データ入力モード（ＤＩＭ）１　１　データ出力モード（ＤＩＭ）ＣＬ　Ｋ　システムクロック３０ＭＨｚ　５０％衝撃係数までＰＨＡＤ　［５：Ｏ）　６ビツト配線による物理的アドレス〔モジュールＩＤ）Ａ（４：０）　５ビット両方向アドレスノマスＤ［３１：Ｏ］　３２ビット両方向データバスＤＩＲデータ方向二〇＝入力、１＝出力またはピーク多重を示すデバイス応答は受信バッファにあるＷＳ（１：Ｏ）　ワードサイズ１　０　使用されない１　１　使用されないＲ／Ｗ　読取り／書込み指令：Ｏ＝書込み、１＝読取りＡ／ｄ変換使用中／準備可信号（ＤＩＭ）ＤＳＡＣＫ／　データ転送およびサイズ肯定応答（アクティブ低）ＢＵＳＹＤＩＭ待機モードにおいて、ＭＩＣ初期化、（外部ではＲ３Ｍ／ＤＩＭ組合わせモードでＤ　（１５：Ｏ）をラッチするのに使用される）ＩＮＴＲＥＱ／　割込み要求（アクティブ低）（ＰＩＭ）ＩＡＣＫ／　割込み肯定応答（アクティブ低）（ＰＩＭ）、次のデータワードのための出力可能信号（ＤＯＭ）ＣＥ／　チップ可能（アクティブ低）（ＰＩＭ）ＤＩＡＧ（１：Ｏ）　診断状態ＤＩＡＧ　Ｉ　ＤＩＡＧ　Ｏ− ００自己検査　無効０　１　自己検査　誤りＩ　Ｏ自己検査　通過１　ｌ　自己検査　進行中ＡＤＬＤ／　アドレス妥当負荷パルス（アクティブ低）ＡＤＣＯＮ／　アナログ／ディジタル変換指令（アクティブ低）ＳＴＡＴ　（１：Ｏ）　３２の２ビツト状態（ＲＡＭに直接ロード〕ＤＡＳＴ／　自己検査無効化（アクティブ低）ＡＶＳＥＬ／　自動ベクトル選択（アクティブ低）Ｒ３Ｔ／　リセット、リセット論理、自己検査実行、初期化（アクティブ低）ＳＺＢＲ３Ｔ／　ストローブリセット、Ｒ３Ｔに結合／外部で（アクティブ低）ＣＬＫＲ３Ｔ／　システムクロックリセット、Ｖｏ。

に結合次に、第３Ａ図ないし第３Ｃ図では、装置１０の詳細ブロック第７図が示されている。

ブロック６１は物理的／モジュールアドレスパッドを示す。装置１０は６つの外部ビンを有しており、それらを利用してＭＥＰＣＡＭバスシステムにおけるその場所に対する独自のモジュールアドレスを設定する。

ブロック６３は直列データ受信パッド（ＲＸＡ−ＲＸＢ）を示す。冗長直列データバスは同期パッド６３を通じて装置ｌＯに導入される。これらのバンド６３は入り直列マンチェスターデータを装置の内部クロックに同期ブロック６５は自己検査マルチプレクサを示す。これらのマルチプレクサ６５を利用して、装置の符号化データをデコード回路に多重化する。自己検査中、装置１０は幾つかの直列マンチェスター符号化メツセージをそれ自体に送信する。次いでそれは、これらのメツセージが期待通り受信されたか検証する。

ブロック６７はエツジ検出論理回路を示す、ブロック６７は２つのフリップフロップ６９、排他的ＯＲゲート７１および、変換またはエツジ検出器として動作するインバータ７３を含んでいる。各マンチェスターデータビットは１から０または０から１への変換を持っているはずであるので、装置１０はすべてのエツジにおいてデータサンプリングクロックを再同期することによって、入りデータに同期したままでいることができる。

ブロック７５はマンチェスターデータサンプルクロック発生器あるいはシフトレジスタを表す。この６ビツトシフトレジスタを利用してクロックパルスを発生し、このクロックパルスはマンチェスターデコーダ状態マシン４４に、入りマンチェスター符号化データを評価し、かつサンプルするように教える。各マンチェスターデータピントは１２システムクロ・ンクサイクル長である。

「１」のデータビットは６クロツクの間は高くなり、次いで６７０ツクの間は低になる。「０」のデータビットは６クロンクの間は低になり、次いで６クロツクの間は高になる。マンチェスター同期パルスは１８クロツク高になり、次いで１８クロンク低になる。従って、サンプルクロック発生器は、エツジ／変換後は３クロツク、そして変換データあるいは同期パルスの無い間は６クロソクのクロックパルスを出力するように設定される。

マンチェスターデコーダ状態マシン４４は、入りメツセージ復号化および非ゼロ復帰（ＮＲＺ）データへの変換のすべてを実行する。マシン４４は先ず、妥当周期パルスに対するデータを監視し、次いでこの３２ビツトのメツセージを復号する。それはパリティビットがメツセージに奇数のそれを含ませるように計算し、かつ検証する。この状態マシン４４はまた、正しく受信されたメツセージをチップ装置１０のプロトコル解釈部に伝えるよう要求されたすべてのデータエラーフラグおよび制御信号を発生する。

ブロック７７は直列／並列変換器またはレジスタを表す。この３２ビツトシフトレジスタを利用して、直列データバスメツセージを、チップ１０の残りの論理回路によって割込まれ、かつ利用されることができる３２ビット並列ワードに変換する。

ブロック７９はバスＡとバスＢ比較器を表す。この３２ビツト比較器を利用して、冗長バスが共に同一データを送信し、そしてデコーダがそれを受信したことを検証する。

ブロック８１はバス選択マルチプレクサを表す。このマルチプレクサを利用して、どの３２ビット並列ワードが残りの論理回路によって利用されるべきかを選択する。１つのバスのみが良好なメツセージを受信する場合、そのバスが利用される。良好なメツセージが両方のバスで受信される場合、バスＡデータがバスオンされる。

ブロック８２はモジュールアドレス比較器を表す。この６ビツト比較器は外部にハードウェアモジュールアドレスを、受信メツセージ内に含まれたモジュールアドレス（ビット（３１−２６）　）　と比較するモジュールＴＤが比較する場合、プロトコル分析器／シーケンサ５２は受信メツセージがこの装置（またはバス回路網の場所）に向けられていることを教えられる。モジュールＩＤが比較しない場合、ＭＩＣＩＯはバスメツセージが正しいモジュールＩＤによって受信されるまで、ハスメツセージを復号し続ける。

ブロック８３は装置アドレスカウンタを表す。受信メツセージの装置アドレス部分（ビット（２５−２１）　）はこのカウンタにラッチされ、そして必要であれば、プロトコル分析器／シーケンサ５２によって利用されるであろう。

ブロック８４はワード力ウトカンウタを表す、受信メツセージのワードカウント部分（ビット（１５：　１１）　）はこのカウンタにラッチされ、そして適切な時に、データワードの正確な数が受信されたことを検証するのに利用される。

ブロック８５はメツセージコード状態マシンを表す。

この状態マシンは受信メツセージのメツセージタイプ部分（ビット（２０：　１６）　）　を復号し、そしてプロトコル分析器／シーケンサ５２に、１４タイプのメツセージのどれが受信されたかを示す。

ブロック８６は３２ビツトランチを表す、このラッチは受信メツセージを保持し、一方、残りの論理はその内容によって利用できる機能を実行する。

ブロック８７は妥当性確認コード比較器を表す、この１１ビツト比較器を利用して、ＭＩＣＩＯが構成されているそのモードに対する期待コードと受信した妥当性確認コードを比較する。

前に注目したように、ブロック５２はプロトコル分析器／シーケンサを表す。この状態マシンは全プロトコルメツセージを監視し、かつ順序づける。それは多くの内部データの知能センターおよび制御装置として働く。プロトコル分析器は、？ｌＥＰＣＡＭプロトコルを実行しあるいはそれに作用するのに必要な一歩づつの順次活動を行なう。

マルチプレクサ８８を利用して、どの３２ビツトデータバスがＰＩＦＯ５６に利用されるかを選択する。ＰＩＭモードでは、ＰＩＦＯ５６を利用して、３３までの３２ビツトメツセージを記憶し、それらは３２の外部データビンからＭＩＣＩＯに書込まれる０次に、このデータは符号化論理４４に送られフォーマントにされ、そして直列データバスを介して送信される。動作のＤＯＭモードでは、ＰＩＦＯ５６を利用して、要求された出力機能を実行する前に、直列バスから受信したメツセージを格納する。

ＲＡＭ４２は望ましいことに、１９ビツト×３２のワードＲＡＭである。ＲＡＭ４２を利用して、外部信号からデータを記憶し、この信号は直列バスにおける他の装置によっても必要とされることもある。

Ｔ１０制御論理あるいは制御装置６０ばアドレスバス、データバスのすべての人力と出力機能およびＩ１０制御信号を制御する。この制御装置６０は、どのモードでチップ１０が構成されているかに依存して、所定の■１０制？１１機能を継続して、自動的に実行する。ｒ１０制御機能（データの入力あるいは出力、周辺装置のための信号制御の実行等）は、適切な時に、直列データバスを介して受信したメツセージによって変更することができる。

ブロック８９は状態レジスタを表す。状態レジスタは、種々の内部および外部条件を表す１６ビントデータから成る。状態レジスタに含まれるデータはバス゛におけるいずれのＰＩＭ装置にとっても利用可能である。

ブロック９０はマルチプレクサ９１と結合して論理組合わせおよびカウンタを表す。論理組合わせブロック９０および周囲の３つのマルチプレクサ９１はプロトコル分析器／シーケンサ５２の制御によって適切なデータを論理に与えるのに利用され、この論理は直列データバスのメツセージを符号化し、そして送信する。

ブロック９２は並列／直列変換器を表す。このシフトレジスタを利用して、並列メツセージを、一度に１ビツト、マンチェスターエンコーダ状態マシン４６にシフトして、処理する。シフトレジスタの直列出力は、伝達されるメツセージのＮＲ２表現である。

マンチェスターエンコーダ状態マシン４６は同期パルスおよびパリティビットを、並列／直列シフトレジスタ９２によってそれに与えられたＮＲＺデータに加算する。次いでメツセージはマンチェスターフォーマットに符号化される。このエンコーダはすべてのバスメツセージの冗長直列データバスへの伝送をバス９３（ＴＸＡ、ＴＸＢ）　で取り扱う。

ブロック９４はマンチェスターデータ符号化クロック発生器を表す。この６ビツトシフトレジスタを利用して、マンチェスターエンコーダ状態マシン４６によって利用されるクロッキングを発生し、ブロック７５に関して述べた特性を有する波形を伝送する。

ブロック９５はＩ１０パッドすなわち両方向パッド（３２）を表す。入力として利用される場合、データは静的にチップエ０に入る。データを出力するように利用される場合、データは外部論理に安定信号を与えるようラッチされる。

ブロック９６は両方向アドレスパッド（５）と表す。

ブロック９７はＩ１０制御信号パッドを表す。このパッドはＭＩＣＩＯを外部論理とインターフェースさせるのに利用される種々の信号を搬送する。

１五ブ旦上ユ亜データバスシステムのプロトコルは９つの基本指令から構成される。９つの指令のうちの８つはエコーメツセージと称される応答を必要とする。９つの指令は以下の通りである。同時通信指令（エコーメツセージ無し）；実行指令；ビーク多重装置指令−Ｒ３Ｍ／ＤＩＭ（ＤＩＭデータ）；ピーク単−装置指令−Ｒ３Ｍ／ＤＩＭ（０１Ｍデータ）；ビーク単一装置指令；ビークモジュール指令：ビーク多重装置指令；自己検査指令；およびセットアツプ指令、各ワードは同期、３２ビツトデータフイールド、およびパリティビットから成る。この指令ワードフォーマットは以下の通りである。

指令／エコーフォーマット同期波形は３ビット時間の幅を持つ無効マンチェスター信号である。同期波形は最初の１．５ビット時間の間は高であり、そして次の１．５ビット時間の間は低である。装置１０は、通常は高に保持されたあるいは通常は低に保持された直列入力バスから同期波形を認識する。

機能コードは下記の通りである。

指令ｏｏｏｏｏ　セットアツプ指令００００１　多重装置ビーク指令０００１０　実行指令０００１１　モジュールビーク指令００１００　単一装置ビーク指令００１０１　自己検査実行指令００１１０　多重装置ピーク指令−Ｒ３Ｍ／Ｄ　ＩＭ　（Ｄ　ＩＭデータ）００１１１　単一装置ピーク指令−Ｒ３Ｍ／Ｄ　ＩＭ　（Ｄ　ｌ０１０００　正常エコーセントアップ０Ｉ００１　多重装置正常エコービーク０１０１０　正常エコー実行０１０１１　モジュール正常エコービーク０１１００　単一装置正常エコービーク０１１０１　、自己検査正常エコー実行０１１１０　多重装置正常エコービークＲ３Ｍ／ＤＩＭ（０１Ｍデータ）ｏｉｌｉｉ　単一装置正常エコービークＲ５Ｍ／ＤＩＭ（０１Ｍデータ）アテンションエコー１００００　予約１０００１　多重装置アテンションエコー１００１０　アテンションエコー実行１００１１　予約１０１００　単一装置アテンションエコービーク１０１０１　自己検査アテンションエコー実行１０１１０　多重装置アテンションエコービーク−Ｒ３Ｍ／ＤＩＭ（０１Ｍデータ）１０１１１　単一装置アテンションエコービーク−Ｒ５Ｍ／ＤＩＭ（０１Ｍデータ）同時通信／データ１１０００　大域同時通信オン１１００１　大域同時通信オフ１１０１０　データワード１１０１１　モジュール同時通信オン１１１００　予約１１１０１　モジュール同時通信オフ１１１１０　予約１１１１１　Ｉ’ｓ　Ａ１１ｖｅメツセ一ジ同時通信指令は遠隔スイッチモード（Ｒ３Ｍ）において１つまたは全部の遠隔モジュール２４−３２を命令するのに利用されてその遠隔モジュールに割当てられたすべての３２装置をオンし、またはオフするモジュール／大域指令である。この指令は、装置の遠隔スイッチモードあるいはＲ３Ｍ／ＤＩＭ、４１１合わせモードのみを利用する遠隔モジュールにとって有効である。この指令は２つ以上の遠隔モジュールによって受信することができるので、各遠隔モジュールは応答エコーを抑止するであろう。

実行指令を利用して遠隔モジュールに特定タスクを実行するように教える。それは１〜３０のデータワードが後に続く指令ワードから成る。指令作業における５ビツトワードカウントフイールドは、後に続くデータワードの数を特定する。あらゆる実行指令ワードは、それに続く少なくとも１つのデータワードを持たなければならない。実行指令ワードが一旦受信されると、モジュールＩＤおよび妥当性確認コードがチェックされる。整合が発生すると、データワードは読取られそしてメモリ４２に格納される０次いで、遠隔モジュールはＥｘｅｃｕｔｅ　Ｎｏｒｍａｌ　Ｅｃｈｏを返信し、そして要求されたタスクを実行する。妥当性確認コードあるいはワードカウントについて問題がある場合、Ｅｘｅｃｕｔｅ　ＡｔｔｅｎｔｉｏｎＥｃｈｏが送信され、そして実行は行われないであろう。

この指令は、装置の遠隔スイッチモード（ＲＳ　Ｍ）、データ出力モード（ＤＯＭ）　、Ｒ３Ｍ／Ｄ　１Ｍ組合わせモード、あるいはＤＩＭ／ＤＯＭ組合わせモードを利用する遠隔モジュールにとって有効である。

Ｐｅｅｋ　Ｓｉｎｇｌｅ　Ｄｅｖｉｃｅ指令を利用して、遠隔モジュール２４− ３２の１つに割当てられた特定装置からのデータの状態を要求する。モジュールアドレス（ＩＤ）と装置アドレス　（ＩＤ）は、Ｐｅｅｋ　Ｓｉｎｇｌｅ　Ｄｅｖｉｃｅ指令ワードで、遠隔モジュールに送信される。装置の状Ｂ／データはＰｅｅｋ　Ｓｉｎｇｌｅ　Ｄｅｖｉｃｅ　ＮｏｒＩＩａｌ　Ｅｃｈｏとなって戻る。

妥当性確認コード誤りが検出され、あるいは装置状態がまだ有効でない場合、Ｐｅｅｋ　Ｓｉｎｇｌｅ　Ｄｅｖｉｃｅ　Ａｔｔｅｎ−ｔｒｏｎ　Ｅｃｈｏが戻るであろう。この指令は、ＭＩＣの遠隔スイッチモード（Ｒ３Ｍ）、データ入力モード（ＤＩＭ）あるいはＤＩＭ／ＤＯＭ組合わせモードを利用する遠隔モジュール２４−３２にとって有効である。

Ｐｅｅｋ　Ｓｉｎｇｌｅ　Ｄｅｖｉｃｅ指令−Ｒ３Ｍ／Ｄ　ＩＭ　（Ｄ　１Ｍデータ）を利用して、特定遠隔モジュール２４−３２の１つに関連する単一装置からデータを要求する。この指令は、Ｒ３Ｍ／ＤＩＭ組合わせモードのみで動作する遠隔モジュール２４−３２に関連して利用されるということを除けば、Ｐｅｅｋ　Ｓｉｎｇｌｅ　Ｄｅｖｉｃｅ指令と同一である。

この指令で戻るデータは装置のＤＩＭ動作からのデータであって、装置のＲ３Ｍ動作からのデータではない。

Ｐｅｅｋ　Ｓｉｎｇｌｅ　Ｄｅｖｉｃｅ指令は、組合わせモードが利用される場合、Ｒ５Ｍ動作からの状態情報を要求するのに利用することができる。

Ｐｅｅｋ　Ｍｕｌｔｉｐｌｅ　Ｄｅｖｉｃｅ指令を利用して、特定遠隔モジュールに関連する多重装置から状態あるいはデータを要求する。Ｐｅｅｋ　Ｍｕｌｔｉｐｌｅ　Ｄｅｖｉｃｅ指令は遠隔モジュール状態ＲＡＭ４２の内容全体（すなわち３２場所）に至るまで種々の装置応答を要求するオプションを有する。

このオプションは、精密なシステム分析がデータバススケジュール、遠隔モジュール装置利用およびバス制御装置プロセッサ要件について行われる場合には有益である。モジュールアドレス（ＩＤ）およびチェックしようとする装置の数はＰｅｅｋ　Ｍｕｌｔｉｐｌｅ　Ｄｅｖｉｃｅ指令ワードで送信される。各装置状態あるいはデータはＰｅｅｋＭｕｌｔｉｐｌｅ　Ｄｅｖｉｃｅ　Ｎｏｒｍａｌ　Ｅｃｈｏで戻ってくる。バス制御装置１６によって受信される多重エコーは、受信バッファに置かれ、そして処理装置への単一割込みが生じる。妥当性確認コード誤りが遠隔モジュールによって検出されるかあるいは装置状態がまだ妥当でない場合、Ｐｅｅｋ　Ｍｕｌｔｉｐｌｅ　Ｄｅｖｉｃｅ　Ａｔｔｅｎｔｉｏｎ　Ｅｃｈｏが戻ってくるであろう。この指令は、ＭＩＣの遠隔スイッチモード（Ｒ３Ｍ）、データ人力モード（ＤＩＭ）、あるいはＤＴＭ／ＤＯＭ組合わせモードを利用する遠隔モジュールにとって有効である。

Ｐｅｅｋ　Ｍｕｌｔｉｐｌｅ　Ｄｅｖｉｃｅ指令−Ｒ３Ｍ／Ｄ　ＩＭ　（Ｄ　１Ｍデータ）を利用して、特定遠隔モジュール２４−３２の１つと関連する多重装置からデータを要求する。この指令は、Ｒ３Ｍ／ＤＩＭ組合わせモードのみで動作する遠隔モジュール２４−３２と関連して利用されるということを除いて、Ｐｅｅｋ　Ｍｕｌｔｉｐｌｅ　Ｄｅｖｉｃｅ指令と同一である。この指令で戻るデータは装置のＤＩＭ動作からのデータであって、装置のＲ５Ｍ動作からの状態ではない。Ｐｅｅｋ　Ｍｉｌｔｉｐｌｅ　Ｄｅｖｉｃｅ指令は、組合わせモードが利用される場合、Ｒ３Ｍ動作からの状態情報を要求するのに利用することができる。

Ｐｅｅｋ　Ｍｏｄｕｌｅ指令を利用して遠隔モジュールの状態をチェックする。

要求されたモジュールアドレス（［Ｄ）はＰｅｅｋ　Ｍｏｄｕｌｅ指令ワードに符号化される。遠隔モジュールの内部１６ビツト状態レジスタ８９はＰｅｅｋＭｏｄｕｌｅ　Ｎｏｒａ＋ａｌ　Ｅｃｈｏとなって戻る。この指令はすべての遠隔モジュール（全ＭＩＣ動作モード）にとって妥当である。

５ｅｌｆ−Ｔｅｓｔ指令を利用して、遠隔モジュール２４−３２の１つに自己検査ルーチンを実行するように命令する。

この指令が一旦受信されると、モジュールＩＤおよび妥当性確認コードはチェックされる。整合が発生する場合、装置１０は５ｅｌｆ−Ｔｅｓｔ　ＮｏｒＩＩａｌ　Ｅｃｈｏを返信し、そして自己検査を開始する。妥当性確認コードあるいは伝送について問題がある場合には、５ｅｌｆ−Ｔｅｓｔ　ｔｔｅｎｔｉｏｎＥｃｈｏが送信され、そして自己検査は行われないであろう。この指令はすべての遠隔モジュール（全部のＭ■Ｃ動作モード）にとって妥当である。

５ｅｔ−Ｕｐ指令を利用して、初期システムセットアフブデータをバス制御装置１６からいずれの遠隔モジエールへでも伝送する。遠隔モジュールが一旦、そのモジュールＩＤを認識し、そして指令の妥当性をチェックすると、それは指令を処理し、セットアツプデータをロードし、そしてバスｆ＃Ｊ　ｊＢ装置ＩＳに５ｅｔ−Ｕｐ　Ｎｏｒｉ＋ａｌ　Ｅｃｈ。

で応答する。この指令はすべての遠隔モジュール（全部のＭＩＣ動作モード）にとって有効である。

チップ装置オペレーションパ　−ア・ブ　１セ・パワーアップする際、あるいはＲ３Ｔ／信号が低を表す場合、全処理が停止する。ＢＵＳＹ信号は高にセットされ、そしてチップは内部初期化を開始する。装置は信号に対するそのＤＡＳＴ／ビンをチェックする。

信号が低である場合、装置はその出力をリセットし、自己検査は診断ビンＤＩＡＧ〔１：０）において不動作であると表示し、そしてＲ３Ｔ／が高を表した後、通常動作を続ける。ＤＡＳＴ／信号が高である場合、装置は、Ｒ３Ｔ／が高を表した後、その自己検査ルーチンにあるであろう、リセットタイミングはＣＬＫＲＳＴ／、５ＺＢＲ３Ｔ／、およびＲ３Ｔ／かリセット要求の開始時に低であることを必要とする。パワーがオンした（内部クロック論理がリセットする）後、最小４クロツクサイクルの間、ＣＬＫＲ３Ｔ／信号は低であるはずである、ＣＬＫＲ３Ｔ／の表明低信号は初期パワーアップシーケンスの間のみ必要とされて、チップリセットの間ではない、ＣＬＫＲ５Ｔ／信号が高に戻ると、Ｒ３Ｔ／および５ＺＢＲ５Ｔ／は最小なお２４クロツク低のままであるはずである。ＭＩＣをＶＩＳＩ検査設備に同期させる場合以外は、ＣＬＫＲ５Ｔ／信号を利用すべきでない、ＣＬＫＲ３Ｔ信号は通常動作の間、高に保つことができる。内部自己検査が行われ、そして内部ＲＡＭ４２、ＦＩＦＯ５２、メツセージ制御および符号化／復号ループバック機能をチェックする。自己検査を実行するには、約１０．０００クロフクかかる。全条件が検査されるあるいは検査タイムアウトが到達されるまで、自己検査が行われる。故障が発生すると、診断ピンＤＩＡＧ（１：Ｏ）がそれを反映する。自己検査が完了すると、チップの状態は次のように診断ピンで示される。

ＤＩＡＧ（１）　ＤＩＡＧ（０）　結果０　０　自己検査不動作０　１　自己検査故障（装置が不良）１　０　自己検査パス（装置は良好）１　１　自己検査進行中検査後、装置１０はその６ビント配線モジユールＴＤ（ＰＨＡＤ　（５：　Ｏ））およびモード選択ビット　（ＭＯＤＥ［１：Ｏ］）を読取り、そしてそれらを後のアクセスのためにメモ１月２に格納し、そしてそれ自体初期化する。ＢＵＳＹ信号は、ＰＩＭにおいてこの信号がまた、ＰＩＭはスタンドバイあるいは別のバス制御装置モードにあることを表示する場合を除いて、初期化が完了すると低に戻る。初期化ルーチンにはすべての内部ラッチ、レジスタおよび前にロードしたセットアンプパラメータをクリアすることも含まれる。このリセットプロセスは、Ｒ５Ｔ／信号が発生するかあるいは処理装置インターフェースモードにおいて５ｐｆｔＲｅｓｅｔが要求される場合はいつでも、繰返される。

ミニ上選択動作の基本モードは以下に示されるようにモード選択ピンをセットすることによって選択される。

ＭＯＤＥ　（１３ＭＯＤＥ　（０）　ＭＯＤＥｏ　０　処理装置インターフェースモード（ＰＩＭ）０　１　遠隔スイッチモード（ＲＳＭ）１　０　データ入力モード（ＤＩＭ）１　１　データ出力モード（ＤＯＭ）モード選択ピンは読取られ、そして上述のように初期化の間、メモリ４２に格納される。他の２つの動作モードもまた利用できる。それらは基本モードの基礎を利用する組合わせモードである。これらのモードの両者は遠隔モジュールのみを対象にする。

ＲＳＭ　ＤＩＭ　Ａわせモー′　このモードは、Ｒ３Ｍモードに対して構成された遠隔モジュールにセットされたビット１５の５ｅｔ−ｕｐ指令を選択する　（Ｍ　ＯＤ　ＥビンはＲ３Ｍモードに配線される）。

ＤＩＭ　ＤＯＭ　人　せモー′　このモードは、ＤＯＭモードに対して構成された遠隔モジュールに自動的に割込まれる（ＭＯＤＥピンはＤＯＭモードに配線される）。

妥当性確認コードは、なおシステムの適切動作を検証するのに、指令ワードで利用される。妥当性確認コードは各モード（ＰＩＭを除く）に対して定められた固定値であり、そして遠隔モジュールにその出力を変えるよう要求するすべての指令ワードとなって伝達される。そのコードは下記で示される。

妥当性確認コード　モード３３５ｈ　遠隔スイッチモード（ＲＳＭ）５５５ｈ　データ入力モード（ＤＩＭ）７７７ｈ　データ出力モード（ＤＯＭ）妥当性確認コードはまた、目標遠隔モジュールが組合わせモード社ある場合に有効である。妥当性確認コードの選択は、特定指令が伝達されるための動作の基本モードを表す。例えば、実行指令がＲ５Ｍ／ＤＩＭ組合わせモードで、遠隔モジュールに与えられる場合、妥当性確認コードはＲ３Ｍモードタイプを表すが、それは実行指令が意図する動作のモードはそのモードタイプだからである。

動滑！ど１二■ 次に、４つの基本ＭＩＣ動作モードの各々および２つの組合わせ動作モードのオペレーションの詳細な示す。

几　装置イン　−フェースモード　ＰＩＭ　オペレーションこのモードでは、図３に示されるように、ＭＩＣＩＯを利用して直列データバスを、データ、アドレス、および制御ラインを介して、マイクロプロセッサおよびその割当てられた支持ライン６２にインターフェースさせる。ＭＩＣＩＯは長ワード（３２ピツトンあるいはワード（１６ビツト）書込みおよび読取りデータのマイクロプロセッサへのおよびそれからの伝送を除外することができる０図９ａおよび９ｂはＰｒＭオベオペレーション細な流れ図を示す。

ＭｒＣ’よび　ｂレジス　アトレーシングＭＩＣＩＯは、ＰＩＭで動作する場合、９つの制御および状態レジスタを含む。各レジスタのＭ　Ｉ　ＣＩＯアドレス場所は以下の表Ｈに示される。利用される処理装置は、長ワード（３２ビツト）あるいはワード（１６ビツト）読取りおよび書込みを利用するＭＩＣのレジスタにアクセスできねばならない。サイズピンＷＳ　［１：Ｏ〕は、所望のデータ転送サイクルの長さをＭＩＣＩＯに知らせる。ｗｓ（１：Ｏ）は、ワード転送サイクルの間、１０に保持される。ＭＴＣＩＯは常に、長ワードの選択された処理装置あるいはインターフェース論理への、あるいはそれらからの転送を行うことができる。

ワード転送フォーマットが選択される場合、１６ビツトより長いＭＩＣレジスタへの読取りあるいは書込みを完成するために、２つの連続するワード転送が必要である。第１ワード転送は目標レジスタの基本アドレスを利用し、そして第２ワード転送はレジスタの基本アドレスプラス１を利用する。例えば、処理装置がワード転送を利用してＭＩＣの送信バッファに書込んでいる場合、それはまずデータの最上位の１６ビツトを書込んで０１１１０をアドレスし、次いでデータの最下位の１６ビツトを書込んで０１１１１をアドレスする。

ＭｒＣアドレス２Ｎ二１　−む且うケ瓜ブー　サイズｏｏｏｏｏ　書込み専用　１０ビツト０００１０　書込み専用　１０ビツトｏｏｉｏｏ　書込み専用　１０ビツト００１１０　書込み専用　１０ビツトｏｉｏｏｏ　書込み専用　１９ビツト０１０１０　読取り専用　１６とフト０１１００　書込み専用　８ビツト０１１１０　書込み専用　３２ビツト１ｏｏｏｏ　読取り専用　３２ビツト能ＪＬＬ乙ρう！（７Ｌヨとλり、１ｍＤ　［９：　Ｏ）　バスタイムアウト定数９Ｄ　（９：　Ｏ）　無指令タイムアウト定数１０　（９：　Ｏ）　無応答タイムアウト定数１Ｄ　〔９：　０）　割込みＡｃｋ、タイムアウト定数９Ｄ（１８：０）　セットアツプレジスタＤ（１５：Ｏ）　状態レジスタＤ　（７：　Ｏ）　基底ベクトル数Ｄ（３１：Ｏ）　送信バッファＤ（３１：０）　受信バッファ本タイム＝（（１０ビツトフイールドの２進／１０進変換〕Ｘ２４９）／　（システムクロック）イムアウト　レジス　ＭＩＣＩＯは４つの１０ビツトタイムアウト定数レジスタ（図示されていない）を含んでおり、それらはレジスタが付勢される前に非ゼロ値で処置装置によって初期化されねばならない、各レジスタは、適切な時に、すべての２４０外部クロックに対して１ビツト、減分される。

バス　イムアラ　レジス　ｌ　Ｍ　Ｉ　ＣＩＯは、全タイムアウト定数レジスタが初期化された後、ＢＴＣレジスタ（図示されていない）を減分し始める。

を効同期が検出される場合、あるいはＭＩＣＩＯが直列データバスで転送している場合、ＢＴＣレジスタは最初にロードした値に再初期化する。ＢＴＣレジスタは０に減分しくタイムアウトする）、状態レジスタのＢＵＳＹ信号とビット１は低にセットされて、ＰＩＭはバスマスターであることを表示する。また、ＢＴＣレジスタがタイムアウトした後、Ｍ　Ｔ　ＣＩＯは、処理装置によってバス指令を停止するあるいは伝送するよう要求されるまで、直列データバスを介して’Ｉ ’ｍ　Ａ１１ｖｅ″メツセージを繰返し送り始める。ＢＴＣレジスタタイムアウトはまた、受信バッファにおけるデータをクリアする。

餠５　イムアウト　レジス　ＮＣＴＣ）ＭＩＣＩＯは、全タイムアウト定数レジスタが初期化された後、ＮＣＴＣレジスタ（図示されていない）を減分するであろう、有効読取りあるいは書込み伝送が処理装置によって実行されるあるいはレジスタがタイムアウトする場合、ＮＣＴＣレジスタは最初にロードされた値に再初期化する。このレジスタがタイムアウトする場合、それによって状態レジスタのＢＵＳＹ信号およびビット１は高にセットされて、バス制御装置１６は現在、別のバス制御装置モードにあることを表示する。ＮＣＴＣレジスタタイムアウトによってまた、元のＢＴＣレジスタ値が２倍になることになる。

無・ご　イムアラ　レジス　ＮＲＴＣＭＩＣＩＯは、最後の直列指令の最後のビットが伝送された後、ＮＲＴＣレジスタ　（図示されていない）を減分するであろう。ＭＩＣＩＯが完全応答メツセージを受信する場合、あるいはタイムアウトする際、ＮＲＴＣレジスタは元のロード値に再初期化するであろう。

タイムアウトが発生すると、処理装置への無応答割込みがＭＩＣＩＯによって発生されるであろう、この割込みタイプは状態レジスタ８９においてビット１１．１０にセットされるであろう。

入　・　イムアウト　レジス　ＦＡＴ旦ＬＭＩＣＩＯが処理装置に割込みを発生した後、ＩＡＴＣレジスタ　（図示されていない）は減分し始めるであろう、処理装置が割込み要求に肯定応答した後、あるいはＩＡＴＣレジスタがタイムアウトする場合、ＩＡＴＣレジスタは最初にロードした値に再初期化するであろう。このレジスタがタイムアウトすると、それによって状態レジスタのＢＵＳＹ信号およびビット１は高にセットされて、バス制御装置１６は現在、別のバス制御モードにあることを表示する。ＩＡＴＣレジスタタイムアウトによってまた、原ＢＴＣレジスタ値を２倍にするであろう。

セ・・　ア・ブレジス　ＭＩＣは、処理装置に通信あるいは診断をセントアップし、がっ開始させるための手段を具備される１１ピントセツトアツプレジスタ（図示されていない）を含む、セットアツプレジスタのとフト０−４．６および７は、それらの機能を実行した後、自動的にリセットされる。ビット５，８．９および１０は、書込まれるあるいはリセットが生じる場合に、変更するだけである。セットアツプレジスタピットフィールドおよび説明は表■で示される。

２図ス叉旦ユ上　−に−一凱一１０　タイムアウト不動作９　モジュールＩＤのみに割込み（代替バス制御装置）８　エコーのみ割込み（代替バス制御ｌｌ装置）之乏ス久旦ｌ上　−笠〜−所一７　多重装置ピーク（多重エコー期待）６　送信バッファクリア４　同時通信送信（エコー期待されず）言　３　ソフトリセット５　２　バスＢの送信不動作 ■　バスＡの送信不動作０　送信バッファからデータ転送一±三七乞ｊニーｔ’　ＭＩＣＩＯはモニタモードに入る性能があり、このモードで、それは直列バス１２を監視し、そしてすべての有効メツセージをその受信バッファに置く。“Ｉ゛■Ａ１１ｖｅ”メツセージおよびＢａｄ　Ｅｃｈｏを含む全メツ−ｆｚ　−’；　ハ、　（１）受信されて、受信バッファに置かれる、（２）割込み要求（ＩＮＴＲＥＱ／）は低と表明される、（３）マイクロプロセッサは受信バッファを介してデータを要求することができる、である。

セットアツプレジスタにおいてビット５をセットすることによって、モニタモード特徴を使用可能にする。

セットアツプレジスタは処理装置インターフアースモードにおいてアクセス可能であるだけなので、モニタモードはＰＩＭ基本モードのために配線されたＭＩＣにのみ利用できる。このモードでは、ＭＩＣは“Ｉ”ｔａＡｌｉｖｅ”信号を直列バスに発生するそれ自体の性能を不動作にする。

跋憇之乏ス１皿　内部１６ビツト状態レジスタ８９は処理装置によってアクセスすることができる。このレジスタは表■で示されるように種々のイベントの状態１５　ＭＯＤＥ　ＣＩ　）　モード選択ビット１４　ＭＯＤＥ　〔０）　モード選択ビット１３　ＤＩＡＧ（１）　診断結果１２　ＤｒＡＧ（０３診断結果１１　ＶＥＣＴＯＲ〔１）　割込ミタイプ１０　ＶＥＣＴＯＲ（０）　割込ミタイプ９　ＢＡＤ−ＰＡＲＪ　バスＡのパリティエラー８　８ＡＤ−ＰＡＲ−８バスＢのパリティエラー７　ＢＡＤ−ＭＡＮＪ　バスＡの無効マンチェスタデータ６　ＢＡＤ−ＭＡＮＪ　バスＢの無効マンチェスタデータ５　ＷＯＲＤＩＩＥＲＲＯＲデータワードカウントエラ４　ＶＡＬ　Ｃ０ＤＥ　ＥＲＲＯＲ妥当性確認コードエラー３　ＢＬＯＣＫ　ＥＲＲＯＲ直列バスＡはバスＢに整合せず２　ＰＥＥＫＢＵＳＹ　ａ−ドはまだ安定せずＩ　５ＴＡＮＤＢＹ　バスマスター待機ＯＴＩＭＥＲ５ＴＡＦＴＥＤ　タイムアウトレジスタ初期化済み表■ ベクトル数レジスタは、ベルトル数割込み処理を利用する性能を有する処理装置を備えている。この値は、ＰＩＭ初期化の間、処理装置２０によってレジスタにロードされるであろう。割込みサイクル中、データバスの最下位のバイトにベクトル数が置かれる前に、前記数の最下位の２ビツトは変更することができる。ＭＩＣ割込み数の４つのタイプが表Ｖに示されている。ＭＩＣＩＯは４つの割込みベクトル数を持っているので、レジスタにロードされた基底ベクトルの最大値は１１１１１１００　（Ｆｃ　Ｈｅｘ）。この割込み法は、処理装置に対してＡＶＳＥＬ／を高にセットすることによって不動作にすることができるが、この処理装置はベクトル数割込み処理あるいは、自動ベクトルが好まれるシステムを利用することはできない。

亘肩辺しｄつ−ｕ訂ｍしロロー　棗込立久不１０　０　正常エコー受信１　１　不良エコー受信Ｌ−二ｙメ」【バ、仁Ｚ１−　ＭＩＣＩＯの内部に３２ビット×３３ワード′書込み専用ＰＩＦＯ５６が備えられて、ＭＩＣＩＯの直列データバスで送信されるであろうバス指令を緩衝する。セットアツプレジスタによって要求される場合、このバッファ５６に置かれたデータは、データワード先入れ先出し順序で転送されるであろう、各データワードは３６ビントマンチエスターメツセージにフォーマントされ、そして直列データバスを介して転送される。

送信バッファはビット６をセントアップレジスタにセントすることによってクリアすることができる。

ＭスＬ　送信バッファのために備えられた３２ビット×３３ワード書込み専用ＰＩＦＯ５６は受信バッファに共有されている。受信バッファは、データワード先入れ先出し順序で動作する。遠隔モジュールからの単一エコ一応答はラッチに格納され、一方、多重エコ一応答はＰＩＦＯ５６に格納される。情報はレジスタ１０ｈを介してマイクロプロセッサには利用可能であり、そしてラッチ、ＦＩＦＯアービトレーションはシステムにとってトランスペアレントである。

イムアウトシース　ローディングシー　ンスタイムアウト定数レジスタは、パワーアップ／リセットシーケンスが完了した後はいつでもロードされる。

開始タイムアウトビット　（状態レジスタビット０）は、タイムアウト定数ローディングシーケンスが完了すると、高に設定される。割込みタイプに対する基底ベクトルアドレスレジスタは、この時もまたロードされる。

マンチェス　−、６　バスモニ　−シー　ンスＭＩＣＩＯは、送信要求されるまで、有効マンチェスター符号化メツセージに対して、直列データ入力バスを連続して監視する。ＭＩＣＩＯはまた、マイクロプロセッサから、有効読取りおよび書込み指令を受信するであろう、無指令タイムアウト定数レジスタは、有効な処理装置読取りあるいは書込みを受信した後、再初期化される。

ＢＴＣレジス　イムア　シー　ンス　バス活動が検出されず、そしてＢＴＣレジスタがタイムアウトすると、下記の動作シーケンスが発生する。　（１）状態レジスタスタンドバイビット〔１〕および外部ＢＵＳＹ信号は低を表して、ＭＩＣＩＯはバスマスターモードにあることを表示する、（２）原ＢＴＣ値はＢＴＣレジスタに再ロードされる。そして（３）同期パルス、３２マンチ工スター符号化 “Ｉ’ｓ”、および奇を表示するパリティビットから成る“Ｉ′膳Ａ１１ｖｅ” メツセージを、ＭＩＣＩＯは繰返し送信し始める。

鯨　イムアウトシー　ンス　ＭＩＣＩＯは、ＮＣＴＣレジスタがタイムアウトする場合、次の動作シーケンスを実行する。　（１）状態レジスタスタンドバイビット〔１〕および外部ＢＵＳＹ信号は高にセットされて、ＭＩＣＩＯはバス代替モードにあることを表示する。　（２）原ＢＴＣ値は２倍にされ、そしてＢＴＣレジスタに再ロードされる。これによって別のバス制御装置１８がバス１２を制御することが可能になる。（３）“Ｉ’ｓ＋　Ａ１１ｖｅ”メツセージは活性化されるとすぐ終了する、そして（４）次いでＭＩＣＩＯはバス監視シーケンスを始めるであろう。

支低土工久土塁脱　バス制御装置１６は、ＲＸＡおよびＲＸＢビンを介して同時に、遠隔モジュール２４−３２の１つから、直列マンチェスター符号化データを受信する。ＭＴＣＩＯはこのデータをチェックし、良好メツセージを選択し、そしてそれをそのＲＸバッファ（ＩＯＨ）に格納する。ＭＩＣＩＯはＩＮＴＲＥＱ／ＮＴＲ低Ｑ表明し、μＰ２０に割込んで、割込み肯定応答で応答する。

μＰ２０から割込み肯定応答を受信した後（μＰ２０はｒ　Ａ　ＣＫ／を低と表明）、ＭＩＣＩＯは自動ベクトルレベル（基底ベクトルアドレス干割込みタイプ）をＤＯ−Ｄ７に置き、そしてＤＳＡＣＫ／ラインを付勢する。

エコー割込みタイプは、Ｎｏｒｖａｌエコー７０　、　Ａｔｔｅｎｔｒｏｎエコー＝１、Ｎｏエコー＝２、およびＢａｄエコー−３である。

μＰ２０が割込みに対して応答できない場合、Ｉｎｔｅｒ−ｒｕｐｔ　Ａｃｋｎｏｅｖｌｅｄｇｅ　Ｔｉｍｅ−ｏｕｔが発生するであろう　（アドレス０６Ｈを介してプログラム可能）。ＭＩＣＩＯはそのＩＮＴＲＥＱ／を不動作にすることによって応答し、そのＢＴＣを自動的に２倍にし、そしてバス活動を監視することに戻る。これによって別のバス制御装置１２が代わることが可能になる。これでバス制御装置受信サイクルを完了する。次いでＭＩＣＩＯは元に戻り、そして μＰ２０からの指令を待つ、受信サイクルにおいてどんな誤りがあっても、ＭＩＣＩＯに状態レジスタの特定フラグをセットさせる。

自動ベクトルが好まれるようなシステムにとって、第２割込みモードが利用可能である。このモードにおいて、割込みレベルはＭＩＣ状態レジスタに格納される。μＰ２０が割込まれた後、それはＭＩＣの状態レジスタに割込みレベルの場所を見つけることができる（ＯＡＨ）；ピッ）１０と１１ゆ割込みレベルはデータバス上に位置するのではない、ＡＶＳＥＬ／ピンは、このモードを利用するために、デアサート　（高）されねばならない。

蓬」をン：セ乙Ｚノ５　ＭＩＣＩＯは、次のシーケンスを実行することによって、両バス１２と１４からメツセージを受信し、かつ復号する。マイクロプロセッサ２０がセットアツプレジスタのビット　（０）をセットするまで、ＭＩＣＩＯは受信モードにある。（１）有効同期信号に対して両バス１２と１４を監視する。　（２）次の３２データビツトおよびパリティビットを復号する。（３）３２ビツトデータに対するパリティを計算する。　（４）計算したパリティを受信パリティビットと比較する（パリティチェック）、（５）両バス１２と１４においてメツセージが受信される場合、両３２ビットデータワードを比較して、それらが同一であるかどうかチェックする；（ａ）両者が同一であれば、受信バッファに置くように１つを選択し、そしてブフロク比較エラーピットをリセットする；　（ｂ）データワードは異なるがパリティチェックはバスした場合、ブロック比較エラービットを高にセットしく状態レジスタのビット３）、そして割込みシーケンスに入る。　（ｃ）１バスではパリティチェックはバスするが他方ではバスしない場合、正しいパリティを有するデータワードを選択し、そしてそれを受信バッファに置く；対応するパリティエラービットをセットしく状態レジスタのビット８または９）、そして割込みシーケンスに入るｉ　（ｄ）両データワードが異なり、そして両方がパリティチェックに通らない場合、ビット８と９を高にセットして、受信シーケンスの開始に戻る。（６）６クロツク　（１６ＭＨｚで３７５ｎｓ）内に他方のバスからメツセージが受信されない場合には；　（ａ）パリティチェックがバスしたら、データを受信バッファに置いて、割込みシーケンスに入る；　（ｂ）パリティチェックに通らなければ、対応するパリティエラービットをセット　（状態レジスタのビット８または９）する。そして（７）受信したメツセージにマンチェスターエラーが検出される場合、対応するマンチェスターエラービットをセットする（状態レジスタのビット６または７）、他のメツセージが有効であれば、データを受信バッファに置いて、割込みシーケンスに入る、そして受信した他のメツセージが無効であれば、対応する状態レジスタビットをセントする。受信シーケンスに戻る。

ｆｆｉ不ｊ１胚ｌ薪、前述のように、送信指令およびデータワードはＭＩＣ指令／エコーおよびデータフォーマットに従う、メツセージを送信するために、μＰ２０は最大３３データワードを（１指令ワードおよび３２データワード）ＭＩＣの送信バッファに書込み、次いで構成をセットアツプレジスタに書込む、ビット０をセットすることによってデータをＴＸＡおよび／またばＴＳＢピンにシフトし、かつ符号化する。ビットＯをリセットすることによってデータをいずれのバスにも送信不能にする。ビットｌをセットすることによってバスＡでの送信を不能にする。ビット１をリセットすることによってバスＡでの送信を可能にする。

ビット２をセットすることによってバスＢでの送信を不能にする。ビット２をリセットすることによってバスＢでの送信を可能にする。

指令およびデータを受信すると、ＭＩＣＩＯはμＰ２０にデータ肯定応答（ＤＳＡＣＫ／）を発生し、セットアツプレジスタビット０−２をリセットし、そしてその送信ルーチンに進む。通常動作では、μＰ２０は、割込みを受信するまで、再びＭＩＣＩＯに書込むことはない。

遠隔モジュールは３６から９６クロツク以内に有効指令ワードに応答する。実行指令が利用される場合、指令ワードと次のデータワード間にギャップはない。

遠隔モジュールが適切な数のデータワードを受信しないあるいはメツセージギャップが３６クロツクより大きい場合、それはアテンションエコーで応答するであろう。アテンションエコーはエラーが検出された後、最小３６クロツクと最大１９２クロツクの間に発生されるであろう。

最小の無応答タイムアウトは２４０クロツクである。

これは、バス制御装置１１が無応答が有効であると考える前に待つであろう時間の最小量である。どのＭｒＣ（どのモード）でも、１６，０００クロツクより大きい時間の間、直列バス１２で送信する場合、ＣＨＡＴＴＥＲＴＩＭＥＲは自動的に送信可能信号（Ｔ　Ｘ　Ｅ　Ｎ）をＭＩＣ内部のハードウェアによって、デアサート　（ｄｅａｓｓｅｒｔ）するであろう、この送信可能信号は、リセット　（ハードまたはソフト）が発生されるまではずっと不動作である。

゛　舌５　シー　ンス　ＭＩＣＩＯはマイクロプロセッサ２０が送信バッファに書込んだ場合、３つの送信指令シーケンスのうちの１つを実行することができる。

パワーアップ／リセットおよびタイムアウトレジスタローディングシーケンスの完了後は、送信指令は有効である。送信指令の３タイプは同時通信、レギュラーおよびループバックである。

゛　；シー　ンス　ＭＩＣＩＯは、マイクロプロセッサがビットパターンｌ０ＸＸＩをセットアツプレジスタビット４〜Ｏに書込み、そしてＤＳＡＣＫ／が表明された後、同時通信メツセージを直列バス９クロツク（１６ＭＦＩＺで５６２．５ｎｓ）に送信し始める。セットアツプレジスタビットｌと２は、セットされると、バスＡおよび／またはＢを不動作にするのに利用される。同時通信シーケンスは以下の通りである。　（１）送信バッファからメツセージを取出す、　（２）同期とパリティを加算してメツセージをフォーマット化する。　（３）メツセージをマンチェスター符号化し、かつ送信する、そして（４）バス監視シーケンスを開始する／継続する。

レギューーシー　ンス　ＭＩＣＩＯは、マイクロプロセッサ２０がビットパターン０ＯＸＸＩをセットアツプレジスタビット４〜０に書込み、そしてＤＳＡＣＫ／が表明された後、メツセージを直列バス９クロツク（ＭＨｚで５６２．５ｎｓ）を送信し始める。セットアツプレジスタビット１と２は、セットされると、バスＡおよび／またはＢを不動作にするのに利用される。レギュラーシーケンスは次の通りである。　（１）送信バッファからメツセージを取出す。　（２）同期およびパリティを加算してメツセージをフォーマット化する、　（３）メツセージをマンチェスター符号化し、かつ送信する、（４）バッファが空になるまでシーケンス１〜３を続ける。

メツセージ間ギャップ時間は０になるはずである。

（５）無応答タイムアウトレジスタの減分を開始する、（６）有効メツセージが受信されるか、またはＮＲＴＣタイムアウトが発生するまで、バスを監視する、（ａ）有効メツセージが受信されると、受信シーケンスの開始に戻る。送信指令がＰｅｅｋ　Ｍｕｌｔｉｐｌｅであれば、多重メツセージが受信されるであろう、そして（ｂ）ＮＲＴＣタイムアウトが発生すると、割込みシーケンスに入る。

ルーブバ・クシ−ンス　この特定送信サイクルの間、マイクロプロセッサ２０は送信バッファに１データワードを書込むことができる。データワードは有効機能コードを含んでいなければならない、このデータは、ビットＯ−２がセットアンプレジスタにセットされる場合、直列バスでは伝送されないであろう、しかし、この条件によってＭｒＣはその自身のメツセージ（ＲＸＡ＝ＴＸＡ　；　ＲＸＢ＝ＴＸＢ）を受信することが可能になる。受信メツセージは受信バッファに保管され、そして直列バスにはメツセージは出力されない。

この診断特徴によってチップの内部回路と論理（同期発生／検出、マンチェスターエンコーダ／デコーダ、並列／直列、直列／並列）をチェックする。メツセージが受信バッファに入った後、ＭｒＣｌｏばμＰ２０に割込み、従ってそれはバッファを読取りそして完全性に対してデータをチェックすることができる１局所ループバックの流れは次の通りである：（１）送信バッファに含まれる１メツセージはマンチェスター符号化される；（２）同期とパリティを加算して、メツセージをフォーマット化する；　（３）次いでＭＩＣはデータワードをそれ自体に伝送する６両バスは下記のシーケンスを並列で実行すべきである：　（ａ）データワードを伝送する、そして（ｂ）受信シーケンスを実行する。

五囚ム之二欠ｌ＾　ＭＩＣＩＯは、受信したメッーセジを復号した後、割込みタイプを決定する。割込みデコードの４つのタイプは正常エコー、アテンションエコー、ノーエコー、および不良エコーである。

エコーシー　ンス　ＭＴＣＩＯは、受信したメツセージのビット１６〜２０（機能コード）が正常エコーを表す場合、正常エコーシーケンスを実行する。メツセージが一旦、妥当と確認されると、以下のシーケンスが生じる。　（１）割込み要求ラインを低にセットする；　（２）ＩＡＴＣレジスタの減分を始める；　（３）状態レジスタビット３，６，７，８，９，１０．１１を低にセットする；　（４）割込み肯定応答ラインがマイクロプロセッサ２０によって低と表明されるかあるいはＩＡＴＣレジスタタイムアウトが発生するまで、それを監視する；　（５）割込み肯定応答ラインが低になる場合、自動ベクトル選択（ＡＶＳＥＳ／）　ラインが読取られる；　（ａ）ＡＶＳＥＬ／が高であれば、割込み要求は３状態であり、そしてバスモニタシーケンスが続けられる、そして（ｂ）ＡＶＳＥＬ／が低であれば、基底ベクトル割込みレジスタの内容はデータラインＤ７〜Ｄｏに置かれ、そしてバスモニタシーケンスが続けられるｉ　（６）ＩＡＴＣタイムアウトが生じると、割込み要求ラインは３状態になり、そして無指令シーケンスが実行されるはずである。

アテンションエコーシー　ンス　ＭＩＣＩＯは、受信したメツセージのビット１６〜２０（機能コード）がアテンションエコーを表す場合、アテンションエコーシーケンスヲ実行スる。アテンションエコーシーケンスは、下記を除けば正常エコーシーケンスと同じである。

（１）状態レジスタビット３，６，７．８および１１はリセットされる。状態レジスタビフ目０はセットされ、そして（２）基底ベクトル値（基底ベクトル割込みレジスターから取出される）は、データラインＤ７からＤＯに置かれる前に１だけ減分される。

−エコーシー　ンス　ＭＩＣＩＯは、ＮＲＴＣレジスタタイムアウトが発生する場合、ノーエコーシーケンスを行う。ノーエコーシーケンスは、下記を除いて正常エコーシーケンスと同じである。　（１）状態レジスタビット１０と１１がそれぞれセットおよびリセットされる。状態レジスタピット３，６，７．８および９はその現在の状態のままである。そして（２）基底ベクトル値（基底ベクトル割込みレジスタから取出される）は、データラインＤ７からＤｏに置かれる前に、２だけ増分される。

エコーシー　ンス　ＭＩＣＩＯは、ブロック比較エラーが生じるかあるいはメツセージがバッファで受信されるが、そのメツセージは有効メツセージではない（無効機能コード）場合、不良エコーシーケンスを行う、不良エコーシーケンスは、下記を除いて、正常エコーシーケンスと同じである。　（１）状態レジスタピットｌＯと１１がセットされる。状態レジスタピント６．７．８および９は現在の状態のままである。状態レジスタビット３は、ブロック比較条件に従って、セット／リセットされる。そして（２）基底ベクトル値（基底ベクトル）割込みレジスタから取出される）は、データラインＤ７からＤＯに置かれる前に、３だけ増分される。

、主ｌコ立潜ｊ［ｌ　主バス制御器Ｗ１６および代替バス制御装置１８は、それがデータワードの６の最上位ビットに他方のモジュールＩＤを持っている限り、データワードを伝送することによって、相互に通信することができる。他の２６ビツトはどんな情報でも含むことができる。送信制御装置は同時通信ビット　（セットアツプレジスタビット４）をセットして、エコーが期待されないことを表す、主／代替通信シーケンスは以下の通りである。”　””　：（１）送信バッファからメツセージを取出す；　（２）同期とパリティを加算して、メツセージをフォーマット化する：　（３）メツセージをマンチェスター符号化し、そして送信する；　（４）送信バッファが空になるまで、１−３を繰返す；そして（５）バス監視シーケンスを始める。代え　（＝　Ｗ）　：　（１）正規受信シーケンスを行う；そして（２）マイクロプロセッサ２０は、受信バッファを読取り、かつメツセージの６の最上位ビットをマスクすることによって、メツセージにアクセスすることができる。

初期化ルーチンの間、マイクロプロセッサ２０はＭＩＣの内部メモリ４２に、バスタイムアウト定数（Ｂ　Ｔ　Ｃ”）、無指令タイムアウト定数（ＮＣＴＣ）、無応答タイムアウト定数（ＮＲＴＣ）、割込み肯定応答タイムアウト定数（ＩＡＴＣ）　、セットアツプレジスタおよび基底ベクトル数をロードする０次に、この値はＭＩＣＩＯによって、タイマ／カウンタにロードされ、そして直列バス制御（主ＰＩＭまたは代替ＰＩＭ制御ｌｊ）を決定するのに利用され、そしてこの装置は直列バス活動を開始させることになる。バス制御装置１６のＢＴＣは、パワーアップ時に、常に、代替えバス制御装置のＢＴＣより小さく、バス制御装置１６は常に、バス１２を最初に制御することは確かである。バスタイムアウトが生じると、ＭＩＣＩＯは“Ｉ”ｍ　Ａ１１ｖｅ’メツセージ（同期、ＰＦＦＦＦＦＦＦＨ，パリティ）を、μＰ２０から指令が受信されるかあるいは無指令タイムアウトが発生するまで、繰返し送信する０代替バス制御装置１８は直列バス活動を検分し、そのバスタイマ／カウンタをリセットし、そしてバス活動を監視し続ける。これはＭＩＣの内部ハードウェアによってなされる。この動作によってバス制御装置１６は直列バス１２を！ＩＩＷし続けることができる。

通常動作では、マイクロプロセッサ２０は、無指令タイムアウトが発生する前に、少なくとも１つの指令を発生する。ＭＩＣＩＯが指令を受信すると、ＭＩＣＩＯの内部ハードウェアによって無指令タイムアウトカウンタがリセットされ、その指令が実行され、そしてバスタイムアウトカウンタはリセットされる。次いでＭＩＣＩＯはバス活動を監視し、そして次のバスタイムアウトを待つ。何らかの理由で、マイクロプロセッサ２０がＭＩＣＩＯと通信できない場合には、無指令タイムアウトが発生し、そしてバス制御装置のＭＩＣＩＯはそのＢＴＣを自動的に２倍にする０次いでＭＩＣＩＯはバス活動を監視し、そして次のバスタイムアウトを待つ。次いで代替バス制御装置１８がバス１２を制御するようになるが、それは、そのＭＩＣのＢＴＣがより小さいからである（それは、バス制御装置１６がタイムアウトする前にタイムアウトし、そしてそれは“■”腸Ａ１１ｖｅ″ を送信し始めるであろう）。

スイ・チモード前述のように、遠隔スイッチモード（Ｒ３Ｍ）では、３２データＩ１０ピン（Ｄ（３１：Ｏ））が離散的出力制御信号として利用されて、３２の異なる装置をオン／オフする。アドレスＩ１０ピン（Ａ（４：０））は出力として利用されて、３２の装置をアドレスし、２ビツト状態入力（ＳＴＡＴ　〔ｌ　：０））をＭＩＣの内部ＲＡＭ４２にロードする。さらに、ＡＤＬＤ／を利用して有効アドレスがアドレスバス上にあることを表示する。

図１０は、遠隔スイッチモード動作の一般マイクロプログラム流れ図である。

図５で示されたように、追加マルチプレクサ６４および３状態駆動装置／受信装置６６を利用して、ＭＩＣＩＯを他装置（固体回路ブレーカ−１ＡＤＣ，ＤＡＣ２等）とインターフェースさせることができる。この一般インターフェースは、ここではＭＥＰＣＡＭインターフェースモジュール（ＭＩＭ）と称される。

例えば、ＭＩＭ６８、固体回路ブレーカあるいは電力制御器７０、およびある支持設備は、１つ以上の負荷への電力を制御する遠隔スイッチモジュール２４として作用するよう構成されている。遠隔スイッチモードでは、ＭＩＣＩＯはバス１２を固体回路ブレーカ７０にインターフェースさせる。Ｒ３Ａ２４は指令（Ｓｅｔ−ｕｐ＋　Ｅｘｅｃｕｔｅ。

５ｅｌｆ　ｔｅｓｔおよびＰｅｅｋ）をバス制御装置１６（または代替バス制御装置１８）から受信し、そしてエコー（Ｎｏｒｍａ＋またはＡｔｔｅｎｔｉｏｎ）をバス制御装置１６または１８に返信する。

員二装置指皇：下記はバス制御装置１６とＲＳ　Ａ２４の間の単一装置指令および応答を示す、バス制御装置１６は先ず、５ｅｔ−ｕｐ指令を送信する。

１Ｏ−ｂｉｔ　ｆｉｅｌｄこのセットアツプ指令は有効データタイムラグ定数を含む、この時定数は負荷が安定するのに要する時間の量である（晟悪の場合）　、　Ｐｅｅｋ　Ｓｉｎｇｌ　Ｄｅｖｉｃｅ指令が発生すると、その時定数がタイムアウトするまで、戻り状態ばＰｅｅｋ　Ｄｅｖｉｃｅ　Ｂｕｓｙを表す。この特徴はバス制御装置１６が、装置の状態が有効になる前に装置状態情報を要求しないようにしている。

Ｒ５Ｍ２４：エラーゼが検出されナケれば、Ｒ３Ｍ２４は５ｅｔ−ｕｐ　Ｎｏｒ ■ａｌエコーを返信する。

バス制御装置１６：次に、バス制御装置１６は遠隔モジュール２４に特定装置をオンまたはオフするように知らせるｅｘｅｃｕ　ｔｅ指令を発することができる。この指令ワードの後に３２ビツトデータワードが続く。

（来夏以下余白）１＝ＯＮＲＳ　Ｍ２４　：エラーが検出されなければ、Ｒ３Ｍ２４はｅｘｅｃｕｔｅ　ｎｏｒｍａｌエコーを送信する。

Ｖａｌｉｄａｔｉｏｎ　Ｃｏｄｅｅｘｅｃｕｔｅ　ｎｏｒｍａｌエコーの開始後、ＭＩＣＩＯは指令を実行し始める。適切なオン／オフビットパターン（データワートノＤＥＶＩＣＥ　ＩＤおよび０Ｎ１０ＦＦビツトによって判定された）を有するデータＩ１０ビンは内部にラッチされ、かつ送信される。単一装置動作において、ｌデータ出力ラインのみが変化し、他の３１データ出カラインは前もって定められたままである。Ｒ３Ｍ２４は全状態ビットを引続き読出す、２ピント状態入力（ＳＴＡＴ（１：Ｏ））はメモリ４２に保管され、そしてＰｅｅｋ　Ｓｉｎｇｌｅ／　Ｍｕｌｔｉｐｌｅ　Ｄｅｖｉｃｅ指令が発せられる場合、バス制御装置１６にとって利用可能にされる。

ＲＳ　Ｍ２４　：受信した妥当性確認コードが固定値３３３Ｈに整合しない、あるいは受信したデータワードの数がワードカウントに等しくない場合には、ＲＳ　Ｍ２４はｅｘｅｃｕｔｅ　ａｔｔｅｎｔｉｏｎ　ｅｃｈｏを送信する。

実行は行われない。

パリティあるいはマンチェスターエラーがいずれかのブロックで検出される場合、指令メツセージは無視され、そしてエコーは返信されない。ブロック比較チェックができない場合、ブロック比較チェ・ンクエラービット　（ビット３）は高にセットされる。エコーはブロックエラーについては返信されないであろう。

バス制御装置１６はＰｅｅｋ　Ｓｉｎｇｌｅ　Ｄｅｖｉｃｅ指令を発して、状態入力（ＳＴＡＴ　（１：　Ｏ））をチェ・ンクすることができる。

Ｒ５Ｍ２４はＰｅｅｋ　Ｓｉｎｇｌｅ　Ｄｅｖｉｃｅ　ｎｏｒｍａｌ　ｅｃｈｏを戻す。

有効データタイムラグ定数がタイムアウトしなければ、Ｒ３Ｍ２４はＰｅｅｋ　Ｓｉｎｇｌｅ　Ｄｅｖｉｃｅ　ａｔｔｅｎｔｉｏｎ　ｅｃｈ。

を戻す。

バス制御装置１６はまた、Ｐｅｅｋ　ｍｏｄｕｌｅ指令を発して、ＭＩＣの内部状態をチェックする。

Ｒ３Ｍ２４はＰｅｅｋ　ｍｏｄｕｌｅ　ｎｏｒｍａｌ　ｅｃｈｏを戻す。

隻里笠！指主：バス制御装置１６は多重装置指令を発して、一度に２つ以上のデータラインをオン／オフすることができる。下記は、バス制御装置１６とＲ３Ｍ２４間の多重装置指令と応答を示す。

一゛−−゛　−バス制御装置１６は実行指令を発することができる。指令ワードの次に、遠隔にあるＭＩＣＩＯに（ｎ＋１）データラインをそれぞれオンあるいはオフするように知らせる　（ｎ＋１）の３２ビツトデータワードが続く。

１巡Ｒ３Ｍ２４：エラーが検出されない場合、ＲＳ　Ｍ２４はｅｘｅｃｕｔｅ　ｎｏｒｖａｌ　ｅｃｈｏを送信する。

ｅｘｅｃｕｔｅ　ｎｏｒｍａｌ　ｅｃｈｏの開始後、ＭＩＣＩＯは次いで１データ出力サイクルを実行して、新規データライン値をセントあるいはりセントする。

Ｒ３Ｍ２４：受信した妥当性確認コードが固定値３３３Ｈと整合しない、あるいは受信したデータワードの数がワードカウントに等しくない場合には、ＲＳ　Ｍ２４はｅｘｅｃｕｔｅ　ａｔｔｅｎｔｉｏｎ　ｅｃｈｏを送信するであろう。

実行は行われない。

Ｐｅｅｋ　Ｍｕｌｔｉ　ｌｅ　Ｄｅｖｉｃｅヒム　バス制御装置１６はＰｅｅｋ　Ｍｕｌｔｉｐｌｅ　Ｄｅｖｉｃｅ指令を発して、単一の遠隔モジュールから１ブロツクのデータを要求することができる。チェックしようとする装置の数（ｎ）は指令ワードで送信される。遠隔モジュール２４は、装置１で開始する“ｎ” エコーをバス制御装置１６に戻す、Ｒ３Ｍモードでは、遠隔モジュール２４は装置１から装置ｎ＋１に、状態入力（ＳＴＡＴ　（１：　Ｏ）　）を返信するであろう。

バス制御装置１６は有効エコーの全部をその受信ノ＼・ンファに置き、次いで単一割込み要求（低と表明されるＩＮＴＲＥＱ／）を発生するであろう。バス制御装置１６が送信ビット　（セットアンプレジスタのビット０）をセントする場合、それはまたｐｅｅｋ　ｍｕｌｔｉｐｌｅ　ｄｅｖｉｃｅｓピント　（セットアツプレジスタのビット７）をセットして、バス制御装置１６は多重選択を期待していることを表示しなければならない。

バス制御装置１６は、“ｎ”装置からの情報に対してＰｅｅｋ　Ｍｕｌｔｉｐｌｅ　Ｄｅｖｉｃｅ指令を発する。″チェックしようとする装置の数”フィールドは５ビツトフイールドである。　０ＯＯＯＯ＝　１装置、０ＱＯＱ１＝２装置２１．９゜１１１１１＝３２装置。

チェックしようとする装置Ｑ数Ｒ５Ｍ２４は、装置１で開始する“ｎ”装置に対する状態入力情報で応答するであろう。

（来貢以下余白）大藍皿片１里指倉を利用して、図７に示されるように、Ｒ３ＭあるいはＲ５Ｍ／ＤＩＭＭ合わせモードで動作するすべての遠隔モジュールにおいて、すべてのＤ（３１：Ｏ）出力をオンあるいはオフする。以下の例は入城同時通信指令を示す。このタイプの指令では遠隔モジュールからの応答は期待されない。

バス制御装置１６は入城同時通信“Ｏｎ”指令を送信する。

注：モジュールＩＤは無視され、従って遠隔モジュールによってエコーは発生されない。

同時通信実行動作中、ＭＩＣは、全３２データラインをオフする００００００００）１、あるいは全３２データラインをオンするＦＦＦＦＦＦＦＦＨｌを出力する。ｌデータ出力サイクルのみが実行される。

モジュール同時通信指令を利用して、Ｒ３ＭあるいはＲ３Ｍ／ＤＩＭ組合わせモードで動作する特定遠隔モジュールにおける全装置をオンあるいはオフする。

次の例はモジュール同時通信指令を示す。このタイプの指令では遠隔モジュールからの応答は期待されない。

この指令は、Ｒ３Ｍ／ＤＩＭ！合わせモードに対してのみ、遠隔スイッチモードにおけるＭＩＣにとって有効である。

バス制御装置１６はモジュール同時通信“ｎｏ”指令を送信する。

注：遠隔モジュールによってエコーは発せられないであろう。

同時通信実行動作中、ＭＩＣＩＯは、全３２データラインをオフする００００００００１１、あるいは全３２データラインをオンするＦＦＦＦＦＦＦＦ）ｌを出力する。１データ出力サイクルのみが実行される。

５ｅｌｆ−Ｔｅｓｔ指令はバス制御装置１６によって発せられて、いずれの遠隔モジュールでも自己検査を実行するよう命令する。以下の例は、バスｗＩＩＩＩ装置と遠隔モジュール間の自己検査指令およびその応答を示す。

バス制御装置１６は５ｅｌｆ−Ｔｅｓｔを遠隔モジュールに送信する。

遠隔モジュール２４ば５ｅｌｆ−ｔｅｓｔ　ｎｏｒｍａｌ　ｅｃｈｏを送信して、５ｅｌｆ−ｔｅｓｔ指令の受信を肯定応答する。

モジュール２４のような遠隔モジュールは、エラーが生じなければ、その自己検査を開始するであろう。データライン出力は変化しないままである。受信した妥当性確認コードが適切な同定値と整合しない場合には、遠隔モジュールは５ｅｌｆ−ｔｅｓｔ　ａｔｔｅｎｔｉｏｎ　ｅｃｈｏを送信し、そして指令を無視するであろう。

バス制御装置１６は、５ｅｌｆ−ｔｅｓｔ指令の後、Ｐｅｅｋ　Ｍｏｄｕｌｅ指令を発生することができて、自己検査の結果および遠隔にあるＭｒＣｌｏの状態を得る。

遠隔モジュール２４は、遠隔にあるＭＩＣの内部状態を有するＰｅｅｋ　Ｍｏｄｕｌｅ　Ｎｏｒｍａｌ　Ｅｃｈｏを戻す。

データ入力モード（Ｄ　Ｉ　Ｍ）において、Ｍ　Ｉ　ＣｌＯ４まバス１２を、ディジタルフォーマットを発生するし）ずれの装置ともインターフェースさせる。

このモードで番よ、ＭｒＣｌｏは、第６図の下方右側部分で示される全３２チヤネルを常に監視する。ディジタルデー列よ内部ＲＡＭ４２に保管される。このデータはＰｅｅｋ　Ｓｉｎｇｌｅ　Ｄｅｖｉｃｅ指令を介して、バス制御装置１６にとって利用可能であに変換を開始するのに利用され、そしてＲ／Ｗは、し６で示されるようにデータバス上のデータが有効で凌ることを示す入力信号として利用される。　Ｍ　Ｉ　Ｃ１ｏ！：チャネルアドレスをアドレスバスＡ　（４：　Ｏ）に置きそしてＡ　Ｄ　Ｌ　Ｄ／を低と表明する０次いでＭＩＣＩＯは変換信号ＡＤＣＯＮ／を発生し、そしてＲ／Ｗビンのデータ有効応答を待つ。Ａ／Ｄ変換器７２を利用する場合、変換中はＲ／Ｗは高であり、そしてＡＤＣ７２によって低と表明されて、変換が完了したことを表す。次いでディジタルデータはデータバスから読取られ、そして特定ＲＡＭ場所に置がれる（場所は特定チャネルのアドレスを表す）、アドレスは減分され、そしてサイクルは繰り返される。ＭＴＣｌｏは最高アドレス　（ＩＦｈ）で開始し、最低位（ＯＯｂ）まで減分し、次いで再び最高アドレスで開始する。バス制御装置１６はＰｅｅｋ　ＳｉｎｇｌｅＤｅｖｉｃｅ指令を介してデータにアクセスすることができる。　Ｐｅｅｋ　Ｓｉｎｇｌｅ　Ｄｅｖｉｃｅが発生すると、ＭＩＣＩＯはその現在のプロセスを終了し、ＲＡＭ場所（場所は特定チャネルのアドレスを表す）を選択し、そしてその場所におけるデータをバス制御装置１６に伝送する。

ハス制御装置１６はＰｅｅｋ　Ｓｉｎｇｌｅ　Ｄｅｖｉｃｅ指令を送信する。

図もよ号、Ｄ　Ｉ　Ｍ２ＳはＰｅｅｋ　ＳｉｎｇＩｅ　Ｄｅｖｉｃｅ　ｎｏｒｍａｌ　ｅｃｈｏを戻す書よバス制御装置１６はまた、監視しようとするチャネルの数を特定するために５ｅｔ−ｕｐ指令を発する。５つの最下位ビットは、サンプルされたチャネルの数を短期サイクルするのに利用することができる。バス制御装置１６は、この特徴を利用するために、３２より少ない数を挿入することができる０ＭＩＣ１０は、５ｅｔ−ｕｐ指令が発せられない場合、３２にデフォルトするであろう。

バス制御装置１６は５ｅｔ−ｕｐ指令を発する。

エラーが検出されない場合、ＤＩＭ２６は５ｅｔ−ｕｐ　ｎｏｒｍａｌｅｃｈｏを返信するであろう。

Ｐｅｅｋ　Ｍｕｌｔｉ　ｌｅ　Ｄｅｖｉｃｅ　（Ｖピー　４バス制御装置１６はＰｅｅｋ　Ｍｕｌｔｉｐｌｅ　Ｄｅｖｉｃｅ指令を発して、遠隔モジュール２６から１ブツロクのデータを要求する。チェックしようとする装置の数（ｎ）は指令ワードで送信される。遠隔モジュールは、装置１で開始するｎ”エコーを、バス制御装置１６に返信するであろう、ＤＩＭモードでは、遠隔モジュール２６は装置１から装置ｎ＋１に、データライン入力（Ｄ（１５：Ｑ））を返信するであろう。バス制御装置ＦＩ６は有効エコーの全部をその受信バッファに置き、次いで単一割込み要求（低と表明されるＩＮＴＲＥＱ／）を発生するであろう。バス制御装置１６が送信ビット　（セットアツプレジスタのビット０）をセットする場合、それはまた、Ｐｅｅｋ　５ｕｌｔｉｐｌ　ｄｅｖｉｃｅｓビット　（セットアツプレジスタのビット７）をセットし、バス制御装置１６は多重エコーを期待するべきであることを表す。

バス制御装置１６は“ｎ”装置からの情報に対してＰｅｅｋ　Ｍｕｌｔｉｐｌｅ　Ｄｅｖｉｃｅ指令を発する。“チｊ−７りしようとする装置の数”フィールドは５ビツトフイールドである。　０Ｏ０００＝　１装置、００００１　＝　２装置１９１．。

１１１１１＝３２装置。

チェックしようとする装置Ｑ数モジュール２６は、装置１で開始する“ｎ″装置対するデータライン入力情報で応答するであろう。

−−モードデータ出力モードは、図６で示されるように、データ出力モード基本動作モードに対して配線された遠隔に置かれたＭＩＣに対するデータ人力モードと自動的に結合されている。

データ出力モードはデータ人力モードより優先権がある。ＤＯＭ指令がＭＩＣｌ、０によって受信される場合、それはデータラインの読出しを（ＤＩＭ動作）停止し、そしてそれが受信したデータワードの出力をすべて終了するまでバス１２を駆動し始める。ＡＤＣＯＮ／信号が現在のＤＩＭサイクルを表明した後、出力サイクルが開始する。本質的に、ＤＯＭはサイクルスティール動作を実行するが、それは情報を出力するために、ＡＤＣＯＮ／（ＤＩＭ変換信号）　とＲ／Ｗ　（ＤＩＭ−ＡＤＣ作動可能信号）との間の変換時間を利用するからである。一般利用のためには、ＤＯＭ基本動作モードはバス１２を、ディジタル情報を受信する装置にインターフェースさせる。次いで情報はアナログ形式に、第８図の７６で示されるようなディジタル／アナログ変換器（ＤＡＣ）　、第８図の７８で示されるようなパルス幅変調器（ＰＷＭ）あるいは第８図の８０で示されるようなステップモータ駆動器（ＳＭＤ）としての手段によって変換することができる。

１６データＩ１０ビン（Ｄ　（３１：　１５）　）は出力として利用される。アドレスＩ１０ピン（Ａ［４：０））は３２装置をアドレスする出力として利用される。さらに、ＡＤＬＤ／はアドレス信号は有効であることを表示するのに利用される。ＩＡＣＫ／信号は、外部装置は現在のデータワードを読取って、次のデータワードに対して準備のできたことを表示する入力として利用される。この信号は、ハンドシェイクインターフェース５８によって与えられたハンドシェイキング特徴を不動作にするために、低に保持され得る。ＩＮＴＲＥＱ／が低に保持される場合、多重データワードは、それらが受信された順序で、データバスＩ２に引き続いて置かれる。

下記および第６図は、データ出力モードにおけるバス制御装置１６と遠隔に置かれたＭＩＣＩＯとの間のデータ出力モード動作を示す。

バス制御装置１６はｅｘｅｃｕ　ｔｅ指令を発生する。指令ワードの次には（ｎ＋１）の３２ビツトデータワードが続く。

Ｖａ２ｉｃｉａｔｉｏｎ　Ｃｏｄｅエラーが検出されなければ、ＤＯＭ　（すなち２８−３２）はｅｘｅｃｕｔｅ　ｎｏｒｖａｌ　ｅｃｈｏを送信し、次いでバス制御装置１６によって特定された装置にデータを書込むことに進むであろう。

Ｖａｌｉｄａｔｉｏｎ　Ｃｏｄｅ受信した妥当性確認コードが固定値７７７Ｈと整合しない、あるいは受信したデータワードの数がワードからカウントに等しくない場合には、ＤＯＭはｅｘｅｃｕ　ｔｅａｔｔｅｎｔｉｏｎ　ｅｃｈｏを送信するであろう。

実行は行われない。

第１１図に示されるように、ＤＯＭピークモジュール手順は、指令ワードフォーマットを除けば、Ｒ３Ｍピークモジュール手順と同じである。指令ワードは正しい妥当性確認コードを含まなければならない。

Ｒ３Ｍ　ＤＩＭ　ムわ廿モードＲＳＭ／ＤＴＭ組合わせモードは第７図および第１３図に示され、そして５ｅｔ −ｕｐ指令にピント１５をセントし、かつＲ３Ｍモードに対して配線された遠隔モジュールに指令ワードを送信することによって割込み可能である。有効データタイムラグ定数（Ｒ３Ｍモードに対する）は同じ指令ワードで送信される。

バス制御装置１６はを効データタイムラグ定数を有する５ｅｔ−ｕｐ指令を発生する。

ＤＩＭモードを監視するチャネルの数は第２の５ｅｔ−ｕｐ指令（ビット１５をセットした）を送信することによって構成することができる。

５ｅｔ−ｕｐ指令の両方の場合に、ビット１４はｐｅｅｋ　ｄｅｖｉｃｅｎｏｒｍａｌ　ｅｃｈｏのフォーマットを表示する。

皇二装置指皇バス制御装置１６はＰｅｅｋ　Ｓｉｎｇｌｅ　Ｄｅｖｉｃｅ指令を発生する。

最後の５ｅｔ−ｕｐ指令がＢＩＴ１４セットを持つ場合には、Ｒ３Ｍ／ＤＴＭは、Ｒ３Ｍデータ　（２ＢＩＴ状態入力および制御ビット）とＤＩＭデータ　（１３ビツトＬＳＢ）を存するｐｅｅｋ　ｓｉｎｇｌｅ　ｄｅｖｉｃｅ　ｎｏｒｍａｌ　ｅｃｈｏで応答するであろう。

最後の５ｅｔ−ｕｐ指令がビット１４リセツトを持つ場合には、Ｒ３Ｍ／ＤＩＭは、Ｒ３Ｍデータのみを有するｐｅｅｋ　ｓｉｎｇｌｅ　ｄｅｖｉｃｅ　ｎｏｒｍａｌ　ｅｃｈｏで応答するであろう。

有効データタイムラグ定数がタイムアウトしなければ、Ｒ５Ｍ／ＤＩＭはｐｅｅｋ　ｓｉｎｇｌｅ　ｄｅｖｉｃｅ　ａｔｔｅｎＨｏｎｅｃｈｏを戻す。

Ｒ３Ｍ／ＤＩＭＩＪＩ合わせモードは、組合わせデータフォーマットが利用されていない（Ｓｅｔ−ｕｐ指令のビット１４がリセットされる）場合、この組合わせモードのＤＩＭ動作からデータを得るために特定指令を必要とする。この指令を利用して、ＭＩＣの内部ＲＡＭ４２に置かれた１６ビツト／アドレス入力データは返信する。

組合わせモードでのＤＩＭ動作は、正規ＤＩＭ非組合わせ動作に対するＰｅｅｋ　Ｓｉｎｇｌｅ　Ｄｅｖｉｃｅ指令およびＰｅｅｋＭｕｌｔｉｐｌｅ　Ｄｅｖｉｃｅ指令の代わりに、Ｐｅｅｋ　Ｓｉｎｇｌｅ　Ｄｅｖｉｃｅ指令−Ｒ３Ｍ／ＤＩＭおよびＰｅｅｋ　Ｍｕｌｔｉｐｌｅ　Ｄｅｖｉｃｅ指令−Ｒ３Ｍ／ＤＩＭが利用されることを除けば、非組合わせモードにおけると同様である。指令の機能は同じであるが、指令ワードの機能コードフィールドは異なる。Ｒ３Ｍ指令のすべては、５ｅｔ−ｕｐ指令のビット１４がリセットされる場合、組合わせモードの間は同じままである。

発明を実行するための最良モードについて詳細に述べてきたが、この発明が関連する分野の業者は、添付のクレームによって定められる本発明を実行するための種々の代わり得る設計および実施態様を気付くであろう。

国際調査報告フロントページの続き（８１）指定国　ＥＰ（ＡＴ、ＢＥ、ＣＨ，ＤＥ。

ＤＫ、ＥＳ、ＦＲ，ＧＢ、ＧＲ，ＩＴ、ＬＵ、ＮＬ、ＳＥ）、　ＣＡ、ＪＰ（７２）発明者　ピーロウスキー、デニス、エイ。

アメリカ合衆国、ミシガン　４８０６５、ロメオ、マウント　ヴアーノン、６６４６０

Claims

【特許請求の範囲】

１．通信プロトコルを有する時分割多重直列データバスシステムで利用される装置であって、この装置は少なくとも１つの遠隔モードにおいて、１／０装置と前記データバス間で、制御された直接情報伝達を行う第１手段、および処理装置インターフェースモードにおいて、処理装置と前記データバス間で、制御された情報伝達を行う第２手段を備え、そして通信プロトコルは複数の指令を含んでおり、前記第１手段は指令の各々の妥当性を判定し、かつそれに応答して妥当性確認信号を発生する手段を含んでいることを特徴とする単一インターフェースチップ装置。
２．前記第１手段は遠隔切換えモードにおいて、少なくとも１つの切換え装置と前記データバス間の情報伝達を制御する切換え手段を含んでいることを特徴とする請求の範囲１の装置。
３．少なくとも１つの切換え装置は電力切換え装置であることを特徴とする請求の範囲２の装置。
４．前記第１手段はデータ入力モードにおいて、複数のデータ入力装置と前記データバス間の情報伝達を制御するデータ入力手段を含んでいることを特徴とする請求の範囲１あるいは２の装置。
５．データ入力装置にはセンサが含まれることを特徴とする請求の範囲４の装置。
６．前記第１手段はデータ出力モードにおいて、複数のデータ出力装置と前記データバス間の情報を制御するデータ出力手段を含んでいることを特徴とする請求の範囲１あるいは２の装置。
７．前記第１手段はデータ出力モードにおいて、複数のデータ出力装置と前記データバス間の情報を制御するデータ出力手段を含んでいることを特徴とする請求の範囲４の装置。
８．前記データ出力装置には出力駆動回路が含まれることを特徴とする請求の範囲６の装置。
９．前記データ出力装置には出力駆動回路が含まれることを特徴とする請求の範囲７の装置。
１０．前記第１手段は妥当性確認信号に応答してデータバスにエコーメッセージを与える手段を含んでいることを特徴とする請求の範囲１の装置。
１１．通信プロトコルを有する時分割多重直列データバスシステムで利用される装置であって、この装置は切換えモード、データ入力モードおよびデータ出力モードを含む複数の遠隔モードにおいて、１／０装置と前記データバス間の情報伝達を直接制御する第１手段、および処理装置インターフェースモードにおいて、処理装置と前記データバス間の情報伝達を制御する第２手段を備えていることを特徴とする単一インターフェイスチップ装置。
１２．前記第１手段は妥当性確認信号に応答して、データバスにエコーメッセージを与える手段を含んでいることを特徴とする請求の範囲１１の装置。
１３．第１手段は２つの遠隔モードの組合わせモードにおいて、１／０装置とデータバス間の情報伝達を直接に制御することを特徴とする請求の範囲１１の装置。