JP2944543B2 - 割込み制御装置 - Google Patents
割込み制御装置Info
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- JP2944543B2 JP2944543B2 JP31962796A JP31962796A JP2944543B2 JP 2944543 B2 JP2944543 B2 JP 2944543B2 JP 31962796 A JP31962796 A JP 31962796A JP 31962796 A JP31962796 A JP 31962796A JP 2944543 B2 JP2944543 B2 JP 2944543B2
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- circuit
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Description
【０００１】
【発明の属する技術分野】本発明は割込み制御装置に関
し、各外部入力信号のノイズ除去を行い各外部入力信号
に対応した各割込み処理を実行する割込み制御装置に関
する。
し、各外部入力信号のノイズ除去を行い各外部入力信号
に対応した各割込み処理を実行する割込み制御装置に関
する。
【０００２】
【従来の技術】従来、この種の割込み制御装置は、ＣＰ
Ｕその他の周辺回路を内蔵したマイクロコンピュータな
どに広く用いられている。たとえば、図６は、従来の割
込み制御装置の構成例を示すブロック図である。図６を
参照すると、この従来の割込み制御装置は、ノイズ除去
回路６１０，割込みコントローラ回路６２２，ＣＰＵ１
２８を備える。
Ｕその他の周辺回路を内蔵したマイクロコンピュータな
どに広く用いられている。たとえば、図６は、従来の割
込み制御装置の構成例を示すブロック図である。図６を
参照すると、この従来の割込み制御装置は、ノイズ除去
回路６１０，割込みコントローラ回路６２２，ＣＰＵ１
２８を備える。
【０００３】ノイズ除去回路６１０は、外部入力信号が
割込み要求入力信号ＩＮＴｎとして入力されると、ま
ず、外部入力信号のノイズを除去することにより、外部
入力信号がノイズであるか否かを判別し、その結果ノイ
ズでないと判定した場合のみ、割込みコントローラ回路
６２２へ割込み要求発生を通知する。図７は、このノイ
ズ除去回路６１０の詳細構成例を示すブロック図であ
る。このノイズ除去回路６１０は、割込み要求入力信号
ＩＮＴｎとして入力される外部入力信号をＣＰＵクロッ
ク信号により順次シフトし各シフト出力を並列出力する
シフトＦ／Ｆ回路Ａ，Ｂ，Ｃと、このシフトＦ／Ｆ回路
Ａ，Ｂ，Ｃの並列出力を入力し外部入力信号の立下り，
立上りのアクティブレベルが一定のパルス幅を満たすエ
ッジを検出する論理ゲート６１１，６１２と、外部入力
信号の立下り，立上りのアクティブレベルにより論理ゲ
ート６１１，６１２の出力を選択し割込みコントローラ
回路６２２にノイズ除去信号として出力する信号選択回
路６１３と、を備える。
割込み要求入力信号ＩＮＴｎとして入力されると、ま
ず、外部入力信号のノイズを除去することにより、外部
入力信号がノイズであるか否かを判別し、その結果ノイ
ズでないと判定した場合のみ、割込みコントローラ回路
６２２へ割込み要求発生を通知する。図７は、このノイ
ズ除去回路６１０の詳細構成例を示すブロック図であ
る。このノイズ除去回路６１０は、割込み要求入力信号
ＩＮＴｎとして入力される外部入力信号をＣＰＵクロッ
ク信号により順次シフトし各シフト出力を並列出力する
シフトＦ／Ｆ回路Ａ，Ｂ，Ｃと、このシフトＦ／Ｆ回路
Ａ，Ｂ，Ｃの並列出力を入力し外部入力信号の立下り，
立上りのアクティブレベルが一定のパルス幅を満たすエ
ッジを検出する論理ゲート６１１，６１２と、外部入力
信号の立下り，立上りのアクティブレベルにより論理ゲ
ート６１１，６１２の出力を選択し割込みコントローラ
回路６２２にノイズ除去信号として出力する信号選択回
路６１３と、を備える。
【０００４】この種のノイズ判断方法は、例えば、特開
平２−３６４１１号にはマイクロプロセッサにより制御
されるデータ入力装置において、信号ラインの変化を検
出する入力データの処理方式が記載されている。
平２−３６４１１号にはマイクロプロセッサにより制御
されるデータ入力装置において、信号ラインの変化を検
出する入力データの処理方式が記載されている。
【０００５】割込みコントローラ回路６２２は、ノイズ
除去信号を入力し各外部入力信号に対応して割込み要求
中であることを示す各要求フラグ信号を出力する割込み
要求フラグ回路６２５と、ＣＰＵにより予め設定された
マスクフラグ信号により各要求フラグ信号をマスクする
割込みマスク回路と、この割込みマスク回路を介して各
要求フラグ信号の優先順位判定を行い割込み要求出力信
号をＣＰＵ１２８に出力する優先順位判定回路６２７
と、を備える。
除去信号を入力し各外部入力信号に対応して割込み要求
中であることを示す各要求フラグ信号を出力する割込み
要求フラグ回路６２５と、ＣＰＵにより予め設定された
マスクフラグ信号により各要求フラグ信号をマスクする
割込みマスク回路と、この割込みマスク回路を介して各
要求フラグ信号の優先順位判定を行い割込み要求出力信
号をＣＰＵ１２８に出力する優先順位判定回路６２７
と、を備える。
【０００６】この種の割込み制御方式は、マイクロコン
ピュータによるプログラム実行中に外部端子から割込み
要求が入るとこの割込み要求に対応して、所定の処理を
行う割込み制御方式がある。例えば、特開平４−２１７
０５８号には、入力される割込み要求入力信号の優先順
位制御を高速に実行することを可能とする技術が記載さ
れている。また、特開平６−３０９１７９号には、処理
時間の短縮化を図れる割込み制御装置の技術が記載され
ている。
ピュータによるプログラム実行中に外部端子から割込み
要求が入るとこの割込み要求に対応して、所定の処理を
行う割込み制御方式がある。例えば、特開平４−２１７
０５８号には、入力される割込み要求入力信号の優先順
位制御を高速に実行することを可能とする技術が記載さ
れている。また、特開平６−３０９１７９号には、処理
時間の短縮化を図れる割込み制御装置の技術が記載され
ている。
【０００７】この従来の割込み制御装置は、割込み要求
入力信号ＩＮＴｎとする各外部入力信号のノイズをノイ
ズ除去回路６１０により除去し、各外部入力信号に対応
して割込み要求中であることを示す各要求フラグ信号を
マスク信号によりマスクした後その優先順位判定を優先
順位判定回路６２７により行い、割込み要求出力信号を
ＣＰＵ１２８に出力し、各外部入力信号に対応した割込
み処理をＣＰＵ１２８により実行する。
入力信号ＩＮＴｎとする各外部入力信号のノイズをノイ
ズ除去回路６１０により除去し、各外部入力信号に対応
して割込み要求中であることを示す各要求フラグ信号を
マスク信号によりマスクした後その優先順位判定を優先
順位判定回路６２７により行い、割込み要求出力信号を
ＣＰＵ１２８に出力し、各外部入力信号に対応した割込
み処理をＣＰＵ１２８により実行する。
【０００８】図８，図９は、この従来の割込み制御装置
の動作例を示す波形図であり、それぞれ、各外部入力信
号の立下りパルス，立下りパルスを割込み要求入力信号
ＩＮＴｎとする場合の各信号波形例を示している。ここ
で、割込み要求入力信号ＩＮＴｎとして入力される各外
部入力信号が立下りエッジで有効になるものとし、クロ
ック信号の３クロック周期未満より小さい入力信号がノ
イズとして除去されるものとする。
の動作例を示す波形図であり、それぞれ、各外部入力信
号の立下りパルス，立下りパルスを割込み要求入力信号
ＩＮＴｎとする場合の各信号波形例を示している。ここ
で、割込み要求入力信号ＩＮＴｎとして入力される各外
部入力信号が立下りエッジで有効になるものとし、クロ
ック信号の３クロック周期未満より小さい入力信号がノ
イズとして除去されるものとする。
【０００９】図７，図８を参照して動作を説明する。ま
ず、割込み要求入力信号ＩＮＴｎとして各外部入力信号
の入力が変化し、その後のクロック信号タイミング６
で、ノイズ除去回路６１０において、外部入力信号の立
下りパルスのアクティブレベルが３クロック周期のパル
ス幅を満たすエッジを論理ゲート６１１により検出し、
ノイズであるか否かが判別される。外部入力信号からの
信号がノイズでないと判断されると、信号選択回路６１
３を経て、エッジ検出信号が出力され、割込みコントロ
ーラ回路６２２の割込み要求フラグ回路６２５のフラグ
をセットし、各要求フラグ信号が出力される。この割込
み要求フラグ信号は、割込みマスクフラグ回路１２６に
より、割込み要求受付が許可されているか否かが判別さ
れ、許可されている場合、優先順位判定回路６２７に割
込みの発生を伝える。優先順位判定回路１２７では、発
生した割込みの優先順位の判定を行い、その結果を割込
み要求出力信号，割込み識別信号によりＣＰＵ１２８側
に伝える。
ず、割込み要求入力信号ＩＮＴｎとして各外部入力信号
の入力が変化し、その後のクロック信号タイミング６
で、ノイズ除去回路６１０において、外部入力信号の立
下りパルスのアクティブレベルが３クロック周期のパル
ス幅を満たすエッジを論理ゲート６１１により検出し、
ノイズであるか否かが判別される。外部入力信号からの
信号がノイズでないと判断されると、信号選択回路６１
３を経て、エッジ検出信号が出力され、割込みコントロ
ーラ回路６２２の割込み要求フラグ回路６２５のフラグ
をセットし、各要求フラグ信号が出力される。この割込
み要求フラグ信号は、割込みマスクフラグ回路１２６に
より、割込み要求受付が許可されているか否かが判別さ
れ、許可されている場合、優先順位判定回路６２７に割
込みの発生を伝える。優先順位判定回路１２７では、発
生した割込みの優先順位の判定を行い、その結果を割込
み要求出力信号，割込み識別信号によりＣＰＵ１２８側
に伝える。
【００１０】この優先順位判定がクロック信号の４クロ
ック周期を要する例が、図８に示されている。ＣＰＵ１
２８側では、割込み要求出力信号がアクティブとなる
と、割込み応答信号により割込みを受け付けたことを割
込みコントローラ回路６２２に知らせると共に、受け付
けた割込み要求に対応した要求フラグをクリアする割込
み要求フラグクリア信号を発生し要求フラグ信号をリセ
ットし、割込み処理が開始される。
ック周期を要する例が、図８に示されている。ＣＰＵ１
２８側では、割込み要求出力信号がアクティブとなる
と、割込み応答信号により割込みを受け付けたことを割
込みコントローラ回路６２２に知らせると共に、受け付
けた割込み要求に対応した要求フラグをクリアする割込
み要求フラグクリア信号を発生し要求フラグ信号をリセ
ットし、割込み処理が開始される。
【００１１】
【発明が解決しようとする課題】従来の割込み制御装置
における問題点は、割込み要求入力信号からの割込み応
答時間が、割込み要求入力信号として入力される各外部
入力信号のノイズ除去に要する一定クロック周期未満だ
け遅くなることにある。
における問題点は、割込み要求入力信号からの割込み応
答時間が、割込み要求入力信号として入力される各外部
入力信号のノイズ除去に要する一定クロック周期未満だ
け遅くなることにある。
【００１２】その理由は、割込み要求入力信号として入
力される各外部入力信号がノイズであるか否かを検出
し、ノイズでないと判定されたときのみ割込みコントロ
ーラ回路へ通知するようにしていたためである。このノ
イズか否かの判定は、一定クロック周期未満の間、各外
部入力信号のアクティブレベルのパルス幅をモニタし、
ノイズと判定している。そのため、結果的にノイズでな
い場合も、一定クロック周期未満の間、待たされるため
である。
力される各外部入力信号がノイズであるか否かを検出
し、ノイズでないと判定されたときのみ割込みコントロ
ーラ回路へ通知するようにしていたためである。このノ
イズか否かの判定は、一定クロック周期未満の間、各外
部入力信号のアクティブレベルのパルス幅をモニタし、
ノイズと判定している。そのため、結果的にノイズでな
い場合も、一定クロック周期未満の間、待たされるため
である。
【００１３】近年、ＣＰＵの処理速度が高速化されるに
つれ割込み処理も高速化され、割込み制御装置としての
リアルタイム性も向上してきている。しかし、上記ノイ
ズ判定のための時間が、割込み応答時間の高速化を阻む
要因となっている。
つれ割込み処理も高速化され、割込み制御装置としての
リアルタイム性も向上してきている。しかし、上記ノイ
ズ判定のための時間が、割込み応答時間の高速化を阻む
要因となっている。
【００１４】したがって、この発明の目的は、割込み要
求入力信号からの割込み応答時間を高速化し、さらに
は、割込み制御装置としてのリアルタイム性を向上する
ことにある。
求入力信号からの割込み応答時間を高速化し、さらに
は、割込み制御装置としてのリアルタイム性を向上する
ことにある。
【００１５】
【課題を解決するための手段】そのため、本発明の割込
み制御装置は、複数の割込み要求入力信号に対しノイズ
の検出および判定をそれぞれ行いノイズ判定信号をそれ
ぞれ出力する複数のノイズ判定手段と、前記各割込み要
求入力信号が割込み要求中であることをそれぞれ示す複
数の要求フラグ信号を前記各割込み要求入力信号，前記
各ノイズ判定信号によりセット，リセットし且つ前記各
要求フラグ信号に対応して開始された優先順位判定を前
記各ノイズ判定信号によりキャンセルした結果に基づい
て割込み要求出力信号をＣＰＵに出力する割込み制御手
段とを備えている。
み制御装置は、複数の割込み要求入力信号に対しノイズ
の検出および判定をそれぞれ行いノイズ判定信号をそれ
ぞれ出力する複数のノイズ判定手段と、前記各割込み要
求入力信号が割込み要求中であることをそれぞれ示す複
数の要求フラグ信号を前記各割込み要求入力信号，前記
各ノイズ判定信号によりセット，リセットし且つ前記各
要求フラグ信号に対応して開始された優先順位判定を前
記各ノイズ判定信号によりキャンセルした結果に基づい
て割込み要求出力信号をＣＰＵに出力する割込み制御手
段とを備えている。
【００１６】また、前記ノイズ判定手段が、前記各外部
入力信号のアクティブレベルのパルス幅を検出し一定の
パルス幅に満たないときノイズと判断し前記各ノイズ判
定信号を出力している。
入力信号のアクティブレベルのパルス幅を検出し一定の
パルス幅に満たないときノイズと判断し前記各ノイズ判
定信号を出力している。
【００１７】さらに、前記ノイズ判定手段が、前記アク
ティブレベルが一定のパルス幅に満たないタイミング・
エッジにあることを示す未定エッジ検出信号を出力し且
つ前記アクティブレベルが一定のパルス幅を満たすタイ
ミング・エッジにあることを示す確定エッジ検出信号を
出力するエッジ検出回路と、前記要求フラグ信号をクリ
アするＣＰＵ出力信号および前記ノイズ判定信号により
リセットされ前記確定エッジ検出信号によりセットされ
る確定フラグ回路と、この確定フラグ回路の出力により
前記未定エッジ検出信号をマスクし前記ノイズ判定信号
として出力する判定出力回路と、を備えている。
ティブレベルが一定のパルス幅に満たないタイミング・
エッジにあることを示す未定エッジ検出信号を出力し且
つ前記アクティブレベルが一定のパルス幅を満たすタイ
ミング・エッジにあることを示す確定エッジ検出信号を
出力するエッジ検出回路と、前記要求フラグ信号をクリ
アするＣＰＵ出力信号および前記ノイズ判定信号により
リセットされ前記確定エッジ検出信号によりセットされ
る確定フラグ回路と、この確定フラグ回路の出力により
前記未定エッジ検出信号をマスクし前記ノイズ判定信号
として出力する判定出力回路と、を備えている。
【００１８】
【発明の実施の形態】次に、この発明について図面を参
照して説明する。図１は、この発明の割込み制御装置の
実施形態を示すブロック図である。図１を参照すると、
この実施形態の割込み制御装置は、各外部入力信号を入
力しノイズの検出および判定を行い各ノイズ判定信号を
出力するノイズ判定回路２１０と、各外部入力信号を入
力しこれら各外部入力信号に同期して各要求フラグ信号
をセットしその優先順位判定を開始しノイズ判定信号に
対応して割込み要求出力信号をＣＰＵに出力する割込み
コントローラ回路１２２と、ＣＰＵ１２８と、を備えて
いる。
照して説明する。図１は、この発明の割込み制御装置の
実施形態を示すブロック図である。図１を参照すると、
この実施形態の割込み制御装置は、各外部入力信号を入
力しノイズの検出および判定を行い各ノイズ判定信号を
出力するノイズ判定回路２１０と、各外部入力信号を入
力しこれら各外部入力信号に同期して各要求フラグ信号
をセットしその優先順位判定を開始しノイズ判定信号に
対応して割込み要求出力信号をＣＰＵに出力する割込み
コントローラ回路１２２と、ＣＰＵ１２８と、を備えて
いる。
【００１９】ノイズ判定回路２１０は、さらに、エッジ
検出回路２１３，確定フラグ２１１，出力マスク回路２
１２とを備え、各外部入力信号を入力し一定のパルス幅
に満たないときノイズと判断することにより、ノイズの
検出および判定を行い、各ノイズ判定信号を出力する。
図２は、このノイズ判定回路２１０内の詳細構成例を示
す回路図である。まず、図２を参照して、エッジ検出回
路２１３，確定フラグ回路２１１，出力マスク回路２１
２とを説明する。
検出回路２１３，確定フラグ２１１，出力マスク回路２
１２とを備え、各外部入力信号を入力し一定のパルス幅
に満たないときノイズと判断することにより、ノイズの
検出および判定を行い、各ノイズ判定信号を出力する。
図２は、このノイズ判定回路２１０内の詳細構成例を示
す回路図である。まず、図２を参照して、エッジ検出回
路２１３，確定フラグ回路２１１，出力マスク回路２１
２とを説明する。
【００２０】エッジ検出回路２１３は、割込み要求入力
信号ＩＮＴｎとして入力される外部入力信号をＣＰＵク
ロック信号により順次シフトし各シフト出力を並列出力
するシフトＦ／Ｆ回路Ａ，Ｂ，Ｃと、このシフトＦ／Ｆ
回路Ａ，Ｂ，Ｃの並列出力を入力し外部入力信号の立下
り，立上りのアクティブレベルが一定のパルス幅に満た
ないタイミング・エッジにあることを検出する論理ゲー
ト２２３，２２４と、シフトＦ／Ｆ回路Ａ，Ｂ，Ｃの並
列出力を入力し外部入力信号の立下り，立上りのアクテ
ィブレベルが一定のパルス幅を満たすタイミング・エッ
ジにあることを検出する論理ゲート２２５，２２６と、
外部入力信号の立下り，立上りのアクティブレベルによ
り論理ゲート２２３，２２４および論理ゲート２２５，
２２６の出力を選択し未定エッジ検出信号および確定エ
ッジ検出信号として割込みコントローラ回路１２２に出
力する信号選択回路２２９および２３０と、を備える。
信号ＩＮＴｎとして入力される外部入力信号をＣＰＵク
ロック信号により順次シフトし各シフト出力を並列出力
するシフトＦ／Ｆ回路Ａ，Ｂ，Ｃと、このシフトＦ／Ｆ
回路Ａ，Ｂ，Ｃの並列出力を入力し外部入力信号の立下
り，立上りのアクティブレベルが一定のパルス幅に満た
ないタイミング・エッジにあることを検出する論理ゲー
ト２２３，２２４と、シフトＦ／Ｆ回路Ａ，Ｂ，Ｃの並
列出力を入力し外部入力信号の立下り，立上りのアクテ
ィブレベルが一定のパルス幅を満たすタイミング・エッ
ジにあることを検出する論理ゲート２２５，２２６と、
外部入力信号の立下り，立上りのアクティブレベルによ
り論理ゲート２２３，２２４および論理ゲート２２５，
２２６の出力を選択し未定エッジ検出信号および確定エ
ッジ検出信号として割込みコントローラ回路１２２に出
力する信号選択回路２２９および２３０と、を備える。
【００２１】確定フラグ回路２１１は、要求フラグ信号
をクリアするＣＰＵ出力信号およびノイズ判定信号によ
りリセットされ確定エッジ検出信号によりセットされ
る。また、出力マスク回路２１２は、確定フラグ回路２
１１の出力により前記未定エッジ検出信号をマスクしノ
イズ判定信号として出力する。
をクリアするＣＰＵ出力信号およびノイズ判定信号によ
りリセットされ確定エッジ検出信号によりセットされ
る。また、出力マスク回路２１２は、確定フラグ回路２
１１の出力により前記未定エッジ検出信号をマスクしノ
イズ判定信号として出力する。
【００２２】また、割込みコントローラ回路１２２は、
さらに、従来の割込みコントローラ回路と同じく、各外
部入力信号に対応して割込み要求中であることを示す各
要求フラグ信号を出力する割込み要求フラグ回路１２５
と、ＣＰＵにより予め設定されたマスクフラグ信号によ
り各要求フラグ信号をマスクする割込みマスク回路と、
この割込みマスク回路を介して各要求フラグ信号の優先
順位判定を行い割込み要求出力信号をＣＰＵ１２８に出
力する優先順位判定回路１２７と、を備える。この実施
形態では、これら各ブロックの中、割込み要求フラグ回
路１２５および優先順位判定回路１２７が、機能追加さ
れている。すなわち、各ノイズ判定信号の入力により、
割込み要求フラグ回路１２５の各要求フラグ信号をリセ
ットし、且つ、優先順位判定回路１２７の優先順位判定
をキャンセルしている。
さらに、従来の割込みコントローラ回路と同じく、各外
部入力信号に対応して割込み要求中であることを示す各
要求フラグ信号を出力する割込み要求フラグ回路１２５
と、ＣＰＵにより予め設定されたマスクフラグ信号によ
り各要求フラグ信号をマスクする割込みマスク回路と、
この割込みマスク回路を介して各要求フラグ信号の優先
順位判定を行い割込み要求出力信号をＣＰＵ１２８に出
力する優先順位判定回路１２７と、を備える。この実施
形態では、これら各ブロックの中、割込み要求フラグ回
路１２５および優先順位判定回路１２７が、機能追加さ
れている。すなわち、各ノイズ判定信号の入力により、
割込み要求フラグ回路１２５の各要求フラグ信号をリセ
ットし、且つ、優先順位判定回路１２７の優先順位判定
をキャンセルしている。
【００２３】次に、この実施形態の割込み制御装置の動
作について説明する。この実施形態の割込み制御装置
は、割込み要求入力信号ＩＮＴｎとする各外部入力信号
のノイズをノイズ判定回路２１０より判定し、割込みコ
ントローラ回路１２２により、入力された各外部入力信
号に同期して各要求フラグ信号をセットし優先順位判定
を開始しノイズ判定回路２１０のノイズ判定信号に対応
して割込み要求出力信号をＣＰＵ１２８に出力し、各外
部入力信号に対応した割込み処理をＣＰＵ１２８により
実行する。
作について説明する。この実施形態の割込み制御装置
は、割込み要求入力信号ＩＮＴｎとする各外部入力信号
のノイズをノイズ判定回路２１０より判定し、割込みコ
ントローラ回路１２２により、入力された各外部入力信
号に同期して各要求フラグ信号をセットし優先順位判定
を開始しノイズ判定回路２１０のノイズ判定信号に対応
して割込み要求出力信号をＣＰＵ１２８に出力し、各外
部入力信号に対応した割込み処理をＣＰＵ１２８により
実行する。
【００２４】図３，図４は、この実施形態の割込み制御
装置の動作例を示す波形図であり、それぞれ、各外部入
力信号の立下りパルス，立下りパルスを割込み要求入力
信号ＩＮＴｎとする場合の各信号波形例を示している。
ここで、割込み要求入力信号ＩＮＴｎとして入力される
各外部入力信号が立下りエッジで有効になるものとし、
クロック信号の３クロック周期未満より小さい入力信号
がノイズとして除去されるものとする。
装置の動作例を示す波形図であり、それぞれ、各外部入
力信号の立下りパルス，立下りパルスを割込み要求入力
信号ＩＮＴｎとする場合の各信号波形例を示している。
ここで、割込み要求入力信号ＩＮＴｎとして入力される
各外部入力信号が立下りエッジで有効になるものとし、
クロック信号の３クロック周期未満より小さい入力信号
がノイズとして除去されるものとする。
【００２５】図１，２および図３を参照すると、まず、
ノイズ判定回路２１０および割込みコントローラ回路１
２２に要求入力信号ＩＮＴｎとして共通に入力された各
外部入力信号が変化すると、割込みコントローラ回路１
２２では、割込み要求フラグ回路１２５の割込み要求フ
ラグ信号をアクティブにし、割込みマスク回路１２６を
介して、優先順位判定回路１２７へ割込み要求の発生を
伝え、入力された各外部入力信号に同期して優先順位判
定回路１２７内で優先順位判定を開始する。
ノイズ判定回路２１０および割込みコントローラ回路１
２２に要求入力信号ＩＮＴｎとして共通に入力された各
外部入力信号が変化すると、割込みコントローラ回路１
２２では、割込み要求フラグ回路１２５の割込み要求フ
ラグ信号をアクティブにし、割込みマスク回路１２６を
介して、優先順位判定回路１２７へ割込み要求の発生を
伝え、入力された各外部入力信号に同期して優先順位判
定回路１２７内で優先順位判定を開始する。
【００２６】一方、ノイズ判定回路２１０では、外部入
力信号の立下りアクティブレベルが一定のパルス幅に満
たないとき、エッジ検出回路２１３の論理ゲート２２３
が、図３に示すクロック信号タイミング３で、信号選択
回路２２９を介して、未定エッジ検出信号を出力する。
このとき、確定フラグ回路２１１の出力はリセットされ
ているので、出力マスク回路２１２は未定エッジ検出信
号をノイズ判定信号として割込みコントローラ回路１２
２に出力する。このとき、割込みコントローラ回路１２
２において、ノイズ判定信号が入力されると、割込み要
求フラグ回路１２５の割込み要求フラグ信号がインアク
ティブにされ、先に入力された各外部入力信号に同期し
て開始されていた優先順位判定回路１２７内の優先順位
判定が中断またはキャンセルされる。
力信号の立下りアクティブレベルが一定のパルス幅に満
たないとき、エッジ検出回路２１３の論理ゲート２２３
が、図３に示すクロック信号タイミング３で、信号選択
回路２２９を介して、未定エッジ検出信号を出力する。
このとき、確定フラグ回路２１１の出力はリセットされ
ているので、出力マスク回路２１２は未定エッジ検出信
号をノイズ判定信号として割込みコントローラ回路１２
２に出力する。このとき、割込みコントローラ回路１２
２において、ノイズ判定信号が入力されると、割込み要
求フラグ回路１２５の割込み要求フラグ信号がインアク
ティブにされ、先に入力された各外部入力信号に同期し
て開始されていた優先順位判定回路１２７内の優先順位
判定が中断またはキャンセルされる。
【００２７】次に、図３に示すクロック信号タイミング
４で、割込み要求入力信号ＩＮＴｎとして共通に入力さ
れた各外部入力信号が再び変化すると、割込みコントロ
ーラ回路１２２では、入力された各外部入力信号に同期
して優先順位判定回路１２７内で優先順位判定を開始す
る。
４で、割込み要求入力信号ＩＮＴｎとして共通に入力さ
れた各外部入力信号が再び変化すると、割込みコントロ
ーラ回路１２２では、入力された各外部入力信号に同期
して優先順位判定回路１２７内で優先順位判定を開始す
る。
【００２８】一方、ノイズ判定回路２１０では、外部入
力信号の立下りアクティブレベルが一定のパルス幅に満
たすとき、エッジ検出回路２１３の論理ゲート２２５
が、図３に示すクロック信号タイミング５で、信号選択
回路２３０を介して、確定エッジ検出信号を出力し確定
フラグ回路２１１をセットする。また、エッジ検出回路
２１３の論理ゲート２２３は、図３に示すクロック信号
タイミング７で、再び、未定エッジ検出信号を出力す
る。しかし、確定フラグ回路２１１がセットされている
ので、出力マスク回路２１２は未定エッジ検出信号をマ
スクし、ノイズ判定信号は割込みコントローラ回路１２
２に出力されない。割込みコントローラ回路１２２で
は、優先順位判定回路１２７内で進行中の優先順位判定
を続行し、図３に示すクロック信号タイミング８，９
で、その結果を割込み要求出力信号，割込み識別信号に
よりＣＰＵ１２８側に伝える。図５は、この制御動作の
手順を示す流れ図である。
力信号の立下りアクティブレベルが一定のパルス幅に満
たすとき、エッジ検出回路２１３の論理ゲート２２５
が、図３に示すクロック信号タイミング５で、信号選択
回路２３０を介して、確定エッジ検出信号を出力し確定
フラグ回路２１１をセットする。また、エッジ検出回路
２１３の論理ゲート２２３は、図３に示すクロック信号
タイミング７で、再び、未定エッジ検出信号を出力す
る。しかし、確定フラグ回路２１１がセットされている
ので、出力マスク回路２１２は未定エッジ検出信号をマ
スクし、ノイズ判定信号は割込みコントローラ回路１２
２に出力されない。割込みコントローラ回路１２２で
は、優先順位判定回路１２７内で進行中の優先順位判定
を続行し、図３に示すクロック信号タイミング８，９
で、その結果を割込み要求出力信号，割込み識別信号に
よりＣＰＵ１２８側に伝える。図５は、この制御動作の
手順を示す流れ図である。
【００２９】ＣＰＵ１２８側では、割込み要求出力信号
を入力すると、割込み応答信号により割込みを受け付け
たことを割込みコントローラ回路１２７に知らせると共
に、受け付けた割込み要求に対応した要求フラグをクリ
アする要求フラグクリア信号を発生し割込み要求フラグ
回路１２５および確定フラグ回路２１１をリセットし、
割込み処理が開始される。
を入力すると、割込み応答信号により割込みを受け付け
たことを割込みコントローラ回路１２７に知らせると共
に、受け付けた割込み要求に対応した要求フラグをクリ
アする要求フラグクリア信号を発生し割込み要求フラグ
回路１２５および確定フラグ回路２１１をリセットし、
割込み処理が開始される。
【００３０】この実施形態の割込み制御装置において、
割込み要求入力信号として入力された各外部入力信号に
同期して各要求フラグ信号をセットし優先順位判定を開
始するため、ノイズ判定信号に対応して優先順位判定が
中断されない場合、図３に示すように、従来の割込み制
御装置に比較して２クロック周期分だけ速く、要求出力
信号を出力することができる。
割込み要求入力信号として入力された各外部入力信号に
同期して各要求フラグ信号をセットし優先順位判定を開
始するため、ノイズ判定信号に対応して優先順位判定が
中断されない場合、図３に示すように、従来の割込み制
御装置に比較して２クロック周期分だけ速く、要求出力
信号を出力することができる。
【００３１】
【発明の効果】以上説明したように、この発明による割
込み制御装置は、割込み要求入力信号として入力された
各外部入力信号に同期して各要求フラグ信号をセットし
優先順位判定を開始するため、ノイズ判定信号に対応し
て優先順位判定が中断されない場合、ＣＰＵに対し要求
出力信号を出力することができ、ＣＰＵによる割込み処
理の応答時間が高速化される。
込み制御装置は、割込み要求入力信号として入力された
各外部入力信号に同期して各要求フラグ信号をセットし
優先順位判定を開始するため、ノイズ判定信号に対応し
て優先順位判定が中断されない場合、ＣＰＵに対し要求
出力信号を出力することができ、ＣＰＵによる割込み処
理の応答時間が高速化される。
【００３２】さらには、割込み制御装置のリアルタイム
性を従来以上に改善できるなどの効果がある。
性を従来以上に改善できるなどの効果がある。
【図１】本発明の割込み制御装置の１実施形態を示すブ
ロック図である。
ロック図である。
【図２】図１におけるノイズ判定回路の詳細構成例を示
す回路図である。
す回路図である。
【図３】図１の割込み制御装置の立下りエッジ検出動作
を示す波形図である。
を示す波形図である。
【図４】図１の割込み制御装置の立上りエッジ検出動作
を示す波形図である。
を示す波形図である。
【図５】図１の割込み制御装置の制御動作手順を示す流
れ図である。
れ図である。
【図６】従来の割込み制御装置例を示すブロック図であ
る。
る。
【図７】図６におけるノイズ除去回路の詳細構成例を示
す回路図である。
す回路図である。
【図８】図６の割込み制御装置の立下りエッジ検出動作
を示す波形図である。
を示す波形図である。
【図９】図６の割込み制御装置の立上りエッジ検出動作
を示す波形図である。
を示す波形図である。
１２２，６２２ 割込みコントローラ回路 １２５，６２５ 割込み要求フラグ回路 １２６ 割込みマスク回路 １２７，６２７ 優先順位判定回路 １２８ ＣＰＵ ２１０ ノイズ判定回路 ２１１ 確定フラグ回路 ２１２ 出力マスク回路 ２１３ エッジ検出回路 ２２３，２２４，２２５，２２６，６１１，６１２
論理ゲート ２２９，２３０，６１３ 信号選択回路 ６１０ ノイズ除去回路
論理ゲート ２２９，２３０，６１３ 信号選択回路 ６１０ ノイズ除去回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−82814（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/46 G06F 11/30 G06F 13/24
Claims (3)
- 【請求項１】 複数の割込み要求入力信号に対しノイズ
の検出および判定をそれぞれ行いノイズ判定信号をそれ
ぞれ出力する複数のノイズ判定手段と、 前記各割込み要求入力信号が割込み要求中であることを
それぞれ示す複数の 要求フラグ信号を前記各割込み要求
入力信号，前記各ノイズ判定信号によりセット，リセッ
トし且つ前記各要求フラグ信号に対応して開始された優
先順位判定を前記各ノイズ判定信号によりキャンセルし
た結果に基づいて割込み要求出力信号をＣＰＵに出力す
る割込み制御手段とを備える割込み制御装置。 - 【請求項２】 前記ノイズ判定手段が、前記各割込み要
求入力信号のアクティブレベルのパルス幅を検出し一定
のパルス幅に満たないときノイズと判断し前記各ノイズ
判定信号を出力する、請求項１記載の割込み制御装置。 - 【請求項３】 前記ノイズ判定手段が、前記アクティブ
レベルが一定のパルス幅に満たないタイミング・エッジ
にあることを示す未定エッジ検出信号を出力し且つ前記
アクティブレベルが一定のパルス幅を満たすタイミング
・エッジにあることを示す確定エッジ検出信号を出力す
るエッジ検出回路と、前記要求フラグ信号をクリアする
ＣＰＵ出力信号および前記ノイズ判定信号によりリセッ
トされ前記確定エッジ検出信号によりセットされる確定
フラグ回路と、この確定フラグ回路の出力により前記未
定エッジ検出信号をマスクし前記ノイズ判定信号として
出力する出力マスク回路と、を備える、請求項１または
２記載の割込み制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31962796A JP2944543B2 (ja) | 1996-11-29 | 1996-11-29 | 割込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31962796A JP2944543B2 (ja) | 1996-11-29 | 1996-11-29 | 割込み制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10161888A JPH10161888A (ja) | 1998-06-19 |
| JP2944543B2 true JP2944543B2 (ja) | 1999-09-06 |
Family
ID=18112405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31962796A Expired - Lifetime JP2944543B2 (ja) | 1996-11-29 | 1996-11-29 | 割込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944543B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5703167B2 (ja) * | 2011-08-08 | 2015-04-15 | 株式会社東芝 | 割込み処理回路 |
| FR3021429B1 (fr) * | 2014-05-23 | 2018-05-18 | Kalray | Barriere de synchronisation materielle entre elements de traitement |
-
1996
- 1996-11-29 JP JP31962796A patent/JP2944543B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10161888A (ja) | 1998-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990608 |