JPH0614322B2 - 割込み発生回路 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、マイクロコンピュータなどに利用する割込み
発生回路に係り、特に多数の割込み入力をまとめて１点
ずつ出力する割込み発生回路の改良に関する。

〔発明の技術的背景とその問題点〕

割込み処理は、割込み信号により実行中のプログラムを
一時中断して後に再度再開できるような処理を施し、割
込み処理プログラムを実行するハードウエア的手段によ
るプログラムの分岐である。

ところで、かかる割込み回路としては、１本の割込み入
力をもつものと複数本の割込み入力をもつものがある
が、通常、マイクロコンピュータの割込み入力は後者の
ものにおいて特に３本ないし８本のものが多い。しか
し、これだけの割込み入力点数では足りないため、多数
の割込み入力信号をまとめて１点ずつ出力する方式が採
用されている。

第３図は上記方式をとった従来の割込み発生回路であ
る。即ち、この回路は、外部信号１２点を波形整形回路
１で波形整形し、その波形の立上がりまたは立下がりを
エッジ検出回路２で検出するとともに、このエッジ検出
信号を後続のレジスタ３にセットする。このレジスタ３
の出力は優先判定回路４によって判定されて最優先のレ
ベルのみ割込み発生部５に送られ、この回路５より規定
のパルスが割込み発生信号としてマイクロコンピュータ
６に送られる。このマイクロコンピュータ６は、上記割
込みパルスにより割込み処理を行なうとともに、外部信
号１２点のうちどの信号によって割込み要求があったか
をレジスタ３、優先判定回路４およびバスドライバ回路
７を通って入力される信号により知るようになってい
る。そして、上記要求のあった信号の割込み処理が終了
すると、マイクロコンピュータ６はリセット回路８に指
令を与えてレジスタ３にセットされた信号をリセットす
る。引き続き、外部信号の次の点の割込み指令に基づき
前述したと同様の手段によって次の割込み処理を実行す
る。

第４図は以上のようにして外部信号１２点の割込み入力
“1”〜“12”が連続してオンとなったときのタイミン
グを示している。この図から明らかなように外部信号の
割込み入力による割込み処理中は割込み禁止となり、他
の割込みが受けつけられなくなるばかりでなく、通常の
プログラム処理も割込み処理優先のために実行できなく
なってしまう。

以上のように従来の割込み発生回路は、割込み処理中
は、他の外部信号の割込みはもとより、本来のプログラ
ム処理も実行不可能となり、そうかと言って、割込みを
禁止するわけにはいかない。そこで、各割込み入力に対
する許可、禁止を予め割込み発生信号ごとにプログラム
で管理し、このプログラムに基づいて許可、禁止を行な
うようにしていた。

しかし、割込みをプログラムで管理すると、処理が複雑
になるばかりでなく、プログラムによって許可、禁止が
決定されるので、迅速なデータ処理ができなくなる欠点
がある。

〔発明の目的〕

本発明は、上記事情にかんがみてなされたもので、適宜
に割込み処理以外の処理が可能であり、処理の複雑化を
回避できかつ迅速にデータ処理が行なえる割込み発生回
路を提供することにある。

〔発明の概要〕

本発明は、予め任意に割込み発生禁止期間を定めうるプ
ログラマブルタイマ回路を設け、最優先の割込み入力に
よる割込み処理が終了しても前記割込み発生禁止期間の
間、次の割込み入力を禁止し、他の必要な処理を行なわ
せるようにした割込み発生回路である。

〔発明の実施例〕

以下、本発明の一実施例について第１図を参照して説明
する。同図において１１は波形整形回路であって、複数
の外部信号割込み入力点を個別に波形整形して後続のエ
ッジ検出回路１２へ導入する。このエッジ検出回路１２
は、波形整形回路１１で波形整形された各割込み入力波
形の立上りおよび立下りのエッジを検出して後続のレジ
スタ１３に所定の順序でセットする。１４は複数の外部
信号割込み入力に対して予め設定された順序に基づい
て、または先に入力された外部信号割込み入力の順序に
基づいて最優先の割込み入力を決定する優先判定回路で
あって、この決定によって最優先とされたレジスタ１３
にセットされている割込み入力が割込み発生判断回路１
５に送られる。この割込み発生判断回路１５は、優先判
定回路１４の決定の下に送られてくる割込みパルスをマ
イクロコンピュータ１６に割込み発生回路として供給す
るとともに、該割込み発生回路をプログラマブルタイマ
回路１７にも供給し、同タイマ回路１７を動作させる機
能をもっている。このプログラマブルタイマ回路１７
は、それ自体またはマイクロコンピュータ１６からの指
示に基づいて割込み発生信号の入力から次の割込み発生
までの禁止時間を自在に定めうるものであり、例えば割
込みが連続的に発生した場合には実用上他の処理に影響
させないように２０msなどの割込み発生禁止期間を設け
てもよい。従って、割込み発生判断回路１５は、マイク
ロコンピュータ１６による割込み処理の終了後にリセッ
ト回路１８を介してレジスタ１３の当該外部信号割込み
入力のデータがリセットされて優先判定回路１４から再
度割込み要求があっても、プログラマブルタイマ回路１
７から割込み発生禁止解除信号が入力されるまでの間割
込み発生信号を出力しないようになっている。１９はバ
スドライバ回路であって、優先判定回路１４の決定に基
づいて所要のバスをドライブする。従って、マイクロコ
ンピュータ１６はバスドライブ回路１９のドライブによ
ってどの外部信号が割込み入力されたかを知ることがで
きる。

次に、以上のように構成された割込み発生回路の作用を
説明する。割込みのための複数点の外部信号が入力され
ると、波形整形回路１１は各点の外部信号ごとに波形整
形して矩形波信号に変換した後、エッジ検出回路１２に
送出する。このエッジ検出回路１２では波形整形回路１
１からの矩形波信号の立上りおよび立下りを検出し、各
点の割込みデータをレジスタ１３の対応する個所に順次
セットするとともに、該レジスタ１３を介して優先判定
回路１４にも送られている。ここで、優先判定回路１４
は、予め定められた優先順次に基づいてその最優先のレ
ジスタ１３の出力を割込み発生判断回路１５に供給する
と、この割込み発生判断回路１５ではそのレジスタ１３
の出力を受けて規定の割込みパルスを割込み発生信号お
よびタイマ動作のための信号としてマイクロコンピュー
タ１６およびプログラマブルタイマ回路１７に供給す
る。マイクロコンピュータ１６は割込み発生信号を受け
て割込み処理を実行するとともに、その割込みがどの外
部信号によって行なわれているかをバスドライバ回路１
９からのドライブ信号によって知る。

一方、プログラマブルタイマ回路１７は、前記タイマ動
作のための信号を受けて動作し予め設定された時間の間
割込み発生判断回路１５に対して割込み発生禁止信号を
与える。従って、割込み発生判断回路１５としては、マ
イクロコンピュータ１６による割込み処理終了後であっ
てもプログラマブルタイマ回路１７から割込み発生禁止
解除信号が入力されるまでの間、次の割込み発生信号を
出力しない。即ち、マイクロコンピュータ１６では、予
めプログラマブルタイマ回路１７の割込み発生禁止時間
が把握されているので、割込み処理終了から次の割込み
発生まで、或いは割込み発生禁止時間が把握されていな
い場合でも割込み処理終了後次の割込み発生がないと判
断して、他の処理例えば本来のプログラム処理を実行さ
せることができる。

従って、以上のような構成によれば、割込み終了後、プ
ログラマブルタイマ回路１７によって次の割込み発生が
待たされるが、それは実用上システムで問題とならない
時間例えば２０〜３０msであり、既に割込みが発生した
時点で後続の割込み状態がレジスタ１３に保存されてい
るので無視されることはない。また、プログラムの空き
時間が長いときにはプログラマブルタイマ回路１７の時
間を短かく設定し、プログラムが忙しいときにはプログ
ラマブルタイマ回路１７の時間を長く設定することによ
り、システムを効率よく稼動させることができる。ま
た、外部信号の割込みが連続的に発生しても、割込み発
生頻度はある周期以上にはならないので、割込み処理が
システムに与える影響を少なくすることができる。

なお、上記実施例では割込み発生信号によってプログラ
マブルタイマ回路１８が動作するようにしたが、第２図
に示すように割込み処理終了後のリセット回路１８のリ
セット信号出力より次の割込み発生までの時間をプログ
ラマブルタイマ回路１７に設定する構成のものでもよ
い。また、レジスタ１３は必要ならば２段構成にし、外
部信号のセットされるタイミングとマイクロコンピュー
タ１６からリセット回路１８を介して入力されるリセッ
ト信号のタイミングとが一致しても問題にならないよう
な構成とすることは言うまでもない。その他、本発明は
その要旨を逸脱しない範囲で種々変形して実施できるも
のである。

〔発明の効果〕

以上詳記したように本発明によれば、割込みが連続的に
発生しても任意に設定される割込み発生禁止期間の間欠
の割込みが実行されないようにしたので、従来割込み中
とされていた期間であっても割込み処理以外の処理が可
能となり、よって融通性に富みかつ迅速なデータ処理が
実現できる。また、前記割込み発生禁止期間は自在に可
変できるので、その時々の状況に合せて期間の設定替え
ができ、システムの有効利用を確保し得る割込み発生回
路を提供できる。

【図面の簡単な説明】

第１図は本発明に係る割込み発生回路の一実施例として
の構成を示すブロック図、第２図は本発明回路の他の例
を示すブロック図、第３図および第４図は従来回路のブ
ロック図およびタイミングチャートである。 １１……波形整形回路、１２……エッジ検出回路、１３
……レジスタ、１４……優先判定回路、１５……割込み
発生判断回路、１６……マイクロコンピュータ、１７…
…プログラマブルタイマ回路、１８……リセット回路、
１９……バスドライバ回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】多数点の割込み入力を受けてマイクロコン
   ピュータに１点ずつ割込み発生信号を入力する割込み発
   生回路において、 前記多数点の割込み入力を記憶回路に保持させるととも
   に、その保持された多数点の割込み入力の中から優先順
   位を付けて１点の割込み入力を出力する割込み優先判定
   手段と、 この割込み優先判定手段の判定によって得られた割込み
   入力を受けて前記割込み発生信号を発生するとともに、
   割込み発生禁止信号に応答して割込み発生信号の発生を
   遅延させる割込み発生判断回路と、 任意の割込み発生禁止期間が設定され、マイクロコンピ
   ュータによる割込み処理終了に係わる信号を受けて動作
   して前記割込み発生禁止期間の間、割込み発生禁止信号
   を出力するプログラマブルタイマ回路と を備え、前記設定期間の間次の割込みをホールドし前記
   設定期間経過後にそのホールド中の割込みを処理するこ
   とを特徴とする割込み発生回路。