JP2525635B2 - プログラムイネ―ブルフラグ生成回路 - Google Patents
プログラムイネ―ブルフラグ生成回路Info
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- JP2525635B2 JP2525635B2 JP63035360A JP3536088A JP2525635B2 JP 2525635 B2 JP2525635 B2 JP 2525635B2 JP 63035360 A JP63035360 A JP 63035360A JP 3536088 A JP3536088 A JP 3536088A JP 2525635 B2 JP2525635 B2 JP 2525635B2
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- JP
- Japan
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は同一周期のプログラムの実行を制御するため
のプログラムイネーブルフラグ生成回路に関する。
のプログラムイネーブルフラグ生成回路に関する。
（従来の技術） コンピュータシステム及びその他の蓄積プログラム制
御システムにおいて、プログラムを周期的に起動する場
合、実行管理プログラム（Ｍ）と周期起動されるタスク
プログラム（P1〜Pn）に分けられており、クロックパル
スにて周期的に割り込みが行われ、実行管理プログラム
は割り込み回数を計数し、適当な周期を作り出して、今
回の周期に起動すべきプログラムを順次起動している。
（特開昭61−141041号公報参照） （発明が解決しようとする課題） しかしながら、上記従来の方法では実行管理プログラ
ムが起動タイマー更新し、起動タイムテーブルの内容か
らプログラムの実行を制御し、また専用のデータメモリ
を有していた。したがって、実行管理プログラムとデー
タの作成を必要とした。
御システムにおいて、プログラムを周期的に起動する場
合、実行管理プログラム（Ｍ）と周期起動されるタスク
プログラム（P1〜Pn）に分けられており、クロックパル
スにて周期的に割り込みが行われ、実行管理プログラム
は割り込み回数を計数し、適当な周期を作り出して、今
回の周期に起動すべきプログラムを順次起動している。
（特開昭61−141041号公報参照） （発明が解決しようとする課題） しかしながら、上記従来の方法では実行管理プログラ
ムが起動タイマー更新し、起動タイムテーブルの内容か
らプログラムの実行を制御し、また専用のデータメモリ
を有していた。したがって、実行管理プログラムとデー
タの作成を必要とした。
本発明はこのような複数のプログラムの実行を管理す
る実行管理プログラム及び専用データの作成を必要とせ
ず、ハードウェアによって優先度の高いプログラムから
順次実行することが可能なプログラムイネーブルフラグ
生成回路を提供することを目的とするものである。
る実行管理プログラム及び専用データの作成を必要とせ
ず、ハードウェアによって優先度の高いプログラムから
順次実行することが可能なプログラムイネーブルフラグ
生成回路を提供することを目的とするものである。
（課題を解決するための手段） 本発明は上記目的を達成するために、プログラムの実
行周期クロツクの立ち上りエッジで各々のタスクプログ
ラムに１対１に対応したプログラム許可信号が第１の論
理状態（電圧「Ｈ」の状態で以下、「Ｈ」という）であ
ればセットし、各タスクプログラムの終了命令によって
セットされる信号の立ち上りエッジで自身のプログラム
イネーブルフラグがセットされている時リセットされる
セット・リセットフリップフロップ（以下、SR−F/Fと
いう）と、自身より実行順序の優先度の高い全てのタス
クプログラムに対応するSR−F/Fの反転出力の全て論理
積（０個以上のANDゲート）出力を入力するとする遅延
器を設け、タスクプログラム対応SR−F/Fの出力と遅延
器の入力及び出力との論理積をとって、イネーブルフラ
グをタスクプログラムの優先度の高い順にセットしリセ
ットするようにしたものである。
行周期クロツクの立ち上りエッジで各々のタスクプログ
ラムに１対１に対応したプログラム許可信号が第１の論
理状態（電圧「Ｈ」の状態で以下、「Ｈ」という）であ
ればセットし、各タスクプログラムの終了命令によって
セットされる信号の立ち上りエッジで自身のプログラム
イネーブルフラグがセットされている時リセットされる
セット・リセットフリップフロップ（以下、SR−F/Fと
いう）と、自身より実行順序の優先度の高い全てのタス
クプログラムに対応するSR−F/Fの反転出力の全て論理
積（０個以上のANDゲート）出力を入力するとする遅延
器を設け、タスクプログラム対応SR−F/Fの出力と遅延
器の入力及び出力との論理積をとって、イネーブルフラ
グをタスクプログラムの優先度の高い順にセットしリセ
ットするようにしたものである。
（作 用） 本発明は上記のような構成により次のような作用を有
する。すなわち、各々のタスクプログラム許可信号が
「Ｈ」になっていると、各タスクプログラム対応のSR−
F/Fは、実行周期クロックの立ち上りエッジで同時にセ
ットされるが、プログラムイネーブルフラグは論理積の
ゲートによって、優先度の高いタスクプログラムから順
次セットされリセットされる。また、タクスプログラム
に対応するプログラム許可信号が第２の論理状態（電圧
「Ｌ」の状態で以下、「Ｌ」という）のものがあれば、
「Ｌ」に対応するSR−F/Fはセットされず、対応するタ
スクプログラムの優先度は却下されプログラムイネーブ
ルフラグもセットされず、次の優先度のプログラムイネ
ーブルフラグが、許可された１つ前の優先度のプログラ
ムイネーブルフラグがリセットされた後にセットされ
る。
する。すなわち、各々のタスクプログラム許可信号が
「Ｈ」になっていると、各タスクプログラム対応のSR−
F/Fは、実行周期クロックの立ち上りエッジで同時にセ
ットされるが、プログラムイネーブルフラグは論理積の
ゲートによって、優先度の高いタスクプログラムから順
次セットされリセットされる。また、タクスプログラム
に対応するプログラム許可信号が第２の論理状態（電圧
「Ｌ」の状態で以下、「Ｌ」という）のものがあれば、
「Ｌ」に対応するSR−F/Fはセットされず、対応するタ
スクプログラムの優先度は却下されプログラムイネーブ
ルフラグもセットされず、次の優先度のプログラムイネ
ーブルフラグが、許可された１つ前の優先度のプログラ
ムイネーブルフラグがリセットされた後にセットされ
る。
（実施例） 第１図は本発明の第１実施例の回路構成を示すもので
ある。第１実施例では、同一周期で動作する複数のタス
クプログラム数を４としている。第１図において、１は
プログラム実行周期クロック、２は各タスクプログラム
終了時に与えられるプログラム終了信号、３は遅延クロ
ック、４〜７はプログラム許可信号、８〜11はプログラ
ムイネーブルフラグ、12〜15はSR−F/F、16〜17は立ち
上りエッジ検出回路、18〜28は２入力ANDゲート、29〜3
1は４入力ANDゲート、32〜35はインバータ、36〜38は遅
延器である。第２図（Ａ）及び（Ｂ）は第１実施例のプ
ログラムイネーブルフラグのタイミングチャートであ
る。第２図のアラビア数字１及び４〜11は、第１図の番
号の１及び４〜11と同一である。第３図は第１実施例の
タスクプログラムの実行を説明する図である。
ある。第１実施例では、同一周期で動作する複数のタス
クプログラム数を４としている。第１図において、１は
プログラム実行周期クロック、２は各タスクプログラム
終了時に与えられるプログラム終了信号、３は遅延クロ
ック、４〜７はプログラム許可信号、８〜11はプログラ
ムイネーブルフラグ、12〜15はSR−F/F、16〜17は立ち
上りエッジ検出回路、18〜28は２入力ANDゲート、29〜3
1は４入力ANDゲート、32〜35はインバータ、36〜38は遅
延器である。第２図（Ａ）及び（Ｂ）は第１実施例のプ
ログラムイネーブルフラグのタイミングチャートであ
る。第２図のアラビア数字１及び４〜11は、第１図の番
号の１及び４〜11と同一である。第３図は第１実施例の
タスクプログラムの実行を説明する図である。
次に上記実施例の動作について第１図〜第３図を参照
して説明する。上記実施例において、プログラム許可信
号４〜７が全て「Ｈ」の時の動作について最初に説明す
る。この場合のイネーブルフラグタイミングチャートは
第２図（Ａ）である。立ち上りエッジ検出回路16によっ
て、プログラム実行周期クロック１の立ち上りエッジを
検出すると、SR−F/F12〜15が同時にセットされる。一
方、プログラムイネーブルフラグ８〜11は、前段のAND
ゲート26及び29〜31によって、立ち上りエッジ検出回路
16の出力が「Ｌ」になったとき、最初にプログラムイネ
ーブルフラグ８だけがセット（第１の論理状態）され
る。このフラグがセットされたことで第３図のスタート
アドレス（ａ）が制御回路（図示していない）に設定さ
れ、制御回路は第３図のROMに書き込まれているタスク
プログラムａの実行を開始する。タスクプログラムａの
実行が終了すると、プログラムａの最後の終了命令によ
ってセットされたプログラム終了信号２が立ち上りエッ
ジ検出回路17で検出される。立ち上りエッジ検出回路17
の出力が一定時間「Ｈ」になっている間、ANDゲート26
の出力はそのとき「Ｈ」なのでANDゲート22の出力が
「Ｈ」になりSR−F/F12がリセットされる。他のSR−F/F
13〜15は、ANDゲート29〜31の出力が「Ｌ」なのでリセ
ットされずそのままである。SR−F/F12がリセットされ
ると、ANDゲート26の出力も「Ｌ」となり、プログラム
イネーブルフラグ８もリセットされる。SR−F/F12がリ
セットされるとインバータ33の出力が「Ｈ」となり、遅
延器36は遅延クロックを受けて遅延してセットする。遅
延器36がセットされるとANDゲート29の入力がすべて
「Ｈ」になるので出力が「Ｈ」となり、プログラムイネ
ーブルフラグ８に代ってプログラムイネーブルフラグ９
がセット（「Ｈ」）される。このフラグがセットされた
ことで第３図スタートアドレス（ｂ）が制御回路（図示
してない）に設定され、第３図のタスクプログラムｂの
実行を開始する。タスクプログラムｂの実行が終了する
と、プログラム終了信号２の立ち上りエッジでANDゲー
ト23の出力が一定時間「Ｈ」になり、SR−F/F13がリセ
ットされ、ANDゲート29の出力「Ｌ」となりプログラム
イネーブルフラグ９もリセットされる。SR−F/F13がリ
セットされると、インバータ34の出力が「Ｈ」、ANDゲ
ート27出力が「Ｈ」となり、遅延クロックによって遅延
器37が遅延してセットされ、ANDゲート30の出力が
「Ｈ」となり、プログラムイネーブルフラグ10がセット
されて第３図のスタートアドレス（ｃ）に制御回路に設
定され、第３図のタスクプログラムｃの実行を開始す
る。タスクプログラムｃの実行が終了すると、上記と同
様な動作によってプログラムイネーブルフラグ10がリセ
ットされ、かわりにプログラムイネーブルフラグ11がセ
ットされて第３図のタスクプログラムｄの実行開始す
る。タスクプログラムｄの実行が終了すると、プログラ
ム終了信号２の立ち上りエッジによって、立ち上りエッ
ジ検出回路17の出力が一定時間「Ｈ」になっている間、
ANDゲート25の出力が「Ｈ」なりSR−F/F15をリセットす
る。SR−F/F15がリセットされるとプログラムイネーブ
ルフラグ11がリセットされる。
して説明する。上記実施例において、プログラム許可信
号４〜７が全て「Ｈ」の時の動作について最初に説明す
る。この場合のイネーブルフラグタイミングチャートは
第２図（Ａ）である。立ち上りエッジ検出回路16によっ
て、プログラム実行周期クロック１の立ち上りエッジを
検出すると、SR−F/F12〜15が同時にセットされる。一
方、プログラムイネーブルフラグ８〜11は、前段のAND
ゲート26及び29〜31によって、立ち上りエッジ検出回路
16の出力が「Ｌ」になったとき、最初にプログラムイネ
ーブルフラグ８だけがセット（第１の論理状態）され
る。このフラグがセットされたことで第３図のスタート
アドレス（ａ）が制御回路（図示していない）に設定さ
れ、制御回路は第３図のROMに書き込まれているタスク
プログラムａの実行を開始する。タスクプログラムａの
実行が終了すると、プログラムａの最後の終了命令によ
ってセットされたプログラム終了信号２が立ち上りエッ
ジ検出回路17で検出される。立ち上りエッジ検出回路17
の出力が一定時間「Ｈ」になっている間、ANDゲート26
の出力はそのとき「Ｈ」なのでANDゲート22の出力が
「Ｈ」になりSR−F/F12がリセットされる。他のSR−F/F
13〜15は、ANDゲート29〜31の出力が「Ｌ」なのでリセ
ットされずそのままである。SR−F/F12がリセットされ
ると、ANDゲート26の出力も「Ｌ」となり、プログラム
イネーブルフラグ８もリセットされる。SR−F/F12がリ
セットされるとインバータ33の出力が「Ｈ」となり、遅
延器36は遅延クロックを受けて遅延してセットする。遅
延器36がセットされるとANDゲート29の入力がすべて
「Ｈ」になるので出力が「Ｈ」となり、プログラムイネ
ーブルフラグ８に代ってプログラムイネーブルフラグ９
がセット（「Ｈ」）される。このフラグがセットされた
ことで第３図スタートアドレス（ｂ）が制御回路（図示
してない）に設定され、第３図のタスクプログラムｂの
実行を開始する。タスクプログラムｂの実行が終了する
と、プログラム終了信号２の立ち上りエッジでANDゲー
ト23の出力が一定時間「Ｈ」になり、SR−F/F13がリセ
ットされ、ANDゲート29の出力「Ｌ」となりプログラム
イネーブルフラグ９もリセットされる。SR−F/F13がリ
セットされると、インバータ34の出力が「Ｈ」、ANDゲ
ート27出力が「Ｈ」となり、遅延クロックによって遅延
器37が遅延してセットされ、ANDゲート30の出力が
「Ｈ」となり、プログラムイネーブルフラグ10がセット
されて第３図のスタートアドレス（ｃ）に制御回路に設
定され、第３図のタスクプログラムｃの実行を開始す
る。タスクプログラムｃの実行が終了すると、上記と同
様な動作によってプログラムイネーブルフラグ10がリセ
ットされ、かわりにプログラムイネーブルフラグ11がセ
ットされて第３図のタスクプログラムｄの実行開始す
る。タスクプログラムｄの実行が終了すると、プログラ
ム終了信号２の立ち上りエッジによって、立ち上りエッ
ジ検出回路17の出力が一定時間「Ｈ」になっている間、
ANDゲート25の出力が「Ｈ」なりSR−F/F15をリセットす
る。SR−F/F15がリセットされるとプログラムイネーブ
ルフラグ11がリセットされる。
次にプログラム許可信号４と６が「Ｌ」、プログラム
許可信号５と７が「Ｈ」のときの動作について説明す
る。この場合のプログラムイネーブルフラグのタイミン
グチャートを第２図（Ｂ）に示す。第２図（Ｂ）ではプ
ログラムイネーブルフラグ８及び10はセットされない。
立ち上りエッジ検出回路16によってプログラム実行周期
クロック１の立ち上りエッジを検出すると、SR−F/F13
と15が同時にセットされる。SR−F/F12がセットされな
いので遅延器36が遅延クロック３によって遅延してセッ
トされると、ANDゲート29の出力が「Ｈ」となり、プロ
グラムイネーブルフラグ９が最初にセットされて第３図
のタスクプログラムｂを実行する。タスクプログラムｂ
の実行が終了すると、プログラム終了信号２の立ち上り
エッジを検出してSR−F/F13がリセットされ、プログラ
ムイネーブルフラグ９もリセットされる。SR−F/F13が
リセットされるとSR−F/F14はセットされていないの
で、ANDゲート28の出力が「Ｈ」となり、遅延器38が遅
延クロック３によって遅延してセットされると、ANDゲ
ート31の出力が「Ｈ」となりプログラムイネーブルフラ
グ11がセットされて第３図のタスクプログラムｄを実行
する。タスクプログラムｄの実行が終了すると、プログ
ラム終了信号２の立ち上りエッジを検出してSR−F/F15
がリセットされプログラムイネーブルフラグ11もリセッ
トされる。
許可信号５と７が「Ｈ」のときの動作について説明す
る。この場合のプログラムイネーブルフラグのタイミン
グチャートを第２図（Ｂ）に示す。第２図（Ｂ）ではプ
ログラムイネーブルフラグ８及び10はセットされない。
立ち上りエッジ検出回路16によってプログラム実行周期
クロック１の立ち上りエッジを検出すると、SR−F/F13
と15が同時にセットされる。SR−F/F12がセットされな
いので遅延器36が遅延クロック３によって遅延してセッ
トされると、ANDゲート29の出力が「Ｈ」となり、プロ
グラムイネーブルフラグ９が最初にセットされて第３図
のタスクプログラムｂを実行する。タスクプログラムｂ
の実行が終了すると、プログラム終了信号２の立ち上り
エッジを検出してSR−F/F13がリセットされ、プログラ
ムイネーブルフラグ９もリセットされる。SR−F/F13が
リセットされるとSR−F/F14はセットされていないの
で、ANDゲート28の出力が「Ｈ」となり、遅延器38が遅
延クロック３によって遅延してセットされると、ANDゲ
ート31の出力が「Ｈ」となりプログラムイネーブルフラ
グ11がセットされて第３図のタスクプログラムｄを実行
する。タスクプログラムｄの実行が終了すると、プログ
ラム終了信号２の立ち上りエッジを検出してSR−F/F15
がリセットされプログラムイネーブルフラグ11もリセッ
トされる。
第１実施例では同一周期で動作する複数のプログラム
数を４としたが、第１図におけるプログラム許可信号
と、SR−F/Fと、２入力ANDゲートと、遅延器と、インバ
ータと、４入力ANDとの接続を追加することでタスクプ
ログラム数を増やすことができ、プログラムの実行処理
時間の累計が実行クロック周期内におさまるようにプロ
グラム許可信号の数を決定すればよい。なお、同一周期
でなくても、優先度の高い方のプログラムの実行周期の
整数倍の周期で実行すればよいプログラム（例えば優先
度の高い方のプログラム周期の４倍の周期で実行するプ
ログラムすなわち優先度の高いプログラムの４回実行に
対して１回実行するプログラム）も、第１図の本発明の
第１実施例における同一周期の優先度の高い方のプログ
ラム用の回路の後に、第４図に示すように同様な回路、
すなわち、SR−F/F44,45と、立ち上りエッジ検出回路46
と、２入力ANDゲート47〜52と、４入力ANDゲート53,54
と、インバータ55〜57と、遅延器58,59とからなる回路
を接続し、SR−F/F44,45のセット信号入力を、前記プロ
グラム実行周期クロック（周期小）１に比べて優先度の
低い方の遅いプログラム実行周期クロック（周期大）39
の立ち上りエッジパルスとプログラム許可信号40,41と
のANDゲート47,48の出力に変更すればよい。なお、第４
図において42,43はプログラムイネーブルフラグであ
る。但し、異なる実行周期クロックの立ち上りを一致さ
せる必要がある。さらに、本実施例ではタスクプログラ
ムを第３図においてROMに記憶されているものとして説
明したが、タスクプログラムをRAMに記憶しても同様に
動作させることができる。
数を４としたが、第１図におけるプログラム許可信号
と、SR−F/Fと、２入力ANDゲートと、遅延器と、インバ
ータと、４入力ANDとの接続を追加することでタスクプ
ログラム数を増やすことができ、プログラムの実行処理
時間の累計が実行クロック周期内におさまるようにプロ
グラム許可信号の数を決定すればよい。なお、同一周期
でなくても、優先度の高い方のプログラムの実行周期の
整数倍の周期で実行すればよいプログラム（例えば優先
度の高い方のプログラム周期の４倍の周期で実行するプ
ログラムすなわち優先度の高いプログラムの４回実行に
対して１回実行するプログラム）も、第１図の本発明の
第１実施例における同一周期の優先度の高い方のプログ
ラム用の回路の後に、第４図に示すように同様な回路、
すなわち、SR−F/F44,45と、立ち上りエッジ検出回路46
と、２入力ANDゲート47〜52と、４入力ANDゲート53,54
と、インバータ55〜57と、遅延器58,59とからなる回路
を接続し、SR−F/F44,45のセット信号入力を、前記プロ
グラム実行周期クロック（周期小）１に比べて優先度の
低い方の遅いプログラム実行周期クロック（周期大）39
の立ち上りエッジパルスとプログラム許可信号40,41と
のANDゲート47,48の出力に変更すればよい。なお、第４
図において42,43はプログラムイネーブルフラグであ
る。但し、異なる実行周期クロックの立ち上りを一致さ
せる必要がある。さらに、本実施例ではタスクプログラ
ムを第３図においてROMに記憶されているものとして説
明したが、タスクプログラムをRAMに記憶しても同様に
動作させることができる。
（発明の効果） 本発明は上記実施例より明らかなように、複数のタス
クプログラムの実行を管理する実行管理プログラムを作
成することなく、単に個々のタスクプログラムの最後に
プログラム終了命令を入れるだけで、ハードウェアによ
って優先度の高いプログラムから順次実行することがで
きるという効果を有する。
クプログラムの実行を管理する実行管理プログラムを作
成することなく、単に個々のタスクプログラムの最後に
プログラム終了命令を入れるだけで、ハードウェアによ
って優先度の高いプログラムから順次実行することがで
きるという効果を有する。
第１図は本発明の第１実施例におけるプログラムイネー
ブルフラグ生成回路の回路図、第２図はプログラムイネ
ーブルフラグのタイミングチャート、第３図はタスクプ
ログラムの実行を説明する図、第４図は本発明の第２実
施例におけるプログラムイネーブルフラグ生成回路の回
路図である。 １……プログラム実行周期クロック（周期小）、２……
プログラム終了信号、３……遅延クロック、４〜7,40,4
1……プログラム許可信号、８〜11,42,43……プログラ
ムイネーブルフラグ、12〜15,44,45……セット・リセッ
トフリップフロップ、16,17,46……立ち上りエッジ検出
回路、18〜28,47〜52……２入力ANDゲート、29〜31,53,
54……４入力ANDゲート、32〜35,55〜57……インバー
タ、36〜38,58,59……遅延器、39……プログラム実行周
期クロック（周期大）。
ブルフラグ生成回路の回路図、第２図はプログラムイネ
ーブルフラグのタイミングチャート、第３図はタスクプ
ログラムの実行を説明する図、第４図は本発明の第２実
施例におけるプログラムイネーブルフラグ生成回路の回
路図である。 １……プログラム実行周期クロック（周期小）、２……
プログラム終了信号、３……遅延クロック、４〜7,40,4
1……プログラム許可信号、８〜11,42,43……プログラ
ムイネーブルフラグ、12〜15,44,45……セット・リセッ
トフリップフロップ、16,17,46……立ち上りエッジ検出
回路、18〜28,47〜52……２入力ANDゲート、29〜31,53,
54……４入力ANDゲート、32〜35,55〜57……インバー
タ、36〜38,58,59……遅延器、39……プログラム実行周
期クロック（周期大）。
Claims (1)
- 【請求項１】プログラムの実行周期クロックの立ち上り
エッジで各々のプログラム許可信号が第１の論理状態
（電圧「Ｈ」）の時セットし、各々のプログラムのプロ
グラム終了命令によってセットされる信号の立ち上りエ
ッジで自身のプログラムイネーブルフラグがセットされ
ている時リセットするセット・リセットフリップフロッ
プ（SR−F/F）と、自身より実行順序の優先度の高い全
てのプログラム用のセット・リセットフリップフロップ
の反転出力の全ての論理積（０個以上のANDゲート）出
力を入力とする遅延器（ラッチ）とを具備し、該遅延器
の入力及び出力と、自身のセット・リセットフリップフ
ロップの出力との論理積をとってイネーブルフラグを生
成することを特徴とするプログラムイネーブルフラグ生
成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035360A JP2525635B2 (ja) | 1988-02-19 | 1988-02-19 | プログラムイネ―ブルフラグ生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035360A JP2525635B2 (ja) | 1988-02-19 | 1988-02-19 | プログラムイネ―ブルフラグ生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01211130A JPH01211130A (ja) | 1989-08-24 |
| JP2525635B2 true JP2525635B2 (ja) | 1996-08-21 |
Family
ID=12439717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63035360A Expired - Fee Related JP2525635B2 (ja) | 1988-02-19 | 1988-02-19 | プログラムイネ―ブルフラグ生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2525635B2 (ja) |
-
1988
- 1988-02-19 JP JP63035360A patent/JP2525635B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01211130A (ja) | 1989-08-24 |
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