JPS6160136A - 割込み発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、マイクロコンピュータなどに利用する割込み
発生回路に係り、特に多数の割込み入力をまとめて１点
ずつ出力する割込み発生回路の改良に関する。

〔発明の技術的背景とその問題点〕

割込み処理は、割込み信号により実行中のグロダラムを
一時中断して後に再度再、開できるような処置を施し、
割込み処理ノログラムを実行するハードウェア的手段に
よるプログラムの分岐である。

ところで、かかる割込み回路としては、１本の割込み入
力をもつものと複数本の割込み入力をもつものがあるが
、通常、マイクロコンピュータの割込み入力は後者のも
のにおいて特に３本ないし８本のものが多い。しかし、
これだけの割込み入力点数では足りないため、多数の割
込み入力信号をまとめて１点ずつ出力する方式が採用さ
れている。

第３図は上記方式をとった従来の割込み発生回路である
。即ち、この回路は、外部信号１２点を波形整形回路１
で波形整形し、その波形の立上がりまたは立下がりをエ
ツジ検出回路２で検出するとともに、このエツジ検出信
号を後続のレジスタ３にセットする。このレジスタ３の
出力は優先判定回路４によって判定されて最優先のレベ
ルのみ割込み発生部５に送られ、この回路５より規定の
・ぐルスが割込み発生信号としてマイクロコンピュータ
６に送られる。このマイクロコンピー−タロは、上記割
込みパルスにより割込み処理を行なうとともに、外部信
号１２点のうちどの信号によって割込み要求があったか
をレジスタ３、優先判定回路４およびパスドライ・々回
路７を通って入力される信号により知るようになってい
る。そして、上記要求のあった信号の割込み処理が終了
すると、マイクロコンピー−タロはリセット回路８に指
令を与えてレジスタ３にセットされた信号をリセットす
る。引き続き、外部信号の次の点の割込み指令に基づき
前述したと同様の手段によって次の割込み処理を実行す
る。

第４図は以上のようにして外部信号１２点の割込み人力
“１″〜”１２”が連続してオンとなったときのタイミ
ングを示している。この図から明らかなように外部信号
の割込み入力による割込み処理中は割込み禁示となり、
他の割込みが受けつけられなくなるばかりでなく、通常
のプログラム処理も割込み処理優先のために実行できな
く々っでしまう。

以上のように従来の割込み発生回路は、割込み処理中は
、他の外部信号の割込みはもとより、本来のプログラム
処理も実行不可能となり、そうかと言って、割込みを禁
止するわけにはいかない。そこで、各割込み入力に対す
る許可、禁止を予め割込み発生信号ごとにプログラムで
管理し、このプログラムに基づいて許可、禁止を行なう
ようにしていた。

しかし、割込みをプログラムで管理すると、処理が複雑
になるばかりでなく、プログラムによって許可、禁止が
決定されるので、迅速なデータ処理ができなくなる欠点
がある。

〔発・明の目的〕゛ 本発明は、上記事情にかんがみてなされたもので、適宜
に割込み処理以外の処理が可能であり、処理の複雑化を
回避できかつ迅速にデータ処理が行なえる割込み発生回
路を提供することにある。

〔発明の概要〕

本発明は、予め任意に割込み発生禁止期間を５一 定めうるプログラマブルタイマ回路を設け、最優先の割
込み入力による割込み処理が終了しても前記割込み発生
禁止期間の間、次の割込み入力を禁止し、他の必要な処
理を行なわせるようにした割込み発生回路である。

〔発明の実施例〕

以下、本発明の一実施例について第１図を参照して説明
する。同図において１１は波形整形回路であって、複数
の外部信号割込み入力点を個別に波形整形して後続のエ
ツジ検出回路１２へ導入する。このエツジ検出回路１２
は、波形整形回路１１で波形整形された各割込み入力波
形の立上りおよび立下りのエツジを検出して後続のレジ
スタ１３に所定の順序でセットする。

１４は複数の外部信号割込み入力に対して予め設定され
た順序に基づいて、または先に入力された外部信号割込
み入力の順序に基づいて最優先の割込み入力を決定する
優先判定回路であって、この決定によって最優先とされ
たレジスタ１３にセットされている割込み入力が割込み
発虫刺断回路１５に送られる。この割込み発生判断回路
１５は、優先判定回路１４の決定の下に送られてくる割
込みパルスをマイクロコンピュータ１６に割込み発生信
号として供給するとともに、該割込み発生信号を！ログ
シマプル２４フ回路１７にも供給し、同タイマ回路１７
を動作させる機能をもっている。このノログラマゾルタ
イマ回路１７は、それ自体またはマイクロコンピュータ
１６からの指示に基づいて割込み発生信号の入力から次
の割込み発生までの禁止時間を自在に定めうるものであ
り、例えば割込みが連続的に発生した場合には実用上地
の処理に影響させないように２０　ｍｓなどの割込み発
生禁止期間を設けてもよ−。従って、割込み発生判断回
路１５は、マイクロコンピュータ１６による割込み処理
の終了後にリセット回路１８を介してレジスタ１３の当
該外部信号割込み入力のデータがリセットされて優先判
定回路Ｊ４から再度割込み要求があっても、ゾログラマ
プルタイマ回路１７から割込み発生禁止解除信号がいよ
うになっている。１９はパスドライバ回路であって、優
先判定回路１４の決定に基づいて所要のパスをドライブ
する。従って、マイクロコンピュータ１６はパスドライ
ブ回路１９のドライブによってどの外部信号が割込み入
力されたかを知ることができる。

次に、以上のように構成された割込み発生回路の作用を
説明する。割込みのための複数点の外部信号が入力され
ると、波形整形回路１１は各点の外部信号ごとに波形整
形して矩形波信号に変換した後、エツジ検出回路１２に
送出する。

このエツジ検出回路１２では波形整形回路１１からの矩
形波信号の立上りおよび立下りを検出し、各点の割込み
データをレジスタ１３の対応する個所に順次セットする
とともに、該レジスタ１３を介１−で優先判定旧１路１
４にも送られている。ここで、優先判定回路１４は、予
め定められた優先順次に基づいてその最優先のレジスタ
１３の出力を割込み発生判断回路１５に供給すると、こ
の割込み発生判断回路１５ではそのレジスタ１３の出力
を受けて規定の割込みパルスを割込み発生信号およびタ
イマ動作のための信号としてマイクロコンピュータ１６
およびプログラマブルタイマ回路１７に供給する。マイ
クロコンピュータ１６は割込み発生信号を受けて割込み
処理を実行するとともに、その割込みがどの外部信号に
よって行なわれているかをパスドライバ回路１９からの
ドライブ信号によって知る。

一方、プログラマブルタイマ回路１７は、前記タイマ動
作のための信号を受けて動作し予め設定された時間の開
割込み発生判断回路１５に対して割込み発生禁止信号を
与える。従って、割込み発生判断回路１５としては、マ
イクロコンピュータ１６による割込み処理終了後であっ
てもプログラマブルタイマ回路１７から割込み発生禁止
解除信号が入力されるまでの間、次の割込み発生信号を
出力しない。即ち、マイク日コンビ、−夕１６では、予
めプログラマブルタイマ回路１７の割込み発生禁止時間
が把握されているので、割込み処理終了から次の割込み
発生まで、或いは割込み発生禁止時間が把握されていな
い場合でも割込み処理終了後火の割込み発生がないと判
断して、他の処理例えば本来のプログラム処理を実行さ
せることができる。

従って、以上のような構成によれば、割込み終了後、プ
ログラマブルタイマ回路Ｊ７によって次の割込み発生が
待たされるが、それは実用上システムで問題とならない
時間例えば２０〜３０ｍｍであり、既に割込みが発生し
た時点で後続の割込み状態がレジスタ１３に保存されて
いるので無視されることはない。また、プログラムの空
き時間が長いときにはゾログラマプルタイマ回路１７の
時間を短かく設定し、プログラムが忙しいときには！ロ
グラマブルタイマ回路１７０時間を長く設定することに
より、システムを効率よく稼動させることができる。ま
た、外部信号の割込みが連続的に発生しても、割込み発
生頻度はある周期以上にはならないので、割込み処理が
システムに与える影響を少なくすることができる。

なお、上記実施例では割込み発生信号によってプログラ
マゾルタイマ回路１８が動作するようにしたが、第２図
に示すように割込み処理終了後のリセット回路１８のリ
セット信号出力より次の割込み発生までの時間ｆプログ
ラマブルタイマ回路１７に設定する構成のものでもよい
。

また、レジスタ１３は必要ならば２段構成にし、外部信
号のセットされるタイミングとマイクロコンピュータ１
６からリセット回路１８を介して入力されるリセット信
号のタイミングとが一致しても問題にならないような構
成とすることは言うまでもない。その他、本発明はその
要旨を逸脱しない範囲で種々変形して実施できるもので
ある。

〔発明の効果〕

以上詳記したように本発明によれば、割込みが連続的に
発生しても任意に設定される割込み発生禁止期間の間欠
の割込みが実行されないようにしたので、従来割込み中
とされていた期間であっても割込み処理以外の処理が可
能となり、よって融通性に富みかつ迅速なデータ処理が
実現できる。また、前記割込み発生禁止期間は自在に可
変できるので、その時々の状況に合せて期間の設定替え
ができ、システムの有効利用を確保し得る割込み発生回
路を提供できる。

【図面の簡単な説明】

第１図は本発明に係る割込み発生回路の一実施例として
の構成を示すブロック図、第２図は本発明回路の他の例
を示すブロック図、第３図および第４図は従来回路のブ
ロック図およびタイミングチャートである。 １ノ・・・波形整形回路、１２・・・エツソ検出回路、
１３・・・レジスタ、１４・・・優先判定回路、１５・
・・割込み発生判断回路、１６・・・マイクロコンピュ
ータ、１７・・・プログラマブルタイマ回路、１８・・
・リセット回路、１９・・・・ぐスドライバ回路。 出願人代理人　　弁理士　鈴　江　武　彦ぐ途砦６つ 女禾４りつ

Claims (3)

【特許請求の範囲】
1. （１）多数点の割込み入力を受けてマイクロコンピュー
   タに１点ずつ割込み発生信号を入力する割込み発生回路
   において、前記多数点の割込み入力を記憶回路に保持さ
   せるとともに、その保持された多数点の割込み入力の中
   から優先順位を付けて１点の割込み入力を出力する割込
   み優先判定手段と、この手段の判定によって得られた割
   込み入力を受けて前記割込み発生信号を発生するととも
   に、割込み発生禁止解除を判断する割込み発生判断回路
   と、任意の割込み発生禁止期間が設定され、前記マイク
   ロコンピュータによる割込み処理終了後であっても前記
   設定期間の間前記割込み発生判断回路へ割込み発生禁止
   信号を与えて次の割込み入力による割込み処理を禁示さ
   せるプログラマブルタイマ回路とを具備したことを特徴
   とする割込み発生回路。
2. （２）プログラマブルタイマ回路は、前記割込み発生信
   号を受けて動作して前記割込み発生禁止期間の間、割込
   み発生禁止信号を出力するものである特許請求の範囲第
   １項記載の割込み発生回路。
3. （３）プログラマブルタイマ回路は、マイクロコンピュ
   ータによる割込み処理終了に係る信号を受けて動作して
   前記割込み発生禁止期間の間、割込み発生禁止信号を出
   力するものである特許請求の範囲第１項記載の割込み発
   生回路。