JPS6246017B2 - - Google Patents
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- Publication number
- JPS6246017B2 JPS6246017B2 JP57217155A JP21715582A JPS6246017B2 JP S6246017 B2 JPS6246017 B2 JP S6246017B2 JP 57217155 A JP57217155 A JP 57217155A JP 21715582 A JP21715582 A JP 21715582A JP S6246017 B2 JPS6246017 B2 JP S6246017B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- signal
- circuit
- factor
- interrupt request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
この発明は、コンピユータ制御システムにおい
て、メインシステムへの１個の割込要求信号に対
し複数個の割込要求入力を割り当てる割込要求回
路に関するものである。
て、メインシステムへの１個の割込要求信号に対
し複数個の割込要求入力を割り当てる割込要求回
路に関するものである。
従来、この種の割込要求回路として第１図に示
すものがあつた。図において、１ａ乃至１ｎはハ
イ信号（以下、“Ｈ”と略す。）が有意の割込入力
信号、２ａ乃至２ｎは割込受付フリツプフロツプ
で、この出力は割込保留制御フリツプフロツプ３
の出力とともに、それぞれ割込保留ANDゲート
回路４ａ乃至４ｎの入力となつている。
すものがあつた。図において、１ａ乃至１ｎはハ
イ信号（以下、“Ｈ”と略す。）が有意の割込入力
信号、２ａ乃至２ｎは割込受付フリツプフロツプ
で、この出力は割込保留制御フリツプフロツプ３
の出力とともに、それぞれ割込保留ANDゲート
回路４ａ乃至４ｎの入力となつている。
割込保留ANDゲート回路４ａ乃至４ｎの出力
は、それぞれ割込要求フリツプフロツプ５ａ乃至
５ｎのトリガ端子に接続され、各割込要求フリツ
プフロツプ５ａ乃至５ｎの出力は、夫々に対応す
るシフトレジスタ６ａ乃至６ｎに入力され、シフ
ト用クロツク７によりシフトされる。
は、それぞれ割込要求フリツプフロツプ５ａ乃至
５ｎのトリガ端子に接続され、各割込要求フリツ
プフロツプ５ａ乃至５ｎの出力は、夫々に対応す
るシフトレジスタ６ａ乃至６ｎに入力され、シフ
ト用クロツク７によりシフトされる。
シフトレジスタ６ａ乃至６ｎの出力は、ロ―信
号（以下、“Ｌ”と略す。）が有意の割込要因リー
ド信号８をインバータ９によつて反転した反転リ
ード信号とともに各リセツトNANDゲート回路１
０ａ〜１０ｎの入力となり、その出力はそれぞれ
の割込受付フリツプフロツプ２ａ乃至２ｎ及び割
込要求フリツプフロツプ５ａ乃至５ｎのリセツト
端子へ入力されている。
号（以下、“Ｌ”と略す。）が有意の割込要因リー
ド信号８をインバータ９によつて反転した反転リ
ード信号とともに各リセツトNANDゲート回路１
０ａ〜１０ｎの入力となり、その出力はそれぞれ
の割込受付フリツプフロツプ２ａ乃至２ｎ及び割
込要求フリツプフロツプ５ａ乃至５ｎのリセツト
端子へ入力されている。
１１は各割込入力に対応した各シフトレジスタ
６ａ乃至６ｎの出力の論理和をとり“Ｈ”有意の
割込要求信号１２を出力するORゲート回路であ
り、１３は割込要求信号１２に対するメインシス
テム（図示せず）からの“Ｌ”有意の割込許可信
号で、割込保留制御フリツプフロツプ３のセツト
端子に接続されている。
６ａ乃至６ｎの出力の論理和をとり“Ｈ”有意の
割込要求信号１２を出力するORゲート回路であ
り、１３は割込要求信号１２に対するメインシス
テム（図示せず）からの“Ｌ”有意の割込許可信
号で、割込保留制御フリツプフロツプ３のセツト
端子に接続されている。
割込要求信号１２はインバータ１４で反転され
割込保留制御フリツプフロツプ３のトリガ端子に
入力されている。
割込保留制御フリツプフロツプ３のトリガ端子に
入力されている。
１５は割込要因リード信号８により制御され、
各シフトレジスタ６ａ乃至６ｎの出力を割込要因
信号１６としてデータバスへ出力する“Ｈ”有意
の割込要因出力バツフアである。
各シフトレジスタ６ａ乃至６ｎの出力を割込要因
信号１６としてデータバスへ出力する“Ｈ”有意
の割込要因出力バツフアである。
このようにｎ個の割込入力信号１ａ乃至１ｎに
対して、それぞれ個別に同様の回路構成からなる
入力処理回路ａ乃至ｎを形成している。
対して、それぞれ個別に同様の回路構成からなる
入力処理回路ａ乃至ｎを形成している。
次に、動作について説明する。なお、説明にあ
たり１個の割込入力信号１ａを処理する入力処理
回路ａを中心に述べることにする。
たり１個の割込入力信号１ａを処理する入力処理
回路ａを中心に述べることにする。
いま、全フリツプフロツプ２ａ，５ａは、初期
設定時にリセツトされているものとする。
設定時にリセツトされているものとする。
まず、割込入力信号１ａが有意になると、割込
受付フリツプフロツプ２ａに記憶され出力Ｑが
“Ｈ”へ変化する。割込保留制御フリツプフロツ
プ３の出力は“Ｈ”なので、割込要求フリツプ
フロツプ５ａがセツトされ、その出力Ｑが“Ｈ”
へ変化し、シフトレジスタ６ａへ入力される。シ
フト用クロツク７とシフトレジスタ６ａのビツト
数で決まる一定時間Ｔの後、シフトレジスタ６ａ
の出力が“Ｈ”となり、ORゲート回路１１を通
つて割込要求信号１２を有意にし、メインシステ
ムに対し割込みを発生する。なお、複数の割込入
力信号１ａ乃至１ｎのいくつかが、同時に有意に
なつた場合も同様に動作する。
受付フリツプフロツプ２ａに記憶され出力Ｑが
“Ｈ”へ変化する。割込保留制御フリツプフロツ
プ３の出力は“Ｈ”なので、割込要求フリツプ
フロツプ５ａがセツトされ、その出力Ｑが“Ｈ”
へ変化し、シフトレジスタ６ａへ入力される。シ
フト用クロツク７とシフトレジスタ６ａのビツト
数で決まる一定時間Ｔの後、シフトレジスタ６ａ
の出力が“Ｈ”となり、ORゲート回路１１を通
つて割込要求信号１２を有意にし、メインシステ
ムに対し割込みを発生する。なお、複数の割込入
力信号１ａ乃至１ｎのいくつかが、同時に有意に
なつた場合も同様に動作する。
メインシステムから割込許可信号１３が出力さ
れるまでは割込みは受付けられるが、割込許可信
号１３が出力されると、割込保留制御フリツプフ
ロツプ３の出力は“Ｌ”となり、それ以降の割
込は、割込受付フリツプフロツプ２ａ乃至２ｎに
記憶されるだけで保留となる。
れるまでは割込みは受付けられるが、割込許可信
号１３が出力されると、割込保留制御フリツプフ
ロツプ３の出力は“Ｌ”となり、それ以降の割
込は、割込受付フリツプフロツプ２ａ乃至２ｎに
記憶されるだけで保留となる。
メインシステムは、割込許可信号１３を出力し
て、一定時間Ｔの後、割込要因リード信号８を出
力し、割込要因出力バツフア１５より割込要因を
読み込み、有意になつている複数個の割込要因に
対し、割込処理を行う。割込要因リード信号８が
この割込要求回路に入力されると、該当シフトレ
ジスタ６ａ乃至６ｎに出力されている割込要因に
対し、対応する割込受付フリツプフロツプ２ａ乃
至２ｎと割込要求フリツプフロツプ５ａ乃至５ｎ
がリセツトされ、一定時間Ｔの後、そのシフトレ
ジスタ６ａ乃至６ｎの出力がすべて“Ｌ”とな
る。
て、一定時間Ｔの後、割込要因リード信号８を出
力し、割込要因出力バツフア１５より割込要因を
読み込み、有意になつている複数個の割込要因に
対し、割込処理を行う。割込要因リード信号８が
この割込要求回路に入力されると、該当シフトレ
ジスタ６ａ乃至６ｎに出力されている割込要因に
対し、対応する割込受付フリツプフロツプ２ａ乃
至２ｎと割込要求フリツプフロツプ５ａ乃至５ｎ
がリセツトされ、一定時間Ｔの後、そのシフトレ
ジスタ６ａ乃至６ｎの出力がすべて“Ｌ”とな
る。
したがつて、割込要求信号１２が無意となり、
割込保留制御フリツプフロツプ３がリセツトさ
れ、出力が“Ｈ”となり次の割込要求が受付け
られることになる。
割込保留制御フリツプフロツプ３がリセツトさ
れ、出力が“Ｈ”となり次の割込要求が受付け
られることになる。
このようにして、複数個の割込入力に対して１
個のメインシステムへの割込要求信号だけで処理
することが可能となつている。
個のメインシステムへの割込要求信号だけで処理
することが可能となつている。
従来の複数要因割込要求回路は、以上のように
構成されているので、１個の割込入力に対して、
必要とする回路が多く、取り扱う割込入力が多く
なると、広い実装スペースが必要となるため価格
が高いという問題点があつた。
構成されているので、１個の割込入力に対して、
必要とする回路が多く、取り扱う割込入力が多く
なると、広い実装スペースが必要となるため価格
が高いという問題点があつた。
また、割込入力が有意になつてから、メインシ
ステムで実際に割込処理が行われるまでの時間が
シフトレジスタ６ａ乃至６ｎを使用しているため
に長い時間を必要とするという問題点があつた。
ステムで実際に割込処理が行われるまでの時間が
シフトレジスタ６ａ乃至６ｎを使用しているため
に長い時間を必要とするという問題点があつた。
この発明は、上記のような従来の問題点を解消
するためになされたもので、割込受付フリツプフ
ロツプ、及びシフトレジスタを除き、割込要因の
トランスパーレントラツチ回路を加えることによ
り、１つの割込入力当りの回路が簡単になり、ま
た割込に対する応答時間の速い割込要求回路を提
供することを目的としている。
するためになされたもので、割込受付フリツプフ
ロツプ、及びシフトレジスタを除き、割込要因の
トランスパーレントラツチ回路を加えることによ
り、１つの割込入力当りの回路が簡単になり、ま
た割込に対する応答時間の速い割込要求回路を提
供することを目的としている。
以下、この発明の一実施例を図について説明す
る。
る。
第２図において、第１図と同一部分には同一符
号が付してあり、１７は各割込要求フリツプフロ
ツプ５ａ乃至５ｎの各出力信号を入力端子D1乃
至Ｄoに入力し割込要因リード信号８によりラツ
チし、さらに出力端子Q1乃至Ｑoよりそのラツチ
割込要因を出力する割込要因トランスパーレント
ラツチ回路である。
号が付してあり、１７は各割込要求フリツプフロ
ツプ５ａ乃至５ｎの各出力信号を入力端子D1乃
至Ｄoに入力し割込要因リード信号８によりラツ
チし、さらに出力端子Q1乃至Ｑoよりそのラツチ
割込要因を出力する割込要因トランスパーレント
ラツチ回路である。
１８はORゲート回路１１の出力と、割込要因
リード信号８を入力とし、割込要求信号１２を出
力する割込要求ANDゲート回路である。
リード信号８を入力とし、割込要求信号１２を出
力する割込要求ANDゲート回路である。
次に、動作について説明する。
全フリツプフロツプ５ａ乃至５ｎは初期設定時
にリセツトされているものとする。
にリセツトされているものとする。
まず、割込入力信号１ａが“Ｈ”状態で有意と
なると割込要求フリツプフロツプ５ａに記憶さ
れ、その出力Ｑが“Ｈ”状態となる。複数の割込
要求フリツプフロツプ５ａ乃至５ｎの内、少くと
も１個の割込要求フリツプフロツプ、例えば割込
要求フリツプフロツプ５ａの出力Ｑが“Ｈ”とな
ると、ORゲート回路１１の出力が“Ｈ”状態と
なる。
なると割込要求フリツプフロツプ５ａに記憶さ
れ、その出力Ｑが“Ｈ”状態となる。複数の割込
要求フリツプフロツプ５ａ乃至５ｎの内、少くと
も１個の割込要求フリツプフロツプ、例えば割込
要求フリツプフロツプ５ａの出力Ｑが“Ｈ”とな
ると、ORゲート回路１１の出力が“Ｈ”状態と
なる。
この時、割込要因リード信号８が“Ｈ”状態で
無意であれば即時に、また割込要因リード信号８
が“Ｌ”状態で有意ならば“Ｈ”状態の無意にな
るのを待つて、図示しないメインシステムの中央
処理装置（以下、CPUと略す。）に対する割込要
求信号１２を“Ｈ”状態で有意とし、割込要因ト
ランスパーレントラツチ回路１７の該当する出力
Ｑを“Ｈ”状態で有意とする。このCPUが割込
要求信号１２を受け付けて、割込処理を行うため
に、割込要因リード信号８を“Ｌ”状態で有意に
し割込要因の読み込みを行うと、割込要求信号１
２は無意となり、割込要因トランスパーレントラ
ツチ回路１７は、それまでに入力された割込要因
をラツチし、そのラツチされた“Ｈ”状態で有意
の割込要因に対する割込要求フリツプフロツプ５
ａ乃至５ｎをリセツトする。
無意であれば即時に、また割込要因リード信号８
が“Ｌ”状態で有意ならば“Ｈ”状態の無意にな
るのを待つて、図示しないメインシステムの中央
処理装置（以下、CPUと略す。）に対する割込要
求信号１２を“Ｈ”状態で有意とし、割込要因ト
ランスパーレントラツチ回路１７の該当する出力
Ｑを“Ｈ”状態で有意とする。このCPUが割込
要求信号１２を受け付けて、割込処理を行うため
に、割込要因リード信号８を“Ｌ”状態で有意に
し割込要因の読み込みを行うと、割込要求信号１
２は無意となり、割込要因トランスパーレントラ
ツチ回路１７は、それまでに入力された割込要因
をラツチし、そのラツチされた“Ｈ”状態で有意
の割込要因に対する割込要求フリツプフロツプ５
ａ乃至５ｎをリセツトする。
また、ラツチされた割込要因信号１６は、割込
要因出力バツフア１５からデータバスを介して
CPUへ渡される。
要因出力バツフア１５からデータバスを介して
CPUへ渡される。
そして、割込要因リード信号８が“Ｌ”状態で
有意中に発生した割込入力信号１ａ乃至１ｎに対
応する割込要求信号１２は割込要因リード信号８
が、無意となつた時点で“Ｈ”状態となり有意と
なる。
有意中に発生した割込入力信号１ａ乃至１ｎに対
応する割込要求信号１２は割込要因リード信号８
が、無意となつた時点で“Ｈ”状態となり有意と
なる。
このようにして、複数の割込入力を１本のメイ
ンシステムへの割込要求信号１２だけで処理する
ことが可能となり、また割込入力信号１ａ乃至１
ｎに対する応答時間も、専用の割込要求信号を持
つ場合とほとんど同じとなる。
ンシステムへの割込要求信号１２だけで処理する
ことが可能となり、また割込入力信号１ａ乃至１
ｎに対する応答時間も、専用の割込要求信号を持
つ場合とほとんど同じとなる。
なお、上記実施例では、各信号の有意を“Ｈ”
または“Ｌ”状態に指定して説明したが、各信号
の有意（“Ｈ”又は“Ｌ”状態）は任意の組み合
せであつてもよく、各回路構成に応じて極性を適
宜変化させることにより、同様の機能を持つ割込
要求回路が得られることは言うまでもない。
または“Ｌ”状態に指定して説明したが、各信号
の有意（“Ｈ”又は“Ｌ”状態）は任意の組み合
せであつてもよく、各回路構成に応じて極性を適
宜変化させることにより、同様の機能を持つ割込
要求回路が得られることは言うまでもない。
以上のように、本発明によれば、割込要因トラ
ンスパーレントラツチ回路を用いて構成したの
で、１個の割込入力当りの回路構成が簡単にな
る。
ンスパーレントラツチ回路を用いて構成したの
で、１個の割込入力当りの回路構成が簡単にな
る。
また、割込入力を禁止するタイミングはなく、
割込要因をリードする直前までの割込入力を読み
取ることができるとともに、割込要因のリード時
に発生した割込は割込要因のリード完了後に割込
を発生させ、割込みに対する応答時間の速い割込
要求回路が得られる効果がある。
割込要因をリードする直前までの割込入力を読み
取ることができるとともに、割込要因のリード時
に発生した割込は割込要因のリード完了後に割込
を発生させ、割込みに対する応答時間の速い割込
要求回路が得られる効果がある。
第１図は従来の割込要求回路の回路接続図、第
２図は本発明の一実施例による割込要求回路の回
路接続図である。 １ａ〜１ｎは割込入力信号、２ａ〜２ｎは割込
受付フリツプフロツプ、３は割込保留制御フリツ
プフロツプ、４ａ〜４ｎは割込保留ANDゲート
回路、５ａ〜５ｎは割込要求フリツプフロツプ、
６ａ〜６ｎはシフトレジスタ、７はシフト用クロ
ツク、８は割込要因リード信号、９はインバー
タ、１０ａ〜１０ｎはリセツトNANDゲート回
路、１１はORゲート回路、１２は割込要求信
号、１３は割込許可信号、１４はインバータ、１
５は割込要因出力バツフア、１６は割込要因信
号、１７は割込要因トランスパーレントラツチ回
路、１８は割込要求ANDゲート回路である。な
お、図中、同一符号は同一、または相当部分を示
す。
２図は本発明の一実施例による割込要求回路の回
路接続図である。 １ａ〜１ｎは割込入力信号、２ａ〜２ｎは割込
受付フリツプフロツプ、３は割込保留制御フリツ
プフロツプ、４ａ〜４ｎは割込保留ANDゲート
回路、５ａ〜５ｎは割込要求フリツプフロツプ、
６ａ〜６ｎはシフトレジスタ、７はシフト用クロ
ツク、８は割込要因リード信号、９はインバー
タ、１０ａ〜１０ｎはリセツトNANDゲート回
路、１１はORゲート回路、１２は割込要求信
号、１３は割込許可信号、１４はインバータ、１
５は割込要因出力バツフア、１６は割込要因信
号、１７は割込要因トランスパーレントラツチ回
路、１８は割込要求ANDゲート回路である。な
お、図中、同一符号は同一、または相当部分を示
す。
Claims (1)
- １ 割込要求入力数に対応して複数個用意された
割込要求を記憶する割込要求フリツプフロツプ
と、この割込要求フリツプフロツプの出力信号を
メインシステムから指令される割込要因リード信
号によりラツチする割込要因トランスパーレント
ラツチ回路と、この割込要因トランスパーレント
ラツチ回路の出力信号を上記割込要因リード信号
により、上記メインシステムのデータバスへ出力
する割込要因出力バツフアと、さらに上記割込要
因トランスパーレントラツチ回路の出力信号と上
記割込要因リード信号を入力とし対応する上記割
込要求フリツプフロツプのリセツトを行うAND
ゲート回路と、上記各割込要求フリツプフロツプ
出力信号の論理和をとるORゲート回路と、この
ORゲート回路出力信号と上記割込要因リード信
号とを入力とし上記メインシステムへの割込要求
信号を出力するAND回路とを備えてなる割込要
求回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21715582A JPS59106051A (ja) | 1982-12-10 | 1982-12-10 | 割込要求回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21715582A JPS59106051A (ja) | 1982-12-10 | 1982-12-10 | 割込要求回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59106051A JPS59106051A (ja) | 1984-06-19 |
| JPS6246017B2 true JPS6246017B2 (ja) | 1987-09-30 |
Family
ID=16699710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21715582A Granted JPS59106051A (ja) | 1982-12-10 | 1982-12-10 | 割込要求回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59106051A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224329A (ja) * | 1985-07-23 | 1987-02-02 | Mitsubishi Electric Corp | 状態信号検出装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53131731A (en) * | 1977-04-22 | 1978-11-16 | Hitachi Ltd | Interruption circuit for computer |
-
1982
- 1982-12-10 JP JP21715582A patent/JPS59106051A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53131731A (en) * | 1977-04-22 | 1978-11-16 | Hitachi Ltd | Interruption circuit for computer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59106051A (ja) | 1984-06-19 |
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