KR20100116253A - 입출력 회로 및 이를 포함하는 집적회로 장치 - Google Patents

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Abstract

입출력 회로 및 이를 포함하는 집적회로 장치가 개시된다. 본 발명의 입출력 회로는 제1 풀업 트랜지스터, 제1 및 제2 풀다운 트랜지스터를 구비하는 송신기, 수신기, 출력 인에이블 신호를 지연한 신호와 상기 출력 인에이블 신호의 논리 연산 신호를 레벨 변환하여 풀업 트랜지스터의 벌크 노드로 제공하기 위한 레벨 변환기, 및 프리 드라이버를 구비하여, 저전압 동작 환경에서도, 수신 모드에서의 누설전류, 수신 모드에서 송신모드로의 전환시 핫-캐리어 주입 및 게이트-옥사이드의 신뢰성 저하를 방지할 수 있다.

Description

입출력 회로 및 이를 포함하는 집적회로 장치{Input/Output Circuit and Integrated Circuit Apparatus including the same}
본 발명은 집적 회로 장치에 관한 것으로, 특히, 동작 전압이 다른 장치와 인터페이스하기 위한 혼합-전압 입출력 회로 및 이를 포함하는 집적회로 장치에 관한 것이다.
CMOS(complementary metal-oxide semiconductor) 기술에서는 공급 전압은 전력 소모를 줄이기 위하여 스케일-다운된다. 트랜지스터의 치수(dimension) 역시 회로 성능 및 면적 효율을 향상시키기 위하여 스케일-다운된다. 마이크로-전자 시스템에서는 일부 반도체 칩들은 동일한 전압 레벨을 사용할 수 없는 다른 CMOS 기술로 구현되기 때문에 혼합-전압(mixed-voltage) 입출력 인터페이스를 필요로 한다.
예를 들어, DRAM 칩의 독출 동작 전압은 80nm DRAM-1/2피치 공정에서는 2.5V인데 반하여 60nm DRAM-1/2피치 공정에서는 2.0V이다.
혼합-전압 시스템에서 통상의 비혼합(non-mixed) 인터페이스 방식을 사용하는 경우, 원하지 않는 누설전류 발생, 게이트-옥사이드 신뢰성 저하, 및 핫-캐리어 주입(hot-carrier injection) 등과 같은 심각한 문제가 야기된다.
외부로부터 신호를 수신하는 수신 모드에서는, 입출력 패드의 전압 레벨이 전원 전압보다 더 높을 수 있기 때문에, 원하지 않는 누설 전류 경로가 입출력 패드로부터 풀-업 PMOS 트랜지스터를 통해 전원 쪽으로 형성될 수 있다.
이와 같은 풀업 PMOS 트랜지스터의 누설 전류를 방지하기 위한 방법들이 연구되어 왔다. 그러나, 종래의 방법들은 복잡하게 연결되는 추가적인 패드 또는 추가적인 트랜지스터들을 필요로 한다. 게다가, 종래의 방법들 중 일부는 입출력 패드 로딩 및 풀-업 게이트 로딩을 증가시켜 입출력 인터페이스의 동작 속도를 저하시킬 우려가 있다.
게이트-옥사이드 신뢰성 저하 문제는 게이트-옥사이드에 과도하게 높은 전자장이 형성됨으로써 야기될 수 있다. 듀얼-옥사이드 공정은 신뢰성 문제의 하나의 해결책이 될 수 있다. 그러나, 두꺼운 게이트-옥사이드를 갖는 트랜지스터는 입출력 인터페이스의 동작 속도를 저하시킬 수 있다.
속도 저하없이 풀-업 트랜지스터의 게이트-옥사이드 신뢰성 문제를 피하기 위해 게이트 트래킹 방법이 소개되기도 하였다. 풀-다운 트랜지스터 및 수신기와 관련된 신뢰성 저하 문제를 피하기 위해서는, 일반적으로 그 게이트가 전원에 연결된 추가적인 NMOS 트랜지스터들이 직렬로 연결되는 방법이 많이 사용된다. 그러나, 전원 전압이 낮은 환경, 즉 저전압 동작 환경에서는, 이러한 추가적인 NMOS 트랜지스터들은 수신 신호의 스윙 레벨을 제한시켜 사용하기 어렵다.
핫-캐리어 주입은 드레인과 소스 노드 사이에 큰 전압 차이가 발생하는 경우에 야기된다. 풀다운 트랜지스터와 직렬로 연결되는 적층(stacked) NMOS 트랜지스 터 및 블로킹 트랜지스터들은 풀다운 트랜지스터의 핫-캐리어 주입을 방지할 수 있다. 그러나, 이러한 트랜지스터들은 수신 모드에서 송신 모드로 전환시 핫-캐리어 주입을 겪을 수 있다. 수신 모드에서 입출력 패드에 축적된 과도하게 높은 전압 레벨 혹은 고 전위 전하를 감소하기 위하여 핫-캐리어 방지 회로가 필요하다.
상술한 혼합 인터페이스 시스템에서 야기될 수 있는 문제점을 피하고, 낮은 동작 전압을 지원하기 위해서는 새로운 혼합-전압 인터페이스 방식이 필요하다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 높은 혹은 낮은 동작 전압 조건에서도 입력 데이터를 회로 내부로 전달할 수 있는 입출력 회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적인 과제는 낮은 동작 전압 조건에서 누설 전류를 방지하거나 감소할 수 있는 입출력 회로를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적인 과제는 낮은 동작 전압 조건에서도 트랜지스터의 게이트-옥사이드의 신뢰성 저하를 줄이는 입출력 회로를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적인 과제는 낮은 동작 전압 조건에서 핫 캐리어 주입을 방지할 수 있는 입출력 회로를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 입출력 회로는 제1 전원과 입출력 노드 사이에 접속되는 제1 풀업 트랜지스터와 상기 입출력 노드와 제2 전원 사이에 직렬로 접속되는 제1 및 제2 풀다운 트랜지스터를 구비하여, 출력 데이터를 상기 입출력 노드를 통하여 외부로 송신하기 위한 송신기; 상기 입출력 노드를 통하여 입력 데이터를 수신하기 위한 수신기; 출력 인에이블 신호를 지연한 신호와 상기 출력 인에이블 신호의 논리 연산 신호를 레벨 변환하여 상기 제1 풀업 트랜지스터의 벌크 노드로 제공하기 위한 제1 레벨 변환기; 및 상기 지연 출력 인에이블 신호와 상기 출력 데이터에 기초하여 풀업 신호 및 풀다운 신호를 발생하여 상기 제1 풀업 트랜지스터의 게이트인 풀업 노드 및 상기 제2 풀다운 트랜지스터의 게이트인 풀다운 노드로 각각 제공하기 위한 프리 드라이버를 구비한다.
상기 제1 레벨 변환기는 상기 제1 전원 전압 레벨과 상기 제2 전원 전압 레벨을 각각 고 전압 레벨 및 상기 제1 전원 전압 레벨로 변환한다. 상기 고전압 레벨은 상기 제1 전원 전압 레벨 보다 높다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 입출력 회로는 제1 전원과 입출력 노드 사이에 직렬로 연결되는 제1 및 제2 풀업 트랜지스터와 상기 입출력 노드와 제2 전원 사이에 직렬로 접속되는 제1 및 제2 풀다운 트랜지스터를 구비하여, 출력 데이터를 상기 입출력 노드를 통하여 외부로 송신하기 위한 송신기; 상기 입출력 노드를 통하여 입력 데이터를 수신하기 위한 수신기; 출력 인에이블 신호를 지연한 신호와 상기 출력 인에이블 신호의 부정 논리합 신호를 레벨 변환하여 상기 제1 및 제2 풀업 트랜지스터의 공통 벌크 노드로 제공하기 위한 제1 레벨 변환기; 및 상기 지연 출력 인에이블 신호와 상기 출력 데이터에 기초하여 풀업 신호 및 풀다운 신호를 발생하여 상기 제2 풀업 트랜지스터의 게이트인 풀업 노드 및 상기 제2 풀다운 트랜지스터의 게이트인 풀다운 노드로 각각 제공하기 위한 프리 드라이버를 구비한다.
상기 제1 레벨 변환기는 상기 제2 전원 전압 레벨과 상기 제1 전원 전압 레벨을 각각 상기 제1 전원 전압 레벨과 고 전압 레벨로 변환한다. 상기 고전압 레벨 은 상기 제1 전원 전압 레벨 보다 높다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 입출력 회로는 제1 전원과 입출력 노드 사이에 접속되는 적어도 하나의 풀업 트랜지스터와 상기 입출력 노드와 제2 전원 사이에 접속되는 적어도 하나의 풀다운 트랜지스터를 구비하여, 출력 데이터를 상기 입출력 노드를 통하여 외부로 송신하기 위한 송신기; 상기 입출력 노드를 통하여 입력 데이터를 수신하기 위한 수신기; 및 송신 모드에서는 상기 적어도 하나의 풀업 트랜지스터의 벌크 노드를 상기 제1 전원 전압 레벨로 만들고, 수신 모드에서는 상기 적어도 하나의 풀업 트랜지스터의 상기 벌크 노드를 상기 제1 전원 전압 보다 높은 고전압 레벨로 만드는 타이밍/레벨 조절부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 입출력 회로는 제1 전원과 입출력 노드 사이에 접속되는 적어도 하나의 풀업 트랜지스터와 상기 입출력 노드와 제2 전원 사이에 직렬로 접속되는 제1 및 제2 풀다운 트랜지스터를 구비하여, 출력 데이터를 상기 입출력 노드를 통하여 외부로 송신하기 위한 송신기; 및 상기 입출력 노드를 통하여 입력 데이터를 수신하기 위한 수신기를 구비하며, 상기 제1 풀다운 트랜지스터의 게이트에 인가되는 제1 전압은 상기 제1 전원 전압의 레벨에 따라 가변된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 입출력 회로는 제1 전원과 입출력 노드 사이에 접속되는 적어도 하나의 풀업 트랜지스터와 상기 입출력 노드와 제2 전원 사이에 직렬로 접속되는 제1 및 제2 풀다운 트랜지스 터를 구비하여, 출력 데이터를 상기 입출력 노드를 통하여 외부로 송신하기 위한 송신기; 상기 입출력 노드를 통하여 입력 데이터를 수신하기 위한 수신기; 및 상기 입출력 노드와 상기 수신기 사이에 접속되며, 그 게이트로 인가되는 제1 전압은 상기 제1 전원 전압의 레벨에 따라 가변되는 수신 스위치 트랜지스터를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 입출력 회로는 제1 전원과 입출력 노드 사이에 접속되는 적어도 하나의 풀업 트랜지스터와 상기 입출력 노드와 제2 전원 사이에 접속되는 적어도 하나의 풀다운 트랜지스터를 구비하여, 출력 데이터를 상기 입출력 노드를 통하여 외부로 송신하기 위한 송신기; 상기 입출력 노드를 통하여 입력 데이터를 수신하기 위한 수신기; 및 수신 모드에서 송신 모드로 전환시 미리 정해진 지연 시간 동안 상기 적어도 하나의 풀업 트랜지스터의 벌크 노드를 상기 제1 전원 전압 레벨로 만들어 상기 입출력 노드의 고전위 전하를 상기 제1 전원으로 전송한 후 상기 출력 데이터가 상기 입출력 노드를 통해 외부로 전송되도록 제어하는 타이밍/레벨 조절부를 포함한다.
상술한 바와 같이 본 발명의 실시예에 따르면, 풀업 트랜지스터의 기판(즉, 벌크 노드)이 수신 모드에서 고전압이 됨으로써 누설 전류 경로를 방지할 수 있다. 또한, 동작 전압에 따라 중전압을 가변하여 저전압 동작 조건에서는 수신기 입력 노드의 스윙 레벨을 크게 함으로써, 저전압 동작 환경에서도 수신 데이터의 안정적인 전압확보가 가능해 수신 데이터의 오류 발생 가능성을 줄일 수 있다. 또한 수신 모드에서 송신 모드로 전환시 타이밍 제어 기법을 통해 입출력 패드에 남아 있는 고전위 전하를 빼 준 다음, 출력 데이터를 외부로 전송으로써 핫-캐리어 주입을 방지할 수 있다.
따라서, 본 발명의 실시예에 의하면, 저전압 동작 환경에서도, 수신 모드에서의 누설전류, 수신 모드에서 송신모드로의 전환시 핫-캐리어 주입 및 게이트-옥사이드의 신뢰성 저하를 방지할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성 요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 일 실시예에 따른 입출력 회로(100)를 나타내는 회로도이다. 이를 참조하면, 입출력 회로(100)는 송신기(110), 수신기(120), 프리 드라이버(130), 타이밍/레벨 조절부(140) 및 송신 제어부(150)를 구비한다.
송신기(110)는 출력 데이터(DOUT)를 입출력 노드(NO) 및 입출력 패드(I/O PAD)를 통하여 외부로 송신하기 위한 회로로서, 풀업 트랜지스터(MP0), 제1 및 제2 풀다운 트랜지스터(MN0, MN1)를 포함한다. 풀업 트랜지스터(MP0)는 제1 전원(VDD)와 입출력 노드(NO) 사이에 연결되고, 그 게이트(즉, 풀업 노드(PU))는 풀업 스위치 트랜지스터(MN2)를 통하여 프리 드라이버(130)의 일 출력에 연결된다. 제1 및 제2 풀다운 트랜지스터(MN0, MN1)는 입출력 노드(NO)와 제2 전원(GND) 사이에 직렬로 연결되고, 제1 풀다운 트랜지스터(MN0)의 게이트는 중 전압(VDDM)에 연결되며, 제2 풀다운 트랜지스터(MN1)의 게이트(즉, 풀다운 노드(PD))는 프리 드라이버(130)의 다른 출력에 연결된다.
수신기(120)는 수신기 입력 노드(IR)에 연결되어 입출력 패드 및 입출력 노드(NO)를 통하여 입력되는 데이터를 수신한다. 수신기 입력 노드(IR)는 제1 풀다운 트랜지스터(MN0)와 제2 풀다운 트랜지스터(MN1)의 접속 노드에 접속된다.
프리 드라이버(130)는 지연 출력 인에이블 신호(OED)와 출력 데이터(DOUT)에 기초하여 풀업 신호(이하, 제1 출력 데이터라 함) 및 풀다운 신호(이하, 제2 출력 데이터라 함)를 발생하여 각각 풀업 노드(PU) 및 풀다운 노드(PD)로 각각 제공한다. 출력 데이터(DOUT)를 외부로 출력하기 위한 송신 모드에서는 제1 및 제2 출력 데이터는 동일한 로직 레벨을 가짐으로써, 풀업 트랜지스터(MP0)와 제2 풀다운 트랜지스터(MN1) 중 어느 하나만 턴온되도록 한다. 외부로부터 입력 데이터를 수신하기 위한 수신 모드에서는 제1 및 제2 출력 데이터는 풀업 트랜지스터(MP0)와 제2 풀다운 트랜지스터(MN1)가 모두 턴오프되는 로직레벨을 갖는다.
프리 드라이버(130)는 낸드 게이트(ND1), 노아 게이트(NOR1) 및 인터버(INV1)를 포함한다. 낸드 게이트(ND1)는 출력 데이터(DOUT)와 지연 출력 인에이블 신호(OED)를 부정-논리곱(NAND)하여 제1 출력 데이터로서 출력한다. 노아 게이트(NOR1)는 지연 출력 인에이블 신호(OED)의 반전 신호와 출력 데이터(DOUT)를 부정 논리합(NOR)하여 제2 출력 데이터로서 출력한다.
타이밍/레벨 조절부(140)는 지연기(141), 노아 게이트(NOR0), 제1 및 제2 레벨 변환기(LC1, LC2), 및 인버터(INV2)를 구비할 수 있다. 타이밍/레벨 조절부(140)는 수신 모드에서 송신 모드로 전환시 미리 정해진 지연 시간(예컨대, 지연기(141)의 지연시간) 동안 풀업 트랜지스터(MP0)의 벌크 노드(기판, PB)를 제1 전원 전압(VDD) 레벨로 만들어, 수신 모드에서 입출력 노드(NO)에 축적된 고전위 전하를 제1 전원(VDD)으로 전송한 후에 출력 데이터(DOUT)가 입출력 노드(NO)를 통해 외부로 전송될 수 있도록 제어하는 역할을 한다. 이에 대해서는 상세히 후술하기로 한다.
지연기(141)는 미리 정해진 지연시간(예컨대, 제1 지연시간)만큼 출력 인에이블 신호(OE)를 지연하여 지연 출력 인에이블 신호(OED)를 출력하고, 노아 게이트(NOR0)는 출력 인에이블 신호(OE)와 지연 출력 인에이블 신호(OED)를 부정 논리합하여 입력 신호들(OE, OED) 보다 확장된 펄스폭을 갖는 신호를 출력한다. 노아 게이트(NOR0)의 출력 신호는 제1 레벨 변환기(LC1)로 입력되고, 또한 인버터(INV2)를 통하여 제2 레벨 변환기(LC2)로 입력된다. 지연 출력 인에이블 신호(OED)는 프리 드라이버(130)로도 입력된다.
제2 레벨 변환기(LC2)는 도 12의 (b)에 도시된 바와 같이, 제2 전원 전압 레벨(본 실시예에서는 그라운드 레벨) 및 제1 전원(VDD) 레벨을 각각 제1 전원(VDD) 레벨 및 중전압(VDDM) 레벨로 변환한다. 중전압(VDDM) 레벨은 제1 전원(VDD) 레벨과 같거나 높다. 예를 들어, 중 전압(VDDM)은 "제1 전원 전압(VDD)+NMOS 트랜지스터의 문턱전압(Vthn)", 즉, "VDD+Vthn" 일 수 있다.
제1 레벨 변환기(LC1)는 도 12의 (a)에 도시된 바와 같이, 제2 전원 전압 레벨(본 실시예에서는 그라운드 레벨) 및 제1 전원(VDD) 레벨을 각각 제1 전원(VDD) 레벨 및 고 전압(VDDH) 레벨로 변환한다. 고전압(VDDH)은 제1 전원(VDD) 전압 보다 높다. 예를 들어, 고전압(VDDH)은 제1 전원(VDD)의 2배이거나, 인터페이스하는 외부의 높은 전압과 유사할 수 있다.
제1 전원(VDD) 전압 보다 높은 중전압(VDDM) 및 고 전압(VDDH)은 내부 전압 발생기(미도시)에 의해 발생될 수 있다. 내부 전압 발생기(미도시)는 전하 펌프를 포함하여 구성될 수 있다.
고 전압(VDDH)은 수신 모드에서 벌크 노드(PB) 및 풀업 노드(PU)를 풀업함으로써 풀업 트랜지스터(MP0)를 통해 입출력 노드(NO)에서 벌크 노드(PB)로 바람직하지 않는 전류 경로가 형성되는 것을 방지하는데 사용된다.
중전압(VDDM)은 제1 풀다운 트랜지스터(MN0)와 풀업 스위치 트랜지스터(MN2)의 게이트를 풀업함으로써 수신기 입력 노드(NO)의 스윙 레벨을 크게 함으로써 저전압 동작 환경에서도 수신 데이터(DIN)의 안정적인 전압 확보가 가능해 수신 데이터(DIN)의 오류 발생 가능성을 줄일 수 있다. 즉, 중 전압(VDDM)은 제한된 스윙 레벨을 향상시키기 위하여 제1 풀다운 트랜지스터(MN0)와 풀업 스위치 트랜지스터(MN2)의 게이트를 제어하는데 사용된다.
송신 제어부(150)는 풀다운 노드(PD)에 접속된 인버터(INV0), PMOS 트랜지스터(MP1) 및 풀업 스위치 트랜지스터(MN2)를 포함한다.
풀업 노드(PU)는 PMOS 트랜지스터(MP1)를 통하여 벌크 노드(PB)에 연결된다. PMOS 트랜지스터(MP1)의 게이트는 인버터(INV0)의 출력에 연결됨으로써, 풀다운 신호의 반전 신호(PDB)에 응답하여 동작한다.
풀업 스위치 트랜지스터(MN2)의 게이트(즉, G2 노드)는 제2 레벨 쉬프트된 출력 인에이블 신호에 의해 제어된다. 제2 레벨 쉬프트된 출력 인에이블 신호는 인버터(INV2)의 출력 신호가 제2 레벨 변환기(LC2)에 의해 레벨-변환된 신호이다. 이와 같이, 제2 레벨 변환기(LC2)는 풀업 스위치 트랜지스터(MN2)를 제어하기 위한 것으로 스위치 제어용 레벨 변환기라고도 칭한다.
풀업 트랜지스터(MP0) 및 PMOS 트랜지스터(MP1)의 기판(substrate)인 벌크 노드(PB)는 제1 레벨 쉬프트된 출력 인에이블 신호에 의해 제어된다. 제1 레벨 쉬프트된 출력 인에이블 신호는 노아게이트(NOR0)의 출력 신호가 제1 레벨 변환기(LC1)에 의해 레벨-변환된 신호이다. 이와 같이, 제1 레벨 변환기(LC1)는 벌크 노드(PB)를 제어하기 위한 것으로 벌크 노드용 레벨 변환기라고도 칭한다.
PMOS 트랜지스터(MP1)는 인버터(INV0)의 출력 신호(PDB)에 의하여 제어됨으로써, 송신 모드에서는 풀업 노드(PU)가 그라운드 레벨에서 제1 전원(VDD)레벨 까지 풀 스윙 할 수 있게 하고, 수신 모드에서는, 풀업 노드(PU)가 고전압(VDDH) 레벨로 유지될 수 있도록 한다. 수신 모드에서는, 풀다운 노드(PD)에는 로직 로우레벨의 제2 출력데이터가 인가되고, 이에 따라 PDB 신호는 로직 하이레벨(제1 전원(VDD) 전압레벨)이 된다. 이 때, 벌크노드(PB)는 고전압(VDDH) 레벨이므로, PMOS 트랜지스터(MP1)는 턴온되어 풀업노드(PU) 역시 고전압(VDDH) 레벨로 유지되어 수신 모드에서의 누설 전류 경로 형성이 방지된다. 송신 모드에서는, 풀다운 노드가 하이레벨인 경우에만 PMOS 트랜지스터(MP1)가 턴온되어 풀업 노드(PU)가 제1 전원(VDD) 전압 레벨이 되도록 도와준다.
한편, PMOS 트랜지스터(MP1)의 게이트는 제1 전원(VDD)에 접속될 수 있다. 이 경우, 수신 모드에서는 PMOS 트랜지스터(MP1)가 턴온되어 풀업 노드(PU)를 고전압(VDDH) 레벨로 유지하지만, 송신 모드에서는 PMOS 트랜지스터(MP1)는 턴오프 상태이다.
다수의 입출력 패드들을 갖는 다수의 입출력 시스템에서는, 타이밍/레벨 조절부(140)는 모든 입출력 패드들에 공통으로 사용될 수 있다. 따라서, 면적이 감소 할 수 있다.
입출력 회로(100)의 동작을 기술하면 다음과 같다.
출력 데이터(DOUT)를 외부로 출력하기 위한 송신 모드에서는, 출력 데이터(DOUT)를 입출력 패드로 전달하기 위하여 풀업 노드(PU) 및 풀다운 노드(PD)는 모두 로직 하이레벨이 되거나 로직 로우레벨이 된다. 풀업 노드(PU) 및 풀다운 노드(PD) 모두 로직 하이레벨인 경우에는 입출력 패드는 그라운드 레벨로 구동되고, 풀업 노드(PU) 및 풀다운 노드(PD) 모두 로직 로우레벨인 경우에는 입출력 패드는 제1 전원(VDD) 전압 레벨로 구동된다.
송신 모드에서는, 출력 인에이블 신호(OE)가 로직 하이레벨로 활성화된다. 이에 따라, 제2 레벨 변환기(LC2)의 출력은 중전압(VDDM) 레벨을 가지고 제1 레벨 변환기(LC1)의 출력은 제1 전원(VDD) 전압 레벨을 가지며, 벌크 노드(PB)는 제1 전원(VDD) 전압 레벨이 된다.
또한, 풀업 스위치 트랜지스터(MN2)의 게이트는 중전압(VDDM) 레벨이 되고 풀업 스위치 트랜지스터(MN2)는 턴온되어 프리 드라이버(130)의 제1 출력 데이터를 왜곡없이 풀업 노드(PU)로 전달한다. 즉, 풀업 스위치 트랜지스터(MN2)의 게이트에 제1 전원(VDD) 전압 보다 높은 전압이 인가되므로 프리 드라이버(130)의 제1 출력 데이터가 로직 하이레벨 신호인 경우에도 풀업 노드(PU)로 전달된다.
프리 드라이버(130)의 제2 출력 데이터는 풀다운 노드(PD)로 전달된다. 따라서 송신 모드에서는 풀업 트랜지스터(MP0) 및 제2 풀다운 트랜지스터(MN1)는 각각 제1 및 제2 출력 데이터에 응답하여 선택적으로 턴온됨으로써, 입출력 노드(NO)를 제1 전원(VDD) 전압 레벨로 구동(또는, 입출력 노드(NO)를 통하여 외부로 전류를 공급)하거나, 제2 전원 전압(그라운드) 레벨로 구동(또는 입출력 노드(NO)로부터 그라운드로 전류를 씽킹)한다.
한편 외부로부터 입력 데이터를 수신하는 수신 모드에서는, 입출력 패드를 통해 수신되는 입력 데이터를 수신기(120)로 전달하기 위하여 송신기(110)의 풀업 트랜지스터(MP0) 및 제2 풀다운 트랜지스터(MN1)는 턴오프된다.
풀업 스위치 트랜지스터(MN2)의 게이트는 중전압(VDDM) 레벨을 가지므로, 수신기 입력 노드(IR)는 제1 전원(VDD) 전압과 제2 전원(GND) 전압 사이를 스윙할 수 있다. 통상의 기술에서는 수신기 입력 노드(IR)는 제1 전원 전압에서 NMOS 트랜지스터의 문턱 전압을 뺀 전압(VDD-Vthn)과 제2 전원(GND) 전압 사이를 스윙하므로 스윙 레벨이 커진다.
수신 모드에서 출력 인에이블 신호(OE)는 로직 로우레벨로 비활성화되므로, 제2 레벨 변환기(LC2)의 출력은 제1 전원(VDD) 전압 레벨을 가지고 제1 레벨 변환기(LC1)의 출력은 고전압(VDDH) 레벨을 가진다. 따라서, 벌크 노드(PB)와 풀업 노드(PU)는 고전압(VDDH) 레벨이 됨으로써, 입출력 노드(NO)로부터 풀업 트랜지스터(MP0)를 통해 발생할 수 있는 누설 전류가 방지된다. 수신 모드에서 외부로부터 수신되는 신호의 전압이 높은 경우 입출력 노드(NO)의 전압은 제1 전원 전압 보다 높은 레벨(예컨대, 고전압(VDDH) 레벨과 유사한 레벨)이 될 수 있는데, 이 경우에도 벌크 노드(PB)의 전압 역시 고전압(VDDH) 레벨이므로, 입출력 노드(NO)로부터 풀업 트랜지스터(MP0)의 기판으로 형성될 수 있는 접합 누설 전류 경로(junction leakage current path)가 차단될 수 있다. 또한, 풀업 노드(PU) 역시 고전압(VDDH) 레벨이므로 풀업 트랜지스터(MP0)의 턴온되지 않아 풀업 트랜지스터(MP0)를 통한 누설 전류 경로 형성이 방지될 수 있다.
풀업 스위치 트랜지스터(MN2)의 게이트(G2)는 제2 레벨 변환기(LC2)에 의하여 제1 전원(VDD) 전압 레벨이 되고, 풀업 스위치 트랜지스터(MN2)의 소스(즉, 프리 드라이버의 제1 출력 데이터) 역시 제1 전원(VDD) 전압 레벨이므로, 풀업 스위치 트랜지스터(MN2)는 턴오프 상태를 유지한다.
핫-캐리어 주입은 확장된 펄스폭을 가지는 출력 인에이블 신호와 지연 출력 인에이블 신호(OE) 간의 시간 차를 이용한 타이밍 제어 기법으로 방지될 수 있다. 이에 대해서 좀 더 구체적으로 기술하면 다음과 같다.
핫-캐리어 주입은 특히, 높은 전압의 외부 신호를 수신한 후 송신 모드로 전환하여 로직 로우레벨의 신호를 외부로 출력하는 경우(즉, 입출력 노드(NO)를 그라운드 레벨로 구동하는 경우)에 문제가 된다. 높은 전압의 외부 신호를 수신한 경우 입출력 패드에는 고 전위의 전하들이 다량 존재하며, 이 상태에서 풀다운 경로가 형성되면 제1 풀다운 트랜지스터(MN0)의 드레인과 소스 사이에는 큰 전압 차가 형성되어 핫-캐리어 주입이 발생할 수 있다.
본 발명의 일 실시예에서는, 풀업 스위치 트랜지스터(MN2)의 게이트(G2)와 벌크 노드(PB)는 각각 풀다운 경로가 형성되기 전에 중전압(VDDM) 및 제1 전원(VDD) 전압 레벨로 된다. 따라서, 입출력 패드에 있는 다량의 고전위 전하들은 풀업 트랜지스터(MP0)를 통하여 벌크 노드(PB)나 제1 전원(VDD)으로 전달되고, 풀 업 노드(PU)에 있는 다량의 고전위 전하들은 풀업 스위치 트랜지스터(MN2) 및 PMOS 트랜지스터(MP1)를 통하여 제1 전원(VDD)으로 전달된다. 즉, 수신 모드에서 송신 모드로 전환시, 출력 인에이블 신호(OE)가 활성화된 후 풀다운 경로가 형성되기 전까지의 지연 시간 동안에 풀업 트랜지스터(MP0)를 통하여 미리 입출력 패드의 레벨을 낮춤으로써 풀다운 경로가 형성되어도 제1 풀다운 트랜지스터(MN0)에서의 핫-캐리어 주입이 방지될 수 있다.
게이트 옥사이드 신뢰성 문제와 관련해서는 가변 중전압(VDDM)을 사용하여 해결될 수 있다. 즉, 중전압(VDDM)은 제1 전원(VDD) 전압의 레벨에 따라 가변될 수 있다. 예컨대, 제1 전원(VDD) 전압 레벨을 검출하여, 제1 전원(VDD) 전압이 비교적 높은 레벨인 경우(예를 들어, 미리 정해진 레벨 이상인 경우)에는 중전압(VDDM)을 제1 전원(VDD) 전압과 유사하게 설정하고, 제1 전원(VDD) 전압이 비교적 낮은 레벨인 경우(예를 들어, 미리 정해진 레벨 미만인 경우), 즉, 저전압 동작 조건에서는 중전압(VDDM)을 제1 전원(VDD) 전압 보다 같거나 높게(예컨대, VDD+Vthn) 설정한다.
상술한 바와 같이, 본 발명의 일 실시예에 따르면, 풀업 트랜지스터(MP0)의 기판(즉, 벌크 노드(PB))이 수신 모드에서 고전압(VDDH)이 됨으로써 누설 전류 경로를 방지할 수 있다. 또한, 동작 전압(제1 전원 전압)에 따라 중전압(VDDM)을 가변하여 저전압 동작 조건에서는 수신기 입력 노드(IR)의 스윙 레벨을 크게 함으로써, 수신 데이터의 오류 발생 가능성을 줄일 수 있다. 또한 수신 모드에서 송신 모드로 전환시 타이밍 제어 기법을 통해 입출력 패드에 남아 있는 고전위 전하를 빼 준 다음, 출력 데이터를 외부로 전송으로써 핫-캐리어 주입을 방지할 수 있다.
도 2는 도 1에 도시된 입출력 회로(100)의 일 변형예이다.
이를 참조하면, 입출력 회로(100a)는 송신기(110), 수신기(120), 프리 드라이버(130), 타이밍/레벨 조절부(140a) 및 송신 제어부(150a)를 구비한다.
도 1에 도시된 입출력 회로(100)와 비교하여, 프리 드라이버(130), 송신기(110), 및 수신기(120)는 동일하다. 송신 제어부(150a) 및 타이밍/레벨 조절부(140a)에서 차이가 있다. 따라서 도 1의 입출력 회로(100)와의 차이점을 중심으로 기술한다.
도 1의 입출력 회로(100)에서는 풀업 스위치 트랜지스터(MN2)의 게이트(G2)가 제2 레벨 변환기(LC2)의 출력에 연결되는 데 반하여, 도 2의 입출력 회로(100a)에서 제1 전원(VDD)에 접속된다는 점에서 차이가 있다. 따라서, 송신 모드에서 도 1의 입출력 회로(100)의 풀업 스위치 트랜지스터(MN2)의 게이트(G2)로는 중 전압(VDDM)이 인가되는 데 반하여, 도 2의 입출력 회로(100a)의 풀업 스위치 트랜지스터(MN2)의 게이트(G2)는 제1 전원(VDD) 전압으로 고정된다. 도 1에서는 풀업 스위치 트랜지스터(MN2)의 게이트에 제2 레벨 변환기(LC2)의 출력인 중전압(VDDM)레벨이 연결 되어 풀업 노드(PU)의 풀스윙을 가능하게 하였고, 도 2에서는 풀업 스위치 트랜지스터(MN2)의 게이트가 제1 전원(VDD)전압으로 고정되어 있어도 인버터(INV0)와 PMOS 트랜지스터(MP1)가 풀업 노드(PU)의 풀스윙을 가능하게 한다.
도 3은 도 1에 도시된 입출력 회로(100)의 다른 일 변형예이다.
이를 참조하면, 입출력 회로(100b)는 송신기(110), 수신기(120), 프리 드라 이버(130), 타이밍/레벨 조절부(140b) 및 송신 제어부(150b)를 구비한다.
도 1에 도시된 입출력 회로(100)와 비교하여, 프리 드라이버(130), 송신기(110), 및 수신기(120)는 동일하다. 송신 제어부(150b) 및 타이밍/레벨 조절부(140a)에서 차이가 있다. 따라서 도 1의 입출력 회로(100)와의 차이점을 중심으로 기술한다.
타이밍/레벨 조절부(140b)는 타이밍/레벨 조절부(140)에 비하여 인버터(INV2'), 낸드 소자(ND2), PMOS 트랜지스터(MP2) 및 다이오드(D1)를 더 구비한다.
다이오드(D1)는 PMOS 트랜지스터(MP2)의 게이트와 소스사이의 전압차이(Vgs)가 커지는 것을 방지하여 PMOS 트랜지스터(MP2)의 게이트 전압이 제 1 전원전압(VDD)보다 커지는 것을 방지하는 역할을 한다.
인버터(INV2')는 지연 출력 인에이블 신호(OED)를 반전하고, 낸드 소자(ND2)는 인버터(INV1)의 출력 신호 및 출력 인에이블 신호(OE)를 부정 논리곱하여 PMOS 트랜지스터(MP2)의 게이트로 제공한다.
PMOS 트랜지스터(MP2)의 일 노드(소오스 혹은 드레인)와 벌크(기판)은 제1 레벨 변환기(LC1)의 출력에 공통으로 접속되고, 다른 일 노드(드레인 혹은 소오스)는 풀업 노드(PU)에 접속된다. 따라서, 수신 모드에서 송신 모드로 전환시 풀업 노드(PU)의 고전위 전하들은 PMOS 트랜지스터(MP2)를 통해서 벌크 노드(PB)로 전달 되므로 풀업 노드(PU)는 제1 전원(VDD)으로 된다.
도 4는 도 1에 도시된 입출력 회로(100)의 또 다른 일 변형예이다.
이를 참조하면, 입출력 회로(100c)는 송신기(110a), 수신기(120), 수신 스위치 트랜지스터(MN3), 프리 드라이버(130), 타이밍/레벨 조절부(140) 및 송신기 제어부(150)를 구비한다.
도 1에 도시된 입출력 회로(100)와 비교하여, 프리 드라이버(130), 송신 제어부(150) 및 타이밍/레벨 조절부(140)는 동일하고, 송신기(110a)에서 차이가 있으며 수신 스위치 트랜지스터(MN3)가 더 구비된다. 따라서 도 1의 입출력 회로(100)와의 차이점을 중심으로 기술한다.
수신 스위치 트랜지스터(MN3)는 입출력 노드(NO)와 수신기(120) 사이에 접속되며, 그 게이트는 중전압(VDDM))에 의하여 제어된다. 수신 스위치 트랜지스터(MN3)의 게이트는 중전압(VDDM) 레벨을 가지므로, 수신기 입력 노드(IR)는 제1 전원(VDD) 전압과 제2 전원(GND) 전압 사이를 스윙할 수 있다.
한편, 도 4의 입출력 회로(100c)에서는 제1 풀다운 트랜지스터(MN0)는 수신 모드에서는 사용되지 않으므로, 그 게이트로는 중전압(VDDM) 대신 제1 전원(VDD) 전압이 인가된다.
도 5는 도 1에 도시된 입출력 회로(100)의 또 다른 일 변형예이다.
이를 참조하면, 입출력 회로(100d)는 송신기(110b), 수신기(120), 프리 드라이버(130), 타이밍/레벨 조절부(140) 및 송신 제어부(150)를 구비한다.
도 1에 도시된 입출력 회로(100)와 비교하여, 프리 드라이버(130), 송신 제어부(150) 및 타이밍/레벨 조절부(140)는 동일하고, 송신기(110b)에서 차이가 있다.
송신기(110b)는 제1 전원(VDD)과 입출력 노드(NO) 사이에 직렬로 연결된 제1 및 제2 풀업 트랜지스터(MP0, MP2)를 포함한다. 즉, 송신기(110b)는 적층된 풀업 트랜지스터 구조를 가진다. 제2 풀업 트랜지스터(MP2)는 제1 풀업 트랜지스터(MP0)와 입출력 노드(NO) 사이에 삽입 연결되며, 그 게이트는 프리 드라이버(130)의 일 출력 노드에 연결되고, 그 벌크(기판)는 제1 풀업 트랜지스터(MP0)의 벌크 노드(PB)에 접속된다.
도 1에서는 수신 모드에서 입출력 노드(NO)에 로직 로우레벨(L, 0V) 데이터를 수신 할 경우 PMOS 트랜지스터(MP0)의 게이트 전압과 입력 노드(N0)의 전압 차이가 고전압레벨(VDDH) 정도로 차이가 났으나, 도 5에서는 제2 풀업 트랜지스터(MP2)가 제1 풀업 트랜지스터(MP0)와 입출력 노드(NO) 사이에 삽입 연결되어서 제2 풀업 트랜지스터(MP2)의 게이트 전압과 입출력 노드(NO)의 전압 차이가 제1 전압레벨(VDD) 정도로 차이가 줄어들게 된다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 입출력 회로는 다양하게 변형될 수 있다. 또한 일일이 도면으로 도시하지는 못했지만, 도 2 내지 도 5에 도시된 변형예들이 조합되어 다른 변형예로 될 수 있다.
도 6은 본 발명의 다른 일 실시예에 따른 입출력 회로(200)를 나타내는 회로도이다. 이를 참조하면, 입출력 회로(200)는 송신기(210), 수신기(220), 프리 드라이버(230), 타이밍/레벨 조절부(240) 및 송신 제어부(250)를 구비한다.
송신기(210), 프리 드라이버(230) 및 수신기(220)는 각각 도 1에 도시된 송신기(110), 프리 드라이버(130) 및 수신기(120)와 동일하므로, 이에 대한 설명은 생략한다.
타이밍/레벨 조절부(240)는 지연기(241), 노아 게이트(NOR0), 인버터(INV2), 낸드 게이트(ND0), 제1 및 제3 레벨 변환기(LC1, LC3)를 구비한다. 지연기(241)는 미리 정해진 지연시간(예컨대, 제1 지연시간)만큼 출력 인에이블 신호(OE)를 지연하여 지연 출력 인에이블 신호(OED)를 출력하고, 노아 게이트(NOR0)는 출력 인에이블 신호(OE)와 지연 출력 인에이블 신호(OED)를 부정 논리합하여 제1 레벨 변환기(LC1)의 입력으로 제공한다. 따라서, 노아게이트(NOR0)의 출력 신호는 "확장된 펄스폭을 가지는 출력 인에이블 신호"의 반전 신호라 할 수 있다. 지연 출력 인에이블 신호(OED)는 프리 드라이버(130)로도 입력된다.
인버터(INV2)는 지연 출력 인에이블 신호(OED)를 반전하여 출력하고, 낸드 게이트(ND0)는 출력 인에이블 신호(OE)와 인버터(INV2)의 출력 신호를 부정 논리곱하여, 제3 레벨 변환기(LC3)의 입력으로 제공한다.
제1 레벨 변환기(LC1)는 도 1에 도시된 제1 레벨 변환기(LC1)와 동일하므로 이에 대한 설명은 생략한다.
제3 레벨 변환기(LC3) 역시 도 12의 (c)에 도시된 바와 같이, 제1 레벨 변환기(LC1)와 마찬가지로 제2 전원 전압 레벨(본 실시예에서는 그라운드 레벨) 및 제1 전원(VDD) 레벨을 각각 제1 전원(VDD) 레벨 및 고전압(VDDH) 레벨로 변환한다.
입출력 회로(200)는 또한, 풀업 노드(PU)와 프리 드라이버(230)의 일 출력 사이에 접속되는 풀업 스위치(MN2, MP2)를 포함한다. 풀업 스위치(MN2, MP2)는 NMOS 트랜지스터(MN2)와 PMOS 트랜지스터(MP2)로 구성되는 전송 게이트로 구현될 수 있다.
입출력 회로(200)는 또한, 풀업 노드(PU)와 입출력 노드(NO) 사이에 접속되는 PMOS 트랜지스터(MP1), PMOS 트랜지스터(MP2)의 게이트와 입출력 노드(NO) 사이에 접속되는 PMOS 트랜지스터(MP3)와 제1 및 제2 풀다운 트랜지스터의 접속 노드(즉, 수신기 입력 노드(IR))와 PMOS 트랜지스터(MP2)의 게이트 사이에 접속되는 NMOS 트랜지스터(MN3)를 포함한다. 제3 레벨 변환기(LC3)는 풀업 스위치의 NMOS 트랜지스터(MN2)의 게이트를 제어하므로, 스위치 제어용 레벨 변환기라 칭하기도 한다.
PMOS 트랜지스터들(MP1, MP3)의 게이트들은 제1 전원(VDD)에 접속되고, NMOS 트랜지스터(MN3)의 게이트는 인버터(INV2)의 출력에 접속된다.
타이밍/레벨 조절부(240)는 또한 풀업 스위치의 PMOS 트랜지스터(MP2)의 게이트와 제2 전원(GND) 사이에 직렬로 연결되는 두 개의 NMOS 트랜지스터들(MN4, MN5)을 더 포함할 수 있다. NMOS 트랜지스터(MN4)의 게이트는 제1 전원(VDD)에 접속되고, NMOS 트랜지스터(MN5)의 게이트로는 지연 출력 인에이블 신호(OED)가 입력된다. 이 두 개의 NMOS 트랜지스터들(MN4, MN5)은 송신모드에서 GP2 노드를 항상 그라운드 레벨로 만들어 주는 역할을 한다.
본 발명의 다른 일 실시예에 의하면, 상술한 본 발명의 일 실시예 및 변형예들과 마찬가지로, 수신 모드에서 풀업 트랜지스터(MP0)의 벌크 노드(PB)를 고전압(VDDH) 레벨로 풀업함으로써 풀업 트랜지스터(MP0)를 통한 바람직하지 않은 전류 경로를 방지할 수 있다. 또한, 수신 모드에서는 제1 풀다운 트랜지스터(MN0)의 게 이트를 중전압(VDDM) 레벨로 풀업함으로써 입력 노드(NO)의 스윙 레벨을 크게 하여 저전압 동작 환경에서도 입력 데이터의 스윙 레벨을 제한하지 않는다.
수신 모드에서 송신 모드로 전환시, 일정 시간 동안 풀업 스위치의 NMOS 트랜지스터(MN2)의 게이트, 즉, GN2 노드가 고전압(VDDH) 레벨로 토글됨으로써, 풀업 노드(PU)의 고전위 전하들을 제1 전원(VDD)으로 전송할 수 있다.
도 7은 도 6에 도시된 입출력 회로(200)의 일 변형예이다.
이를 참조하면, 입출력 회로(200a)는 도 6에 도시된 입출력 회로(200)와 유사하므로, 차이점을 중심으로 기술한다.
도 7의 타이밍/레벨 조절부(140)는 도 1에 도시된 타이밍/레벨 조절부(140)와 동일하다. 따라서, 풀업 스위치의 NMOS 트랜지스터(MN2)는 제2 레벨 변환기(LC2)의 출력에 의해 제어된다.
NMOS 트랜지스터(MN3)의 게이트는 도 6의 실시예에서는 인버터(INV2)의 출력에 접속되는 데 반하여, 도 7의 실시예에서는, 제1 전원(VDD)에 접속된다.
입출력 회로들(200, 200a)은 도 1에 도시된 입출력 회로(100)가 도 4에 도시된 입출력 회로(100c)로 변형되는 것과 같이 변형될 수 있다. 즉, 풀다운 트랜지스터(MN0)의 게이트가 제 1 전원(VDD)에 접속되고, 입출력 노드(NO)와 수신기(220) 사이에 접속되며, 그 게이트로는 중 전압(VDDM)이 인가되는 수신 스위치 트랜지스터를 더 포함하도록 변형될 수 있다. 이러한 일 예가 도 8에 도시된다.
도 8의 입출력 회로(200b)는 도 6에 도시된 입출력 회로(200)와 비교하여, 프리 드라이버(230), 송신 제어부(250) 및 타이밍/레벨 조절부(240)는 동일하고, 송신기(210a)에서 차이가 있으며 수신 스위치 트랜지스터가 더 구비된다. 수신 스위치 트랜지스터는 입출력 노드(NO)와 수신기(220) 사이에 접속되며, 그 게이트는 중전압(VDDM))에 의하여 제어된다. 수신 스위치 트랜지스터의 게이트는 중전압(VDDM) 레벨을 가지므로, 수신기 입력 노드(IR)는 제1 전원(VDD) 전압과 제2 전원(GND) 전압 사이를 스윙할 수 있다.
한편, 도 8의 입출력 회로(200b)에서는 제1 풀다운 트랜지스터(MN0)는 수신 모드에서는 사용되지 않으므로, 그 게이트로는 중전압(VDDM) 대신 제1 전원(VDD) 전압이 인가된다.
중 전압(VDDM)은 상술한 바와 같이, 제1 전원(VDD) 전압의 레벨에 따라 가변될 수 있다.
도 9는 본 발명의 다른 일 실시예에 따른 입출력 회로(300)를 나타내는 회로도이다. 이를 참조하면, 입출력 회로(300)는 송신기(310), 수신기(320), 프리 드라이버(330), 및 타이밍/레벨 조절부(340)를 구비한다.
프리 드라이버(330) 및 수신기(320)는 각각 도 1에 도시된 프리 드라이버(130) 및 수신기(120)와 동일하므로, 이에 대한 설명은 생략한다.
송신기(310)는 제1 및 제2 풀업 트랜지스터(MP0, MP1), 제1 및 제2 풀다운 트랜지스터(MN0, MN1)를 포함한다. 제1 및 제2 풀업 트랜지스터(MP0, MP1)는 제1 전원(VDD)와 입출력 노드(NO) 사이에 직렬로 연결된다. 제2 풀업 트랜지스터(MP1)의 게이트, 즉, 풀업 노드(PU)는 프리 드라이버(330)의 일 출력에 연결된다. 제1 및 제2 풀업 트랜지스터(MP0, MP1)의 기판들은 즉, 공통 벌크 노드(PB)는 제4 레벨 변환기(LC4)의 출력에 공통으로 연결된다.
제1 및 제2 풀다운 트랜지스터(MN0, MN1)는 입출력 노드(NO)와 제2 전원(GND) 사이에 직렬로 연결되고, 제1 풀다운 트랜지스터(MN0)의 게이트는 중 전압(VDDM)에 연결되며, 제2 풀다운 트랜지스터(MN1)의 게이트는 프리 드라이버(330)의 다른 출력에 연결된다.
타이밍/레벨 조절부(340)는 지연기(341), 노아 게이트(NR0), 낸드 게이트(ND0), 인버터(INV2), 제1 레벨 변환기(LC1), NMOS 트랜지스터 및 PMOS 트랜지스터(MN2, MP2)를 구비한다.
타이밍/레벨 조절부(340)는 수신 모드에서 송신 모드로 전환시 미리 정해진 지연 시간 동안 제1 및 제2 풀업 트랜지스터(MP0, MP1)의 공통 벌크 노드(PB)를 제1 전원 전압(VDD) 레벨로 만들어 입출력 노드(NO)의 고전위 전하를 제1 전원(VDD)으로 전송한 후에 출력 데이터(DOUT)가 입출력 노드(NO)를 통해 외부로 전송될 수 있도록 제어하는 역할을 하며, 또한 수신 모드에서는 공통 벌크 노드(PB)를 고전압 레벨로 만들어 제1 및 제2 풀업 트랜지스터(MP0, MP1)를 통한 누설 전류를 방지한다.
지연기(341)는 미리 정해진 지연시간(예컨대, 제1 지연시간)만큼 출력 인에이블 신호(OE)를 지연하여 지연 출력 인에이블 신호(OED)를 출력하고, 인버터(INV2)는 지연 출력 인에이블 신호(OED)를 반전하여 출력한다.
낸드 게이트(ND0)는 지연기(341)에 의해 제2 지연시간만큼 지연된 신호와 인버터(INV2)의 출력 신호를 부정 논리곱하여 출력한다. 여기서, 제2 지연시간만큼 지연된 신호는 지연 출력 인에이블 신호(OED)에 비하여 위상이 다를 수 있다.
PMOS 트랜지스터(MP2)는 낸드 게이트(ND0)의 출력 신호에 의해 제어되며, 제1 풀업 트랜지스터의 게이트(G0 노드)와 공통 벌크 노드(PB) 사이에 접속된다. NMOS 트랜지스터(MN2)는 인버터(INV2)와 제1 풀업 트랜지스터의 게이트 (G0 노드)사이에 접속되며, 그 게이트는 제1 전원(VDD)에 접속된다.
레벨 변환기(LC1)는 상술한 제1 레벨 변환기(LC1)와 동일하다. 즉, 도 12의 (a)에 도시된 바와 같이, 제2 전원 전압 레벨(본 실시예에서는 그라운드 레벨) 및 제1 전원(VDD) 레벨을 각각 제1 전원(VDD) 레벨 및 고전압(VDDH) 레벨로 변환한다. 고전압(VDDH)은 제1 전원(VDD)의 2배이거나, 인터페이스하는 외부의 높은 전압과 유사할 수 있다.
제1 전원(VDD) 전압 보다 높은 중전압(VDDM) 및 고 전압(VDDH)은 내부 전압 발생기(미도시)에 의해 발생될 수 있다. 내부 전압 발생기(미도시)는 전하 펌프를 포함하여 구성될 수 있다.
고전압(VDDH)은 수신 모드에서 벌크 노드(PB)를 풀업함으로써 제1 및 제2 풀업 트랜지스터(MP0, MP1)를 통한 바람직하지 않은 전류 경로를 방지하는데 사용된다. 즉, 수신 모드에서 제1 및 제2 풀업 트랜지스터(MP0, MP1)를 통하여 누설 전류 경로가 형성되는 것을 방지한다.
중전압(VDDM)은 제1 풀다운 트랜지스터(MN0)의 게이트를 풀업함으로써 저전압 동작 환경을 달성하는 데 사용된다. 즉, 중 전압(VDDM)은 제한된 스윙 레벨을 향상시키기 위하여 제1 풀다운 트랜지스터(MN0)의 게이트를 제어하는데 사용된다.
상술한 바와 같이, 게이트 옥사이드 신뢰성 문제와 저전압 동작을 고려하여 중 전압(VDDM)은 가변될 수 있다. 예컨대, 제1 전원(VDD) 전압이 비교적 높은 레벨인 경우에는 게이트-옥사이드에 가해지는 스트레스를 줄이기 위하여 중전압(VDDM) 레벨을 제1 전원(VDD) 전압 레벨과 유사하게 설정하고, 제1 전원(VDD) 전압이 비교적 낮은 레벨인 경우, 즉, 저전압 동작 조건에서는 중전압(VDDM)을 제1 전원(VDD) 전압 보다 같거나 높게(예컨대, VDD+Vthn) 설정한다.
또한, 수신 모드에서 송신 모드로 전환시 발생할 수 있는 핫-캐리어 주입을 방지하기 위하여 상술한 바와 같이 타이밍 제어 기법이 사용된다. 즉, 수신 모드에서 송신 모드로 전환시 데이터를 출력하기 전에 미리 입출력 패드에 남아 있는 고전위 전하를 빼 줌으로써 핫-캐리어 주입을 방지할 수 있다.
다수의 입출력 패드들을 갖는 다수의 입출력 시스템에서는, 타이밍/레벨 조절부(340)는 모든 입출력 패드들에 공통으로 사용될 수 있다. 따라서, 면적이 감소할 수 있다.
입출력 회로의 동작을 기술하면 다음과 같다.
출력 데이터(DOUT)를 외부로 출력하기 위한 송신 모드에서는, 출력 데이터(DOUT)를 입출력 패드로 전달하기 위하여 풀업 노드(PU) 및 풀다운 노드(PD)는 동시에 로직 하이레벨이 되거나 로직 로우레벨이 된다. 풀업 노드(PU) 및 풀다운 노드(PD) 모두 로직 하이레벨인 경우에는 입출력 패드는 그라운드 레벨로 구동되고, 풀업 노드(PU) 및 풀다운 노드(PD) 모두 로직 로우레벨인 경우에는 입출력 패드는 제1 전원(VDD) 전압 레벨로 구동된다.
송신 모드에서는, 제1 레벨 변환기(LC1)의 출력은 제1 전원(VDD) 레벨이 되고, 이에 따라 벌크 노드(PB)도 제1 전원(VDD) 전압 레벨이 된다. 따라서, 제1 및 제2 풀업 트랜지스터(MP0,MP1)의 바디 효과(body effect)가 방지된다.
송신 모드에서는 출력 인에이블 신호(OE)가 로직 하이레벨(H)이 되고 이에 따라 인버터(INV2)의 출력 신호는 로직 로우레벨(L)이 되므로, 제1 풀업 트랜지스터(MP0)의 게이트, 즉 G0 노드는 NMOS 트랜지스터(MN2)를 통하여 그라운드 레벨로 유지된다.
프리 드라이버(330)의 제2 출력 데이터는 풀다운 노드(PD)로 전달된다. 따라서 제2 풀업 트랜지스터(MP1) 및 제2 풀다운 트랜지스터(MN1)는 각각 제1 및 제2 출력 데이터에 응답하여 선택적으로 턴온됨으로써, 입출력 노드(NO)를 제1 전원 전압 레벨로 구동(또는, 입출력 노드(NO)를 통하여 외부로 전류를 공급)하거나, 제2 전원 전압(그라운드) 레벨로 구동(또는 입출력 노드(NO)로부터 그라운드로 전류를 씽킹)한다.
한편 외부로부터 입력 데이터를 수신하는 수신 모드에서는, 입출력 패드를 통해 수신되는 데이터를 수신기(320)로 전달하기 위하여 송신기(310)의 제1 및 제2 풀업 트랜지스터(MP0, MP1) 및 제2 풀다운 트랜지스터(MN1)는 턴오프된다.
수신 모드에서 벌크 노드(PB)는 고 전압(VDDH) 레벨이 되며, 수신 데이터에 따라 토글하지 않는다. 수신 모드에서 벌크 노드(PB)가 고 전압 레벨로 유지됨에 따라, 제1 및 제2 풀업 트랜지스터(MP0, MP1)를 통한 누설 전류(즉, 원하지 않는 전류)가 방지된다.
G0 노드 역시 PMOS 트랜지스터(MP2)를 통하여 고전압 레벨이 되며, 이에 따라 제 1 및 제2 풀업 트랜지스터(MP0, MP1)를 통한 누설 채널 전류가 방지될 수 있다. 풀업 노드(PU) 및 S2 노드는 제1 전원 전압 레벨이 되고, 풀다운 노드(PD)가 로우레벨이 됨에 따라 제2 풀다운 트랜지스터(MN1)는 턴오프된다. 제1 풀다운 트랜지스터(MN0)의 게이트는 중전압(VDDM) 레벨을 가지므로, 수신기 입력 노드(IR)는 제1 전원(VDD) 전압과 제2 전원(GND) 전압 사이를 스윙할 수 있다.
출력 인에이블 신호(OE)가 활성화되어 다시 송신 모드로 진입하면, 지연 시간 동안 벌크 노드(PB)는 제1 전원(VDD) 레벨이 되고 G2 노드는 로직 로우레벨을 유지한다.
G2 노드의 로직 로우레벨은 낸드 소자(ND0) 및 낸드 소자(ND0)와 그라운드 사이에 연결된 다이오드(D1)로 인하여 문턱 전압 레벨(Vth) 정도가 된다. 따라서, PMOS 트랜지스터(MP2)의 게이트 옥사이드 스트레스가 감소된다. 따라서 입출력 패드 및 G0 노드에 저장되어 있던 고전위 전하들은 PMOS 트랜지스터들(MP0, MP1, MP2)를 통하여 제1 전원(VDD)으로 전달된다.
상술한 바와 같이, 본 발명의 일 실시예에 따르면, 제1 및 제2 풀업 트랜지스터(MP0, MP1)의 기판(즉, 공통 벌크 노드(PB))이 수신 모드에서 고전압이 됨으로써 누설 전류 경로를 방지할 수 있다. 또한, 동작 전압(제1 전원 전압)에 따라 중전압(VDDM)을 가변하여 저전압 동작 조건에서는 수신기 입력 노드(IR)의 스윙 레벨을 크게 함으로써, 수신 데이터의 오류 발생 가능성을 줄일 수 있다. 또한 수신 모드에서 송신 모드로 전환시 타이밍 제어 기법을 통해 입출력 패드에 남아 있는 고 전위 전하를 빼 줌으로써 핫-캐리어 주입을 방지할 수 있다.
도 10은 도 9에 도시된 입출력 회로(300)의 일 변형예이다.
이를 참조하면, 입출력 회로(300a)는 송신기(310), 수신기(320), 프리 드라이버(330), 및 타이밍/레벨 조절부(340a)를 구비한다.
도 9에 도시된 입출력 회로(300)와 비교하여, 프리 드라이버(330), 송신기(310), 및 수신기(320)는 동일하고, 타이밍/레벨 조절부(340a)에서 차이가 있다. 따라서 도 9의 입출력 회로(300)와의 차이점을 중심으로 기술한다.
타이밍/레벨 조절부(340a)의 NMOS 트랜지스터(MN2)는 풀업 노드(PU)와 제1 풀업 트랜지스터의 게이트(G0 노드) 사이에 접속되며, 그 게이트는 제1 전원(VDD)에 접속된다.
입출력 회로들(300, 300a)은 도 1에 도시된 입출력 회로(100)가 도 4에 도시된 입출력 회로(100c)로 변형되는 것과 같이 변형될 수 있다. 즉, 풀다운 트랜지스터(MN0)의 게이트가 제 1 전원(VDD)에 접속되고, 입출력 노드(NO)와 수신기(320) 사이에 접속되며, 그 게이트로는 중 전압(VDDM)이 인가되는 수신 스위치 트랜지스터를 더 포함하도록 변형될 수 있다. 이러한 변형예가 도 11에 도시된다.
상술한 바와 같이, 본 발명의 실시예에 따른 입출력 회로는 다양하게 변형될 수 있다.
도 13 및 도 14는 본 발명의 실시예에 따른 입출력 회로가 적용되는 집적회로 장치의 예를 나타내는 도면이다. 도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 블록도이다. 이를 참조하면, 메모리 시스템(500)은 메모리 장치(520) 및 메모리 장치(520)를 컨트롤하는 메모리 컨트롤러(510)를 포함한다.
메모리 장치(530)는 메모리 코아(530), 칩 컨트롤러(540), 및 입출력 회로(550)를 구비한다. 메모리 코아(530)는 메모리 셀 어레이, 디코더, 센스앰프, 기입 드라이버 등을 포함할 수 있다.
칩 컨트롤러(540)는 외부에서 제공된 커맨드에 응답하여 메모리 장치의 동작(예컨대, 기입 동작, 독출 동작 등)을 제어하기 위한 내부 제어 신호들(미도시)을 출력한다.
입출력 회로(550)는 외부(예컨대, 메모리 컨트롤러(510))와의 인터페이스 기능을 수행한다. 구체적으로는 외부로부터 커맨드 및 프로그램할 데이터를 수신하고, 상태 신호 및 독출된 데이터를 외부로 전송할 수 있다.
메모리 컨트롤러(510)는 호스트(Host)와 메모리 장치(520)간의 제반 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(510)는 호스트(Host)의 제어에 따라 메모리 장치(520)를 제어하여 데이터를 기록하거나 데이터를 독출한다.
메모리 컨트롤러(510)는 SRAM(Static Random Access Memory)(511), 중앙 처리 장치(CPU: Central Processing Unit)(512), 호스트 인터페이스(Host I/F)(513), 및 메모리 인터페이스(Memory I/F)(514)를 포함할 수 있다.
SRAM(Static Random Access Memory)(511)은 중앙 처리 장치(512)의 동작 메모리로써 사용되고, 호스트 인터페이스(513)는 메모리 카드(500)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 메모리 인터페이스(514)는 본 발명의 일 실시예에 따른 메모리 장치(520)와 인터페이싱한다. 중앙 처리 장치(522)는 메모리 장치(520)로/로부터 데이터 기록/독출을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 비휘발성 메모리 시스템(500)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상술한 본 발명의 실시예에 따른 입출력 회로는 도 13의 메모리 장치(520)의 입출력 회로(550) 및/또는 메모리 컨트롤러(510)의 호스트 인터페이스(Host I/F)(513), 메모리 인터페이스(Memory I/F)(514) 등에 적용될 수 있다.
본 발명의 실시예에 따른 메모리 장치(520) 그리고/또는 메모리 컨트롤러(510)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 실시예에 따른 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 실시 예들에 따른 반도체 메모리 장치나 메모리 모듈은 컴퓨팅 시스템(예컨대, 모바일 기기나 데스크 톱 컴퓨터와 같은 시스템)에 장착되어 질 수 있다. 이러한 시스템의 일 예가 도 14에 예시되어 있다. 도 14를 참조하면 시스템(700)은 본 발명의 실시예에 따른 메모리 시스템(500), 전원(power supply)(710), 중앙 처리 장치(CPU)(720), 램(RAM)(730), 유저 인터페이스(User Interface)(740) 들이 시스템 버스(750)를 통해 전기적으로 연결되어 있다.
CPU(720)는 시스템(700)의 전체적인 동작을 제어하고, RAM(730)은 시스템(700)의 동작을 위해 필요한 정보들을 저장하고, User Interface(740)는 시스템(700)과 사용자와의 인터페이스를 제공한다. 메모리 시스템(500)의 메모리에는 유저 인터페이스(740)를 통해서 제공되거나 또는 중앙 처리 장치(720)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 저장된다.
비록 도면에는 도시되지 않았지만, 상기 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 온라인 광고 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인 (functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 입출력 회로를 나타내는 회로도이다.
도 2는 도 1에 도시된 입출력 회로의 일 변형예이다.
도 3은 도 1에 도시된 입출력 회로의 다른 일 변형예이다.
도 4는 도 1에 도시된 입출력 회로의 또 다른 일 변형예이다.
도 5는 도 1에 도시된 입출력 회로의 또 다른 일 변형예이다.
도 6은 본 발명의 다른 일 실시예에 따른 입출력 회로를 나타내는 회로도이다.
도 7은 도 6에 도시된 입출력 회로의 일 변형예이다.
도 8은 도 6에 도시된 입출력 회로의 다른 일 변형예이다.도 9는 본 발명의 다른 일 실시예에 따른 입출력 회로를 나타내는 회로도이다.
도 10은 도 9에 도시된 입출력 회로의 일 변형예이다.
도 11은 도 9에 도시된 입출력 회로의 다른 일 변형예이다.
도 12는 제1, 제2 및 제3 레벨 변환기의 입출력 신호의 레벨을 개략적으로 나타내는 도면이다.
도 13 및 도 14는 각각 본 발명의 실시예에 따른 입출력 회로가 적용되는 집적회로 장치의 일 예를 나타내는 도면이다.

Claims (38)

  1. 제1 전원과 입출력 노드 사이에 접속되는 제1 풀업 트랜지스터와 상기 입출력 노드와 제2 전원 사이에 직렬로 접속되는 제1 및 제2 풀다운 트랜지스터를 구비하여, 출력 데이터를 상기 입출력 노드를 통하여 외부로 송신하기 위한 송신기;
    상기 입출력 노드를 통하여 입력 데이터를 수신하기 위한 수신기;
    출력 인에이블 신호를 지연한 신호와 상기 출력 인에이블 신호의 논리 연산 신호를 레벨 변환하여 상기 제1 풀업 트랜지스터의 벌크 노드로 제공하기 위한 제1 레벨 변환기; 및
    상기 지연 출력 인에이블 신호와 상기 출력 데이터에 기초하여 풀업 신호 및 풀다운 신호를 발생하여 상기 제1 풀업 트랜지스터의 게이트인 풀업 노드 및 상기 제2 풀다운 트랜지스터의 게이트인 풀다운 노드로 각각 제공하기 위한 프리 드라이버를 구비하며,
    상기 제1 레벨 변환기는 상기 제1 전원 전압 레벨과 상기 제2 전원 전압 레벨을 각각 고 전압 레벨 및 상기 제1 전원 전압 레벨로 변환하고,
    상기 고전압 레벨은 상기 제1 전원 전압 레벨 보다 높은 입출력 회로.
  2. 제1항에 있어서, 상기 입출력 회로는
    상기 제1 풀업 트랜지스터의 게이트와 상기 프리 드라이버의 일 출력 사이에 접속되는 풀업 스위치 트랜지스터; 및
    상기 제1 풀업 트랜지스터의 벌크 노드와 상기 풀업 노드 사이에 접속되는 제1 P 타입 트랜지스터를 더 포함하며,
    상기 제1 P 타입 트랜지스터의 벌크 노드는 상기 제1 풀업 트랜지스터의 벌크 노드에 접속되는 입출력 회로.
  3. 제2항에 있어서, 상기 제1 P 타입 트랜지스터는
    상기 풀다운 신호의 반전 신호에 의해 제어되는 입출력 회로.
  4. 제2항에 있어서, 상기 제1 P 타입 트랜지스터는
    상기 제1 전원 전압에 의해 제어되는 입출력 회로.
  5. 제2항에 있어서, 상기 입출력 회로는
    상기 논리합 신호를 레벨 변환하여 상기 풀업 스위치 트랜지스터의 게이트로 제공하기 위한 제2 레벨 변환기를 더 포함하며,
    상기 제2 레벨 변환기는 상기 제2 전원 전압 레벨과 상기 제1 전원 전압 레벨을 각각 상기 제1 전원 전압 레벨 및 중 전압 레벨로 변환하는 입출력 회로.
  6. 제5항에 있어서, 상기 입출력 회로는
    상기 제1 풀업 트랜지스터의 벌크 노드와 상기 풀업 노드 사이에 접속되며, 상기 지연 출력 인에이블 신호의 반전 신호 및 상기 출력 인에이블 신호의 부정 논 리곱 신호에 응답하는 제2 P 타입 트랜지스터를 더 포함하는 입출력 회로.
  7. 제6항에 있어서, 상기 입출력 회로는
    상기 지연 출력 인에이블 신호를 반전하는 인버터;
    상기 출력 인에이블 신호와 상기 인버터의 출력 신호를 부정 논리곱하는 부정 논리곱 소자; 및
    상기 부정 논리곱 소자와 상기 제 2 전원 사이에 연결되는 다이오드를 더 포함하며,
    상기 제2 P 타입 트랜지스터는 상기 부정 논리곱 소자의 출력 신호에 응답하는 입출력 회로.
  8. 제2항에 있어서, 상기 풀업 스위치 트랜지스터의 게이트는
    상기 제1 전원에 접속되는 입출력 회로.
  9. 제1 항에 있어서,
    상기 제1 풀다운 트랜지스터의 게이트로는 중 전압이 인가되고,
    상기 중전압은 상기 제1 전원 전압 이상이고 상기 고전압 이하인 입출력 회로.
  10. 제1 항에 있어서, 상기 입출력 회로는
    상기 입출력 노드와 상기 수신기 사이에 접속되며, 그 게이트로는 중 전압이 인가되는 수신 스위치 트랜지스터를 더 포함하며,
    상기 중 전압은 상기 제1 전원 전압 이상이고 상기 고전압 이하이며,
    상기 제1 풀다운 트랜지스터의 게이트는 상기 제1 전원에 접속되는 입출력 회로.
  11. 제9항 또는 제10항에 있어서, 상기 중 전압은
    상기 제1 전원 전압에 따라 가변되는 입출력 회로.
  12. 제11항에 있어서, 상기 중 전압은
    상기 제1 전원 전압이 미리 정해진 레벨 이상인 경우 상기 제1 전원 전압과 동일하게 설정되고, 상기 제1 전원 전압이 상기 미리 정해진 레벨 미만의 저전압인 경우 상기 제1 전원 전압 보다 같거나 높고 상기 고전압 보다 같거나 낮게 설정되는 입출력 회로.
  13. 제1항에 있어서, 상기 송신기는
    상기 제1 풀업 트랜지스터와 상기 입출력 노드 사이에 삽입되며, 그 벌크 노드는 상기 제1 풀업 트랜지스터의 벌크 노드에 접속되고 그 게이트는 상기 프리 드라이버의 일 출력에 접속되는 제2 풀업 트랜지스터를 더 포함하는 입출력 회로.
  14. 제1항에 있어서, 상기 입출력 회로는
    제1 N 타입 트랜지스터와 제1 P 타입 트랜지스터를 포함하며, 상기 제1 풀업 트랜지스터의 게이트와 상기 프리 드라이버의 일 출력 사이에 접속되는 풀업 스위치를 더 포함하는 입출력 회로.
  15. 제14항에 있어서, 상기 입출력 회로는
    상기 풀업 노드와 상기 입출력 노드 사이에 접속되는 제2 P 타입 트랜지스터;
    상기 제1 P 타입 트랜지스터의 게이트와 상기 입출력 노드 사이에 접속되는 제3 P 타입 트랜지스터; 및
    상기 제1 및 제2 풀다운 트랜지스터의 접속 노드와 상기 제1 P 타입 트랜지스터의 게이트 사이에 접속되는 제2 N 타입 트랜지스터를 더 포함하는 입출력 회로.
  16. 제15항에 있어서, 상기 입출력 회로는
    상기 지연 출력 인에이블 신호를 반전하는 인버터;
    상기 출력 인에이블 신호와 상기 인버터의 출력 신호를 부정 논리곱하는 부정 논리곱 소자;
    상기 부정 논리곱 소자의 출력 신호를 레벨 변환하여 상기 제1 N 타입 트랜지스터의 게이트로 제공하기 위한 제2 레벨 변환기를 더 포함하며,
    상기 제2 레벨 변환기는 상기 제2 전원 전압 레벨과 상기 제1 전원 전압 레벨을 각각 상기 제1 전원 전압 레벨 및 상기 고 전압 레벨로 변환하는 입출력 회로.
  17. 제16항에 있어서,
    상기 제2 P 타입 트랜지스터 및 상기 제3 P 타입 트랜지스터의 게이트들은 상기 제1 전원에 접속되고,
    상기 제2 N 타입 트랜지스터의 게이트는 상기 인버터의 출력에 접속되는 입출력 회로.
  18. 제17항에 있어서, 상기 입출력 회로는
    상기 제1 P 타입 트랜지스터의 게이트와 상기 제2 전원 사이에 직렬로 연결되는 적어도 두 개의 N 타입 트랜지스터들을 더 포함하고,
    상기 적어도 두 개의 N 타입 트랜지스터들 중 하나의 게이트로는 상기 지연 출력 인에이블 신호가 입력되고,
    상기 적어도 두 개의 N 타입 트랜지스터들 중 다른 하나의 게이트는 상기 제1 전원에 접속되는 입출력 회로.
  19. 제15항에 있어서, 상기 입출력 회로는
    상기 논리 연산 신호의 반전 신호를 레벨 변환하여 상기 제1 N 타입 트랜지 스터의 게이트로 제공하기 위한 제2 레벨 변환기를 더 포함하며,
    상기 제2 레벨 변환기는 상기 제2 전원 전압 레벨과 상기 제1 전원 전압 레벨을 각각 상기 제1 전원 전압 레벨 및 중 전압 레벨로 변환하는 입출력 회로.
  20. 제19항에 있어서,
    상기 제2 P 타입 트랜지스터, 상기 제3 P 타입 트랜지스터 및 상기 제2 N 타입 트랜지스터의 게이트들은 상기 제1 전원에 접속되는 입출력 회로.
  21. 제14 항에 있어서,
    상기 제1 풀다운 트랜지스터의 게이트로는 중 전압이 인가되고,
    상기 중전압은 상기 제1 전원 전압 이상이고 상기 고전압 이하인 입출력 회로.
  22. 제14 항에 있어서, 상기 입출력 회로는
    상기 입출력 노드와 상기 수신기 사이에 접속되며, 그 게이트로는 중 전압이 인가되는 수신 스위치 트랜지스터를 더 포함하며,
    상기 중 전압은 상기 제1 전원 전압 이상이고 상기 고전압 이하이며,
    상기 제1 풀다운 트랜지스터의 게이트는 상기 제1 전원에 접속되는 출력 회로.
  23. 제21항 또는 제22항에 있어서, 상기 중 전압은
    상기 제1 전원 전압에 따라 가변되는 입출력 회로.
  24. 제23항에 있어서, 상기 중 전압은
    상기 제1 전원 전압이 미리 정해진 레벨 이상인 경우 상기 제1 전원 전압과 동일하게 설정되고, 상기 제1 전원 전압이 상기 미리 정해진 레벨 미만의 저 전압인 경우 상기 제1 전원 전압 보다 같거나 높고 상기 고전압 보다 같거나 낮게 설정되는 입출력 회로.
  25. 제1 전원과 입출력 노드 사이에 직렬로 연결되는 제1 및 제2 풀업 트랜지스터와 상기 입출력 노드와 제2 전원 사이에 직렬로 접속되는 제1 및 제2 풀다운 트랜지스터를 구비하여, 출력 데이터를 상기 입출력 노드를 통하여 외부로 송신하기 위한 송신기;
    상기 입출력 노드를 통하여 입력 데이터를 수신하기 위한 수신기;
    출력 인에이블 신호를 지연한 신호와 상기 출력 인에이블 신호의 부정 논리합 신호를 레벨 변환하여 상기 제1 및 제2 풀업 트랜지스터의 공통 벌크 노드로 제공하기 위한 제1 레벨 변환기; 및
    상기 지연 출력 인에이블 신호와 상기 출력 데이터에 기초하여 풀업 신호 및 풀다운 신호를 발생하여 상기 제2 풀업 트랜지스터의 게이트인 풀업 노드 및 상기 제2 풀다운 트랜지스터의 게이트인 풀다운 노드로 각각 제공하기 위한 프리 드라이 버를 구비하며,
    상기 제1 레벨 변환기는 상기 제2 전원 전압 레벨과 상기 제1 전원 전압 레벨을 각각 상기 제1 전원 전압 레벨과 고 전압 레벨로 변환하고,
    상기 고전압 레벨은 상기 제1 전원 전압 레벨 보다 높은 입출력 회로.
  26. 제25항에 있어서, 상기 입출력 회로는
    상기 출력 인에이블 신호를 제1 지연시간만큼 지연하여 상기 지연 출력 인에이블 신호를 출력하는 지연기;
    상기 지연 출력 인에이블 신호를 반전하는 인버터;
    상기 지연기에 의해 제2 지연시간만큼 지연된 신호와 상기 인버터의 출력 신호의 부정 논리곱하여 출력하는 부정 논리곱 소자; 및
    상기 부정 논리곱 소자의 출력 신호에 의해 제어되며, 상기 제1 풀업 트랜지스터의 게이트와 상기 공통 벌크 노드 사이에 접속되는 제1 P 타입 트랜지스터를 더 포함하는 입출력 회로.
  27. 제26항에 있어서, 상기 입출력 회로는
    상기 인버터와 상기 제1 풀업 트랜지스터의 게이트 사이에 접속되며, 그 게이트는 상기 제1 전원에 접속되는 제1 N 타입 트랜지스터를 더 포함하는 입출력 회로.
  28. 제26항에 있어서, 상기 입출력 회로는
    상기 풀업 노드와 상기 제1 풀업 트랜지스터의 게이트 사이에 접속되며, 그 게이트는 상기 제1 전원에 접속되는 제1 N 타입 트랜지스터를 더 포함하는 입출력 회로.
  29. 제25항에 있어서,
    상기 제1 풀다운 트랜지스터의 게이트로는 중 전압이 인가되고,
    상기 중전압은 상기 제1 전원 전압 이상이고 상기 고전압 이하인 입출력 회로.
  30. 제25항에 있어서, 상기 입출력 회로는
    상기 입출력 노드와 상기 수신기 사이에 접속되며, 그 게이트로는 중 전압이 인가되는 수신 스위치 트랜지스터를 더 포함하며,
    상기 중 전압은 상기 제1 전원 전압 이상이고 상기 고전압 이하이며,
    상기 제1 풀다운 트랜지스터의 게이트는 상기 제1 전원에 접속되는 입출력 회로.
  31. 제29항 또는 제30항에 있어서, 상기 중 전압은
    상기 제1 전원 전압에 따라 가변되는 입출력 회로.
  32. 제31항에 있어서, 상기 중 전압은
    상기 제1 전원 전압이 미리 정해진 레벨 이상인 경우 상기 제1 전원 전압과 동일하게 설정되고, 상기 제1 전원 전압이 상기 미리 정해진 레벨 미만의 저전압인 경우 상기 제1 전원 전압 보다 같거나 높고 상기 고전압 보다 같거나 낮게 설정되는 입출력 회로.
  33. 제1 전원과 입출력 노드 사이에 접속되는 적어도 하나의 풀업 트랜지스터와 상기 입출력 노드와 제2 전원 사이에 접속되는 적어도 하나의 풀다운 트랜지스터를 구비하여, 출력 데이터를 상기 입출력 노드를 통하여 외부로 송신하기 위한 송신기;
    상기 입출력 노드를 통하여 입력 데이터를 수신하기 위한 수신기; 및
    송신 모드에서는 상기 적어도 하나의 풀업 트랜지스터의 벌크 노드를 상기 제1 전원 전압 레벨로 만들고, 수신 모드에서는 상기 적어도 하나의 풀업 트랜지스터의 상기 벌크 노드를 상기 제1 전원 전압 보다 높은 고전압 레벨로 만드는 타이밍/레벨 조절부를 포함하는 입출력 회로.
  34. 제1 전원과 입출력 노드 사이에 접속되는 적어도 하나의 풀업 트랜지스터와 상기 입출력 노드와 제2 전원 사이에 직렬로 접속되는 제1 및 제2 풀다운 트랜지스터를 구비하여, 출력 데이터를 상기 입출력 노드를 통하여 외부로 송신하기 위한 송신기; 및
    상기 입출력 노드를 통하여 입력 데이터를 수신하기 위한 수신기를 구비하며,
    상기 제1 풀다운 트랜지스터의 게이트에 인가되는 제1 전압은 상기 제1 전원 전압의 레벨에 따라 가변되는 입출력 회로.
  35. 제1 전원과 입출력 노드 사이에 접속되는 적어도 하나의 풀업 트랜지스터와 상기 입출력 노드와 제2 전원 사이에 직렬로 접속되는 제1 및 제2 풀다운 트랜지스터를 구비하여, 출력 데이터를 상기 입출력 노드를 통하여 외부로 송신하기 위한 송신기;
    상기 입출력 노드를 통하여 입력 데이터를 수신하기 위한 수신기; 및
    상기 입출력 노드와 상기 수신기 사이에 접속되며, 그 게이트로 인가되는 제1 전압은 상기 제1 전원 전압의 레벨에 따라 가변되는 수신 스위치 트랜지스터를 포함하는 입출력 회로.
  36. 제34항 또는 제35항에 있어서, 상기 제1 전압은
    상기 제1 전원 전압이 미리 정해진 레벨 이상인 경우 상기 제1 전원 전압과 동일하게 설정되고, 상기 제1 전원 전압이 상기 미리 정해진 레벨 미만의 저전압인 경우 상기 제1 전원 전압 보다 같거나 높게 설정되는 입출력 회로.
  37. 제1 전원과 입출력 노드 사이에 접속되는 적어도 하나의 풀업 트랜지스터와 상기 입출력 노드와 제2 전원 사이에 접속되는 적어도 하나의 풀다운 트랜지스터를 구비하여, 출력 데이터를 상기 입출력 노드를 통하여 외부로 송신하기 위한 송신기;
    상기 입출력 노드를 통하여 입력 데이터를 수신하기 위한 수신기; 및
    수신 모드에서 송신 모드로 전환시 미리 정해진 지연 시간 동안 상기 적어도 하나의 풀업 트랜지스터의 벌크 노드를 상기 제1 전원 전압 레벨로 만들어 상기 입출력 노드의 고전위 전하를 상기 제1 전원으로 전송한 후 상기 출력 데이터가 상기 입출력 노드를 통해 외부로 전송되도록 제어하는 타이밍/레벨 조절부를 포함하는 입출력 회로.
  38. 제1항, 제14항, 제25항, 제33항 내지 제35항 및 제37항 중 어느 한 항에 기재된 입출력 회로; 및
    상기 입출력 회로를 제어하는 제어부를 구비하는 집적회로 장치.
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