KR20100048612A - 반도체 메모리 장치의 비트 라인 센스 앰프 구동 회로 및 비트 라인 센스 앰프 구동 회로의 동작 방법 - Google Patents

반도체 메모리 장치의 비트 라인 센스 앰프 구동 회로 및 비트 라인 센스 앰프 구동 회로의 동작 방법 Download PDF

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반도체 메모리 장치의 비트 라인 센스 앰프 구동 회로는, 제1 센스 앰프 구동 회로와, 제2 센스 앰프 구동 회로를 포함한다. 제1 센스 앰프 구동 회로는, 반도체 메모리 장치의 비트 라인 센스 앰프를 구동하고, 제2 센스 앰프 구동 회로는 비트 라인 센스 앰프를 구동한다. 반도체 메모리 장치의 동작 상태에 응답하여, 제1 및 제2 센스 앰프 구동 회로들이 모두 동작하거나 또는 제1 센스 앰프 구동 회로만 동작한다.

Description

반도체 메모리 장치의 비트 라인 센스 앰프 구동 회로 및 비트 라인 센스 앰프 구동 회로의 동작 방법{Circuit for driving bitline sense amplifier of semiconductor memory device and method of operating driver for bitline sense amplifier}
본 발명은, 반도체 메모리 장치에 관한 것으로, 보다 상세하게는, 반도체 메모리 장치의 비트 라인 센스 앰프 구동 회로 및 비트 라인 센스 앰프 구동 회로의 동작 방법에 관한 것이다.
반도체 메모리 장치에 있어서, 메모리 셀에 저장된 데이터를 독출(read)하거나 또는 메모리 셀에 데이터를 기입(write)하기 위해, 비트 라인 센스 앰프(비트라인 감지 증폭기)가 필요하다.
비트 라인 센스 앰프는, 비트 라인(bitline)과 상보 비트 라인(complimentary bit line)사이에 서로 교차 연결된(cross coupled) 두 개의 모스(MOS(metal oxide semiconductor)) 트랜지스터들로 구성된 풀-업(pull-up) 감지 증폭기(P형 센스 앰프), 풀-다운(pull-down) 감지 증폭기(N형 센스 앰프), 및 풀업 감지 증폭기와 풀다운 감지 증폭기에 각각 전하를 공급(source)하거나 흡 수(sink)하는 풀-업 감지 구동기와 풀-다운 감지 구동기를 포함한다.
풀-업 감지 구동기는 피모스(PMOS) 트랜지스터로 구현되고, 풀-다운 감지 증폭기는 엔모스(NMOS) 트랜지스터로 구현될 수 있다. 풀-업 감지 구동기와 풀-다운 감지 구동기는 각각 커런트 소오스(current source) 및 커런트 싱크(current sink)로 동작한다.
본 발명이 해결하고자 하는 기술적 과제는, 반도체 메모리 장치의 동작 상태에 따라, 비트라인을 센싱(sensing)할 때(비트라인의 전압을 감지할 때)의 피크 전류(peak current)를 감소시킬 수 있는 반도체 메모리 장치의 비트 라인 센스 앰프 구동 회로 및 비트 라인 센스 앰프 구동 회로의 동작 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프 구동 회로는, 상기 반도체 메모리 장치의 비트 라인 센스 앰프를 구동하는 제1 센스 앰프 구동 회로; 및 상기 비트 라인 센스 앰프를 구동하는 제2 센스 앰프 구동 회로를 포함할 수 있으며, 상기 반도체 메모리 장치의 동작 상태에 응답하여, 상기 제1 및 제2 센스 앰프 구동 회로들이 모두 동작하거나 또는 상기 제1 센스 앰프 구동 회로만 동작할 수 있다.
상기 비트 라인 센스 앰프 구동 회로는, 상기 제1 센스 앰프 구동 회로의 턴-온 및 턴-오프를 제어하는 제1 및 제2 센싱 제어 회로들; 및 상기 반도체 메모리 장치의 동작 상태에 응답하여, 상기 제2 센스 앰프 구동 회로의 턴-온 및 턴-오프를 제어하는 제3 및 제4 센싱 제어 신호들을 각각 발생하는 제3 및 제4 센싱 제어 회로들을 더 포함할 수 있다.
상기 비트 라인 센스 앰프 구동 회로는, 상기 반도체 메모리 장치의 주변 회로에서 발생되는 주변 센싱 신호를 상기 제1 내지 제4 센싱 제어 회로들에 제공하는 주변 센싱 제어 신호 전달 회로를 더 포함할 수 있다.
상기 제3 및 제4 센싱 제어 회로들을 제어하는 논리 회로는, 상기 반도체 메모리 장치가 액티브 동작을 수행할 때 상기 제3 및 제4 센싱 제어 신호들의 활성화 여부를 결정하는 제1 인에이블 제어 신호, 상기 제3 및 제4 센싱 제어 신호들 자체의 활성화 여부를 결정하는 제2 인에이블 제어 신호, 및 상기 반도체 메모리 장치가 리프레쉬 동작을 수행할 때 활성화되고 상기 반도체 메모리 장치가 액티브 동작을 수행할 때 비활성화되는 리프레쉬 신호에 응답하여, 상기 반도체 메모리 장치의 동작 상태를 지시하는 제어 신호를 발생할 수 있다.
상기 기술적 과제를 달성하기 위하여, 반도체 메모리 장치에 포함된 비트 라인 센스 앰프 회로 구동 회로의 동작 방법은, (a) 상기 반도체 메모리 장치의 비트 라인 센스 앰프를 구동하는 제1 센스 앰프 구동 회로를 인에이블하는 단계; 및 (b) 상기 반도체 메모리 장치의 동작 상태에 응답하여, 상기 제1 센스 앰프 구동 회로와 함께 상기 비트 라인 센스 앰프를 구동하는 제2 센스 앰프 구동 회로를 인에이블하거나 또는 상기 제1 센스 앰프 구동 회로만을 인에이블하는 단계를 포함할 수 있다.
본 발명에 따른 반도체 메모리 장치의 비트 라인 센스 앰프 구동 회로 및 비트 라인 센스 앰프 구동 회로의 동작 방법은, 반도체 메모리 장치의 동작 상태에 따라, 전원 드라이버의 사이즈(size)를 조절할 수 있다. 따라서 비트 라인을 센싱할 때의 피크 전류가 감소될 수 있다.
본 발명 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는, 본 발명의 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용이 참조되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 설명하는 것에 의해, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조 부호는 동일한 구성 요소를 나타낸다.
도 1은 반도체 메모리 장치의 비트 라인 센스 앰프를 구동하는 회로(100)를 나타내는 도면이다. 구동 회로(100)는 후술할 본 발명에 따른 비트 라인 센스 앰프 구동 회로와 비교될 수 있다.
도 1을 참조하면, 구동 회로(100)는, 전원 드라이버(power supply driver)(110), 제1 센싱(sensing) 제어 회로(120), 및 제2 센싱 제어 회로(130)로 구성된다.
전원 드라이버(110)는 다수의 엔모스 트랜지스터들을 포함한다. 전원 드라이버(110)는, 비트 라인 센스 앰프 중 엔모스 트랜지스터들로 구성되는 N형 센스 앰 프에 접지 전압 공급 라인(LAB)을 통해 접지 전압(VSS)을 공급하고, N형 센스 앰프를 구동한다(인에이블(enable)시킨다).
제1 및 제2 센싱 제어 회로들(120, 130)은 전원 드라이버(110)의 엔모스 트랜지스터들을 각각 턴-온(turn-on)시키는 제1 및 제2 센싱 제어 신호들(LANG1, LANG2)을 발생한다. 즉, 전원 드라이버(110)는, 제1 및 제2 센싱 제어 신호들(LANG1, LANG2)에 응답하여, N형 센스 앰프에 접지 전압(VSS)을 공급한다.
하이 레벨(high level)로 각각 활성화(activation)된 제1 및 제2 센싱 제어 신호들(LANG1, LANG2)에 응답하여, 전원 드라이버(110)가 접지 전압 공급 라인(LAB)의 전압 레벨을 접지 전압(VSS)로 풀-다운할 때(즉, 전원 드라이버(110)가 N형 센스 앰프를 구동하여 비트 라인의 전압 레벨을 센싱할 때), 예를 들어, 전원 드라이버(110)의 엔모스 트랜지스터들을 통해 흐르는 피크 전류(peak current)가 증가할 수 있다. 상기 증가된 센싱 피크 전류는 반도체 메모리 장치의 다른 회로에 잡음(noise)을 발생시킬 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프 구동 회로(200)를 나타내는 도면이다. 도 2를 참조하면, 비트 라인 센스 앰프 구동 회로(200)는, 제1 센스 앰프 구동 회로(210), 제2 센스 앰프 구동 회로(220), 제1 센싱 제어 회로(230), 제2 센싱 제어 회로(240), 제3 센싱 제어 회로(250), 제4 센싱 제어 회로(260), 및 주변(peripheral) 센싱 제어 신호 전달 회로(270)를 포함한다.
제1 및 제2 센스 앰프 구동 회로들(210, 220)은 각각 다수의 엔모스 트랜지 스터들을 포함한다. 제1 및 제2 센스 앰프 구동 회로들(210, 220)에 포함된 엔모스 트랜지스터들의 개수는 도 1에 도시된 전원 드라이버(110)에 포함된 엔모스 트랜지스터들의 개수와 동일할 수 있다. 즉, 제1 및 제2 센스 앰프 구동 회로들(210, 220)의 사이즈(size)는 도 1의 전원 드라이버(110)의 사이즈와 동일할 수 있다.
제1 및 제2 센스 앰프 구동 회로들(210, 220)은, 비트 라인 센스 앰프에 포함된 엔모스 트랜지스터들로 구성될 수 있는 N형 센스 앰프에 접지 전압 공급 라인(LAB)을 통해 접지 전압(VSS)을 공급하고, N형 센스 앰프를 구동시킬 수 있다. 즉, 제1 및 제2 센스 앰프 구동 회로들(210, 220)은, LAB 드라이버로 동작할 수 있다.
반도체 메모리 장치의 동작 상태(동작 모드(operation mode))에 응답하여, 제1 및 제2 센스 앰프 구동 회로들(210, 220)이 모두 동작하거나 또는 제1 센스 앰프 구동 회로(210)만 동작할 수 있다. 상기 반도체 메모리 장치의 동작은, 예를 들어, 데이터 독출 동작(data read operation)과 같은 액티브 동작(active operation)(노멀 동작(normal operation)), 또는 리프레쉬 동작(refresh operation)일 수 있다.
제1 및 제2 센싱 제어 회로들(230, 240)은, 후술할 주변 센싱 제어 신호(PS)를 버퍼링(buffering)하여, 제1 센스 앰프 구동 회로(210)의 턴-온 및 턴-오프(turn-off)를 제어하는 제1 및 제2 센싱 제어 신호들(LANG1, LANG2)을 각각 발생한다. 즉, 제1 센스 앰프 구동 회로(210)는, 제1 및 제2 센싱 제어 신호들(LANG1, LANG2)에 응답하여, N형 센스 앰프에 접지 전압(VSS)을 공급한다.
제1 센스 앰프 구동 회로(210)를 인에이블(enable)시킬 때 두 개의 제1 및 제2 센싱 제어 회로들(230, 240)을 이용하는 것에 의해, 제1 센스 앰프 구동 회로(210)를 인에이블시키는 센싱 제어 신호(LANG12)의 슬로우프(slope)를 증가시킬 수 있다. 센싱 제어 신호(LANG12)는 제1 센싱 제어 신호(LANG1)와 제2 센싱 제어 신호(LANG2)로 구성된다. 그 결과, tRCD(RAS-to-CAS Delay time)가 감소될 수 있고, 반도체 메모리 장치의 동작 속도가 증가될 수 있다.
상기 tRCD은 로우 어드레스 스트로브(row strobe) 신호(RAS)의 활성화 시점으로부터 칼럼(column) 어드레스 스트로브 신호(CAS)의 활성화 시점까지의 지연 시간을 의미한다. 로우 어드레스 스트로브 신호(RAS)는 로우 어드레스 신호가 인가되고 있음을 알려주는 신호이고, 칼럼 어드레스 스트로브 신호(CAS)는 칼럼 어드레스 신호가 인가되고 있음을 알려주는 신호이다.
제1 센싱 제어 회로(230)는, 예를 들어, 두 개의 인버터들이 직렬로 연결된 인버터 체인(inverter chain)을 포함할 수 있다. 제2 센싱 제어 회로(240)는, 예를 들어, 세 개의 인버터들이 직렬로 연결된 인버터 체인(241)과, 내부 전원 전압(VCC)에 연결된 소오스(source)를 가지는 피모스 트랜지스터(242)를 포함할 수 있다.
제3 및 제4 센싱 제어 회로들(250, 260)은, 주변 센싱 제어 신호(PS)와, 반도체 메모리 장치의 동작 상태를 지시하는 제어 신호(CTRL)에 응답하여, 제2 센스 앰프 구동 회로(220)의 턴-온 및 턴-오프를 제어하는 제3 및 제4 센싱 제어 신호들(LANG3, LANG4)을 각각 발생한다. 즉, 제2 센스 앰프 구동 회로(220)는, 제3 및 제4 센싱 제어 신호들(LANG3, LANG4)에 응답하여, N형 센스 앰프에 접지 전압(VSS)을 공급한다. 제3 및 제4 센싱 제어 회로들(250, 260)에 입력되는 제어 신호(CTRL)는 반도체 메모리 장치의 동작 상태에 대한 정보를 포함한다. 상기 반도체 메모리 장치의 동작은, 예를 들어, 데이터 기입 동작(data write operation) 또는 데이터 독출 동작과 같은 액티브 동작 또는 리프레쉬 동작일 수 있다.
제2 센스 앰프 구동 회로(220)를 인에이블시킬 때 두 개의 제3 및 제4 센싱 제어 회로들(250, 260)을 이용하는 것에 의해, 제2 센스 앰프 구동 회로(220)를 인에이블시키는 센싱 제어 신호(LANG34)의 슬로우프를 증가시킬 수 있다. 센싱 제어 신호(LANG34)는 제3 센싱 제어 신호(LANG3)와 제4 센싱 제어 신호(LANG4)로 구성된다. 그 결과, 반도체 메모리 장치의 동작 속도가 증가될 수 있다.
제3 센싱 제어 회로(250)는, 낸드 게이트(NAND gate)(251) 및 인버터(252)를 포함한다. 낸드 게이트(251)는, 주변 센싱 제어 신호(PS)를 버퍼링한 신호 및 상기 반도체 메모리 장치의 동작 상태 정보를 포함하는 제어 신호(CTRL)에 대해 반전 논리곱 연산을 수행한다. 인버터(252)는, 낸드 게이트(251)의 출력 신호를 반전하여 제3 센싱 제어 신호(LANG3)를 발생한다.
제4 센싱 제어 회로(260)는, 제1 인버터(261), 제2 인버터(262), 노어(NOR) 게이트(263), 제3 인버터(264), 및 내부 전원 전압(VCC)에 연결된 소오스(source)를 포함하는 피모스 트랜지스터(265)를 포함한다.
제1 인버터(261)는, 주변 센싱 제어 신호(PS)를 버퍼링한 신호를 반전한다. 제2 인버터(262)는, 제어 신호(CTRL)를 반전한다. 노어 게이트(263)는, 제1 인버 터(261)의 출력 신호 및 제2 인버터(262)의 출력 신호에 대해 반전 논리합 연산을 수행한다. 제3 인버터(264)는 노어 게이트의 출력 신호를 반전한다. 피모스 트랜지스터(265)는 제3 인버터(265)의 출력 신호에 응답하여 제4 센싱 제어 신호(LANG4)를 발생한다.
주변 센싱 제어 신호 전달 회로(270)는 반도체 메모리 장치의 주변 회로에서 발생되는 주변 센싱 제어 신호(PS)를 버퍼링하여 상기 버퍼링된 신호를 제1 내지 제4 센싱 제어 회로들(230, 240, 250, 260)에 제공한다(전달한다). 주변 센싱 제어 신호(PS)는 제1 및 제2 센스 앰프 구동 회로들(210, 220)의 턴-온 및 턴-오프를 제어한다. 주변 회로(peripheral circuit)는 반도체 메모리 장치의 메모리 셀(memory cell)에 데이터를 기입(write)하거나 또는 메모리 셀의 데이터를 독출(read)하도록 제어하는 회로이다. 주변 센싱 제어 신호 전달 회로(270)는, 예를 들어, 6개의 인버터들을 포함할 수 있다.
전술한 본 발명의 비트 라인 센스 앰프 구동 회로(200)에 대한 설명은, 본 발명의 다른 실시예에 따른 비트 라인 센스 앰프 구동 회로의 동작 방법에도 적용될 수 있다.
본 발명에 따른 반도체 메모리 장치의 비트 라인 센스 앰프 구동 회로 및 비트 라인 센스 앰프 구동 회로의 동작 방법은, 반도체 메모리 장치의 동작 상태(동작 모드(mode))에 따라, 전원 드라이버(LAB 드라이버)의 사이즈(size)(구동 능력(driving strength))를 분할(조절)하여 비트 라인 센스 앰프를 구동할 수 있다. 따라서 비트 라인을 센싱할 때의 피크 전류가 감소될 수 있다.
도 3은 도 2에 도시된 제3 및 제4 센싱 제어 회로들을 제어하는 논리 회로(300)의 실시예를 나타내는 회로도이다. 논리 회로(300)는, 제1 논리 게이트인 노어 게이트(310), 제1 인버터(320), 제2 인버터(330), 제3 인버터(340), 제2 논리 게이트인 낸드 게이트(350), 제3 논리 게이트인 낸드 게이트(360), 및 제4 인버터(370)를 포함한다.
논리 회로(300)는, 제1 인에이블 제어 신호(LANG34_ACT), 제2 인에이블 제어 신호(LANG34_ON), 및 리프레쉬 신호(PRFHB)에 응답하여, 상기 반도체 메모리 장치의 동작 상태를 지시(indication)하는 제어 신호(CTRL)를 발생한다.
제1 인에이블 제어 신호(LANG34_ACT)는 반도체 메모리 장치가 액티브 동작을 수행할 때 제3 및 제4 센싱 제어 신호들(LANG3, LANG4)의 활성화(activation) 여부를 결정한다. 예를 들어, 제1 인에이블 제어 신호(LANG34_ACT)는 하이 레벨일 때 활성화되고, 로우 레벨(low level)일 때 비활성화될 수 있다. 제2 인에이블 제어 신호(LANG34_ON)는 제3 및 제4 센싱 제어 신호들(LANG3, LANG4) 자체의 활성화 여부를 결정한다. 예를 들어, 제2 인에이블 제어 신호(LANG34_ON)는 하이 레벨일 때 활성화되고, 로우 레벨일 때 비활성화될 수 있다.
리프레쉬 신호(PRFHB)는 반도체 메모리 장치가 리프레쉬 동작을 수행할 때 활성화(예를 들어, 로우 레벨)되고 반도체 메모리 장치가 액티브 동작을 수행할 때 비활성화(deactivation)(예를 들어, 하이 레벨)된다.
제1 인에이블 제어 신호(LANG34_ACT), 제2 인에이블 제어 신호(LANG34_ON), 및 리프레쉬 신호(PRFHB)의 레벨은 반도체 메모리 장치의 동작 상태에 대한 정보를 포함하고, 반도체 메모리 장치의 모드 레지스터(mode register)에 의해 설정된다. 즉, 모드 레지스터는 반도체 메모리 장치의 동작 모드를 설정(setting)한다.
노어 게이트(310)는 제1 인에이블 제어 신호(LANG34_ACT) 및 제2 인에이블 제어 신호(LANG34_ON)에 대해 반전 논리합 연산을 수행한다. 제1 인버터(320)는 노어 게이트(310)의 출력 신호를 반전한다.
제2 인버터(330)는 리프레쉬 신호(PRFHB)를 반전한다. 제3 인버터(340)는 제2 인에이블 제어 신호(LANG34_ON)를 반전한다. 낸드 게이트(350)는 리프레쉬 신호(PRFHB) 및 제2 인에이블 제어 신호(LANG34_ON)에 대해 반전 논리곱 연산을 수행한다.
낸드 게이트(360)는 제1 인버터(320)의 출력 신호 및 낸드 게이트(350)의 출력 신호에 대해 반전 논리곱 연산을 수행한다. 제4 인버터(370)는 낸드 게이트(360)의 출력 신호를 반전하여 제어 신호(CTRL)를 발생한다.
논리 회로(300)의 동작이 도 4를 참조하여 설명된다. 도 4는 반도체 메모리 장치의 동작 모드에 따라 사용되는 LAB 드라이버의 사이즈를 설명하는 도표(table)이다. 또한, 도 4는 제1 센스 앰프 구동 회로(도 2의 210)의 사이즈가 60이고 제2 센스 앰프 구동 회로(도 2의 220)의 사이즈가 30이고 제1 및 제2 센스 앰프 구동 회로들(210, 220)로 구성되는 LAB 드라이버의 사이즈가 90으로 가정한 경우에 대응하는 도표이다.
도 4를 참조하면, 모드 레지스터에 의해 설정(MRS)(mode register set)되는 제1 인에이블 제어 신호(LANG34_ACT) 및 제2 인에이블 제어 신호(LANG34_ON)가 각 각 로우 레벨(L)이고, 반도체 메모리 장치의 동작 상태가 액티브 모드(active mode)일 때(즉, 리프레쉬 신호(PRFHB)가 하이 레벨로 비활성화될 때), 로우 레벨로 비활성화되는 도 3의 제어 신호(CTRL)에 응답하여 제2 센스 앰프 구동 회로(도 2의 220)는 디스에이블(disable)되고 제1 센스 앰프 구동 회로(210)만 인에이블된다. 따라서 사용되는 LAB 드라이버의 사이즈는 60이 된다.
제1 인에이블 제어 신호(LANG34_ACT) 및 제2 인에이블 제어 신호(LANG34_ON)가 각각 로우 레벨(L)이고, 반도체 메모리 장치의 동작 상태가 리프레쉬 모드일 때(즉, 리프레쉬 신호(PRFHB)가 로우 레벨로 활성화될 때), 로우 레벨로 비활성화되는 도 3의 제어 신호(CTRL)에 응답하여 제2 센스 앰프 구동 회로(도 2의 220)는 디스에이블되고 제1 센스 앰프 구동 회로(210)만 인에이블된다. 따라서 사용되는 LAB 드라이버의 사이즈는 60이 된다.
제1 인에이블 제어 신호(LANG34_ACT)의 레벨이 하이 레벨(H)이고 제2 인에이블 제어 신호(LANG34_ON)의 레벨이 로우 레벨(L)이고, 액티브 모드일 때(리프레쉬 신호(PRFHB)가 하이 레벨로 비활성화될 때), 하이 레벨로 활성화되는 도 3의 제어 신호(CTRL)에 응답하여 제1 및 2 센스 앰프 구동 회로들(도 2의 210 및 220)은 모두 인에이블된다. 따라서 사용되는 LAB 드라이버의 사이즈는 90이 된다.
제1 인에이블 제어 신호(LANG34_ACT)의 레벨이 하이 레벨이고 제2 인에이블 제어 신호(LANG34_ON)의 레벨이 로우 레벨이고, 리프레쉬 모드일 때(리프레쉬 신호(PRFHB)가 로우 레벨로 활성화될 때), 로우 레벨로 비활성화되는 도 3의 제어 신호(CTRL)에 응답하여 제2 센스 앰프 구동 회로(도 2의 220)는 디스에이블되고 제1 센스 앰프 구동 회로(210)만 인에이블된다. 따라서 사용되는 LAB 드라이버의 사이즈는 60이 된다.
LANG34_ACT의 레벨이 "L"이고 LANG34_ON의 레벨이 "H"인 경우와, LANG34_ACT의 레벨이 "H"이고 LANG34_ON의 레벨이 "H"인 경우도 전술한 LAB 드라이버의 사이즈의 결정 방법에 대한 설명과 유사하므로, 설명의 편의를 위해 본 명세서에서 생략된다.
따라서 논리 회로(도 3의 300)는 반도체 메모리 장치의 동작 상태에 따라 LAB 드라이버의 사이즈를 조절할 수 있다. LAB 드라이버의 사이즈가 상대적으로 작은 60인 경우 비트 라인에 대한 센싱 속도는 감소하지만 잡음이 적게 발생한다. 그러나 LAB 드라이버의 사이즈가 상대적으로 큰 90인 경우 비트 라인에 대한 센싱 속도는 증가하지만 잡음은 많이 발생한다. 예를 들어, 액티브 모드의 경우 센싱 속도가 중요하고, 리프레쉬 모드의 경우 센싱 속도가 별로 중요하지 않으므로, LANG34_ACT가 "H"이고 LANG34_ON이 "L"로 설정될 수 있다.
따라서 본 발명에 따른 비트 라인 센스 앰프 구동 회로는, 속도 증가 또는 잡음 감소라는 목적에 맞게 모스 레지스터 셋으로 LAB 드라이버의 사이즈를 조절해 그 목적에 적절하게 LAB 드라이버를 사용할 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가지는 자는, 본 발명의 비트 라인 센스 앰프 구동 회로가, 비트 라인 센스 앰프에 포함된 피모스 트랜지스터들로 구성될 수 있는 P형 센스 앰프에 전원 전압 공급 라인(LA)을 통해 내부 전원 전압(VCC)을 공급하여 상기 P형 센스 앰프를 구동하는 LA 드라이버에도 적용될 수 있 다는 것을 쉽게 이해할 수 있을 것이다.
이상에서와 같이, 도면과 명세서에서 실시예가 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이며 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자는 본 발명으로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 반도체 메모리 장치의 비트 라인 센스 앰프를 구동하는 회로(100)를 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 비트 라인 센스 앰프 구동 회로(200)를 나타내는 도면이다.
도 3은 도 2에 도시된 제3 및 제4 센싱 제어 회로들을 제어하는 논리 회로(300)의 실시예를 나타내는 회로도이다.
도 4는 반도체 메모리 장치의 동작 모드에 따라 사용되는 LAB 드라이버의 사이즈를 설명하는 도표(table)이다.
< 도면의 주요 부분에 대한 부호의 설명 >
210: 제1 센스 앰프 구동 회로 220: 제2 센스 앰프 구동 회로
230: 제1 센싱 제어 회로 240: 제2 센싱 제어 회로
250: 제3 센싱 제어 회로 260: 제4 센싱 제어 회로
300: 논리 회로

Claims (8)

  1. 반도체 메모리 장치의 비트 라인 센스 앰프 구동 회로에 있어서,
    상기 반도체 메모리 장치의 비트 라인 센스 앰프를 구동하는 제1 센스 앰프 구동 회로; 및
    상기 비트 라인 센스 앰프를 구동하는 제2 센스 앰프 구동 회로를 포함하며,
    상기 반도체 메모리 장치의 동작 상태에 응답하여, 상기 제1 및 제2 센스 앰프 구동 회로들이 모두 동작하거나 또는 상기 제1 센스 앰프 구동 회로만 동작하는 비트 라인 센스 앰프 구동 회로.
  2. 제1항에 있어서, 상기 비트 라인 센스 앰프 구동 회로는,
    상기 제1 센스 앰프 구동 회로의 턴-온 및 턴-오프를 제어하는 제1 및 제2 센싱 제어 회로들; 및
    상기 반도체 메모리 장치의 동작 상태에 응답하여, 상기 제2 센스 앰프 구동 회로의 턴-온 및 턴-오프를 제어하는 제3 및 제4 센싱 제어 신호들을 각각 발생하는 제3 및 제4 센싱 제어 회로들을 더 포함하는 비트 라인 센스 앰프 구동 회로.
  3. 제2항에 있어서, 상기 비트 라인 센스 앰프 구동 회로는,
    상기 반도체 메모리 장치의 주변 회로에서 발생되는 주변 센싱 신호를 상기 제1 내지 제4 센싱 제어 회로들에 제공하는 주변 센싱 제어 신호 전달 회로를 더 포함하는 비트 라인 센스 앰프 구동 회로.
  4. 제3항에 있어서, 상기 제3 및 제4 센싱 제어 회로들을 제어하는 논리 회로는,
    상기 반도체 메모리 장치가 액티브 동작을 수행할 때 상기 제3 및 제4 센싱 제어 신호들의 활성화 여부를 결정하는 제1 인에이블 제어 신호, 상기 제3 및 제4 센싱 제어 신호들 자체의 활성화 여부를 결정하는 제2 인에이블 제어 신호, 및 상기 반도체 메모리 장치가 리프레쉬 동작을 수행할 때 활성화되고 상기 반도체 메모리 장치가 액티브 동작을 수행할 때 비활성화되는 리프레쉬 신호에 응답하여, 상기 반도체 메모리 장치의 동작 상태를 지시하는 제어 신호를 발생하는 비트 라인 센스 앰프 구동 회로.
  5. 제4항에 있어서, 상기 논리 회로는,
    상기 제1 인에이블 제어 신호 및 상기 제2 인에이블 제어 신호에 대해 반전 논리합 연산을 수행하는 제1 논리 게이트;
    상기 제1 논리 게이트의 출력 신호를 반전하는 제1 인버터;
    상기 리프레쉬 신호를 반전하는 제2 인버터;
    상기 제2 인에이블 제어 신호를 반전하는 제3 인버터;
    상기 리프레쉬 신호 및 상기 제2 인에이블 제어 신호에 대해 반전 논리곱 연산을 수행하는 제2 논리 게이트;
    상기 제1 인버터의 출력 신호 및 상기 제2 논리 게이트의 출력 신호에 대해 반전 논리곱 연산을 수행하는 제3 논리 게이트: 및
    상기 제3 논리 게이트의 출력 신호를 반전하여 상기 제어 신호를 발생하는 제4 인버터를 포함하는 비트 라인 센스 앰프 구동 회로.
  6. 제4항에 있어서, 상기 제3 센싱 제어 회로는,
    상기 주변 센싱 제어 신호 및 상기 제어 신호에 대해 반전 논리곱 연산을 수행하는 논리 게이트; 및
    상기 논리 게이트의 출력 신호를 반전하여, 상기 제3 센싱 제어 신호를 발생하는 인버터를 포함하는 비트 라인 센스 앰프 구동 회로.
  7. 제4항에 있어서, 상기 제4 센싱 제어 회로는,
    상기 주변 센싱 제어 신호를 반전하는 제1 인버터;
    상기 제어 신호를 반전하는 제2 인버터;
    상기 제1 인버터의 출력 신호 및 상기 제2 인버터의 출력 신호에 대해 반전 논리합 연산을 수행하는 논리 게이트;
    상기 논리 게이트의 출력 신호를 반전하는 제3 인버터; 및
    상기 제3 인버터의 출력 신호에 응답하여, 상기 제4 센싱 제어 신호를 발생하는 트랜지스터를 포함하는 비트 라인 센스 앰프 구동 회로.
  8. 반도체 메모리 장치에 포함된 비트 라인 센스 앰프 회로 구동 회로의 동작 방법에 있어서,
    (a) 상기 반도체 메모리 장치의 비트 라인 센스 앰프를 구동하는 제1 센스 앰프 구동 회로를 인에이블하는 단계; 및
    (b) 상기 반도체 메모리 장치의 동작 상태에 응답하여, 상기 제1 센스 앰프 구동 회로와 함께 상기 비트 라인 센스 앰프를 구동하는 제2 센스 앰프 구동 회로를 인에이블하거나 또는 상기 제1 센스 앰프 구동 회로만을 인에이블하는 단계를 포함하는 비트 라인 센스 앰프 구동 회로의 동작 방법.
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