KR20100043490A - 반도체 메모리 장치의 프리차지 제어 회로 및 프리차지 제어 방법 - Google Patents

반도체 메모리 장치의 프리차지 제어 회로 및 프리차지 제어 방법 Download PDF

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Abstract

프리차지 제어 회로는, 펄스 신호에 의해 전압 레벨이 결정되는 메인 워드 라인과, 서브 워드 라인으로 분할되는 워드 라인을 포함하는 반도체 메모리 장치를 제어하고, 서브 워드 라인 구동 제어회로, 지연 회로, 및 프리차지/등화 신호 발생회로를 포함한다. 서브 워드 라인 구동 제어회로는, 비트 라인 쌍의 프리차지 동작을 지시하는 신호에 응답하여, 서브 워드 라인 구동 신호를 리셋시키는 서브 워드 라인 프리차지 펄스 신호를 발생한다. 지연 회로는, 서브 워드 라인 프리차지 펄스 신호를 지연하여, 메모리 블락들 중 하나를 선택하는 블락 선택 신호를 리셋시키는 블락 선택 프리차지 펄스 신호를 발생한다. 프리차지/등화 신호 발생 회로는, 서브 워드 라인 프리차지 펄스 신호와, 블락 선택 프리차지 펄스 신호의 펄스 백 에지에 응답하여, 비트 라인 쌍의 전압을 프리차지하고 등화하는 프리차지/등화 신호를 발생한다. 서브 워드 라인의 전압이 활성화 레벨로부터 비활성화 레벨로 천이한 후에, 비트 라인 쌍 사이의 전압을 감지하고 증폭하는 감지 증폭기는 서브 워드 라인 프리차지 펄스 신호의 펄스 백 에지에 응답하여 정지한다.

Description

반도체 메모리 장치의 프리차지 제어 회로 및 프리차지 제어 방법{Precharge control circuit of semiconductor memory device and precharge control method in semiconductor memory device}
본 발명은, 반도체 메모리 장치에 관한 것으로, 보다 상세하게는, 반도체 메모리 장치의 프리차지 제어 회로 및 프리차지 제어 방법에 관한 것이다.
디램(DRAM)(dynamic random access memory)과 같은 반도체 메모리 장치는, 메모리 셀로 데이터를 기입(write)하거나 메모리 셀로부터 데이터를 독출(read)할 때, 비트 라인의 커패시턴스 성분과 메모리 셀의 커패시터 사이의 전하 공유(charge sharing) 원리를 이용할 수 있다. 전하 공유에 의해 비트 라인 쌍(pair) 간에 발생하는 전압 차이를 감지(sensing)하고 증폭하는 것에 의해, 메모리 셀에 데이터가 기입 또는 독출될 수 있다.
도 1은 비트 라인 감지 증폭기(bit line sense amplifier)(30)를 가지는 반도체 메모리 장치(10)를 나타내는 도면이다.
도 1을 참조하면, 반도체 메모리 장치(10)는, 메모리 셀(20), 제1 감지 증폭 회로(31) 및 제2 감지 증폭 회로(32)를 포함하는 비트 라인 감지 증폭기(30), 프리 차지/등화(precharge/equalization) 회로(40), 칼럼 선택 회로(50), 제1 감지 증폭 회로(31)를 구동하는 제1 구동 회로(60), 및 제2 감지 증폭 회로(70)를 구동하는 제2 구동 회로(70)를 포함한다. 제1 감지 증폭 회로(31)는 N형 센스 앰프로, 그리고 제2 감지 증폭 회로(32)는 P형 센스 앰프로 언급될 수도 있다.
설명의 편의를 위해, 도 1에서는 워드 라인(WL)과 비트 라인(BL)에 하나의 메모리 셀(20)이 연결된 것으로 도시된 것으로 도시되었지만, 비트 라인(BL)에 다수의 메모리 셀들이 연결되어 메모리 셀 어레이를 구성할 수도 있다. 메모리 셀(20)은 워드 라인(WL)의 전압에 의해 게이팅되는 스위치(switch) 트랜지스터 및 데이터를 저장하는 셀 커패시터를 포함한다.
반도체 메모리 장치(10)의 액티브 동작(active operation) 중 하나인 독출 동작을 설명하면 다음과 같다. 먼저, 프리차지/등화 신호(PEQ)에 의해 프리차지/등화 회로(40)의 트랜지스터들이 턴-온(turn-on)되어, 비트 라인 쌍(BL, BLB)의 전압이 프리차지 전압(VBL)(예를 들어, 전원 전압(VDD)/2)으로 프리차지될 수 있다.
이후, 워드 라인 신호(WL)가 활성화되어, 메모리 셀(20)의 셀 커패시터와 비트 라인(BL) 간에 전하 공유가 일어난다. 그 결과, 비트 라인 쌍(BL, BLB) 간에 전압 차이가 발생한다. 그 후, 비트 라인 감지 증폭기(30)를 구동하는 구동 회로들(60, 70)의 트랜지스터들이 제어 신호들(LAPG, LANG)에 의해 각각 턴-온된다.
메모리 셀(20)에 논리 하이(logic high)의 데이터가 저장된 경우, 전술한 비트 라인 감지 증폭기(30)의 동작에 의하여, 비트 라인(BL)의 전압은 전원 전압(VDD)이 될 수 있으며, 상보(complimentary) 비트 라인(BLB)의 전압은 접지 전 압(VSS)이 될 수 있다.
칼럼 선택 회로(50)의 엔모스(NMOS) 트랜지스터는 활성화되는 제1 칼럼 선택 신호(CSL1)에 의해 턴-온되며, 비트 라인(BL)의 전압 신호를 입출력 라인(IO1)을 통해 전달한다. 마찬가지로, 칼럼 선택 회로(50)의 엔모스 트랜지스터는 활성화되는 제2 칼럼 선택 신호(CSL2)에 의해 턴-온되어, 상보 비트 라인(BLB)의 전압 신호를 상보 입출력 라인(IOB)을 통해 전달한다.
반도체 메모리 장치(10)의 액티브 동작 중 하나인 기입 동작도 전술한 독출 동작과 유사한 방식으로 수행된다. 보다 상세히 설명하면, 입출력 라인 쌍(IO, IOB)의 데이터 신호는 칼럼 선택 회로(50)를 통해 비트 라인 쌍(BL, BLB)로 전달된다.
만약 논리 하이의 데이터를 메모리 셀(20)에 기입하는 경우에는, 입출력 라인(IO)을 통해 전원 전압(VDD)에 해당하는 전압을 가지는 신호가 전달되며, 상보 입 입출력 라인(IOB)을 통해 접지 전압(VSS)에 해당 전압을 가지는 신호가 전달될 수 있다.
전술한 바와 같이, 반도체 메모리 장치(10)는, 프리차지 동작, 전하 공유 동작, 및 감지 증폭 동작을 반복적으로 수행할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 액티브 동작과 프리차지 동작을 정상적으로 수행하도록 제어할 수 있는 반도체 메모리 장치의 프리차지 제어 회로 및 프리차지 제어 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 반도체 메모리 장치의 프리차지 제어 회로는, 펄스 신호에 의해 전압 레벨이 결정되는 메인 워드 라인과, 서브 워드 라인으로 분할되는 워드 라인을 포함하는 반도체 메모리 장치의 프리차지 제어 회로에 관한 것이다. 상기 프리차지 제어 회로는, 상기 반도체 메모리 장치에 포함된 비트 라인 쌍의 전압을 프리차지하고 등화하는 프리차지 동작을 지시하는 신호에 응답하여, 상기 서브 워드 라인을 구동하는 서브 워드 라인 구동 신호를 리셋시키는 서브 워드 라인 프리차지 펄스 신호를 발생하는 서브 워드 라인 구동 제어 회로; 상기 서브 워드 라인 프리차지 펄스 신호를 지연하여, 상기 반도체 메모리 장치의 메모리 블락들 중 하나를 선택하는 블락 선택 신호를 리셋시키는 블락 선택 프리차지 펄스 신호를 발생하는 지연 회로; 및 상기 서브 워드 라인 프리차지 펄스 신호와, 상기 블락 선택 프리차지 펄스 신호의 펄스 백 에지에 응답하여, 상기 비트 라인 쌍의 전압을 프리차지하고 등화하는 프리차지/등화 신호를 발생하는 프리차지/등화 신호 발생 회로를 구비하며, 상기 서브 워드 라인의 전압이 활성화 레벨로부터 비활성화 레벨로 천이한 후에, 상기 서브 워드 라인 프리차지 펄스 신호의 펄스 백 에지에 응답하여 상기 비트 라인 쌍 사이의 전압을 감지하고 증폭하는 감지 증폭기의 동작이 정지하는 것을 특징으로 한다.
상기 반도체 메모리 장치의 프리차지 제어 회로는, 상기 감지 증폭기의 동작을 제어하는 제1 센싱 제어 신호 발생 회로와 제2 센싱 제어 신호 발생 회로를 더 구비할 수 있다. 상기 제1 센싱 제어 신호 발생 회로는 상기 감지 증폭기에 포함된 제1 감지 증폭 회로의 턴-온 및 턴-오프를 제어하는 제1 센싱 제어 신호를 발생하고, 상기 제1 센싱 제어 신호는, 상기 블락 선택 신호와, 상기 제1 감지 증폭 회로의 턴-온 및 턴-오프를 제어하고 상기 반도체 메모리 장치의 주변 회로에서 발생하는 제1 주변 센싱 제어 신호를 이용하여 생성된 펄스 신호에 의해 활성화되고, 상기 서브 워드 라인 프리차지 펄스 신호와 상기 블락 선택 프리차지 펄스 신호를 이용하여 생성된 펄스 신호에 의해 비활성화될 수 있다.
상기 제2 센싱 제어 신호 발생 회로는 상기 감지 증폭기에 포함된 제2 감지 증폭 회로의 턴-온 및 턴-오프를 제어하는 제2 센싱 제어 신호를 발생하고, 상기 제2 센싱 제어 신호는, 상기 블락 선택 신호와, 상기 제2 감지 증폭 회로의 턴-온 및 턴-오프를 제어하고 상기 반도체 메모리 장치의 주변 회로에서 발생하는 제2 주변 센싱 제어 신호를 이용하여 생성된 펄스 신호에 의해 활성화되고, 상기 서브 워드 라인 프리차지 신호와 상기 블락 선택 프리차지 펄스 신호를 이용하여 생성된 펄스 신호에 의해 비활성화될 수 있다.
상기 제1 센싱 제어 신호는 상기 제1 센싱 제어 신호 발생 회로의 내부에 포함된 래치 회로에 의해 활성화 상태 및 비활성화 상태를 유지하고, 상기 제2 센싱 제어 신호는 상기 제2 센싱 제어 신호 발생 회로의 내부에 포함된 래치 회로에 의해 활성화 상태 및 비활성화 상태를 유지할 수 있다.
상기 프리차지/등화 신호 발생 회로는, 상기 반도체 메모리 장치의 액티브 동작을 지시하는 액티브 펄스 신호에 응답하여 생성된 제1 전압 레벨을 래치 회로 에 의해 래치한 신호와, 상기 블락 선택 프리차지 펄스 신호에 대해 논리곱 연산을 수행하여 상기 프리차지/등화 신호를 비활성화시키고, 상기 서브 워드 프리차지 펄스 신호에 응답하여 생성된 상기 제1 전압 레벨 보다 낮은 제2 전압 레벨을 상기 래치 회로에 의해 래치한 신호와, 상기 블락 선택 프리차지 펄스 신호에 대해 논리곱 연산을 수행하여 상기 프리차지/등화 신호를 활성화시킬 수 있다.
상기 프리차지/등화 신호 발생 회로는, 상기 반도체 메모리 장치의 액티브 동작을 지시하는 액티브 펄스 신호에 응답하여, 내부 노드의 전압을 제1 전압으로 풀-업하는 풀-업 트랜지스터; 상기 서브 워드 라인 프리차지 펄스 신호에 응답하여, 상기 내부 노드의 전압을 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 풀-다운 트랜지스터; 상기 내부 노드의 전압을 래치하는 래치 회로; 상기 래치 회로의 출력 신호와 상기 블락 선택 프리차지 펄스 신호에 대해 반전 논리곱 연산을 수행하는 논리 게이트; 및 상기 논리 게이트의 출력 신호를 반전하여 상기 프리차지/등화 신호를 발생하는 인버터를 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 반도체 메모리 장치의 프리차지 제어 방법은, 펄스 신호에 의해 전압 레벨이 결정되는 메인 워드 라인과, 서브 워드 라인으로 분할되는 워드 라인을 포함하는 반도체 메모리 장치의 프리차지 제어 방법에 관한 것이다. 상기 프리차지 제어 방법은, 상기 반도체 메모리 장치에 포함된 비트 라인 쌍의 프리차지 동작을 지시하는 신호에 응답하여, 상기 서브 워드 라인을 구동하는 서브 워드 라인 구동 신호를 리셋시키는 서브 워드 라인 프리차지 펄스 신호를 발생하는 단계; 상기 서브 워드 라인 프리차지 펄스 신호를 지연하여, 상기 반도체 메모리 장치의 메모리 블락들 중 하나를 선택하는 블락 선택 신호를 리셋시키는 블락 선택 프리차지 펄스 신호를 발생하는 단계; 및 상기 서브 워드 라인 프리차지 펄스 신호와, 상기 블락 선택 프리차지 펄스 신호의 펄스 백 에지에 응답하여, 상기 비트 라인 쌍의 전압을 프리차지하고 등화하는 프리차지/등화 신호를 발생하는 단계를 구비하며, 상기 서브 워드 라인의 전압이 활성화 레벨로부터 비활성화 레벨로 천이한 후에, 상기 서브 워드 라인 프리차지 펄스 신호의 펄스 백 에지에 응답하여 상기 비트 라인 쌍 사이의 전압을 감지하고 증폭하는 감지 증폭기의 동작이 정지하는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 프리차지 제어 회로 및 프리차지 제어 방법은, 서브 워드 라인 프리차지 펄스 신호의 펄스 백 에지를 이용하여 비트 라인 감지 증폭기의 동작을 정지시키는 것에 의해 기입 회복 시간과 같은 반도체 메모리 장치의 액티브 동작과 관련된 시간을 감소시켜 액티브 동작을 정상적으로 수행하도록 제어할 수 있다.
또한, 본 발명에 따른 반도체 메모리 장치의 프리차지 제어 회로 및 프리차지 제어 방법은, 서브 워드 라인 프리차지 펄스 신호를 지연한 블락 선택 프리차지 펄스 신호의 펄스 백 에지를 이용하여 프리차지/등화 신호를 활성화시키는 것에 의해 반도체 메모리 장치의 비트 라인 프리차지 동작을 정상적으로 수행하도록 제어할 수 있다.
또한, 본 발명에 따른 반도체 메모리 장치의 프리차지 제어 회로 및 프리차 지 제어 방법은, 이미 존재하는 서브 워드 라인 프리차지 펄스 신호를 이용하여 프리차지 동작을 제어하고, 블락 선택 프리차지 펄스 신호를 구조가 단순한 지연 회로를 사용하여 생성하는 것에 의해, 메모리 칩 사이즈(chip size)의 증가 또는 신호의 증가를 억제시킬 수 있다.
본 발명 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는, 본 발명의 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용이 참조되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 설명하는 것에 의해, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조 부호는 동일한 구성 요소를 나타낸다.
반도체 메모리 장치가 대용량화됨에 따라, 메모리 셀에 데이터를 기입하거나 또는 메모리 셀의 데이터를 독출하도록 제어하는 주변 회로(peripheral circuit)는 고집적화되고 있다. 이에 따라, 워드 라인으로 사용되는 폴리-실리콘(poly-silicon)의 저항으로 인한 신호 지연을 감소시키기 위하여, 워드 라인을 메인(main) 워드 라인(노멀(normal) 워드 라인이라고 함.)과 서브 워드 라인(sub-word line)으로 분할(division)하여 사용하는 계층적 워드 라인 구조(hierarchial word line structure)가 널리 사용되고 있다.
도 2는 계층적 워드 라인 구조에서 사용되는 서브 워드 라인 구동 회로(170)를 포함하는 반도체 메모리 장치의 제어 회로(100)를 나타내는 블락 다이어그램이 다. 제어 회로(100)는 도 1의 반도체 메모리 장치(10)에 적용될 수 있고, 후술할 본 발명에 따른 프리차지 제어 회로를 포함하는 반도체 메모리 장치의 제어 회로와 비교되는 회로이다.
도 2를 참조하면, 제어 회로(100)는, 서브 워드 라인 구동 신호 제어 회로(110), 메모리 블락 제어 회로(120), 서브 워드 라인 구동신호 발생 회로(130), 메모리 블락 선택 신호 발생 회로(140), 프리차지/등화 신호 발생 회로(150), 메인 워드 라인 구동신호 발생 회로(160), 및 서브 워드 라인 구동 회로(170)를 포함한다.
메모리 블락 선택 신호 발생 회로(140)는, 반도체 메모리 장치의 액티브 동작을 지시(indication)하는 액티브 펄스(pulse) 신호(DRASP)에 응답하여(기초하여), 블락 선택 신호(PBLSI)를 발생한다. 블락 선택 신호(PBLSI)는 반도체 메모리 장치에 포함된 메모리 블락들 중 하나를 선택하는 신호이다.
서브 워드 라인 구동신호 제어 회로(110)는, 프리차지 마스터(master) 신호(PXRC)에 응답하여, 서브 워드 라인 구동 신호(PXI)를 리셋시키는(프리차지시키는) 서브 워드 라인 프리차지 펄스 신호(DPXPB)를 발생한다. 서브 워드 라인 프리차지 펄스 신호(DPXPB)는 반도체 메모리 장치에 포함된 비트 라인 쌍의 프리차지 동작을 지시하는 오토 펄스 신호(auto pulse signal)이다.
메모리 블락 제어 회로(120)는, 서브 워드 라인 프리차지 펄스 신호(DPXPB)에 응답하여, 블락 선택 프리차지 펄스 신호(BLSPRB)를 발생한다. 블락 선택 프리차지 펄스 신호(BLSPRB)는 블락 선택 신호(PBLSI)를 리셋시키는 오토 펄스 신호이 다.
프리차지/등화 신호 발생 회로(150)는, 액티브 펄스 신호(DRASP)에 응답하여 비활성화(deactivation)되는 프리차지/등화 신호(PEQ)를 발생하고, 블락 선택 프리차지 펄스 신호(BLSPRB)에 응답하여 활성화(activation)되는 프리차지/등화 신호(PEQ)를 발생한다.
서브 워드 라인 구동 신호 제어 회로(110), 메모리 블락 제어 회로(120), 및 프리차지/등화 신호 발생 회로(150)는 반도체 메모리 장치의 프리차지 제어 회로를 구성한다.
서브 워드 라인 구동 신호 발생 회로(130)는, 블락 선택 신호(PBLSI)에 응답하여 활성화되는 서브 워드 라인 구동 신호(PXI)를 발생하고, 서브 워드 라인 프리차지 펄스 신호(DPXPB)에 응답하여 비활성화되는 서브 워드 라인 구동 신호(PXI)를 발생한다.
메인 워드 라인 구동 신호 발생 회로(160)는, 블락 선택 신호(PBLSI)에 응답하여 활성화되는 메인 워드 라인 구동 신호(NWE)를 발생하고, 블락 선택 프리차지 펄스 신호(BLSPRB)에 응답하여 비활성화되는 메인 워드 라인 구동 신호(NWE)를 발생한다.
메인 워드 라인 구동 신호(NWE)의 신호 레벨은 펄스 신호에 의해 활성화 레벨 및 비활성화 레벨로 생성된 후 메인 워드 라인 구동 신호 발생 회로(160)의 내부 래치 회로(latch circuit)에 의해 활성화 레벨 및 비활성화 레벨을 유지한다. 전술한 메인 워드 구동 신호(NWE)를 생성하는 메인 워드 라인 구동 신호 발생 회 로(160)는 래치(latched) NWE 구조를 가지는 회로로 언급될 수 있다.
서브 워드 라인 구동 회로(170)는, 메인 워드 라인 구동 신호(NWE) 및 서브 워드 라인 구동 신호(PXI)에 응답하여, 서브 워드 라인(WL)을 구동한다. 서브 워드 라인(WL)은 도 1의 워드 라인(WL)에 해당한다. 서브 워드 라인 구동 회로(170)의 일례는 한국 공개 특허 공보 제10-2004-0054362호에 기재되어 있다.
서브 워드 라인 구동 회로(170)를 CMOS(complimentary metal oxide semiconductor) 공정에 의해 제조하는 경우, 서브 워드 라인(WL)에 연결된 부하가 크므로, 서브 워드 라인(WL)을 구동하거나 프리차지할 때 많은 시간이 소비될 수 있다.
도 3은 도 2에 도시된 제어 회로(100)의 동작을 설명하는 타이밍 다이어그램의 일례이다. 도 1 및 도 3을 참조하여, 도 2의 제어 회로에 의해 제어되는 도 1의 반도체 메모리 장치의 액티브 동작이 다음과 같이 설명된다.
액티브 펄스 신호(DRASP)에 의해 블락 선택 신호(PBLSI)가 하이 레벨(high level)로 활성화된다. 블락 선택 신호(PBLSI)가 하이 레벨로 활성화될 때, 메인 워드 라인 구동신호(NWE)와 서브 워드 라인 구동신호(PXI)가 각각 하이 레벨로 활성화된다. 그러면, 서브 워드 라인 신호(WL)가 로우 레벨로부터 하이 레벨로 천이(transition)하기 시작한다.
하이 레벨로 활성화되는 서브 워드 라인 신호(WL)에 의해 메모리 셀(도 1의 20)의 셀 커패시터와 비트 라인(BL)이 전하 공유를 하여 비트 라인(BL)의 전압이 상승할 수 있다. 하이 레벨로 활성화된 블락 선택 신호(PBLSI)에 의해, 제1 감지 증폭 회로(도 1의 31)를 구동하는 제1 센싱 제어 신호(LANG)가 하이 레벨로 활성화되고, 제2 감지 증폭 회로(도 1의 32)를 구동하는 제2 센싱 제어 신호(LAPG)도 로우 레벨로 활성화된다. 그러면, 비트 라인 쌍(BL, BLB)의 전압은 각각 전원 전압(VDD) 및 접지 전압(VSS)으로 증폭된다.
도 1 및 도 3을 참조하여, 반도체 메모리 장치의 프리차지 동작의 제어 방법이 다음과 같이 설명된다. 프리차지 마스터 신호(PXRC)가 로우 레벨로 활성화될 때, 서브 워드 라인 프리차지 펄스 신호(DPXPB)가 로우 레벨로 활성화된다. 서브 워드 라인 프리차지 펄스 신호(DPXPB)는 서브 워드 라인 구동신호(PXI)를 로우 레벨로 리셋시킨다. 서브 워드 라인 구동 신호(PXI)가 리셋될 때, 서브 워드 라인 신호(WL)는 전원 전압(VDD) 보다 높은 승압 전압(boosted voltage)(VPP)에서 하강하기 시작한다.
블락 선택 프리차지 펄스 신호(DPXPB)는 서브 워드 라인 프리차지 펄스 신호(DPXPB)를 이용하여 생성된다. 블락 선택 프리차지 펄스 신호(DPXPB)가 로우 레벨로 활성화될 때, 블락 선택 신호(PBLSI)와 메인 워드 라인 구동 신호(NWE)가 각각 로우 레벨로 비활성화된다. 블락 선택 신호(PBLSI)가 로우 레벨(low level)로 비활성화될 때, 서브 워드 라인 신호(WL)의 레벨은 접지 전압(VSS)을 향해 하강하기 시작한다. 또한, 블락 선택 신호(PBLSI)가 로우 레벨로 비활성화될 때, 제1 센싱 제어 신호(LANG)는 로우 레벨로 비활성화되어 제1 감지 증폭 회로(도 1의 31)는 디스에이블(disable)되고, 제2 센싱 제어 신호(LAPG)도 하이 레벨로 비활성화되어 제2 감지 증폭 회로(도 1의 32)는 디스에이블된다.
로우 레벨인 블락 선택 프리차지 펄스 신호(BLSPRB)의 펄스 백 에지(back edge)에 의해 프리차지/등화 신호(PEQ)가 하이 레벨로 활성화할 때, 비트 라인 쌍(BL, BLB)는 프리차지 전압으로 프리차지한다.
전술한 프리차지 동작이 수행될 때, 다음과 같은 문제점이 발생한다. 블락 선택 프리차지 펄스 신호(BLSPRB)의 펄스 프런트 에지(front edge)(또는 블락 선택 신호(PBLSI)의 로우 레벨인 하강 에지(falling edge))에 의해, 서브 워드 라인 신호(WL)는 로우 레벨을 향해 천이하고, 그와 동시에 제1 및 제2 센싱 제어 신호들(LANG, LAPG)이 비활성화되어 제1 감지 증폭 회로(도 1의 31) 및 제2 감지 증폭 회로(도 1의 32)가 디스에이블되어 감지 증폭 동작이 정지한다.
서브 워드 라인 신호(WL)가 로우 레벨을 향해 천이하는 동안에도 서브 워드 라인(WL)의 전압에 의해 게이팅되는 메모리 셀(도 1의 20)의 스위치 트랜지스터는 턴-온될 수 있으므로, 메모리 셀(도 1의 20)로 데이터가 기입되거나 또는 메모리 셀로 데이터가 독출될 수 있다. 그러나, 제1 감지 증폭 회로(도 1의 31) 및 제2 감지 증폭 회로(도 1의 32)를 포함하는 비트 라인 감지 증폭기(도 1의 30)는 상기 메모리 셀에 대한 데이터의 액세스(access) 중에 감지 증폭 동작을 정지한다. 즉, 서브 워드 라인 신호(WL)가 활성화된 상태에서 비트 라인 감지 증폭기의 동작이 먼저 정지하는 문제가 발생할 수 있다. 프리차지/등화 신호(PEQ)가 하이 레벨로 활성화되기 전의 비트 라인 감지 증폭기의 동작이 정지하는 시간이 도 3에서 "T1"으로 도시된다. 상기 T1은 상대적으로 큰 시간이다.
전술한 문제가 발생한 이유는, 서브 워드 라인(WL)에 연결된 부하의 크기가 크고, 서브 워드 라인을 구동하는 서브 워드 라인 구동 회로는 반도체 메모리 장치의 코어 영역(core region)에 배치되어 서브 워드 라인 구동 회로의 크기는 작고, 작은 크기의 서브 워드 라인 구동 회로의 구동 능력(driving strength)은 작기 때문이다.
전술한 문제점의 예를 들면, 반도체 메모리 장치가 액티브 동작 중 하나인 기입 동작을 수행한 후에 프리차지 동작을 수행할 때, 기입 동작이 종료되지 않은 상태에서 감지 증폭 동작이 정지할 수 있다. 그 결과, 메모리 셀에 데이터를 정상적으로 기입하기 위해 필요한 기입 회복 시간(write recovery time)(tWR)이 증가될 수 있다.
도 4는 본 발명의 실시예에 따른 프리차지 제어 회로를 포함하는 반도체 메모리 장치의 제어 회로(200)를 나타내는 블락 다이어그램이다. 제어 회로(200)는 도 1의 반도체 메모리 장치를 제어할 수 있다.
도 4를 참조하면, 제어 회로(200)는, 서브 워드 라인 구동신호 제어 회로(210), 지연 회로(220), 서브 워드 라인 구동신호 발생회로(230), 메모리 블락 선택 신호 발생 회로(240), 프리차지/등화 신호 발생회로(500), 제1 센싱 제어 신호 발생 회로(300), 제2 센싱 제어 신호 발생 회로(400), 메인 워드 라인 구동신호 발생 회로(250), 및 서브 워드 라인 구동회로(260)를 포함한다.
메모리 블락 선택 신호 발생 회로(240)는, 반도체 메모리 장치의 액티브 동작을 지시하는 액티브 펄스 신호(DRASP)에 응답하여, 블락 선택 신호(PBLSI)를 발생한다. 블락 선택 신호(PBLSI)는 반도체 메모리 장치에 포함된 메모리 블락들 중 하나를 선택하는 신호이다.
서브 워드 라인 구동신호 제어회로(210)는, 프리차지 마스터 신호(PXRC)에 응답하여, 서브 워드 라인 구동 신호(PXI)를 리셋시키는 서브 워드 라인 프리차지 펄스 신호(PXPB)를 발생한다.
프리차지 마스터 신호(PXRC)는 반도체 메모리 장치에 프리차지 동작을 지시하는 외부 프리차지 명령(precharge command)에 의해 생성될 수 있다. 서브 워드 라인 프리차지 펄스 신호(DPXPB)는 반도체 메모리 장치에 포함된 비트 라인 쌍의 프리차지 동작을 지시하는 오토 펄스 신호이다.
지연 회로(220)는 서브 워드 라인 프리차지 펄스 신호(DPXPB)를 지연하여, 블락 선택 프리차지 펄스 신호(BLSPRB)를 발생한다. 블락 선택 프리차지 펄스 신호(BLSPRB)는 블락 선택 신호(PBLSI)를 리셋시키는 오토 펄스 신호이다.
서브 워드 라인 프리차지 펄스 신호(DPXPB) 및 블락 선택 프리차지 펄스 신호(BLSPRB)는 펄스 폭이 상대적으로 길다.
제1 센싱 제어 신호 발생 회로(300)는, 블락 선택 신호(PBLSI), 제1 주변 센싱(sensing) 제어 신호(PSN), 서브 워드 라인 프리차지 펄스 신호(DPXPB), 및 블락 선택 프리차지 펄스 신호(BLSPRB)에 응답하여, 제1 센싱 제어 신호(LANG)를 발생한다. 제1 주변 센싱 제어 신호(PSN)는, 제1 감지 증폭 회로(도 1의 31)의 턴-온 및 턴-오프(turn-off)를 제어하고 반도체 메모리 장치의 주변 회로에서 발생한다.
제1 센싱 제어 신호(LANG)는, 블락 선택 신호(PBLSI)와 제1 주변 센싱 제어 신호(PSN)를 이용하여 생성된 펄스 신호에 의해 활성화되고, 서브 워드 라인 프리 차지 펄스 신호(DPXPB)와 블락 선택 프리차지 펄스 신호(BLSPRB)를 이용하여 생성된 펄스 신호에 의해 비활성화된다.
제1 센싱 제어 신호(LANG)는 제1 센싱 제어 신호 발생 회로(300)의 내부에 포함된 래치 회로에 의해 활성화 상태 및 비활성화 상태를 유지한다.
제2 센싱 제어 신호 발생 회로(400)는, 블락 선택 신호(PBLSI), 제2 주변 센싱 제어 신호(PSP), 서브 워드 라인 프리차지 펄스 신호(DPXPB), 및 블락 선택 프리차지 펄스 신호(BLSPRB)에 응답하여, 제2 센싱 제어 신호(LAPG)를 발생한다. 제2 주변 센싱 제어 신호(PSP)는, 제2 감지 증폭 회로(도 1의 32)의 턴-온 및 턴-오프를 제어하고 반도체 메모리 장치의 주변 회로에서 발생한다.
제2 센싱 제어 신호(LAPG)는, 블락 선택 신호(PBLSI)와 제2 주변 센싱 제어 신호(PSP)를 이용하여 생성된 펄스 신호에 의해 활성화되고, 서브 워드 라인 프리차지 펄스 신호(DPXPB)와 블락 선택 프리차지 펄스 신호(BLSPRB)를 이용하여 생성된 펄스 신호에 의해 비활성화된다.
제2 센싱 제어 신호(LAPG)는 제2 센싱 제어 신호 발생 회로(400)의 내부에 포함된 래치 회로에 의해 활성화 상태 및 비활성화 상태를 유지한다.
프리차지/등화 신호 발생 회로(500)는, 서브 워드 라인 프리차지 펄스 신호(DPXPB)와, 블락 선택 프리차지 펄스 신호(BLSPRB)의 펄스 백 에지에 응답하여, 반도체 메모리 장치에 포함된 비트 라인 쌍의 전압을 프리차지하고 등화하는 프리차지/등화 신호(PEQ)를 발생한다. 프리차지/등화 신호 발생 회로(500)는 액티브 펄스 신호(DRASP)에 응답하여 비활성화되는 프리차지/등화 신호(PEQ)를 발생한다.
서브 워드 라인 구동 신호 제어 회로(210), 지연 회로(220), 제1 센싱 제어 신호 발생 회로(300), 제2 센싱 제어 신호 발생 회로(400), 및 프리차지/등화 신호 발생 회로(500)는 본 발명에 따른 반도체 메모리 장치의 프리차지 제어 회로를 구성한다. 상기 프리차지 제어 회로는 반도체 메모리 장치의 서브 워드 라인(WL)의 프리차지 및 비트 라인 쌍(BL, BLB)의 프리차지 동작을 제어한다.
상기 프리차지 제어 회로는, 서브 워드 라인(WL)의 전압 레벨이 활성화 레벨로부터 비활성화 레벨로 천이한 후에, 블락 선택 신호(PBLSI)가 아닌 서브 워드 라인 프리차지 펄스 신호(DPXPB)의 펄스 백 에지를 이용하여 비트 라인 감지 증폭기의 동작을 정지하도록 제어할 수 있다. 따라서, 기입 회복 시간(tWR)과 같은 반도체 메모리 장치의 액티브 동작과 관련된 시간을 감소시켜 액티브 동작을 정상적으로 수행하도록 제어할 수 있다.
또한, 프리차지/등화 신호(PEQ)는 서브 워드 라인 프리차지 펄스 신호(DPXPB) 뒤에 발생되는 블락 선택 프리차지 펄스 신호(BLSPRB)의 펄스 백 에지에 의해 활성화되므로, 액티브 동작에 의한 비트 라인 쌍에서의 데이터와 프리차지 동작에 의한 데이터 상호간의 충돌이 방지되어 비트 라인 프리차지 동작이 정상적으로 수행될 수 있다.
또한, 본 발명에 따른 반도체 메모리 장치의 프리차지 제어 회로는, 이미 존재하는 서브 워드 라인 프리차지 펄스 신호(DPXPB)를 이용하여 프리차지 동작을 제어하고, 블락 선택 프리차지 펄스 신호(BLSPRB)를 구조가 단순한 지연 회로를 사용하여 생성하는 것에 의해, 메모리 칩 사이즈의 증가 또는 신호의 증가를 억제시킬 수 있다.
서브 워드 라인 구동신호 발생회로(230)는, 블락 선택 신호(PBLSI)에 응답하여 활성화되는 서브 워드 라인 구동신호(PXI)를 발생하고, 서브 워드 라인 프리차지 펄스 신호(DPXPB)에 응답하여 비활성화되는 서브 워드 라인 구동신호(PXI)를 발생한다.
메인 워드 라인 구동신호 발생회로(250)는, 블락 선택 신호(PBLSI)에 응답하여 활성화되는 메인 워드 라인 구동 신호(NWE)를 발생하고, 블락 선택 프리차지 펄스 신호(BLSPRB)에 응답하여 비활성화되는 메인 워드 라인 구동 신호(NWE)를 발생한다.
메인 워드 라인 구동 신호(NWE)의 신호 레벨은 펄스 신호에 의해 활성화 레벨 및 비활성화 레벨로 생성된 후 래치 회로에 의해 활성화 레벨 및 비활성화 레벨을 유지한다. 전술한 메인 워드 라인 구동 신호(NWE)를 생성하는 메인 워드 라인 구동 신호 발생 회로(250)는 래치 NWE 구조를 가지는 회로이다.
서브 워드 라인 구동회로(260)는, 메인 워드 라인 구동 신호(NWE) 및 서브 워드 라인 구동 신호(PXI)에 응답하여, 서브 워드 라인(WL)을 구동한다. 서브 워드 라인(WL)은 도 1의 워드 라인(WL)에 해당한다. 서브 워드 라인 구동 회로(260)는 CMOS 공정에 의해 제조되는 CMOS 서브 워드 라인 드라이버(driver)이다.
도 5는 도 4에 도시된 제어 회로(200)의 동작을 설명하는 타이밍 다이어그램의 일례이다. 도 1 및 도 5를 참조하여, 도 4의 제어 회로(200)에 의해 제어되는 도 1의 반도체 메모리 장치의 액티브 동작이 다음과 같이 설명된다.
액티브 펄스 신호(DRASP)에 의해 블락 선택 신호(PBLSI)가 하이 레벨로 활성화된다. 블락 선택 신호(PBLSI)가 하이 레벨로 활성화될 때, 메인 워드 라인 구동 신호(NWE)와 서브 워드 라인 구동 신호(PXI)가 각각 하이 레벨로 활성화된다. 그 후, 서브 워드 라인 신호(WL)가 로우 레벨로부터 하이 레벨로 천이하기 시작한다.
하이 레벨로 활성화되는 서브 워드 라인 신호(WL)에 의해 메모리 셀(도 1의 20)의 커패시터와 비트 라인(BL)이 전하 공유를 하여 비트 라인(BL)의 전압이 상승할 수 있다. 블락 선택 신호(PBLSI)가 하이 레벨로 활성화될 때, 제1 감지 증폭 회로(도 1의 31)를 구동하는 제1 센싱 제어 신호(LANG)가 하이 레벨로 활성화되고, 제2 감지 증폭 회로(도 1의 32)를 구동하는 제2 센싱 제어 신호(LAPG)도 로우 레벨로 활성화된다. 그러면, 비트 라인 쌍(BL, BLB)의 전압은 각각 전원 전압(VDD) 및 접지 전압(VSS)로 증폭된다.
도 1 및 도 5를 참조하여, 반도체 메모리 장치의 프리차지 동작의 제어 방법이 다음과 같이 설명된다. 프리차지 마스터 신호(PXRC)가 로우 레벨로 활성화될 때, 서브 워드 라인 프리차지 펄스 신호(DPXPB)가 로우 레벨로 활성화된다. 서브 워드 라인 프리차지 펄스 신호(DPXPB)는 서브 워드 라인 구동 신호(PXI)를 로우 레벨로 리셋시킨다. 서브 워드 라인 구동 신호(PXI)가 리셋될 때, 서브 워드 라인 신호(WL)는 전원 전압(VDD) 보다 높은 승압 전압(VPP)에서 하강하기 시작한다.
서브 워드 라인 프리차지 펄스 신호(DPXPB)를 지연시키는 것에 의해, 블락 선택 프리차지 펄스 신호(BSLPRB)가 생성된다. 블락 선택 프리차지 펄스 신호(BLSPRB)가 로우 레벨로 활성화되면, 블락 선택 신호(PBLSI)와 메인 워드 라인 구동 신호(NWE)가 각각 로우 레벨로 비활성화된다. 블락 선택 신호(PBLSI)가 로우 레벨로 비활성화될 때, 서브 워드 라인 신호(WL)의 레벨은 접지 전압(VSS)을 향해 하강하기 시작한다.
도 3에 대한 설명과 달리, 제1 센싱 제어 신호(LANG) 및 제2 센싱 제어 신호(LAPG)는 로우 레벨인 블락 선택 신호(PBLSI)의 하강 에지에 의해 비활성화되지 않고, 블락 선택 신호(PBLSI)의 하강 에지 뒤에 발생되는 서브 워드 라인 프리차지 펄스 신호(PXPB)의 펄스 백 에지에 의해 각각 비활성화된다. 로우 레벨로 비활성화된 제1 센싱 제어 신호(LANG)는 제1 감지 증폭 회로(도 1의 31)를 디스에이블시키고, 하이 레벨로 비활성화된 제2 센싱 제어 신호는 제2 감지 증폭 회로(도 1의 32)를 디스에이블시킨다. 그 결과, 서브 워드 라인(WL)의 전압이 활성화 레벨로부터 비활성화 레벨로 천이한 후에, 비트 라인 감지 증폭기(도 1의 30)의 동작이 정지된다. 따라서, 본 발명에 따른 반도체 메모리 장치의 프리차지 제어 회로는 기입 회복 시간(tWR)과 같은 액티브 동작과 관련된 시간을 감소시켜 액티브 동작을 정상적으로 수행하도록 제어 할 수 있고, 프리차지/등화 신호(PEQ)가 활성화되기 전의 비트 라인 감지 증폭기의 동작이 정지하는 시간(도 5의 T2)을 최소화시킬 수 있다.
로우 레벨인 서브 워드 라인 프리차지 펄스 신호(DPXPB)와, 로우 레벨인 블락 선택 프리차지 펄스 신호(BLSPRB)의 펄스 백스 에지에 응답하여 프리차지/등화 신호(PEQ)가 하이 레벨로 활성화될 때, 비트 라인 쌍(BL, BLB)은 프리차지 전압으로 프리차지된다. 프리차지/등화 신호(PEQ)는 서브 워드 라인 프리차지 펄스 신호(DPXPB) 뒤에 발생되는 블락 선택 프리차지 펄스 신호(BLSPRB)의 펄스 백 에지에 의해 활성화되므로, 비트 라인 감지 증폭 동작에 의한 비트 라인 쌍의 전압과 프리차지 동작에 의한 비트 라인 쌍의 전압 상호간의 충돌이 방지될 수 있다. 따라서, 반도체 메모리 장치의 프리차지 동작이 정상적으로 수행될 수 있다.
도 6은 도 4에 도시된 제1 센싱 제어 신호 발생 회로(300)의 실시예를 나타내는 회로도이다. 도 6을 참조하면, 제1 센싱 제어 신호 발생 회로(300)는, 셋(set) 신호 발생 회로(320), 리셋(reset) 신호 발생 회로(310), 풀-업(pull-up) 트랜지스터(335), 풀-다운(pull-down) 트랜지스터(340), 래치(latch) 회로(330), 낸드 게이트(NAND gate)(345), 및 인버터들(inverters)(350, 355)을 포함한다.
셋 신호 발생 회로(320)는, 낸드 게이트(321), 인버터들(322, 323, 324), 및 노어(NOR) 게이트(325)를 포함한다. 셋 신호 발생 회로(320)는, 제1 주변 센싱 제어 신호(PSN) 및 블락 선택 신호(PBLSI)에 응답하여, 셋 펄스 신호(SET)를 발생한다.
리셋 신호 발생 회로(310)는, 인버터(311) 및 낸드 게이트(312)를 포함한다. 리셋 신호 발생 회로(310)는, 서브 워드 라인 프리차지 펄스 신호(DPXPB) 및 블락 선택 프리차지 펄스 신호(BLSPRB)에 응답하여, 리셋 펄스 신호(RESET)를 발생한다.
풀-업 트랜지스터(335)는, 리셋 펄스 신호(RESET)에 응답하여, 내부 노드(node)(ND1)의 전압을 전원 전압(VDD)으로 풀-업한다.
풀-다운 트랜지스터(340)는, 셋 펄스 신호(SET)에 응답하여, 내부 노드(ND1)의 전압을 접지 전압(VSS)으로 풀-다운한다.
래치 회로(330)는 인버터들(331, 332)을 포함한다. 래치 회로(330)는 내부 노드(ND1)의 전압을 래치한다.
낸드 게이트(345)는 래치된 내부 노드(ND1)의 전압 신호와 하이 레벨로 설정된 신호에 대해 반전 논리곱 연산을 수행한다. 인버터들(350, 355)은 낸드 게이트(345)의 출력 신호에 대해 반전 동작을 수행하여 제1 센싱 제어 신호(LANG)를 발생한다.
도 7은 도 6에 도시된 제1 센싱 제어 신호 발생 회로(300)의 동작을 설명하는 타이밍 다이어그램의 일례이다.
도 7을 참조하면, 블락 선택 신호(PBLSI) 및 제1 주변 센싱 제어 신호(PSN)에 의해 셋 펄스 신호(SET)가 생성된다. 서브 워드 라인 프리차지 펄스 신호(DPXPB) 및 블락 선택 프리차지 펄스 신호(BLSPRB)에 의해 리셋 펄스 신호(RESET)가 생성된다.
제1 센싱 제어 신호(LANG)는, 셋 펄스 신호(SET)에 의해 하이 레벨로 활성화되고, 리셋 펄스 신호(RESET)에 의해 로우 레벨로 비활성화된다. 제1 센싱 제어 신호(LANG)는 제1 센싱 제어 신호 발생 회로(300)의 내부에 포함된 래치 회로(330)에 의해 활성화 상태 및 비활성화 상태를 유지한다.
도 8은 도 4에 도시된 제2 센싱 제어 신호 발생 회로(400)의 실시예를 나타내는 회로도이다. 도 8을 참조하면, 제2 센싱 제어 신호 발생 회로(400)는, 셋 신호 발생 회로(420), 리셋 신호 발생 회로(410), 풀-업 트랜지스터(435), 풀-다운 트랜지스터(440), 래치 회로(430), 낸드 게이트(445), 및 인버터들(450, 455, 460)을 포함한다.
셋 신호 발생 회로(420)는, 낸드 게이트(421), 인버터들(422, 423, 424), 및 노어 게이트(425)를 포함한다. 셋 신호 발생 회로(420)는, 제2 주변 센싱 제어 신호(PSP) 및 블락 선택 신호(PBLSI)에 응답하여, 셋 펄스 신호(SET)를 발생한다.
리셋 신호 발생 회로(410)는, 인버터(411) 및 낸드 게이트(412)를 포함한다. 리셋 신호 발생 회로(410)는, 서브 워드 라인 프리차지 펄스 신호(DPXPB) 및 블락 선택 프리차지 펄스 신호(BLSPRB)에 응답하여, 리셋 펄스 신호(RESET)를 발생한다.
풀-업 트랜지스터(435)는, 리셋 펄스 신호(RESET)에 응답하여, 내부 노드(ND2)의 전압을 전원 전압(VDD)으로 풀-업한다. 풀-다운 트랜지스터(440)는, 셋 펄스 신호(SET)에 응답하여, 내부 노드(ND2)의 전압을 접지 전압(VSS)으로 풀-다운한다.
래치 회로(430)는 인버터들(431, 432)을 포함한다. 래치 회로(430)는 내부 노드(ND2)의 전압을 래치한다.
낸드 게이트(445)는 래치된 내부 노드(ND2)의 전압 신호와 하이 레벨로 설정된 신호에 대해 반전 논리곱 연산을 수행한다. 인버터들(450, 455, 460)은 낸드 게이트(445)의 출력 신호에 대해 반전 동작을 수행하여 제2 센싱 제어 신호(LAPG)를 발생한다.
제2 센싱 제어 신호 발생 회로(400)의 동작은 도 7에 도시된 제1 센싱 제어 신호 발생 회로(300)의 타이밍 다이어그램과 유사하므로, 설명의 편의를 위해 제2 센싱 제어 신호 발생 회로(400)의 동작에 대한 설명은 본 명세서에서 생략된다. 다만, 제2 센싱 제어 신호(LAPG)는, 셋 펄스 신호(SET)에 의해 로우 레벨로 활성화되 고, 리셋 펄스 신호(RESET)에 의해 하이 레벨로 비활성화된다는 점에서 도 7의 타이밍 다이어그램과 차이가 있다.
도 9는 도 4에 도시된 프리차지/등화 신호 발생 회로(500)의 실시예를 나타내는 회로도이다. 도 9를 참조하면, 프리차지/등화 신호 발생 회로(500)는, 풀-업 트랜지스터(501), 인버터(502), 풀-다운 트랜지스터(503), 래치 회로(504), 낸드 게이트(507), 및 인버터(508)를 포함한다.
풀-업 트랜지스터(501)는, 액티브 펄스 신호(DRASP)에 응답하여, 내부 노드(ND3)의 전압을 제1 전압인 전원 전압(VDD)으로 풀-업한다.
풀-다운 트랜지스터(503)는, 서브 워드 라인 프리차지 펄스 신호(DPXPB)에 응답하여, 내부 노드(ND3)의 전압을 전원 전압(VDD) 보다 낮은 제2 전압인 접지 전압(VSS)으로 풀-다운한다. 인버터(502)는 서브 워드 라인 프리차지 펄스 신호(DPXPB)를 반전하여 풀-다운 트랜지스터(503)에 제공한다.
래치 회로(504)는 인버터들(505, 506)을 포함한다. 래치 회로(504)는 내부 노드(ND3)의 전압을 래치한다.
낸드 게이트(507)는 래치 회로(504)의 출력 신호와 블락 선택 프리차지 펄스 신호(BLSPRB)에 대해 반전 논리곱 연산을 수행한다. 인버터(508)는 낸드 게이트(508)의 출력 신호를 반전하여 프리차지/등화 신호(PEQ)를 발생한다.
상기 프리차지/등화 신호 발생 회로(500)는, 액티브 펄스 신호(DRASP)에 응답하여 생성된 상기 제1 전압 레벨을 래치 회로(504)에 의해 래치한 신호와, 블락 선택 프리차지 펄스 신호(BLSPRB)에 대해 논리곱 연산을 수행하여 프리차지/등화 신호(PEQ)를 로우 레벨로 비활성화시킨다. 프리차지/등화 신호 발생 회로(500)는, 서브 워드 프리차지 펄스 신호(DPXPB)에 응답하여 생성된 상기 제2 전압 레벨을 래치 회로(504)에 의해 래치한 신호와, 블락 선택 프리차지 펄스 신호(BLSPRB)에 대해 논리곱 연산을 수행하여 프리차지/등화 신호(PEQ)를 하이 레벨로 활성화시킨다.
이상에서와 같이, 도면과 명세서에서 실시예가 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이며 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자는 본 발명으로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 비트 라인 감지 증폭기(30)를 가지는 반도체 메모리 장치(10)를 나타내는 도면이다.
도 2는 계층적 워드 라인 구조에서 사용되는 서브 워드 라인 구동 회로(170)를 포함하는 반도체 메모리 장치의 제어 회로(100)를 나타내는 블락 다이어그램이다.
도 3은 도 2에 도시된 제어 회로(100)의 동작을 설명하는 타이밍 다이어그램의 일례이다.
도 4는 본 발명의 실시예에 따른 프리차지 제어 회로를 포함하는 반도체 메모리 장치의 제어 회로(200)를 나타내는 블락 다이어그램이다.
도 5는 도 4에 도시된 제어 회로(200)의 동작을 설명하는 타이밍 다이어그램의 일례이다.
도 6은 도 4에 도시된 제1 센싱 제어 신호 발생 회로(300)의 실시예를 나타내는 회로도이다.
도 7은 도 6에 도시된 제1 센싱 제어 신호 발생 회로(300)의 동작을 설명하는 타이밍 다이어그램의 일례이다.
도 8은 도 4에 도시된 제2 센싱 제어 신호 발생 회로(400)의 실시예를 나타내는 회로도이다.
도 9는 도 4에 도시된 프리차지/등화 신호 발생 회로(500)의 실시예를 나타내는 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
210: 서브 워드 라인 구동신호 제어 신호 220: 지연 회로
300: 제1 센싱 제어신호 발생회로
400: 제1 센싱 제어신호 발생회로
500: 프라차지/등화 신호 발생회로

Claims (10)

  1. 펄스 신호에 의해 전압 레벨이 결정되는 메인 워드 라인과, 서브 워드 라인으로 분할되는 워드 라인을 포함하는 반도체 메모리 장치의 프리차지 제어 회로에 있어서,
    상기 반도체 메모리 장치에 포함된 비트 라인 쌍의 전압을 프리차지하고 등화하는 프리차지 동작을 지시하는 신호에 응답하여, 상기 서브 워드 라인을 구동하는 서브 워드 라인 구동 신호를 리셋시키는 서브 워드 라인 프리차지 펄스 신호를 발생하는 서브 워드 라인 구동 제어 회로;
    상기 서브 워드 라인 프리차지 펄스 신호를 지연하여, 상기 반도체 메모리 장치의 메모리 블락들 중 하나를 선택하는 블락 선택 신호를 리셋시키는 블락 선택 프리차지 펄스 신호를 발생하는 지연 회로; 및
    상기 서브 워드 라인 프리차지 펄스 신호와, 상기 블락 선택 프리차지 펄스 신호의 펄스 백 에지에 응답하여, 상기 비트 라인 쌍의 전압을 프리차지하고 등화하는 프리차지/등화 신호를 발생하는 프리차지/등화 신호 발생 회로를 구비하며,
    상기 서브 워드 라인의 전압이 활성화 레벨로부터 비활성화 레벨로 천이한 후에, 상기 서브 워드 라인 프리차지 펄스 신호의 펄스 백 에지에 응답하여 상기 비트 라인 쌍 사이의 전압을 감지하고 증폭하는 감지 증폭기의 동작이 정지하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  2. 제1항에 있어서, 상기 반도체 메모리 장치의 프리차지 제어 회로는,
    상기 감지 증폭기의 동작을 제어하는 제1 센싱 제어 신호 발생 회로와 제2 센싱 제어 신호 발생 회로를 더 구비하며,
    상기 제1 센싱 제어 신호 발생 회로는 상기 감지 증폭기에 포함된 제1 감지 증폭 회로의 턴-온 및 턴-오프를 제어하는 제1 센싱 제어 신호를 발생하고,
    상기 제1 센싱 제어 신호는, 상기 블락 선택 신호와, 상기 제1 감지 증폭 회로의 턴-온 및 턴-오프를 제어하고 상기 반도체 메모리 장치의 주변 회로에서 발생하는 제1 주변 센싱 제어 신호를 이용하여 생성된 펄스 신호에 의해 활성화되고, 상기 서브 워드 라인 프리차지 펄스 신호와 상기 블락 선택 프리차지 펄스 신호를 이용하여 생성된 펄스 신호에 의해 비활성화되며,
    상기 제2 센싱 제어 신호 발생 회로는 상기 감지 증폭기에 포함된 제2 감지 증폭 회로의 턴-온 및 턴-오프를 제어하는 제2 센싱 제어 신호를 발생하고,
    상기 제2 센싱 제어 신호는, 상기 블락 선택 신호와, 상기 제2 감지 증폭 회로의 턴-온 및 턴-오프를 제어하고 상기 반도체 메모리 장치의 주변 회로에서 발생하는 제2 주변 센싱 제어 신호를 이용하여 생성된 펄스 신호에 의해 활성화되고, 상기 서브 워드 라인 프리차지 신호와 상기 블락 선택 프리차지 펄스 신호를 이용하여 생성된 펄스 신호에 의해 비활성화되는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  3. 제2항에 있어서,
    상기 제1 센싱 제어 신호는 상기 제1 센싱 제어 신호 발생 회로의 내부에 포함된 래치 회로에 의해 활성화 상태 및 비활성화 상태를 유지하고,
    상기 제2 센싱 제어 신호는 상기 제2 센싱 제어 신호 발생 회로의 내부에 포함된 래치 회로에 의해 활성화 상태 및 비활성화 상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  4. 제1항에 있어서, 상기 프리차지/등화 신호 발생 회로는,
    상기 반도체 메모리 장치의 액티브 동작을 지시하는 액티브 펄스 신호에 응답하여 생성된 제1 전압 레벨을 래치 회로에 의해 래치한 신호와, 상기 블락 선택 프리차지 펄스 신호에 대해 논리곱 연산을 수행하여 상기 프리차지/등화 신호를 비활성화시키고,
    상기 서브 워드 프리차지 펄스 신호에 응답하여 생성된 상기 제1 전압 레벨 보다 낮은 제2 전압 레벨을 상기 래치 회로에 의해 래치한 신호와, 상기 블락 선택 프리차지 펄스 신호에 대해 논리곱 연산을 수행하여 상기 프리차지/등화 신호를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  5. 제1항에 있어서, 상기 프리차지/등화 신호 발생 회로는,
    상기 반도체 메모리 장치의 액티브 동작을 지시하는 액티브 펄스 신호에 응답하여, 내부 노드의 전압을 제1 전압으로 풀-업하는 풀-업 트랜지스터;
    상기 서브 워드 라인 프리차지 펄스 신호에 응답하여, 상기 내부 노드의 전 압을 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 풀-다운 트랜지스터;
    상기 내부 노드의 전압을 래치하는 래치 회로;
    상기 래치 회로의 출력 신호와 상기 블락 선택 프리차지 펄스 신호에 대해 반전 논리곱 연산을 수행하는 논리 게이트; 및
    상기 논리 게이트의 출력 신호를 반전하여 상기 프리차지/등화 신호를 발생하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 회로.
  6. 펄스 신호에 의해 전압 레벨이 결정되는 메인 워드 라인과, 서브 워드 라인으로 분할되는 워드 라인을 포함하는 반도체 메모리 장치의 프리차지 제어 방법에 있어서,
    상기 반도체 메모리 장치에 포함된 비트 라인 쌍의 프리차지 동작을 지시하는 신호에 응답하여, 상기 서브 워드 라인을 구동하는 서브 워드 라인 구동 신호를 리셋시키는 서브 워드 라인 프리차지 펄스 신호를 발생하는 단계;
    상기 서브 워드 라인 프리차지 펄스 신호를 지연하여, 상기 반도체 메모리 장치의 메모리 블락들 중 하나를 선택하는 블락 선택 신호를 리셋시키는 블락 선택 프리차지 펄스 신호를 발생하는 단계; 및
    상기 서브 워드 라인 프리차지 펄스 신호와, 상기 블락 선택 프리차지 펄스 신호의 펄스 백 에지에 응답하여, 상기 비트 라인 쌍의 전압을 프리차지하고 등화하는 프리차지/등화 신호를 발생하는 단계를 구비하며,
    상기 서브 워드 라인의 전압이 활성화 레벨로부터 비활성화 레벨로 천이한 후에, 상기 서브 워드 라인 프리차지 펄스 신호의 펄스 백 에지에 응답하여 상기 비트 라인 쌍 사이의 전압을 감지하고 증폭하는 감지 증폭기의 동작이 정지하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 방법.
  7. 제6항에 있어서, 상기 반도체 메모리 장치의 프리차지 제어 방법은,
    상기 감지 증폭기에 포함된 제1 감지 증폭 회로의 턴-온 및 턴-오프를 제어하는 제1 센싱 제어 신호를 발생하는 단계; 및
    상기 감지 증폭기에 포함된 제2 감지 증폭 회로의 턴-온 및 턴-오프를 제어하는 제2 센싱 제어 신호를 발생하는 단계를 더 구비하며,
    상기 제1 센싱 제어 신호는, 상기 블락 선택 신호와, 상기 제1 감지 증폭 회로의 턴-온 및 턴-오프를 제어하고 상기 반도체 메모리 장치의 주변 회로에서 발생하는 제1 주변 센싱 제어 신호를 이용하여 생성된 펄스 신호에 의해 활성화되고, 상기 서브 워드 라인 프리차지 펄스 신호와 상기 블락 선택 프리차지 펄스 신호를 이용하여 생성된 펄스 신호에 의해 비활성화되며,
    상기 제2 센싱 제어 신호는, 상기 블락 선택 신호와, 상기 제2 감지 증폭 회로의 턴-온 및 턴-오프를 제어하고 상기 반도체 메모리 장치의 주변 회로에서 발생하는 제2 주변 센싱 제어 신호를 이용하여 생성된 펄스 신호에 의해 활성화되고, 상기 서브 워드 라인 프리차지 펄스 신호와 상기 블락 선택 프리차지 펄스 신호를 이용하여 생성된 펄스 신호에 의해 비활성화되는 것을 특징으로 하는 반도체 메모 리 장치의 프리차지 제어 방법.
  8. 제7항에 있어서,
    상기 제1 센싱 제어 신호는 상기 제1 센싱 제어 신호 발생 회로의 내부에 포함된 래치 회로에 의해 활성화 상태 및 비활성화 상태를 유지하고,
    상기 제2 센싱 제어 신호는 상기 제2 센싱 제어 신호 발생 회로의 내부에 포함된 래치 회로에 의해 활성화 상태 및 비활성화 상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 방법.
  9. 제6항에 있어서, 상기 프리차지/등화 신호를 발생하는 단계는,
    상기 반도체 메모리 장치의 액티브 동작을 지시하는 액티브 펄스 신호에 응답하여 생성된 제1 전압 레벨을 래치 회로에 의해 래치한 신호와, 상기 블락 선택 프리차지 펄스 신호에 대해 논리곱 연산을 수행하여 상기 프리차지/등화 신호를 비활성화시키는 단계; 및
    상기 서브 워드 프리차지 펄스 신호에 응답하여 생성된 상기 제1 전압 레벨 보다 낮은 제2 전압 레벨을 상기 래치 회로에 의해 래치한 신호와, 상기 블락 선택 프리차지 펄스 신호에 대해 논리곱 연산을 수행하여 상기 프리차지/등화 신호를 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 방법.
  10. 제6항에 있어서, 상기 프리차지/등화 신호를 발생하는 단계는,
    상기 반도체 메모리 장치의 액티브 동작을 지시하는 액티브 펄스 신호에 응답하여, 내부 노드의 전압을 제1 전압으로 풀-업하는 단계;
    상기 서브 워드 라인 프리차지 펄스 신호에 응답하여, 상기 내부 노드의 전압을 상기 제1 전압 보다 낮은 제2 전압으로 풀-다운하는 단계;
    상기 내부 노드의 전압을 래치하는 단계;
    상기 래치된 내부 노드의 전압을 반전한 신호와 상기 블락 선택 프리차지 펄스 신호에 대해 반전 논리곱 연산을 수행하는 단계; 및
    상기 반전 논리곱 연산을 수행한 신호를 반전하여 상기 프리차지/등화 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 프리차지 제어 방법.
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CN111179989A (zh) * 2018-11-12 2020-05-19 三星电子株式会社 存储器设备及其操作方法

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