DE102010016422A1 - Ein-/Ausgangsschaltung und integrierter Schaltkreis dieselbe umfassend - Google Patents

Ein-/Ausgangsschaltung und integrierter Schaltkreis dieselbe umfassend Download PDF

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Joung Yeal Yongin Kim
Young Hyun Jun
Bai Sun Kong
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Abstract

Eine Eingangs/Ausgangsschaltung (100) umfasst einen mit einer Pull-Up und Pull-Down-Schaltung mit Pull-Up (MP0) und Pull-Down (MN0)-Transistoren verbundenen I/O-Knoten (NO). Daten werden durch den I/O-Knoten (NO) gesendet und empfangen. Ein Level-Schieber (LC1) stellt Spannungen umfassend eine Betriebsspannung und eine Hochspannung größer als die Betriebsspannung bereit. Eine Signalsteuerschaltung (150) steuert das an den Pull-Up und Pull-Down-Schaltkreis angelegte Spannungsniveau. Während des Dateneingangsbetriebsmodus werden Daten von den I/O-Knoten (NO) empfangen und der Pull-Up-Transistor (MP0) wird mit hoher Spannung beaufschlagt, um den Pull-Up-Transistor (MP0) zu sperren. Während des Datenausgabebetriebsmodus werden Daten an den I/O-Knoten (NO) ausgegeben und der Pull-Down-Transistor (MN0) zieht den I/O-Knoten (NO) auf Masse wenn die Ausgangsdaten logisch „low” sind und der Pull-Up-Transistor (MP0) wird aktiviert, wenn die Ausgangsdaten logisch „high” sind.

Description

  • BEZUGNAHME AUF ZUGEORDNETE ANMELDUNGEN
  • Diese Anmeldung beansprucht gemäß § 119 35 U. S. C. die Priorität der koreanischen Patentanmeldung Nr. 10-2009-0034870 angemeldet am Koreanischen Patentamt am 22. April 2009, wobei der gesamte Inhalt dieser Anmeldung durch Bezugnahme von der vorliegenden Anmeldung eingeschlossen wird.
  • HINTERGRUND
  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung bezieht sich auf einen integrierten Schaltkreis (IC) und insbesondere auf eine Misch-Spannungs-Eingangs/Ausgangs-(I/O)-Schaltung als Schnittstelle zu Vorrichtungen mit unterschiedlichen Betriebsspannungen und einen IC dieselbe umfassend.
  • STAND DER TECHNIK
  • In der komplementär Metall-Oxid-Halbleiter (CMOS)-Technologie wird die Betriebsspannung reduziert um den Energieverbrauch zu reduzieren und auch die Maße eines Transistors werden reduziert um die Schaltungsleistung und die Flächeneffizienz zu verbessern. In mikroelektronischen Systemen können Halbleiterchips verschiedener CMOS-Technologien verwendet werden, welche nicht die gleiche Spannung nutzen und daher gibt es einen Bedarf für Misch-Spannungs-IO-Schnittstellen. Beispielsweise ist die Lesespannung eines dynamischen Zufallszugriffspeichers (DRAM) bei einem halbem Zellabstand von 80 nm 2,5 V, aber bei einem halbem Zellabstand von 60 nm 2,0 V.
  • Wird ein gewöhnliches Einheitsschnittstellenverfahren für ein Misch-Spannungssystem genutzt, können ungewollte Leckströme auftreten, kann die Zuverlässigkeit des Gate-Oxids abnehmen und könnte eine Injektion heißer Ladungsträger auftreten.
  • Im Empfangsbetriebsmodus zum Empfangen eines externen Signals kann die Spannung an einem I/O-Kontakt größer als die Betriebsspannung sein und daher könnte durch einen P-Typ Metallhalbleiter (PMOS) Pull-Up-Transistor ein ungewollter Leckstrompfad von dem I/O-Pad zur Spannungsversorgung entstehen. Verschiedene Verfahren zum Vermeiden eines Leckstroms eines Pull-Up-PMOS-Transistors wurden studiert. Solche gewöhnlichen Verfahren benötigen jedoch zusätzliche Pads oder Transistoren, welche auf komplizierte Art und Weise miteinander verbunden sind. Außerdem erhöhen einige dieser gewöhnlichen Verfahren die I/O-Padlast und die Last des Pull-Up-Gates, was wiederum die Geschwindigkeit der I/O-Schnittstelle verringert.
  • Da an dem Gate-Oxid ein ausgesprochen hohes elektrisches Feld anliegt, wird die Zuverlässigkeit des Gate-Oxids verschlechtert. Auch wenn beispielsweise ein Doppel-Oxid-Verfahren dieses Zuverlässigkeitsproblem angeht, reduziert ein Transistor mit einem dicken Gate-Oxid die I/O-Schnittstellengeschwindigkeit. Gate-Tracking wurde daher eingeführt, um die Gate-Oxid-Zuverlässigkeit in einem Pull-Up-Transistor zu erhalten, ohne die I/O-Schnittstellengeschwindigkeit zu verschlechtern. Um Zuverlässigkeitsprobleme im Zusammenhang mit einem Pull-Down-Transistor und einem Empfänger zu vermeiden, wird üblicherweise ein Verfahren zum Verbinden zusätzlicher N-Typ-Metalloxidleiter (NMOS)-Transistoren genutzt, deren Gates mit der Betriebsspannung verbunden sind. Für eine Niederspannungsnetzteilumgebung oder eine Niederspannungsumgebung wird es jedoch schwierig, das Schwankungsniveau eines Empfangssignals in den zusätzlichen NMOS-Transistoren zu begrenzen.
  • Die Injektion heißer Ladungsträger tritt auf, wenn zwischen Drain und Source eine große Spannungsdifferenz besteht. Ein gestapelter NMOS-Transistor und ein Sperrtransistor, welche beide mit dem Pull-Down-Transistor in Reihe verbunden sind, können die Injektion heißer Ladungsträger in dem Pull-Down-Transistor verhindern.
  • Bei diesen Transistoren kann jedoch eine Injektion heißer Ladungsträger auftreten, wenn zwischen dem Empfangsbetriebsmodus und dem Übertragungsbetriebsmodus umgeschaltet wird. Um im Empfangsbetriebsmodus eine außergewöhnlich hohe Spannung oder eine hohe Ladung am I/O-Pad zu verringern, wird eine Schutzschaltung für heiße Ladungsträger benötigt.
  • Um die oben angesprochenen Probleme zu adressieren, welche in einem gemischten Schnittstellensystem auftreten können und um eine geringe Betriebsspannung sicherzustellen, wird eine neue Mischspannungsschnittstelle benötigt.
  • ZUSAMMENFASSUNG
  • Beispielhafte Ausführungsformen der vorliegenden Erfindung stellen eine Eingangs/Ausgangs(I/O)-Schaltung zum Übertragen von Eingangsdaten, selbst bei hoher oder niedriger Betriebsspannung zur Verfügung.
  • Beispielhafte Ausführungsformen der vorliegenden Erfindung umfassen außerdem eine I/O-Schaltung zur Vermeidung oder Reduktion von Leckströmen bei niedriger Betriebsspannung.
  • Beispielhafte Ausführungsformen der vorliegenden Erfindung umfassen außerdem eine I/O-Schaltung um die Verschlechterung der Zuverlässigkeit eines Gate-Oxids eines Transistors selbst bei niedriger Betriebsspannung zu verringern.
  • Beispielhafte Ausführungsformen der vorliegenden Erfindung umfassen außerdem eine Eingangs/Ausgangsschaltung, um die Injektion heißer Ladungsträger bei niedriger Betriebsspannung zu verhindern.
  • Im Zusammenhang mit einer beispielhaften Ausführungsform umfasst eine Eingangs/Ausgangsschaltung einen I/O-Knoten, welcher mit einer Pull-Up und Pull-Down-Schaltung mit einem Pull-Up-Transistor und einem Pull-Down-Transistor verbunden ist, um Eingangsdaten von einem I/O-Pad zu empfangen und Ausgangsdaten an das I/O- Pad zu senden, einen Levelschieber, um verschiedene Spannungen inklusive einer Betriebsspannung und einer Hochspannung, mit einer höheren Spannung als die Betriebsspannung bereitzustellen, und eine Signalsteuerschaltung, um den Spannungslevel, der an die Pull-Up und Pull-Down-Schaltung angelegt wird, zu steuern. Während des Daten-Eingangsbetriebsmodus werden Daten von dem I/O-Knoten von dem I/O-Pad empfangen und der Pull-Up-Transistor ist mit der hohen Spannung beaufschlagt, um den Pull-Up-Transistor zu sperren und während des Datenausgabebetriebsmodus werden Daten an den I/O-Knoten ausgegeben und der Pull-Down-Transistor wird aktiviert um den I/O-Knoten auf Masse zu ziehen wenn das Ausgangsdatensignal niedrig ist und der Pull-Up-Transistor wird eingeschaltet, wenn das Ausgangsdatensignal hoch ist.
  • Während des Daten-Ausgabebetriebsmodus ist die Signalsteuerschaltung dazu konfiguriert, eine Betriebsspannung an das Substrat des Pull-Up-Transistors anzulegen.
  • Während des Daten-Ausgabebetriebsmodus ist die Signalsteuerschaltung dazu konfiguriert, eine Gate-Spannung an den Pull-Up-Transistor anzulegen, welche zwischen der Betriebsspannung und einem niedrigen Level schwankt, um den Pull-Up-Transistor zu aktivieren, wenn die Ausgangsdatenspannung hoch ist.
  • Während des Dateneingangsbetriebsmodus ist die Signalsteuerschaltung konfiguriert, um eine hohe Spannung an das Substrat des Pull-Up-Transistors anzulegen.
  • Die Signalsteuerschaltung ist konfiguriert, um an das Gate des Pull-Down-Transistors eine mittlere Spannung anzulegen, welche gleich oder größer als die Betriebsspannung ist.
  • Die Signalsteuerschaltung ist konfiguriert, um eine Verzögerung anzuwenden, wenn vom Dateneingangsbetriebsmodus zum Datenausgangsbetriebsmodus umgeschaltet wird, um die Spannungsschwankung am I/O-Knoten von einem hohen Niveau auf ein niedriges Niveau zu verzögern.
  • Im Zusammenhang mit einer weiteren Ausführungsform umfasst die I/O-Schaltung einen Übertrager mit wenigstens einem Pull-Up-Transistor, der zwischen einer ersten Spannungsversorgung und einem I/O-Knoten verbunden ist und wenigstens einem Pull-Down-Transistor, der zwischen dem I/O-Knoten und einem zweiten Spannungsknoten verbunden ist, um über den I/O-Knoten Ausgangsdaten an ein externes Gerät zu übertragen, einen Empfänger, welcher Eingangsdaten über den I/O-Knoten empfängt und einen Zeitpunkt/Levelregler, um wahlweise eine Spannung der ersten Spannungsversorgung im Übertragungsmodus an einen Hauptknoten (bulk node) des wenigstens einen Pull-Up-Transistors anzulegen und der steuert, dass der Hauptknoten (bulk node) eine Spannung höher als die Spannung der ersten Spannungsversorgung aufweist.
  • Der wenigstens eine Pull-Down-Transistor kann einen ersten Pull-Down-Transistor und einen zweiten Pull-Down-Transistor umfassen, welche in Reihe miteinander verbunden sind, wobei der zweite Pull-Down-Transistor mit dem zweiten Spannungsknoten verbunden ist.
  • Der wenigstens eine Pull-Up-Transistor kann einen ersten Pull-Up-Transistor und einen zweiten Pull-Up-Transistor umfassen, welche in Reihe miteinander verbunden sind, der zweite Pull-Up-Transistor ist mit dem I/O-Knoten verbunden.
  • Der Zeitpunkt/Levelregler kann konfiguriert sein, um eine Verzögerung anzuwenden, wenn der Dateneingangsbetriebsmodus zum Datenausgangsbetriebsmodus umgeschaltet wird, um die Spannungsschwankung am I/O-Knoten von einem hohen Level auf ein niedriges Level zu verzögern.
  • Die I/O-Schaltung umfasst beispielsweise außerdem einen Transistor, der zwischen dem Hauptknoten (bulk node) und einem Gate des wenigstens einen Pull-Up-Transistors verbunden ist und eine Diode, die zwischen dem Gate des Transistors und dem zweiten Spannungsknoten verbunden ist. Die Diode kann konfiguriert sein, um das Ansteigen eines Spannungsunterschieds zwischen dem Gate und der Source des Transistors zu verhindern und um zu verhindern, dass eine Gate-Spannung des Transistors höher als die Spannung der ersten Spannungsversorgung ist.
  • Der wenigstens eine Pull-Down-Transistor kann außerdem einen ersten Pull-Up-Transistor und einen zweiten Pull-Up-Transistor enthalten, welche miteinander in Reihe verbunden sind, und der Transistor kann zwischen dem Hauptknoten (bulk node) und dem Gate des ersten Pull-Up-Transistors verbunden sein.
  • Ein Empfangsschalttransistor kann zwischen dem I/O-Knoten und dem Empfänger verbunden sein, der Empfangsschalttransistor regelt die Spannungsschwankung des Empfängers.
  • Der Zeitpunkt/Levelregler kann außerdem einen Pull-Up-Schalt-Transistor umfassen, der mit dem Gate des ersten Pull-Up-Transistors und dem Gate des zweiten Pull-Up-Transistors verbunden ist.
  • Der Zeitpunkt/Levelregler kann außerdem einen ersten Levelschieber umfassen, welcher das Niveau eines Signals verändert, wie es durch eine auf ein Ausgangsaktivierungssignal und ein verzögertes Ausgangsaktivierungssignal angewandte Logikoperation erhalten wird und welcher ein im Level verschobenes Signal an den Hauptknoten (bulk node) ausgibt.
  • Der wenigstens eine Pull-Down-Transistor kann außerdem einen ersten Pull-Down-Transistor und einen zweiten Pull-Down-Transistor umfassen, welche in Reihe zu einander geschalten sind und die I/O-Schaltung kann außerdem einen Vor-Treiber umfassen, welcher basierend auf dem verzögerten Ausgangsaktivierungssignal und der Ausgangsdaten ein Pull-Up und ein Pull-Down-Signal erzeugt und der das Pull-Up-Signal und das Pull-Down-Signal an einen Pull-Up-Knoten, der dem Gate des wenigstens einen Pull-Up-Transistors und an den Pull-Down-Knoten, der dem Gate des zweiten Pull-Up-Transistors entspricht, entsprechend abgibt.
  • Der erste Levelschieber ist geeignet, ein Spannungsniveau des zweiten Spannungsknoten in das Spannungsniveau der ersten Spannungsquelle zu wandeln und das Spannungsniveau der ersten Spannungsquelle zu einem Spannungsniveau einer Hochspannung zu wandeln, wobei die Hochspannung größer als die Spannung der ersten Spannungsquelle ist.
  • Der zweite Spannungsknoten kann der Massespannung entsprechen.
  • Die I/O-Schaltung kann außerdem einen zwischen dem I/O-Knoten und dem Empfänger geschalteten Empfangsschalttransistor umfassen, wobei der Empfangsschalttransistor konfiguriert ist, um die Spannungsschwankung am Empfänger zu steuern.
  • Die I/O-Schaltung kann außerdem einen Übertragungsregler umfassen, welcher zwischen dem Vor-Treiber und dem wenigstens einen Pull-Up-Transistor und dem wenigstens einen Pull-Down-Transistor geschaltet ist, um die Übertragung der Ausgangsdaten über den I/O-Knoten zu der externen Einheit zu steuern.
  • Der Übertragungsregler kann einen Pull-Up-Schalter umfassen, welcher zwischen dem wenigstens einen Pull-Up-Transistor und dem Vor-Treiber geschaltet ist.
  • Der Zeitpunkt/Levelregler kann einen Schaltsteuerungslevelschieber umfassen, um den Pull-Up-Schalter zum Übertragen der Ausgangsdaten durch den I/O-Knoten zu der externen Einheit zu steuern.
  • Der Schaltsteuerungslevelschieber kann dazu ausgebildet sein, ein Spannungsniveau der ersten Spannungsquelle in ein mittleres Spannungsniveau größer als das der ersten Spannungsquelle umzuwandeln und ein Spannungsniveau des zweiten Spannungsknotens in ein Spannungsniveau der ersten Spannungsquelle umzuwandeln.
  • Der Pull-Up-Schalter kann ein Übertragungsgate sein.
  • Der Zeitpunkt/Levelregler kann einen Übertragungsgatelevelschieber umfassen, welcher ausgebildet ist, um das Übertragungsgate zum Übertragen der Ausgangsdaten durch den I/O-Knoten zu der externen Einheit zu steuern.
  • Der Übertragungsgatelevelschieber kann ausgebildet sein, um ein Spannungsniveau eines zweiten Spannungsknotens in ein Spannungsniveau der ersten Spannungsversorgung zu wandeln und ein Spannungsniveau der ersten Spannungsversorgung in ein Spannungsniveau einer Hochspannung zu wandeln, wobei die Hochspannung größer als die Spannung der ersten Spannungsquelle ist.
  • Gemäß einer weiteren beispielhaften Ausführungsform umfasst ein Speichersystem einen Speichercontroller mit einer Speicherschnittstelle und einem Speicherbauelement mit einem Speicher und einer Eingangs/Ausgangsschaltung, welche mit der Speicherschnittstelle kommuniziert. Die Eingangs/Ausgangsschaltung umfasst einen Übertrager mit wenigstens einem Pull-Up-Transistor, welcher zwischen einer ersten Spannungsversorgung und einem I/O-Knoten verbunden ist und mit wenigstens einen Pull-Down-Transistor, welcher zwischen dem I/O-Knoten und einem zweiten Spannungsknoten verbunden ist, um Ausgangsdaten durch den I/O-Knoten zu der Speicherschnittstelle zu übertragen, ein Empfänger, der Eingansdaten von der Speicherschnittstelle durch den I/O-Knoten empfängt und einen Zeitpunk/Levelregler, der konfiguriert ist, um wahlweise eine Spannung der ersten Spannungsquelle im Übertragungsbetriebsmodus an einen Hauptknoten (bulk node) des wenigstens einen Pull-Up-Transistors anzulegen und der regelt, dass am Hauptknoten (bulk node) eine Spannung höher als die Spannung des ersten Netzteils anliegt.
  • Die Ausgangsdaten werden an einen Chipcontroller im Speicherbauelement übertragen und die Eingangsdaten werden von diesem empfangen.
  • Gemäß einer weiteren beispielhaften Ausführungsform umfasst ein Computersystem einen Hauptprozessor und ein Speichersystem, das über einem Systembus mit dem Hauptprozessor kommuniziert. Das Speichersystem umfasst einen Speichercontroller mit einer Speicherschnittstelle und einem Speicherbauelement mit einem Speicher und einer Eingangs/Ausgangsschaltung, die mit der Speicherschnittstelle kommuniziert. Die Eingangs/Ausgangsschaltung umfasst einen Übertrager, der wenigstens einen Pull-Up-Transistor umfasst, welcher zwischen eine erste Spannungsquelle und einem I/O-Knoten geschaltet ist und welcher wenigstens einen Pull-Down Transistor umfasst, welcher zwischen dem I/O-Knoten und einem zweiten Spannungsknoten geschaltet ist, um Ausgangsdaten durch den I/O-Knoten zu dem Systembus zu übertragen, einen Empfänger, der Eingangsdaten durch den I/O-Knoten von dem Systembus empfängt und ein Zeitpunktlevelcontroller, um wahlweise eine Spannung der ersten Spannungsquelle im Übertragungsbetriebsmodus an einen Hauptknoten (bulk node) des wenigstens einen Pull-Up-Transistors zu übertragen und der regelt, dass an dem Hauptknoten (bulk node) eine Spannung höher als die Spannung der ersten Spannungsquelle anliegt.
  • Gemäß einer weiteren beispielhaften Ausführungsform umfasst ein Verfahren zum Betreiben eines I/O-Puffers mit einem I/O-Pad im Übertragungsmodus zum Übertragen von Ausgangsdaten an eine externe Einheit, um wahlweise anzuschalten: einen Pull-Up-Transistor, der in Erwiderung auf die ersten Ausgangsdaten mit einem logischen „high” Signal mit dem I/O-Pad verbunden ist oder ein Pull-Down-Transistor, der in Erwiderung zu den zweiten Ausgangsdaten mit einem logischen „low” Signal mit dem I/O-Pad verbunden ist, betreiben des I/O-Pads bei einer Spannung der ersten Spannungsquelle für die Übertragung der ersten Ausgangsdaten, betreiben des I/O-Pads bei einer Spannung des zweiten Spannungsknotens zum Übertagen der zweiten Ausgangsdaten und wahlweise Anlegen der ersten Spannungsquellenspannung oder einer Spannung größer als die Spannung der ersten Spannungsquelle an einem Hauptknoten (bulk node) des Pull-Up-Transistors.
  • Das Verfahren kann außerdem das Abschalten des Pull-Up-Transistors und des Pull-Down-Transistors des Übertragers in einem Empfangsmodus zum Empfangen der Eingangsdaten von einer externen Einheit und das Bereitstellen von durch das I/O-Pad empfangenen Eingangsdaten an einen Empfänger umfassen.
  • Gemäß einer weiteren beispielhaften Ausführungsform umfasst ein Verfahren zum Verhindern der Injektion heißer Ladungsträger an einem I/O-Pad eines I/O-Puffers, wenn im Empfangsmodus ein externes Hochspannungssignal empfangen wird und ein logisches „low” Signal im Übertragungsmodus an eine externe Einheit ausgegeben wird nachdem der Betriebsmodus vom Empfangsmodus zum Übertragungsmodus übergegangen ist, wenn der Empfangsmodus in den Übertragungsmodus umgewandelt wurde, wird die Spannung am I/O-Pad durch den Pull-Up-Transistor während einer Verzögerungszeit seit der Aktivierung des Ausgangsaktivierungssignals bis zum Bilden des Pull-Down-Pfades durch einen Pull-Down-Transistor für die Übertragung des logischen Low-Ausgangssignals erniedrigt.
  • KURZE BESCHRIEBUNG DER FIGUREN
  • Die oben beschriebenen und weitere Eigenschaften und Vorteile der vorliegenden Erfindung werden durch die detaillierte Beschreibung beispielhafter Ausführungsformen im Bezug auf die beiliegenden Figuren klarer, wobei:
  • 1 einen Schaltplan einer Eingangs/Ausgangs-(I/O)-Schaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt;
  • 2 einen Schaltplan einer Modifikation der I/O-Schaltung gemäß 1 zeigt;
  • 3 einen Schaltplan einer weiteren Modifikation der in 1 dargestellten I/O-Schaltung zeigt;
  • 4 einen Schaltplan einer weiteren Modifikation der in 1 dargestellten I/O-Schaltung zeigt;
  • 5 einen Schaltplan einer weiteren Modifikation der in 1 gezeigten I/O-Schaltung zeigt;
  • 6 einen Schaltplan gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt;
  • 7 einen Schaltplan einer Modifikation der in 6 dargestellten I/O-Schaltung zeigt;
  • 8 einen Schaltplan einer weiteren Modifikation der in 6 gezeigten I/O-Schaltung zeigt;
  • 9 einen Schaltplan einer I/O-Schaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt;
  • 10 einen Schaltplan einer Modifikation einer in 9 dargestellten I/O-Schaltung zeigt;
  • 11 einen Schaltplan einer weiteren Modifikation einer in 9 dargestellten I/O-Schaltung zeigt;
  • 12A, 12B und 12C schematische Diagramme, die die Niveaus der I/O-Signale in dem ersten, zweiten und dritten Levelschieber entsprechend zeigen; und
  • 13 and 14 Beispiele eines integrierten Schaltkreises mit einer I/O-Schaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigen.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Die vorliegende Erfindung wird im Folgenden im Bezug auf die beiliegenden Figuren, in welchen beispielhafte Ausführungsformen gezeigt sind, beschrieben.
  • Die vorliegende Erfindung kann jedoch in vielen verschiedenen Ausführungsformen ausgebildet werden und ist nicht auf die im Folgenden beispielhaften Ausführungsformen beschränkt. Gleiche Bezugszeichen in den Figuren bezeichnen gleiche Elemente.
  • Es ist klar, dass falls ein Element als „verbunden” oder „gekoppelt” an ein anderes Element bezeichnet wird, es direkt an das andere Element verbunden oder direkt gekoppelt sein kann oder aber dazwischen angeordnete Elemente vorhanden sein können.
  • Es wird außerdem klargestellt, dass obwohl die Begriffe erstes, zweites, etc. im Folgenden genutzt werden, um verschiedene Elemente zu bezeichnen, diese Elemente nicht auf die Reihenfolge dieser Elemente beschränkt sind. Diese Ausdrücke werden nur verwendet, um die Elemente voneinander zu unterscheiden. Zum Beispiel könnte ein erstes Signal auch als zweites Signal bezeichnet werden und ebenso könnte ein zweites Signal als ein erstes Signal bezeichnet werden, ohne von der Lehre der Offenbarung abzuweichen.
  • 1 zeigt einen Schaltplan einer Eingans/Ausgangs-(I/O)-Schaltung 100 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. Die I/O-Schaltung 100 umfasst einen Übertrager 110, einen Empfänger 120, einen Vor-Treiber 130, einen Zeitpunkt/Levelregler 140 und einen Übertragungsregler 150.
  • Der Übertrager 110 entspricht einem Schaltkreis zur Übertragung der Ausgabedaten DOUT durch den I/O-Knoten NO und ein I/O-Pad zu einer externen Einheit und umfasst einen Pull-Up-Transistor MP0, einen ersten Pull-Down-Transistor MN0 und einen zweiten Pull-Down-Transistor MN1. Der Pull-Up-Transistor MP0 ist zwischen einer ersten Betriebsspannungsquelle VDD und dem I/O-Knoten NO verbunden. Ein Gate, z. B. ein Pull-Up-Knoten PU des Pull-Up-Transistors MP0 ist durch den Pull-Up-Schalttransistor MN2 mit dem Ausgang des Vor-Treibers 130 verbunden. Die ersten und zweiten Pull-Down-Transistoren MN0 und MN1 sind zwischen dem I/O-Knoten NO und einem zweiten Spannungsknoten GND in Reiher verbunden. Ein Gate des ersten Pull-Down-Transistors MN0 ist mit einer mittleren Spannung VDDM verbunden und ein Gate, z. B. ein Pull-Down-Knoten PD des zweiten Pull-Down-Transistors MN1 ist mit einem anderen Ausgang des Vor-Treibers 130 verbunden.
  • Der Empfänger 120 ist mit einem Empfängereingangsknoten IR verbunden und empfängt Eingangsdaten durch das I/O-Pad und den I/O-Knoten NO. Der Empfängereingangsknoten IR ist zwischen dem ersten Pull-Down-Transistor MN0 und dem zweiten Pull-Down-Transistor MN1 verbunden.
  • Der Vor-Treiber 130 erzeugt ein Pull-Up-Signal (im Folgenden als erste Ausgangsdaten bezeichnet) und ein Pull-Down-Signal (im Folgenden als zweite Ausgangsdaten bezeichnet) und gibt diese an den Pull-Up-Knoten PU und den Pull-Down-Knoten PD aus, basierend auf dem verzögerten Ausgabeaktivierungssignal OED und den Ausgangsdaten DOUT. Im Übertragungsmodus zum Ausgeben der Ausgabedaten DOUT haben die ersten und zweiten Ausgabedaten den gleichen logischen Level, sodass nur entweder der Pull-Up-Transistor NP0 oder der zweite Pull-Down-Transistor MN1 angeschaltet werden. Im Empfangsbetriebsmodus zum Empfangen der Eingangsdaten, haben die ersten und zweiten Ausgangsdaten logische Levels, sodass sowohl der Pull-Up-Transistor MP0 als auch der zweite Pull-Down-Transistor MN1 ausgeschaltet werden.
  • Der Vor-Treiber 130 umfasst ein NAND-Gate ND1, ein NOR-Gate NOR1, und einen Inverter INV1. Das NAND-Gate ND1 führt auf den Ausgangsdaten DOUT und dem verzögerten Ausgangsaktivierungssignal OED für die Ausgabe der ersten Ausgabedaten eine NAND-Operation aus. Das NOR-Gate NOR1 führt an dem Invertierten Signal des verzögerten Ausgangsaktivierungssignals OED und den Ausgangsdaten DOUT zum Ausgeben der zweiten Ausgangsdaten eine NOR-Operation durch.
  • Der Zeitpunkt/Levelregler 140 umfasst eine Verzögerungseinheit 141, ein NOR-Gate NOR0, einen ersten Levelschieber LC1, einen zweiten Levelschieber LC2 und einen Inverter INV2. Wenn der Empfangsbetriebsmodus in einen Übertragungsmodus umgewandelt wird, regelt der Zeitpunkt/Levelregler 140 den Hauptknoten (bulk node) PB (oder das Substrat) des Pull-Up-Transistors MP0, sodass dieser die Spannung der ersten Spannungsversorgung VDD für eine vorher festgelegte Zeitdauer (z. B. eine Verzögerungszeit der Verzögerungseinheit 141) anlegt, sodass eine am I/O-Knoten NO angesammelte Hochspannungsladung im Empfangsbetriebsmodus an die erste Spannungsversorgung VDD übertragen wird und die Ausgangsdaten DOUT dann durch den I/O-Knoten NO an eine externe Einheit übertragen werden. Dieser Vorgang wird im Folgenden detailliert beschrieben.
  • Die Verzögerungseinheit 141 verzögert das Ausgangsaktivierungssignal OE, um eine vorher festgelegte Verzögerungszeit, z. B. eine erste Verzögerungszeit und gibt das verzögerte Ausgangsaktivierungssignal OED aus. Das NOR-Gate NOR0 führt auf dem Ausgangsaktivierungssignal OE von dem verzögerten Ausgangsaktivierungssignal OED eine NOR-Operation aus und gibt ein Signal mit einer Pulsweite größer als die Pulsweite des Eingangssignals OE und OED aus. Das Ausgangssignal des NOR-Gates NOR0 bildet das Eingangssignal in den ersten Level-Shifter LC1 und wird über den Inverter INV2 dem zweiten Level-Shifter LC2 zugeführt. Das verzögerte Ausgangsaktivierungssignal OED wird ebenfalls dem Vor-Treiber 130 zugeführt.
  • Der zweite Level-Shifter LC2 wandelt wie in 12B dargestellt das Spannungsniveau des zweiten Spannungsknotens GND (im Folgenden als Masse bezeichnet) und das Spannungsniveau der ersten Spannungsversorgung VDD in ein Spannungsniveau der ersten Spannungsversorgung VDD und entsprechend in das Spannungsniveau der mittleren Spannung VDDM. Das Spannungsniveau der mittleren Spannung VDDM ist gleich oder größer als das Spannungsniveau der ersten Spannungsversorgung VDD: Beispielsweise kann die mittlere Spannung VDDM „die Spannung der ersten Spannungsversorgung VDD + die Schwellwertspannung Vthn eines NMOS-Transistors”, z. B. „VDD + Vthn” sein.
  • Der erste Levelschieber LC1 wandelt wie in 12A dargestellt das Masseniveau in das Spannungsniveau der ersten Spannungsversorgung VDD in das Spannungsniveau der ersten Spannungsversorgung VDD und entsprechend auf ein Niveau der Hochspannung VDDH um. Die Hochspannung VDDH ist höher als die Spannung der ersten Spannungsversorgung VDD. Die Hochspannung VDDH kann beispielsweise dem doppelten der ersten Spannungsversorgung VDD entsprechen oder ähnlich einer Hochspannung eines über die I/O-Schaltung 100 verbundene externe Einheit.
  • Die mittlere Spannung VDDM und die Hochspannung VDDH, welche größer sind als die Spannung der ersten Spannungsversorgung VDD, können durch einen internen Spannungserzeuger (nicht gezeigt) erzeugt werden. Der interne Spannungserzeuger kann beispielsweise eine Ladungspumpe umfassen. Die Hochspannung VDDH wird genutzt um den Hauptknoten (bulk node) PB und den Pull-Up-Knoten PU im Empfangsbetriebsmodus anzuheben, um dadurch einen unerwünschten Strompfad vom I/O-Knoten NO zum Hauptknoten (bulk node) PB durch den Pull-Up-Transistor MP0 zu vermeiden. Die mittlere Spannung VDDM wird benutzt um die Gates des ersten Pull-Down-Transistors MN0 und des Pull-Up-Schalttransistors MN2 anzuheben, um dadurch den Schwankungslevel des Empfängereingangsknotens IR zu erhöhen. Dementsprechend kann die Spannung der Empfangsdaten DIN selbst in einer Niederspannungsbetriebsumgebung zuverlässig gesichert werden und dadurch kann das Auftreten von Fehlern in den Empfangsdaten DIN verringert werden. Mit anderen Worten, wird die mittlere Spannung VDDN genutzt, um die Gates des ersten Pull-Down-Transistors MN0 und des Pull-Up-Schalttransistors MN2 zu steuern, um den begrenzten Schwankungslevel zu erhöhen.
  • Der Übertragungsregler 150 umfasst einen Inverter INV0, der mit dem Pull-Down-Knoten PD verbunden ist, einen PMOS-Transistor MP1 und den Pull-Up-Schalttransistor MN2. Der Pull-Up-Knoten PU ist über den PMOS-Transistor MP1 mit dem Hauptknoten (bulk node) PB verbunden. Ein Gate des PMOS-Transistors MP1 ist mit einem Ausgang des Inverters INV0 verbunden und arbeitet in Erwiderung auf ein invertiertes Signal PDB eines Pull-Down-Signals.
  • Ein Gate, z. B. ein Knoten G2 des Pull-Up-Schalttransistors MN2 wird durch ein zweites Niveau-verschobenes-Ausgangsaktivierungssignal wie es durch das Level-Verschieben des Ausgangssignals des Inverters INV2 und der Nutzung des zweiten Level-Shifters LC2 erhalten wird gesteuert. Wie oben beschrieben, dient der zweite Level-Shifter LC2 zum Steuern des Pull-Up-Schalttransistors MN2 und wird daher als Schaltsteuer-Level-Shifter bezeichnet.
  • Der Pull-Up-Transistor NP0 und das Substrat, z. B. der Hauptknoten (bulk node) PB des PMOS-Transistors MP1 werden durch das erste Niveau verschobene Ausgangsaktivierungssignal wie es durch Levelschieben des Ausgangssignals des NOR-Gates NOR und der Nutzung des ersten Level-Shifters LC1 erhalten wird, gesteuert. Wie oben beschrieben dient der erste Level-Shifter LC1 dazu, den Hauptknoten (bulk node) PB zu steuern und wird daher als Hauptknoten (bulk node) als Levelschieber bezeichnet.
  • Der PMOS-Transistor MP1 wird durch das Ausgangssignal PDB des Inverters INV0 gesteuert, sodass der Pull-Up-Knoten PU vollständig von der Spannung des zweiten Spannungsknotens GND zur Spannung der ersten Spannungsversorgung VDD im Übertragungsbetriebsmodus kippt und auf dem Spannungsniveau der Hochspannung VDDH im Empfangsmodus aufrechterhalten wird. Im Empfangsbetriebsmodus, werden die zweiten Ausgangsdaten auf einem niedrigen Logiklevel dem Pull-Down-Knoten PD zugeführt. Als ein Ergebnis, hat das Signal PDB einen Logiklevel „high” (oder der Spannungslevel der ersten Spannungsversorgung VDD). Zu diesem Zeitpunkt hat der Hauptknoten (bulk node) PB die Hochspannung VDDH, und der PMOS-Transistor MP1 wird daher angeschaltet und der Pull-Up-Knoten PU wird ebenfalls auf der Hochspannung VDDH aufrechterhalten. Dementsprechend wird verhindert, dass sich im Empfangsbetriebsmodus ein Leckstromwrack bildet. Im Übertragungsbetriebsmodus wird der PMOS-Transistor MP1 nur dann angeschaltet, wenn der Pull-Down-Knoten PD einen hohen Logiklevel erreicht, der bewirkt, dass der Pull-Up-Knoten PO die Spannung der ersten Spannungsversorgung VDD erhält.
  • Zwischenzeitlich kann das Gate des PMOS-Transistors P1 mit der ersten Spannungsversorgung VDD verbunden sein. In diesem Fall wird der PMOS-Transistor MP1 angeschaltet, um den Pull-Up-Knoten PU auf der hohen Spannung VDDH im Empfangsbetriebsmodus aufrecht zu erhalten, wird im Übertragungsbetriebsmodus aber abgeschaltet.
  • In einem Vielfach-I/O-System mit einer Vielzahl von I/O-Pads kann der Zeitpunkt/Levelregler 140 im Allgemeinen für alle I/O-Pads genutzt werden. Als Ergebnis kann die notwendige Fläche reduziert werden. Im Folgenden wird der Betrieb der I/O-Schaltung 100 beschrieben.
  • Im Übertragungsmodus zum Übertragen der Ausgangsdaten DOUT an ein externes Gerät, sind sowohl der Pull-Up-Knoten PU als auch der Pull-Down-Knoten PD beide auf einem logischen Niveau „high” oder einem logischen Niveau „low”, sodass die Ausgangsdaten DOUT an das I/O-Pad übertragen werden. Wenn sowohl der Pull-Up-Knoten PU als auch der Pull-Down-Knoten PD auf dem logischen Niveau „high” sind, wird das I/O-Pad mit der Spannung des zweiten Spannungsknotens GND betrieben. Wenn sowohl der Pull-Up-Knoten PU als auch der Pull-Down-Knoten PD bei dem Logiklevel „low” betrieben werden, wird der I/O-Pad bei der Spannung der ersten Spannungsquelle VDD betrieben.
  • Im Übertragungsbetriebsmodus wird das Ausgangsaktivierungssignal OE auf dem Logiklevel „high” gesetzt. Demgemäß hat der Ausgang des zweiten Level-Shifters LC2 ein Spannungsniveau der mittleren Spannung VDDM, der Ausgang des ersten Level-Shifters LC1 hat ein Spannungsniveau der ersten Spannungsversorgung VDD und der Hauptknoten (bulk node) PB hat das Spannungsniveau der ersten Spannungsversorgung VDD. Außerdem hat das Gate G2 des Pull-Up-Schalttransistors MN2 die mittlere Spannung VDDM und der Pull-Up-Schalttransistor MN2 wird angeschaltet und überträgt die ersten Ausgangsdaten des Vor-Treibers 130 zu dem Pull-Up-Knoten PU ohne Störung. Mit andere Worten da eine Spannung höher als die Spannung der ersten Spannungsversorgung VDD an das Gate G2 des Pull-Up-Schalttransistors MN2 angelegt ist, werden die ersten Ausgangsdaten des Vor-Treibers 130 an dem Pull-Up-Knoten PU übertragen, selbst wenn die ersten Ausgangsdaten auf einem logischen „high” Signal liegen.
  • Die zweiten Ausgangsdaten des Vor-Treibers 130 werden zu dem Pull-Down-Knoten PD übertragen. Dementsprechend werden im Übertragungsbetriebsmodus der Pull-Up-Transistor MP0 und der zweite Pull-Down-Transistor MN1 in Erwiderung auf der erste Ausgangssignal und das zweite Ausgangssignal wahlweise angeschaltet um dadurch den I/O-Knoten NO bei der Spannung der ersten Spannungsversorgung VDD (oder durch den I/O-Knoten NO Strom einem externen Gerät zuzuführen) zu betreiben oder den I/O-Knoten NO bei der Spannung des zweiten Spannungsknotens GND zu betreiben (oder einen abfallenden Strom von dem I/O-Knoten NO zur Masse).
  • Inzwischen sind im Empfangsbetriebsmodus zum Empfangen der Eingangsdaten von dem externen Gerät der Pull-Up-Transistor MP0 und der zweite Pull-Down-Transistor MN1 des Übertragers 110 ausgeschaltet um die durch den I/O-Pad empfangenen Eingangsdaten zu dem Empfänger 120 zu übertragen. Das Gate G2 des Pull-Abschalt-Transistors MN2 hat die mittlere Spannung VDDM und daher schwankt der Empfängereingangsknoten IR zwischen der Spannung der ersten Spannungsversorgung VDD und der Spannung des zweiten Spannungsknotens GND. Dementsprechend ist der Schwankungslevel verglichen zu gewöhnlichen Technologien in welchen der Empfängereingangsknoten IR zwischen einer Spannung schwankt, die durch das Subtrahieren der Schwellwertspanne Vthn eines NMOS-Transistors von der Spannung der ersten Spannungsversorgung VDD, z. B. „VDD-Vthn” erhalten wird und der Spannung des zweiten Spannungsknotens GND erhöht.
  • Im Empfangsbetriebsmodus wird das Ausgangsaktivierungssignal OE auf dem Logiklevel „low” deaktiviert. Dementsprechend hat der Ausgang des zweiten Level-Shifters LC2 den Spannungslevel der ersten Spannungsversorgung VDD und der Ausgang des ersten Level-Shifters LC1 hat den Spannungslevel der Hochspannung VDDH. Als Ergebnis haben der Hauptknoten (bulk node) und der Pull-Up-Knoten PU die Hochspannung VDDH. Konsequenterweise kann ein Leckstrom vom I/O-Knoten NO zu dem Pull-Up-Transistor MP0 vermieden werden. Wenn ein von einem externen Gerät empfangenen Signal eine hohe Spannung aufweist, kann die Spannung am I/O-Knoten NO höher sein als die Spannung der ersten Spannungsversorgung VDD, z. B. der Hochspannung VDDH. Selbst in diesem Fall, da der Hauptknoten (bulk node) PB die Hochspannung VDDH aufweist, kann ein Junction Leckstrom vom I/O-Knoten NO zum Substrat des Pull-Up-Transistors MP0 unterbrochen werden. Außerdem, da der Pull-Up-Knoten PU auch die Hochspannung VDDH hat, wird der Pull-Up-Transistor MP0 nicht angeschaltet und daher kann ein Leckstrompfad zu dem Pull-Up-Transistor MP0 verhindert werden.
  • Das Gate G2 des Pull-Up-Schalttransistors MN2 hat wegen dem zweiten Level-Shifter LC2 die Spannung der ersten Spannungsversorgung VDD und die Source des Pull-Up-Schalttransistors MN2, z. B. die ersten Ausgangsdaten des Vor-Treibers 130 haben ebenfalls die Spannung der ersten Spannungsversorgung VDD und daher verbleibt der Pull-Up-Schalttransistor MN2 ausgeschaltet.
  • Die Injektion heißer Ladungsträger kann durch eine Zeitpunktsteuermethode verhindert werden, welche einen Zeitunterschied zwischen einem Ausgangsaktivierungssignal mit vergrößerter Pulsbreite und dem verzögerten Ausgangsaktivierungssignal OED nutzt. Dies wird im Folgenden im Detail beschrieben.
  • Die Injektion heißer Ladungsträger wird insbesondere dann problematisch, wenn ein externes Hochspannungssignal im Empfangsmodus empfangen wird und das Signal dann mit einem logischen Level ”low” an ein externes Gerät ausgegeben wird. Das heißt, der I/O-Knoten NO ist im Übertragungsmodus nach der Modusänderung mit einer Spannung des zweiten Spannungsknotens GND betrieben. Wenn das Hochspannungssignal empfangen wird, existiert eine große Menge an Ladung eines hohen Potentials an dem I/O-Pad. Wenn in diesem Zustand ein Pull-Down-Pfad entsteht, entsteht eine große Spannungsdifferenz zwischen Drain and Source des ersten Pull-Down-Transistors MN0, was die Injektion heißer Ladungsträger bewirkt.
  • Gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung wird das Gate des Pull-Up-Schalttransistors MN2 und des Hauptknoten (bulk node)s PB auf die mittlere Spannung VDDM entsprechend auf die Spannung der ersten Spannungsversorgung VDD gesetzt, bevor ein Pull-Down-Pfad gebildet ist. Demgemäß wird die große Menge an Ladung eines hohen Potentials an dem I/O-Pad durch den Pull-Up-Transistor MP0 zu dem Hauptknoten (bulk node) PB oder die erste Spannungsversorgung VDD übertragen und eine große Menge an Ladung eines hohen Potentials und eine große Menge an Ladung eines hohen Potentials an dem Pull-Up-Knoten PU wird durch den Pull-Up-Schalttransistor MN2 und dem PMOS-Transistor MP1 an die erste Spannungsversorgung VDD übertragen. Beim Übergang vom Empfangsmodus zum Übertragungsmodus wird die Spannung am I/O-Pad während einer Verzögerungszeit von der Aktivierung des Ausgangsaktivierungssignals OE bis zur Bildung des Pull-Down-Pfades durch den Pull-Up-Transistor MP0 verringert, sodass die Injektion heißer Ladungsträger am ersten Pull-Down-Transistor MN0 verhindert werden kann, selbst wenn ein Pull-Down-Pfad gebildet wird. Mit anderen Worten, falls der Dateneingabemodus zum Datenausgabemodus umgeschalten wird, wird eine Spannungsschwankung am I/O-Knoten von einem hohen Niveau auf ein niedriges Niveau verzögert.
  • Das Gate-Oxid-Zuverlässigkeitsproblem kann dadurch gelöst werden, dass eine mittlere variable Spannung VDDM genutzt wird. Genauer gesagt kann die mittlere Spannung VDDM gemäß dem Spannungsniveau der ersten Spannungsversorgung VDD geändert werden. Zum Beispiel wenn der Spannungslevel der ersten Spannungsversorgung VDD relativ hoch ist, zum Beispiel höher als ein vorher bestimmtes Niveau, kann die mittlere Spannung VDDM ähnlich der Spannung der ersten Spannungsversorgung VDD gesetzt werden. Wenn das Spannungsniveau der ersten Spannungsquelle VDD relativ klein ist, zum Beispiel kleiner als ein vorher bestimmtes Niveau, zum Beispiel das von Niederspannungsbetriebsbedingungen, wird die mittlere Spannung VDDM gleich oder größer (z. B. VDD + Vthn) als die Spannung der ersten Spannungsversorgung VDD gesetzt.
  • Wie oben beschrieben, liegt gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung das Substrat, z. B. der Hauptknoten (bulk node) PB des Pull-Up-Transistors MP0 auf der hohen Spannung VDDH. Dadurch kann ein Leckstrompfad verhindert werden. Außerdem kann die mittlere Spannung VDDM gemäß einer Betriebsspannung (z. B. die Spannung der ersten Spannungsversorgung VDD) verändert werden, um das Schwankungsniveau des Empfängereingangsknotens IR unter Niederspannungsbetriebsbedingungen zu erhöhen, um dadurch das Auftreten von Fehlern in Empfangsdaten zu verringern. Auch beim Übergang vom Empfangsmodus zum Übertragungsmodus wird eine Ladung mit hohem Potential, die an dem I/O-Pad verbleibt durch die Zeitsteuermethode entladen, bevor die Ausgangsdaten an das externe Gerät übertragen wurden, wodurch die Injektion heißer Ladungsträger verhindert werden kann.
  • 2 zeigt den Schaltkreis einer Modifikation 100a des in 1 dargestellten I/O-Schaltkreises. Bezugnehmend auf 2 umfasst die I/O-Schaltung 100a den Übertrager 110, den Empfänger 120, den Vor-Treiber 130, einen Zeitpunkt/Levelregler 140a und einen Übertragungsregler 150a. Der Übertrager 110, der Empfänger 120 und der Vor-Treiber 130 der I/O-Schaltung 100a entsprechen denen der I/O-Schaltung 100, aber der Zeitpunkt/Levelregler 140a und der Übertragungsregler 150a der I/O-Schaltung 100a sind von den entsprechenden Bauelementen 140, 150 der I/O-Schaltung 100 verschieden. Dementsprechend werden im Folgenden hauptsächlich die Unterschiede zwischen der I/O-Schaltung 100 und der I/O-Schaltung 100a beschrieben.
  • Das Gate G2 des Pull-Up-Transistors MN2 wird in der I/O-Schaltung 100 gemäß 1 mit dem Ausgang des zweiten Level-Shifter LC2 verbunden, aber ist in der I/O-Schaltung 100a gemäß 2 mit der ersten Spannungsversorgung VDD verbunden. Dementsprechend, während in der I/O-Schaltung 100 aus 1 im Übertragungsmodus die mittlere Spannung VDDM an das Gate G2 des Pull-Up-Schalttransistors MN2 anliegt, ist in der I/O-Schaltung 100a gemäß 2 im Übertragungsmodus die Spannung am Gate G2 des Pull-Up-Schalttransistors MN2 gleich der Spannung der ersten Spannungsversorgung VDD. Während in 1 der Ausgang, z. B. die mittlere Spannung VDDM des zweiten Level-Shifters LC2 mit dem Gate G2 des Pull-Up-Schalttransistors MN2 verbunden ist um die volle Schwankung am Pull-Up-Knoten PU zu erhalten, aktivieren in 2 der Inverter INV0 und der PMOS-Transistor MP1 die volle Schwankung am Pull-Up-Knoten PU, obwohl die Spannung am Gate G2 des Pull-Up-Schalttransistors MN2 der Spannung der ersten Spannungsversorgung VDD entspricht.
  • 3 zeigt eine Schaltung einer weiteren Modifikation 100b der in 1 dargestellten I/O-Schaltung 100. Im Bezug auf 3 umfasst die I/O-Schaltung 100b den Übertrager 110, den Empfänger 120, den Vor-Treiber 130, einen Zeitpunkt/Levelregler 140b und einen Übertragungsregler 150b. Der Übertrager 110, der Empfänger 120 und der Vor-Treiber 120, der I/O-Schaltung 100b entspricht derer der I/O-Schaltung 100, aber der Zeitpunkt/Levelregler 140b und der Übertragungsreg ler 150b der I/O-Schaltung 100b sind zu entsprechenden Elementen 140 und 150 der I/O-Schaltung 100 verschieden. Dementsprechend werden hauptsächlich die Unterschiede zwischen der I/O-Schaltung 100 und der I/O-Schaltung 100b im Folgenden beschrieben:
    Verglichen zu dem Zeitpunkt/Levelregler 140 umfasst der Zeitpunkt/Levelregler 140b zusätzlich einen Inverter INV2', ein NAND-Gate ND2, einen PMOS-Transistor MP2 und eine Diode D1. Die Diode D1 verhindert das Vergrößern der Spannungsdifferenz zwischen dem Gate und der Source des PMOS-Transistors MP2, und verhindert dadurch, dass die Gate-Spannung des PMOS-Transistors MP2 größer ist als die Spannung der ersten Spannungsversorgung VDD.
  • Der Inverter INV2' invertiert das verzögerte Ausgangsaktivierungssignal OED. Das NAND-Gate ND2 führt auf dem Ausgangssignal des Inverters INV2 und dem Ausgangsaktivierungssignal OE eine NAND-Operation durch und gibt das Ergebnissignal an das Gate das PMOS-Transistors PM2 aus.
  • Ein Knoten (z. B. Source oder Drain) des PMOS-Transistors MP2 und ein Hauptknoten (bulk node) (oder das Substrat) sind gemeinsam mit dem Ausgang des ersten Level-Schiebers LC1 verbunden. Der andere Knoten (z. B. Drain oder Source) des PMOS-Transistors PM2 ist mit dem Pull-Up-Knoten PU verbunden. Dementsprechend wird beim Übergang vom Empfangsmodus zu dem Übertragungsmodus eine Ladung mit hohem Potential am Pull-Up-Knoten PU zu dem Hauptknoten (bulk node) PB durch den PMOS-Transistor MP2 übertragen, sodass am Pull-Up-Knoten PU die Spannung der ersten Spannungsversorgung VDD anliegt.
  • 4 zeigt eine Schaltung einer weiteren Modifikation 100c der in 1 gezeigten I/O-Schaltung 100. Im Bezug auf 4, umfasst die I/O-Schaltung 100c einen Übertrager 110a, einen Empfänger 120, einen Empfangsschalttransistor MN3, den Vor-Treiber 130, den Zeitpunkt/Levelregler 140, und den Übertragungsregler 150. Der Empfänger 120, der Vor-Treiber 130, der Zeitpunkt/Levelregler 140 und der Übertragungsregler 150 der I/O-Schaltung 110 entsprechen der I/O-Schaltung 100, aber den Übertrager 110a der I/O-Schaltung 110c ist von dem Übertrager 110 in der I/O-Schaltung 100 verschieden und die I/O-Schaltung 110c umfasst im Vergleich zur I/O-Schaltung 100 außerdem einen Emfpangsschalttransistor MN3. Dementsprechend werden im Folgenden die Unterschiede zwischen der I/O-Schaltung 100 und der I/O-Schaltung 110 beschrieben.
  • Der Empfangsschalttransistor MN3 ist zwischen dem I/O-Knoten NO und dem Empfänger 120 verbunden und umfasst ein Gate, das durch die mittlere Spannung VDDM geregelt ist. Da am Gate des Empfangsschalttransistors MN3 die mittlere Spannung VDDM anliegt, schwankt die Eingangsspannung zwischen der Spannung der ersten Spannungsversorgung VDD und der Spannung des zweiten Spannungsknotens GND. Derweil wird der erste Pull-Down-Transistor MN0 der I/O-Schaltung 110 wie in 4 dargestellt im Empfangsbetriebsmodus nicht genutzt und daher wird die Spannung der ersten Spannungsquelle VDD an Stelle der mittleren Spannung VDDM an das Gate des ersten Pull-Down-Transistors MN0 angelegt.
  • 5 zeigt eine Schaltung einer weiteren Modifikation 100d der in 1 dargestellten I/O-Schaltung 100. Im Bezug auf 5 umfasst die I/O-Schaltung 100d einen Übertrager 110b, den Empfänger 120, den Vor-Treiber 130, den Zeitpunkt/Levelregler 140 und den Übertragungsregler 150. Der Empfänger 120, der Vor-Treiber 130, der Zeitpunkt/Levelregler 140 und der Übertragungsregler 150 der I/O-Schaltung 110d entsprechen derer der I/O-Schaltung 100, aber der Übertrager 110b der I/O-Schaltung 100d ist von dem Übertrager 110 der I/O-Schaltung 100 verschieden.
  • Der Übertrager 110b umfasst den ersten Pull-Up-Transistor MP0 und einen zweiten Pull-Up-Transistor MP2, welche in Reihe zwischen die ersten Spannungsversorgung VDD und den I/O-Knoten NO verbunden sind. Mit anderen Worten, hat der Übertrager 110b eine Gestalt in der die Pull-Up-Transistoren gestapelt sind. Der zweite Pull-Up-Transistor MP2 ist zwischen den ersten Pull-Up-Transistor MP0 und den I/O-Knoten NO geschaltet. Ein Gate des zweiten Pull-Up-Transistors MP2 ist mit einem Ausgangsknoten des Vor-Treibers 130 verbunden und die Masse davon ist verbunden mit dem Hauptknoten (bulk node) PB des ersten Pull-Up-Transistors MP0.
  • Wenn Daten mit einem Logik-Level „low” von 0 V an den I/O-Knoten NO der I/O-Schaltung 100 aus 1 im Empfangsbetriebsmodus angelegt werden, entspricht der Unterschied zwischen der Gate-Spannung des Pull-Up-Transistors MP0 und der Spannung des I/O-Knotens NO in etwa dem Spannungsknoten der hohen Spannung VDDH. In der I/O-Schaltung 100d gemäß 5 in dem der Pull-Up-Transistor MP2 zwischen dem ersten Pull-Up-Transistor MP0 und dem I/O-Knoten NO angeordnet ist, ist der Unterschied zwischen der Gate-Spannung des zweiten Pull-Up-Transistors MP2 und der Spannung am I/O-Knoten NO ähnlich dem Spannungsniveau der ersten Spannungsversorgung VDD kleiner als der Spannungslevel der Hochspannung VDDH.
  • Wie oben beschrieben kann die I/O-Schaltung 100 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung auf verschiedenste Art und Weise verändert werden. Obwohl nicht explizit gezeigt, können durch die Kombination der Modifikationen gemäß der 2 bis 5 auch weitere Modifikationen erzeugt werden.
  • 6 zeigt einen Schaltkreis einer I/O-Schaltung 200 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. Die I/O-Schaltung 200 umfasst einen Transmitter 210, einen Empfänger 220, einen Vor-Treiber 230, einen Zeitpunkt/Levelregler 240 und einen Übertragungsregler 250. Der Übertragungsregler 210, der Vor-Treiber 230 und der Empfänger 220 entsprechen dem in 1 dargestellten Übertrager 110, dem Vor-Treiber 130 und dem Empfänger 120. Auf eine weitere Beschreibung dafür wird daher verzichtet.
  • Der Zeitpunkt/Levelregler 240 umfasst eine Verzögerungseinheit 241, eine NOR-Gate NOR0, einen Inverter INV2, ein NAND-Gate ND0, einen ersten Levelschieber LC1 und einen dritten Levelschieber LC3. Die Verzögerungseinheitt 241 verzögert das Ausgangsaktivierungssignal OE um eine vorher festgelegte Verzögerungszeit (z. B. erste Verzögerungszeit) und gibt das verzögerte Ausgangsaktivierungssignal OED aus. Das NOR-Gate NOR0 führt mit dem Ausgangsaktivierungssignal OE an dem verzögerten Ausgangsaktivierungssignal OED eine NOR-Operation durch und liefert als Er gebnis ein Eingangssignal für den ersten Levelschieber LC1. Dementsprechend, entspricht das Ausgangssignal des NOR-Gates NOR0 einem invertierten Signal des Ausgangsaktivierungssignals mit einer erweiterten Pulsweite. Das verzögerte Ausgangsaktivierungssignal OED ist auch ein Eingangssignal für den Vor-Treiber 230.
  • Der Inverter INV2 invertiert das verzögerte Ausgangsaktivierungssignal OED. Das NAND-Gate ND0 führt eine NAND-Operation auf dem Ausgangsaktivierungssignal OE und dem Ausgangssignal des Inverters INV2 durch und liefert als Ergebnis ein Eingangssignal zu dem dritten Level-Shifter LC3.
  • Der erste Level-Shifter LC1 aus 6 entspricht dem in 1 dargestellten. Auf eine weitere Beschreibung wird daher verzichtet. Wie der erste Level-Shifter LC1 wandelt der dritte Level-Shifter LC3 das Masseniveau und das Spannungsniveau der ersten Spannungsversorgung VDD in den Spannungslevel der ersten Spannungsversorgung VDD und den Spannungslevel der hohen Spannung VDDH entsprechend um wie in 12C dargestellt.
  • Der Übertragungsregler 250 umfasst einen Pull-Up-Schalter, der zwischen dem Pull-Up-Knoten PU und dem Ausgangsknoten des Vor-Treibers 230 angeordnet ist. Der Pull-Up-Schalter kann als Übertragungs-Gate mit einem NMOS-Transistor MN2 und einem PMOS-Transistor MP2 dargstellt werden.
  • Der Übertragungsregler 250 umfasst ebenfalls einen PMOS-Transistor MP1, der zwischen dem Pull-Up-Knoten PU und dem I/O-Knoten NO angeordnet ist, einen PMOS-Transistor MP3 zwischen dem PMOS-Transistor MP2 und dem I/O-Knoten NO und einen NMOS-Transistor MN3 zwischen einem Verbindungsknoten, z. B. dem Empfangseingangsknoten IR zwischen dem ersten und zweiten Pull-Down-Transistor MN0 und MN1 und dem Gate des PMOS-Transistors MP2.
  • Der dritte Level-Shifter LC3 regelt das Gate des NMOS-Transistors MN2 des Pull-Up-Schalters im Übertragungsregler 250 und wird daher als Schaltregel-Levelschieber bezeichnet. Die Gates des PMOS-Transistors PM1 und PM3 sind mit der ers ten Spannungsversorgung VDD verbunden und das Gate des NMOS-Transistors MN3 ist mit einem Ausgang des Inverters INV2 verbunden.
  • Der Zeitpunkt/Levelregler 240 kann ebenfalls zwei in Reihe geschaltete NMOS-Transistoren MN4 und MN5 zwischen dem Gate des PMOS-Transistors MP2 des Pull-Up-Schalters und dem zweiten Spannungsknoten GND enthalten. Ein Gate des NMOS-Transistors MN4 ist mit der ersten Spannungsversorgung VDD verbunden und das verzögerte Ausgangsaktivierungssignal OED liegt am Gate des NMOS-Transistors MN5 an. Die zwei NMOS-Transistoren MN4 und MN5 werden genutzt um einen Knoten GP2 auf Masseniveau zu halten.
  • Gemäß der vorliegenden Ausführungsform der vorliegenden Erfindung werden der Hauptknoten (bulk node) PB und der Pull-Up-Transistor MP0 im Empfangsbetriebsmodus auf das Spannungsniveau der hohen Spannung VDDH gehoben, wodurch ein unerwünschter Strompfad zu dem Pull-Up-Transistor MP0 verhindert wird. Außerdem wird das Gate des ersten Pull-Down-Transistors MN0 auf das Spannungsniveau der mittleren Spannung VDDM im Empfangsbetriebsmodus gehoben, wodurch das Schwankungsniveau des I/O-Knotens NO vergrößert wird. Als ein Ergebnis ist das Schwankungsniveau der Eingangsdaten daher selbst unter Niederspannungsbetriebsbedingungen nicht beschränkt. Beim Übergang von dem Empfangsmodus zum Übertragungsmodus wechselt eine Spannung am Knoten GN2, z. B. das Gate des NMOS-Transistors MN2 des Pull-Up-Schalters auf das Spannungsniveau der hohen Spannung VDDH, wobei eine Ladung mit hohem Potential am Pull-Up-Knoten PU zur ersten Spannungsversorgung VDD übertragen wird.
  • 7 zeigt einen Schaltkreis einer Modifikation 200a der in 6 dargestellten I/O-Schaltung 200. Die I/O-Schaltung 200a entspricht der I/O-Schaltung 200 in 6 und daher werden lediglich die Unterschiede dazu beschrieben.
  • Der Zeitpunkt/Levelregler 140 aus 7 entspricht dem Zeitpunkt/Levelregler 140 in 1. Demgemäß wird der NMOS-Transistor NM2 des Pull-Up-Schalters durch den Ausgang des zweiten Levelschiebers LC2 geregelt. Während das Gate des NMOS-Transistors MN3 mit dem Ausgang des Inverters INV2 der in 6 dargestellten I/O-Schaltung 200 verbunden ist, ist es in der in 7 dargestellten I/O-Schaltung 200a mit der ersten Spannungsversorgung VDD verbunden.
  • Die I/O-Schaltungen 200, 200a können wie die I/O-Schaltung 100 in 1 in eine I/O-Schaltung 110 wie in 4 dargestellt geändert werden. Mit anderen Worten, kann das Gate des Pull-Down-Transistors MN0 mit der ersten Spannungsversorgung VDD verbunden sein und die I/O-Schaltungen 200, 200a können ebenso einen zwischen den I/O-Knoten NO und den Empfänger 220 geschalteten Empfangsschalttransistor enthalten, mit einem Gate, das die mittlere Spannung VDDM enthält. Ein Beispiel einer solchen Modifikation ist in 8 dargestellt.
  • 8 zeigt die Schaltung einer anderen Modifikation 200b der in 6 dargestellten I/O-Schaltung 200. Verglichen zu der in 6 dargestellten I/O-Schaltung 200 umfasst die I/O-Schaltung 200b den Vor-Treiber 230, den Übertragungsregler 250 und den Zeitpunkt/Levelregler 240 gleich dem in 6 dargestellten und einen Übertrager 210a, der von dem in 6 dargstellten Übertrager 210 verschieden ist und umfasst außerdem einen Empfangsschalttransistor. Der Empfangsschalttransistor ist zwischen dem I/O-Knoten NO und dem Empfänger 220 verbunden und weist ein Gate auf, was von der mittleren Spannung VDDM geregelt wird. Da am Gate des Empfangsschalttransistors das Spannungsniveau der mittleren Spannung VDDM anliegt, schwankt der Empfängereingangsknoten IR zwischen der Spannung der ersten Spannungsversorgung VDD und der Spannung des zweiten Spannungsknotens GND.
  • Derweil wird der erste Pull-Down-Transistor MN0 der I/O-Schaltung 200b in 8 nicht für den Empfangsmodus genutzt und daher wird die Spannung der ersten Spannungsversorgung VDD anstelle der mittleren Spannung VDDM an das Gate des ersten Pull-Down-Transistors MN0 angelegt. Die mittlere Spannung VDDM kann wie oben beschrieben mit dem Spannungsniveau der ersten Spannungsversorgung VDD varrieren.
  • 9 zeigt einen Schaltkreis einer I/O-Schaltung 300 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Die I/O-Schaltung 300 umfasst einen Transmitter 310, einen Empfänger 320, einen Vor-Treiber 330 und einen Zeitpunkt/Levelregler 340. Der Vor-Treiber 330 und der Empfänger 320 entsprechen dem in 1 dargestellten Vor-Treiber 130 und dem Empfänger 120. Auf eine Beschreibung wird daher verzichtet.
  • Der Übertrager 310 umfasst einen ersten Pull-Up-Transistor MN0, einen zweiten Pull-Up-Transistor MP1, einen ersten Pull-Down-Transistor MN0 und einen zweiten Pull-Down-Transistor MN1. Der erste und zweite Pull-Up-Transistor MP0, MP1 sind in Reihe zwischen der ersten Spannungsversorgung VDD und dem I/O-Knoten NO geschaltet. Ein Gate des zweiten Pull-Up-Transistors MP1, z. B. der Pull-Up-Knoten PU ist durch einen Ausgang des Vor-Treibers 330 verbunden. Ein Substrat des ersten und zweiten Pull-Up-Transistors MP0, MP1, z. B. ein gemeinsamer Hauptknoten (bulk node) PB ist mit dem Ausgang des ersten Level-Schiebers LC1 verbunden.
  • Der erste und zweite Pull-Down-Transistor MN0, MN1 sind in Reihe zwischen dem I/O-Knoten NO und dem zweiten Spannungsknoten GND verbunden. Ein Gate des ersten Pull-Down-Transistors MN0 ist mit der mittleren Spannung VDDM verbunden und ein Gate des zweiten Pull-Down-Transistors MN1 ist mit dem anderen Ausgang des Vor-Treibers 330 verbunden.
  • Der Zeitpunkt/Levelregler 340 umfasst eine Verzögerungseinheit 341, ein NOR-Gate NR0, ein NAND-Gate ND0, einen Inverter INV2, einen Level-Schieber LC1, einen NMOS-Transistor MN2 und einen PMOS-Transistor MP2.
  • Beim Übergang vom Empfangsmodus zum Übertragungsmodus regelt der Zeitpunkt/Levelregler 340 den gemeinsamen Hauptknoten (bulk node) PB des ersten und zweiten Pull-Up-Transistors MP0, MP1 um für eine vorher festgelegte Verzögerungszeit die Spannung der ersten Spannungsversorgung VDD zu haben, sodass eine Ladung mit hohem Potential am I/O-Knoten NO zur ersten Spannungsversorgung VDD übertragen wird und die Ausgangsdaten DOUT dann durch den I/O-Knoten NO an das externe Gerät übertragen werden. Im Empfangsmodus regelt der Zeitpunkt/Levelregler 340 den gemeinsamen Hauptknoten (bulk node) PB auf eine hohe Spannung VDDH. Als Ergebnis kann ein Leckstrom durch den ersten und zweiten Pull-Up-Transistor MP0, MP1 verhindert werden.
  • Die Verzögerungseinheit 341 verzögert das Ausgangsaktivierungssignal OE um eine vorher festgelegte Verzögerungszeit (z. B. die erste Verzögerungszeit) und gibt ein verzögertes Ausgangsaktivierungssignal OED aus. Der Inverter INV2 invertiert das verzögerte Ausgangsaktivierungssignal OED.
  • Das NAND-Gate ND0 führt auf dem von der Verzögerungseinheit 341 erzeugten Signal, das das Ausgangsaktivierungssignal OE um eine zweite Verzögerungszeit verzögert und einem Ausgangssignal des Inverters INV2 eine NAND-Operation durch. Zu dieser Zeit kann das durch das Verzögern des Ausgangsaktivierungssignals erzeugte Signal durch die zweite Verzögerungszeit eine unterschiedliche Phase als das verzögerte Ausgangsaktivierungssignal OED haben.
  • Der PMOS-Transistor MP2 wird durch das Ausgangssignal des NAND-Gate ND0 gesteuert und ist zwischen einem Gate, z. B. einem Knoten G0 des ersten Pull-Up-Transistors MP0 und dem gemeinsamen Hauptknoten (bulk node) PB verbunden. Der NMOS-Transistor MN2 ist zwischen dem Inverter INV2 und dem Knoten G0, z. B. dem Gate des ersten Pull-Up-Transistors MP0 verbunden und weist ein Gate auf, das zur ersten Spannungsversorgung VDD verbunden ist.
  • Der Level-Shifter LC1 entspricht dem ersten Level-Shifter LC1 wie oben beschrieben. Mit anderen Worten, konvertiert der Level-Shifter LC1 den Spannungslevel des zweiten Spannungsknoten GND, z. B. dem Masselevel und dem Spannungslevel der ersten Spannungsversorgung VDD in den Spannungslevel der ersten Spannungsversorgung VDD und dementsprechend den Spannungslevel der hohen Spannung VDDH wie in 12A dargestellt. Die hohe Spannung VDDH kann das Doppelte der Spannung der ersten Spannungsversorgung VDD sein oder ähnlich einer hohen Spannung eines über eine Schnittstelle an die I/O-Schaltung 300 angeschlossenen externen Gerätes. Die mittlere Spannung VDDM und die hohe Spannung VDDH, welche höher sind als die Spannung der ersten Spannungsversorgung VDD kann durch einen (nicht gezeigten) Spannungsgenerator erzeugt werden. Der interne Spannungsgenerator kann eine Ladungspumpe umfassen.
  • Die hohe Spannung VDDH wird genutzt um den Hauptknoten (bulk node) PB im Empfangsmodus anzuheben, um dadurch einen ungewollten Strompfad durch den ersten und zweiten Pull-Up-Tranisstor MP0, MP1 zu verhindern. Mit anderen Worten, wird ein Leckstrompfad im Empfangsmodus zwischen dem ersten und zweiten Pull-Up-Transistor MP0, MP1 verhindert. Die mittlere Spannung VDDM wird genutzt, um das Gate des ersten Pull-Down-Transistors MN0 anzuheben, um dadurch Niederspannungsbetriebsbedingungen zu erhalten. In anderen Worten, wird die mittlere Spannung VDDM genutzt, um das Gate des ersten Pull-Down-Transistors MN0 zu regeln, um das begrenzte Schwankungsniveau zu erhöhen.
  • Wie oben beschrieben kann in Bezug auf die Zuverlässigkeit des Gate-Oxids und eine niedrige Betriebsspannung die mittlere Spannung VDDM variiert werden. Zum Beispiel, wenn die Spannung der ersten Spannungsversorgung VDD relativ hoch ist, wird die mittlere Spannung VDDM ähnlich der Spannung der ersten Spannungsversorgung VDD gesetzt, um Spannungen auf dem Gate-Oxid zu verringern. Wenn die Spannung der ersten Spannungsversorgung VDD relativ niedrig ist, das heißt, unter Niederspannungsbetriebsbedingungen, wird die mittlere Spannung VDDM gleich oder höher (z. B. VDD + Vthn) als die Spannung der ersten Spannungsquelle VDD gesetzt. Außerdem wird wie oben beschrieben die Zeitpunkt-Steuermethode genutzt, um die Injektion heißer Ladungsträger, welche beim Übergang vom Empfangsmodus zum Übertragungsmodus auftreten können, zu verhindern. Mit anderen Worten, beim Übergang vom Empfangsmodus zum Übertragungsmodus wird verbleibende Ladung mit hohem Potential am I/O-Pad vor der Datenübertragung entladen, um dadurch die Injektion heißer Ladungsträger zu verhindern.
  • In einem Mehrfach-I/O-System mit einer Vielzahl von I/O-Pads, kann der Zeitpunkt/Levelregler 340 gemeinsam für alle I/O-Pads genutzt werden. Als Ergebnis kann die notwendige Fläche reduziert werden. Der Betrieb der I/O-Schaltung 300 wird im Folgenden beschrieben.
  • Im Übertragungsmodus zum Übertragen der Ausgangsdaten DOUT an ein externes Gerät, sind der Pull-Up-Knoten PU und der Pull-Down-Knoten PD beide auf einem hohen Niveau oder einem niedrigen Niveau, sodass die Ausgangsdaten DOUT an das I/O-Pad übertragen wird. Wenn der Pull-Up-Knoten PU und der Pull-Down-Knoten PD beide auf hohem Niveau sind, wird das I/O-Pad mit der Spannung des zweiten Spannungsknotens GND betrieben. Wenn der Pull-Up-Knoten PU und der Pull-Down-Knoten PD beide einen Logiklevel „low” aufweisen, wird das I/O-Pad mit der Spannung der ersten Spannungsversorgung VDD betrieben.
  • Am Ausgang des Level-Shifters LC1 liegt das Spannungsniveau der ersten Spannungsversorgung VDD an und der Hauptknoten (bulk node) PB weist dann das Spannungsniveau der ersten Spannungsversorgung VDD auf. Ein Body-Effekt des ersten und zweiten Pull-Up-Transistors MP0, MP2 kann dadurch verhindert werden. Das Ausgangsaktivierungssignal OE hat das logische Niveau „high” und das Ausgangssignal des Inverters INV2 hat daher das logische Niveau „low”. Demgemäß wird das Gate, z. B. der Knoten G0 des ersten Pull-Up-Transistors MP0 auf der Spannung des zweiten Spannungsknotens GND durch den NMOS-Transistor MN0 gehalten.
  • Die zweiten Ausgangsdaten des Vor-Treibers 330 werden an den Pull-Down-Knoten PD übertragen. Der zweite Pull-Up-Transistor MP1 und der zweite Pull-Down-Transistor MN1 werden daher in Erwiderung auf die ersten Ausgangsdaten und die zweiten Ausgangsdaten wahlweise angeschaltet und betreiben daher den I/O-Knoten NO mit der Spannung der ersten Spannungsversorgung VDD (oder ziehen Strom durch den I/O-Knoten NO zu dem externen Gerät) oder treiben den I/O-Knoten NO mit der Spannung des zweiten Spannungsknotens GND (oder ziehen Strom von dem I/O-Knoten NO zur Masse).
  • Derweil werden im Empfangsbetriebsmodus zum Empfangen von Eingangsdaten von einem externen Gerät, der erste und zweite Pull-Up-Transistor MP0, MP1 und der zweite Pull-Down-Transistor MN1 des Übertragers 310 ausgeschaltet, um die Eingangsdaten, welche von dem I/O-Pad empfangen wurden, zu dem Empfänger 320 zu übertragen. Die Spannung am Hauptknoten (bulk node) PB hat das Spannungsniveau der Hochspannung VDDH und wird nicht entsprechend der Eingangsdaten geändert. Da die Spannung am Hauptknoten (bulk node) PB auf dem Spannungsniveau der hohen Spannung VDDH gehalten wird, kann ein Leckstrom, z. B. ein ungewollter Strom durch den ersten und zweiten Pull-Up-Transistor MP0, MP1 verhindert werden. Der Knoten G0 wird durch den PMOS-Transistor MP2 ebenfalls mit der hohen Spannung VDDH beaufschlagt, sodass ein Leckstrom durch den ersten und zweiten Pull-Up-Transistor MP0, MP1 verhindert wird.
  • Am Pull-Up-Knoten PU und Knoten S2 liegt die Spannung der ersten Spannungsversorgung VDD an und die Spannung am Pull-Down-Knoten PD hat ein niedriges Niveau. Dementsprechend wird der zweite Pull-Down-Transistor MN1 ausgeschaltet. Das Gate des ersten Pull-Down-Transistors MN0 hat eine mittlere Spannung VDDM und daher schwankt der Eingangsknoten IR zwischen der Spannung der ersten Spannungsversorgung VDD und der Spannung des zweiten Spannungsknotens GND.
  • Danach, wenn das Ausgangsaktivierungssignal OE aktiviert ist und der Übergangsmodus eingetreten ist, liegt am Hauptknoten (bulk node) PB die Spannung der ersten Spannungsversorgung VDD an und die Spannung am Knoten G2 hat für eine Verzögerungszeit einen logischen Level „low”. Zu dieser Zeit entspricht die Spannung am Knoten G2 wegen des NAND-Gates ND0 in etwa einem Schwellwertspannungsniveau und eine Diode D1 ist zwischen dem NAND-Gate ND0 und der Masse verbunden. Als Ergebnis kann die Gate-Oxid-Spannung des PMOS-Transistors MP2 verringert werden. Daher werden Ladungen eines hohen Potentials des I/O-Pads und des Knoten G0 durch die PMOS-Transistoren MP0, MP1 und MP2 zur ersten Spannungsversorgung VDD übertragen.
  • Wie oben beschrieben liegt gemäß den vorliegenden Ausführungsformen der vorliegenden Erfindung am Substrat, d. h. dem gemeinsamen Hauptknoten (bulk node) PB der ersten und zweiten Pull-Up-Transistoren MP0, MP1 die hohe Spannung VDDH an, wodurch ein Leckstrompfad vermieden werden kann. Zusätzlich wird die mittlere Spannung VDDM gemäß einer Betriebsspannung (z. B. der Spannung der ersten Spannungsversorgung VDD) geändert, um das Schwankungsniveau des Empfängereingangsknotens IR unter Niedervoltbetriebsbedingungen zu erhöhen, um dadurch Fehler in den Empfangsdaten zu verringern. Auch beim Übergang vom Empfangsmodus zum Übertragungsmodus wird unter Nutzung der Zeitsteuermethode eine Ladung hohen Potentials am I/O-Pad entladen, wodurch die Injektion heißer Ladungsträger verhindert wird.
  • 10 zeigt einen modifizierten Schaltkreis 300a, der in 9 dargestellten I/O-Schaltung 300. Im Bezug auf 10 umfasst die I/O-Schaltung 300a den Übertrager 310, den Empfänger 320, den Vor-Treiber 330 und einen Zeitpunkt/Levelregler 340a. Der Übertrager 310, der Empfänger 320 und der Vor-Treiber 330 der I/O-Schaltung 300a entsprechen denen der in 9 dargestellten I/O-Schaltung 300, aber der Zeitpunkt/Levelregler 340a der I/O-Schaltung 300a ist von dem Zeitpunkt/Levelregler 340 der I/O-Schaltung 300 verschieden. Dementsprechend wird im Folgenden vor allem der Unterschied zwischen der I/O-Schaltung 300 und der I/O-Schaltung 300a beschrieben.
  • Ein NMOS-Transistor MN2 des Zeitpunkt/Levelreglers 340a ist zwischen dem Pull-Up-Knoten PU und dem Gate des ersten Pull-Up-Transistors MP0, z. B. dem Knoten G0 verbunden und hat ein mit der ersten Spannungsversorgung VDD verbundenes Gate.
  • Die I/O-Schaltkreise 300, 300a können wie die I/O-Schaltung 100 in 1 zur I/O-Schaltung 110c in 4 verändert werden. Mit anderen Worten, kann das Gate des Pull-Down-Transistors MN0 mit der ersten Spannungsversorgung VDD verbunden sein und die I/O-Schaltkreise 300 und 300a können außerdem einen Empfangsschalttransistor umfassen, der zwischen dem I/O-Knoten NO und dem Empfänger 320 ver bunden ist und an dessen Gate die mittlere Spannung VDDM angelegt ist. Ein Beispiel solcher Modifikation ist in 11 dargestellt. Wie oben beschrieben kann ein I/O-Schaltkreis gemäß der beispielhaften Ausführungsform der vorliegenden Erfindung auf verschiedene Art und Weisen modifiziert werden.
  • 13 und 14 stellen Beispiele eines integrierten Schaltkreises (IC) dar, welche eine I/O-Schaltung gemäß wenigstens einer beispielhaften Ausführungsform der vorliegenden Erfindung nutzen.
  • 13 zeigt ein Blockschaltbild eines Speichersystems 500 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. Das Speichersystem umfasst ein Speicherbauelement 520, einen Speichercontroller 510, der das Speicherbauelement 520 steuert. Der Speichercontroller 510 umfasst SRAM 511, CPU 512, Leitschnittstelle 513 und Speicherschnittstelle 514, welche über einen Bus 515 miteinander kommunizieren. Das Speicherbauelement umfasst einen Speicherkern 530, welcher mit dem Speichercontroller 540 kommuniziert, welcher wiederum mit der I/O-Schaltung 550 kommuniziert, die gemäß wenigstens einer der beispielhaften Ausführungsformen der vorliegenden Erfindung implementiert ist.
  • Ein Speicherbauelement oder Speichermodul gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung kann ebenfalls in einem Computersystem, beispielsweise einem mobilen Gerät oder einem Desktopcomputer verwendet werden. 14 zeigt ein Beispiel eines Computersystems. Im Bezug auf 14 umfasst ein Computersystem 400 das Speichersystem 500 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung, eine Spannungsversorgung 710, eine zentrale Steuereinheit (CPU) 720, einen Zufallszugriffspeicher (RAM) 730, und eine Benutzerschnittstelle 740, die elektrisch durch einen Systembus miteinander verbunden sind.
  • Wie oben beschrieben, hat gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung das Substrat, beispielsweise ein Hauptknoten (bulk node) eines Pull-Up-Transistors eine hohe Spannung, um einen Leckstrompfad zu vermeiden. Außerdem wird die mittlere Spannung gemäß der Betriebsspannung verändert, um das Schwankungsniveau des Empfängereingangsknotens unter Niederspannungsbetriebsbedingungen zu erhöhen, sodass die Spannung der Empfangsdaten selbst unter Niederspannungsbetriebsbedingungen sichergestellt werden kann. Als Ergebnis können Fehler in den Empfangsdaten verringert werden. Beim Übergang vom Empfangsmodus zum Übertragungsmodus kann außerdem eine am I/O-Pad verbleibende Ladung hohen Potentials entladen werden, wobei die Zeitsteuermethode genutzt wird, bevor die Ausgangsdaten und das externe Gerät übertragen werden, sodass die Injektion heißer Ladungsträger verhindert wird. Demgemäß kann selbst unter Niederspannungsbetriebsbedingungen ein Leckstrom im Empfangsmodus, die Injektion heißer Ladungsträger beim Übergang vom Empfangsmodus zum Übertragungsmodus und eine Abahme der Zuverlässigkeit des Gate-Oxids verhindert werden.
  • Auch wenn die vorliegende Erfindung vor allem im Bezug auf beispielhafte Ausführungsformen gezeigt und beschrieben wurde, ist es klar, dass ein Fachmann noch verschiedene andere Änderungen in Form und Detail daran vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Erfindung wie sie in den folgenden Patentansprüchen dargelegt ist, abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - KR 10-2009-0034870 [0001]

Claims (31)

  1. Eingangs-/Ausgangsschaltung (100), umfassend: einen I/O-Knoten (NO) verbunden mit einer Pull-Up- und Pull-Down-Schaltung, umfassend einen Pull-Up-Transistor (MPO) und einen Pull-Down-Transistor (MNO) um einen Dateneingang von einem I/O-Pad zu empfangen und eine Datenausgabe an das I/O-Pad zu senden; einen Levelschieber (LC1), um verschiedene Spannungen inklusive einer Betriebsspannung und einer hohen Spannung, die eine höhere Spannung aufweist als die Betriebsspannung bereitzustellen; und eine Signalsteuerschaltung (150) zum Steuern des an der Pull-Up- und Pull-Down-Schaltung anliegenden Spannungsniveaus, wobei während eines Dateneingangsbetriebsmodus Daten am I/O-Knoten von dem I/O-Pad empfangen werden und der Pull-Up-Transistor (MPO) mit der hohen Spannung beaufschlagt ist und während des Datenausgabebetriebsmodus, Daten an den I/O-Knoten (NO) ausgegeben werden und der Pull-Down-Transistor (MNO) aktiviert wird, um den I/O-Knoten (NO) auf Masse herunterzuziehen, wenn die I/O-Daten logisch „low” sind und der Pull-Up-Transistor (MPO) aktiviert ist, wenn die Ausgangsdaten logisch „high” sind.
  2. Eingangs-/Ausgangsschaltung (100) gemäß Anspruch 1, wobei während des Datenausgabebetriebsmodus der Levelschieber (LC1) konfiguriert ist, die Betriebsspannung an das Substrat (PB) des Pull-Up-Transistors (MPO) anzulegen.
  3. Die Eingangs-/Ausgangsschaltung (100) gemäß Anspruch 1, wobei während des Datenausgabebetriebsmodus die Signalsteuerschaltung konfiguriert ist, um eine Gate-Spannung an den Pull-Up-Transistor (MPO) anzulegen, welche zwischen der Betriebsspannung und einem niedrigen Niveau schwankt um den Pull-Up-Transistor (MPO) zu aktivieren, wenn die Ausgangsdatenspannung hoch ist.
  4. Die Eingangs-/Ausgangsschaltung (100) gemäß Anspruch 1, wobei während des Dateneingangsbetriebsmodus der Levelschieber (LC1) konfiguriert ist, um die hohe Spannung an das Substrat (PB) des Pull-Up-Transistors (MPO) anzulegen.
  5. Die Eingangs-/Ausgangsschaltung (100) gemäß Anspruch 1, wobei die Signalsteuerschaltung konfiguriert ist, um an das Gate des Pull-Down-Transistors (MNO) eine mittlere Spannung anzulegen, welche gleich oder größer der Betriebsspannung ist.
  6. Die Eingangs-/Ausgangsschaltung (100) gemäß Anspruch 1, wobei die Signalsteuerschaltung konfiguriert ist, eine Verzögerung anzusetzen, wenn der Dateneingangsbetriebsmodus zum Datenausgangsbetriebsmodus umgeschaltet wird, um am I/O-Knoten eine Spannungsschwankung von einem hohen Niveau auf ein niedriges Niveau zu verzögern.
  7. I/O-Schaltung (100), umfassend: einen Übertrager (110) zur Übertragung der Ausgangsdaten durch den I/O-Knoten an ein externes Gerät, der wenigstens einen Pull-Up-Transistor (MPO), verbunden zwischen einer ersten Spannungsversorgung (VDD) und einem I/O-Knoten (NO) und wenigstens einen Pull-Down-Transistor (MNO), verbunden zwischen dem I/O-Knoten (NO) und einem zweiten Spannungsknoten enthält; einen Empfänger (120), der durch den I/O-Knoten (NO) Eingangsdaten empfängt; und einen Zeitpunkt/Level-Regler (140), konfiguriert, um eine Spannung der ersten Spannungsversorgung (VDD) in einem Übertragungsmodus wahlweise an einen Hauptknoten (bulk node) (PB) des wenigstens einen Pull-Up-Transistors (MPO) anzulegen, und der regelt, dass der Hauptknoten (bulk node) (PB) eine Spannung höher als die Spannung der ersten Spannungsversorgung (VDD) aufweist.
  8. I/O-Schaltung (100) gemäß Anspruch 7, wobei der wenigstens eine Pull-Down-Transistor einen ersten Pull-Down-Transistor (MPO) und einen zweiten Pull-Down-Transistor enthält (MN1), welche in Reihe miteinander verbunden sind, und der zweite Pull-Down-Transistor (MN1) mit dem zweiten Spannungsknoten verbunden ist.
  9. I/O-Schaltung (100d) gemäß Anspruch 7, wobei der wenigstens eine Pull-Up-Transistor einen ersten Pull-Up-Transistor (MPO) und einen zweiten Pull-Up-Transistor (MP2) in Reihe miteinander verbunden enthält, und der zweite Pull-Up-Transistor (MP2) mit dem I/O-Knoten verbunden ist.
  10. I/O-Schaltung gemäß Anspruch 7, wobei der Zeitpunkt/Level-Regler (140) konfiguriert ist, eine Verzögerung anzusetzen, wenn der Dateneingangsbetriebsmodus auf den Datenausgangsbetriebsmodus umgeschaltet wird, um ein Spannungsniveau des Hauptknotens (bulk node) (PB) von einem hohen Niveau auf ein niedriges Niveau zu wechseln, bevor Ausgangsdaten durch den I/O-Knoten (NO) an das externe Gerät übertragen werden.
  11. I/O-Schaltung (100b) gemäß Anspruch 7, weiterhin umfassend: einen Transistor (MP2), der zwischen den Hauptknoten (bulk node) (PB) und ein Gate des wenigstens einen Pull-Up-Transistors (MPO) gekoppelt ist; und eine Diode (D1), gekoppelt zwischen einem Gate des Transistors (MP2) und einem zweiten Spannungsknoten, wobei die Diode (D1) konfiguriert ist, um die Erhöhung einer Spannungsdifferenz zwischen dem Gate und der Source des Transistors (MP2) zu verhindern, und um zu verhindern, dass die Gate-Spannung des Transistors (MP2) höher als die Spannung der ersten Spannungsversorgung (VDD) wird.
  12. I/O-Schaltung gemäß Anspruch 11, wobei der wenigstens eine Pull-Up-Transistor einen in Reihe geschalteten ersten Pull-Up-Transistor (MPO) und zweiten Pull-Up-Transistor umfasst, und wobei der Transistor zwischen dem Hauptknoten (bulk node) (PB) und dem Gate des ersten Pull-Up-Transistors verbunden ist.
  13. I/O-Schaltung gemäß Anspruch 12, weiterhin umfassend einen Empfangsschalttransistor (MN3) verbunden zwischen dem I/O-Knoten (NO) und dem Empfänger (120), wobei der Empfangsschalttransistor (MN3) konfiguriert ist, eine Spannungsschwankung am Empfänger (120) zu steuern.
  14. I/O-Schaltung gemäß Anspruch 12, wobei der Zeitpunkt/Level-Regler (140) außerdem einen Pull-Up-Schalttransistor, verbunden mit dem Gate des ersten Pull-Up-Transistors (MPO) und dem Gate des zweiten Pull-Up-Transistors enthält.
  15. I/O-Schaltung (100) gemäß Anspruch 7, wobei der Zeitpunkt/Level-Regler (140) außerdem umfasst: einen ersten Level-Schieber (LC1), der das Niveau eines Signals wandelt, das durch eine Logikoperation auf dem Ausgangsaktivierungssignal (OE) und dem verzögerten Ausgangsaktivierungssignal (OED), welches aus dem Verzögern des Ausgangsaktivierungssignals (OE) entstanden ist, erhalten wurde, und der das Niveau-verschobene Signal an den Hauptknoten (bulk node) (PB) ausgibt.
  16. I/O-Schaltung (100) gemäß Anspruch 7, wobei der wenigstens eine Pull-Down-Transistor einen in Reihe geschalteten ersten Pull-Down-Transistor (MNO) und zweiten Pull-Down-Transistor (MN1) umfasst, und wobei die I/O-Schaltung außerdem umfasst: einen Vor-Treiber (130), der ein Pull-Up-Signal und ein Pull-Down-Signal basierend auf dem verzögerten Ausgangsaktivierungssignal (OED) und den Ausgangsdaten erzeugt und der das Pull-Up-Signal und das Pull-Down-Signal an einen Pull-Up-Knoten (PU), entsprechend dem Gate des wenigstens einen Pull-Up-Transistors (MPO) und Pull-Down-Knoten (PD) entsprechend dem Gate des entsprechenden zweiten Pull-Down-Transistors (MN1) ausgibt.
  17. I/O-Schaltung (100) gemäß Anspruch 15, wobei der erste Level-Schieber (LC1) konfiguriert ist, ein Spannungsniveau des zweiten Spannungsknotens in ein Spannungsniveau der ersten Spannungsversorgung zu konvertieren, und ein Spannungsniveau der ersten Spannungsversorgung (VDD) in ein Spannungsniveau einer hohen Spannung zu konvertieren, und wobei die hohe Spannung größer ist als die Spannung der ersten Spannungsversorgung (VDD).
  18. I/O-Schaltung gemäß Anspruch 7, wobei der zweite Spannungsknoten auf Masse liegt.
  19. I/O-Schaltung gemäß Anspruch 16, weiterhin umfassend einen Übertragungskontroller (150), der zwischen dem Vor-Treiber (130) und dem wenigstens einen Pull-Up-Transistor (MPO) und dem wenigstens einen Pull-Down-Transistor (MNO) verbunden ist, um die Ausgangsdatenübertragung durch den I/O-Knoten (NO) an das externe Gerät zu steuern.
  20. I/O-Schaltung (100) gemäß Anspruch 19, wobei der Übertragungskontroller (150) einen zwischen dem wenigstens einen Pull-Up-Transistor (MPO) und dem Vor-Treiber (130) gekoppelten Pull-Up-Schalter (MN2) umfasst.
  21. I/O-Schaltung (100) gemäß Anspruch 20, wobei der Zeitpunkt/Level-Regler (140) einen Schaltsteuerlevel-Schieber (LC2) umfasst, der konfiguriert ist, um den Pull-Up-Schalter (MN2) zum Übertragen der Ausgangsdaten zu dem externen Gerät durch den I/O-Knoten (NO) zu steuern.
  22. I/O-Schaltung (100) gemäß Anspruch 21, wobei der Schaltsteuerlevel-Schieber (LC2) konfiguriert ist, um ein Spannungsniveau der ersten Spannungsversorgung (VDD) in eine mittlere Spannung zu wandeln, die größer als die erste Betriebsspannung ist und um ein Spannungsniveau des zweiten Spannungsknotens in ein Spannungsniveau der ersten Betriebsspannung zu wandeln.
  23. I/O-Schaltung (100) gemäß Anspruch 22, wobei der Pull-Up-Schalter (MN2) einem Übertragungsgate entspricht.
  24. I/O-Schaltung (100) gemäß Anspruch 23, wobei der Zeitpunkt/Level-Regler (140) einen Übertragungsgatelevel-Schieber (LC2) umfasst, der konfiguriert ist, um das Übertragungsgate zum Übertragen der Ausgangsdaten durch den I/O-Knoten (NO) zu dem externen Gerät zu steuern.
  25. I/O-Schaltung (100) gemäß Anspruch 21, wobei der Übertragungsgatelevel-Schieber (LC2) konfiguriert ist, um ein Spannungsniveau des zweiten Spannungsknotens in ein Spannungsniveau der ersten Spannungsversorgung zu konvertieren, und ein Spannungsniveau der ersten Spannungsversorgung in ein Spannungsniveau einer Hochspannung zu konvertieren, und wobei die Hochspannung größer ist als die Spannung der ersten Spannungsversorgung.
  26. Ein Speichersystem (500), umfassend: einen Speicherkontroller (510) mit einer Speicherschnittstelle (514); und ein Speicherbauelement (520) mit einem Speicher und einer Eingangs/Ausgangs-Schaltung (550), die mit der Memoryschnittstelle (514) kommuniziert, wobei die Eingangs/Ausgangs-Schaltung (550) umfasst: einen Übertrager (110), der wenigstens einen Pull-Up-Transistor (MPO), verbunden zwischen einer ersten Betriebsspannung und einem I/O-Knoten (NO) und we nigstens einem Pull-Down-Transistor (MNO), verbunden zwischen dem I/O-Knoten (NO) und einem zweiten Spannungsknoten zum Übertragen der Ausgangsdaten durch den I/O-Knoten (NO) zu der Speicherschnittstelle umfasst; einen Empfänger (120), der Eingangsdaten von der Speicherschnittstelle durch den I/O-Knoten (NO) empfängt, und einen Zeitpunkt/Levelregler (140), konfiguriert um wahlweise eine Spannung der ersten Spannungsversorgung in einem Übertragungsbetriebsmodus an einen Hauptknoten (bulk node) (PB) des wenigstens einen Pull-Up-Transistors (MPO) anzulegen, und der den Hauptknoten (bulk node) (PB) derart regelt, dass eine Spannung höher als die Spannung der ersten Spannungsversorgung anliegt.
  27. Speichersystem (500) gemäß Anspruch 26, wobei die Ausgangsdaten an einen Chipkontroller (540) im Speicherbauelement (520) übertragen werden und die Eingangsdaten von dem Chipkontroller (540) im Speicherbauelement (520) empfangen werden.
  28. Computersystem (700), umfassend: eine zentrale Recheneinheit (720); und ein Speichersystem (500), das über einen Systembus (750) mit der zentralen Recheneinheit (720) kommunizieren kann, wobei das Speichersystem (500) umfasst: einen Speicherkontroller (510) mit einer Speicherschnittstelle (514); und ein Speicherbauelement (510) mit einem Speicher und einer Eingangs/Ausgangs-Schaltung (550), die mit der Speicherschnittstelle (514) kommuniziert, wobei die Eingangs/Ausgangs-Schaltung (550) umfasst: einen Übertrager (110), der wenigstens einen Pull-Up-Transistor (MPO), verbunden zwischen der ersten Betriebsspannung und dem IO-Knoten (NO) und wenigstens einen Pull-Down-Transistor (MNO), verbunden zwischen dem I/O-Knoten (NO) und dem zweiten Spannungsknoten umfasst, um die Ausgangsdaten über den I/O-Knoten (NO) zu dem Systembus (750) zu übertragen; einen Empfänger (120), der durch den I/O-Knoten (NO) von dem Systembus (750) Eingangsdaten empfängt; und einen Zeitpunkt/Level-Regler (140), der konfiguriert ist, um wahlweise eine Spannung der ersten Spannungsquelle in einem Übertragungsbetriebsmodus an einen Hauptknoten (bulk node) (PB) des wenigstens einen Pull-Up-Transistors (MPO) zu übertragen, und der steuert, dass an dem Hauptknoten (bulk node) (PB) eine Spannung höher als die Spannung in der ersten Spannungsversorgung anliegt.
  29. Verfahren zum Betreiben eines I/O-Puffers mit einem I/O-Pad, umfassend: das im Übertragungsbetriebsmodus zum Übertragen von Ausgangsdaten zu einem externen Gerät wahlweise Anschalten von: einem Pull-Up-Transistor (MPO), der in Erwiderung auf die ersten Ausgangsdaten mit einem logischen „high” Signal zu dem I/O-Pad gekoppelt ist, oder einem Pull-Down-Transistor (MNO), der in Erwiderung auf die zweiten Ausgangsdaten mit einem logischen „low” Signal zu dem I/O-Pad gekoppelt ist; Betreiben des I/O-Pads mit einer Spannung der ersten Betriebsspannung für die erste Ausgangsdatenübertragung; Betreiben des I/O-Pads mit einer Spannung eines zweiten Spannungsknotens zum Übertragen der zweiten Ausgangsdaten; und wahlweises Anlegen entweder der ersten Betriebsspannung oder einer Spannung größer als die Spannung der ersten Betriebsspannung an einen Hauptknoten (bulk node) (PB) des Pull-Up-Transistors (MPO).
  30. Verfahren gemäß Anspruch 29, weiterhin umfassend: in einem Empfangsbetriebsmodus zum Empfangen von Eingangsdaten von einem externen Gerät, Abschalten des Pull-Up-Transistors (MPO) und des Pull-Down-Transistors (MNO) des Übertragers (110); und Bereitstellen von Empfangseingangsdaten empfangen durch das I/O-Pad.
  31. Verfahren zum Verhindern der Injektion heißer Ladungsträger an einem I/O-Pad eines I/O-Puffers, wenn ein externes Hochspannungssignal im Empfangsbetriebsmodus empfangen wird und ein Signal mit einem logischen Low-Niveau im Übertragungsmodus an ein externes Gerät ausgegeben wird nachdem der Betriebsmodus vom Empfangsbetriebsmodus zum Übertragungsmodus übergegangen ist, umfassend: wenn der Empfangsbetriebsmodus in den Übertragungsbetriebsmodus geändert wurde, während einer Verzögerungszeit seit der Aktivierung eines Ausgangsaktivierungssignals bis zur Bildung eines Pull-Down-Pfades durch einen Pull-Down-Transistor (MNO) zur Übertragung eines Ausgangssignals auf einem Logiklevel „low”, Verringern der Spannung an dem I/O-Pad durch einen Pull-Up-Transistor (MPO).
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