JP2022003836A - 送信装置および通信システム - Google Patents

送信装置および通信システム Download PDF

Info

Publication number
JP2022003836A
JP2022003836A JP2021170409A JP2021170409A JP2022003836A JP 2022003836 A JP2022003836 A JP 2022003836A JP 2021170409 A JP2021170409 A JP 2021170409A JP 2021170409 A JP2021170409 A JP 2021170409A JP 2022003836 A JP2022003836 A JP 2022003836A
Authority
JP
Japan
Prior art keywords
signal
voltage state
voltage
transistors
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021170409A
Other languages
English (en)
Other versions
JP7147949B2 (ja
Inventor
宏暁 林
Hiroaki Hayashi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Group Corp
Original Assignee
Sony Group Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Group Corp filed Critical Sony Group Corp
Publication of JP2022003836A publication Critical patent/JP2022003836A/ja
Priority to JP2022151191A priority Critical patent/JP7364002B2/ja
Application granted granted Critical
Publication of JP7147949B2 publication Critical patent/JP7147949B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264Arrangements for coupling to transmission lines
    • H04L25/028Arrangements specific to the transmitter end
    • H04L25/0284Arrangements to ensure DC-balance
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264Arrangements for coupling to transmission lines
    • H04L25/028Arrangements specific to the transmitter end
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B3/00Line transmission systems
    • H04B3/02Details
    • H04B3/04Control of transmission; Equalising
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B3/00Line transmission systems
    • H04B3/02Details
    • H04B3/04Control of transmission; Equalising
    • H04B3/06Control of transmission; Equalising by the transmitted signal
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/026Arrangements for coupling transmitters, receivers or transceivers to transmission lines; Line drivers
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264Arrangements for coupling to transmission lines
    • H04L25/0278Arrangements for impedance matching
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264Arrangements for coupling to transmission lines
    • H04L25/0292Arrangements specific to the receiver end
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/38Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40Transmitting circuits; Receiving circuits
    • H04L25/49Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Dc Digital Transmission (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Transmitters (AREA)

Abstract

【課題】通信性能を高めることができる送信装置を得る。【解決手段】本開示の送信装置は、第1の電圧状態、第2の電圧状態、および第1の電圧状態と第2の電圧状態との間の第3の電圧状態とを用いてデータ信号を送信し、第3の電圧状態における電圧を変更可能に構成されたドライバ部と、第3の電圧状態における電圧を変化させることによりドライバ部にエンファシスを行わせる制御部とを備える。【選択図】図13B

Description

本開示は、信号を送信する送信装置、およびそのような送信装置を備えた通信システムに関する。
近年の電子機器の高機能化および多機能化に伴い、電子機器には、半導体チップ、センサ、表示デバイスなどの様々なデバイスが搭載される。これらのデバイス間では、多くのデータのやり取りが行われ、そのデータ量は、電子機器の高機能化および多機能化に応じて多くなってきている。そこで、しばしば、例えば数Gbpsでデータを送受信可能な高速インタフェースを用いて、データのやりとりが行われる。
高速インタフェースにおける通信性能の向上を図るため、様々な技術が開示されている。例えば、特許文献1,2には、3本の伝送路を用いて3つの差動信号を伝送する通信システムが開示されている。また、例えば、特許文献3には、プリエンファシスを行う通信システムが開示されている。
特開平06−261092号公報 米国特許第8064535号明細書 特開2011−142382号公報
このように、通信システムでは、通信性能の向上が望まれており、さらなる通信性能の向上が期待されている。
本開示はかかる問題点に鑑みてなされたもので、その目的は、通信性能を高めることができる送信装置および通信システムを提供することにある。
本開示の送信装置は、ドライバ部と、制御部とを備えている。ドライバ部は、第1の電圧状態、第2の電圧状態、および第1の電圧状態と第2の電圧状態との間の第3の電圧状態とを用いてデータ信号を送信し、第3の電圧状態における電圧を変更可能に構成されたものである。制御部は、第3の電圧状態における電圧を変化させることによりドライバ部にエンファシスを行わせるものである。データ信号は、第1の線路を介して送信する第1の信号と、第2の線路を介して送信する第2の信号と、第3の線路を介して送信する第3の信号とを含む。ドライバ部は、第1のドライバ部と、第2のドライバ部と、第3のドライバ部とを有する。第1のドライバ部は、第1の電源から第1の出力端子への経路上に設けられた複数の第1のトランジスタと、第2の電源から第1の出力端子への経路上に設けられた複数の第2のトランジスタとを有し、第1の出力端子における電圧状態を、第1の電圧状態、第2の電圧状態、および第3の電圧状態のうちのいずれかに選択的に設定するものである。第2のドライバ部は、第2の出力端子における電圧状態を、第1の電圧状態、第2の電圧状態、および第3の電圧状態のうちのいずれかに選択的に設定するものである。第3のドライバ部は、第3の出力端子における電圧状態を、第1の電圧状態、第2の電圧状態、および第3の電圧状態のうちのいずれかに選択的に設定するものである。第1の出力端子、第2の出力端子、および第3の出力端子における電圧状態は、互いに異なる。制御部は、複数の第1のトランジスタのうちのオン状態にする第1のトランジスタの数を変更するとともに、複数の第2のトランジスタのうちのオン状態にする第1のトランジスタの数を変更することにより、第1のドライバ部にエンファシスを行わせるものである。
本開示の通信システムは、送信装置と、受信装置とを備えている。送信装置は、ドライバ部と、制御部とを有している。ドライバ部は、第1の電圧状態、第2の電圧状態、および第1の電圧状態と第2の電圧状態との間の第3の電圧状態とを用いて受信装置に対してデータ信号を送信し、第3の電圧状態における電圧を変更可能に構成されたものである。制御部は、第3の電圧状態における電圧を変化させることにより送信部にエンファシスを行わせるものである。データ信号は、第1の線路を介して送信する第1の信号と、第2の線路を介して送信する第2の信号と、第3の線路を介して送信する第3の信号とを含む。ドライバ部は、第1のドライバ部と、第2のドライバ部と、第3のドライバ部とを有する。第1のドライバ部は、第1の電源から第1の出力端子への経路上に設けられた複数の第1のトランジスタと、第2の電源から第1の出力端子への経路上に設けられた複数の第2のトランジスタとを有し、第1の出力端子における電圧状態を、第1の電圧状態、第2の電圧状態、および第3の電圧状態のうちのいずれかに選択的に設定するものである。第2のドライバ部は、第2の出力端子における電圧状態を、第1の電圧状態、第2の電圧状態、および第3の電圧状態のうちのいずれかに選択的に設定するものである。第3のドライバ部は、第3の出力端子における電圧状態を、第1の電圧状態、第2の電圧状態、および第3の電圧状態のうちのいずれかに選択的に設定するものである。第1の出力端子、第2の出力端子、および第3の出力端子における電圧状態は、互いに異なる。制御部は、複数の第1のトランジスタのうちのオン状態にする第1のトランジスタの数を変更するとともに、複数の第2のトランジスタのうちのオン状態にする第1のトランジスタの数を変更することにより、第1のドライバ部にエンファシスを行わせるものである。
本開示の送信装置および通信システムでは、第1の電圧状態、第2の電圧状態、および第3の電圧状態を用いて、データ信号が送信される。この第3の電圧状態における電圧は変更可能に構成されている。そして、第3の電圧状態における電圧を変化させることにより、エンファシスが行われる。
本開示の送信装置および通信システムによれば、第1の電圧状態と第2の電圧状態との間の第3の電圧状態における電圧を変化させることにより、エンファシスを行うようにしたので、通信性能を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の一実施の形態に係る通信システムの一構成例を表すブロック図である。 図1に示した通信システムが送受信する信号の電圧状態を表す説明図である。 図1に示した通信システムが送受信するシンボルの遷移を表す説明図である。 図1に示した送信部の一構成例を表すブロック図である。 図4に示した遷移検出部の一動作例を表す表である。 図4に示した出力部の一動作例を表す表である。 第1の実施の形態に係る出力部の一構成例を表すブロック図である。 図7に示したタイミング制御部の一動作例を表すタイミング波形図である。 図1に示した受信部の一構成例を表すブロック図である。 図9に示した受信部の受信動作の一例を表す説明図である。 図9に示した受信部の受信動作の一例を表す他の説明図である。 通信システムの一特性例を模式的に表すアイダイアグラムである。 第1の実施の形態に係る通信システムの一動作例を表すタイミング波形図である。 第1の実施の形態に係る通信システムの一動作例を表す他のタイミング波形図である。 第1の実施の形態に係る通信システムの一動作例を表す他のタイミング波形図である。 第1の実施の形態に係る通信システムの一動作例を表す他のタイミング波形図である。 第1の実施の形態に係る通信システムの一動作例を表す他のタイミング波形図である。 第1の実施の形態に係る通信システムの一特性例を表すアイダイアグラムである。 第1の実施の形態に係る通信システムの一特性例を表す他のアイダイアグラムである。 第1の実施の形態に係る通信システムの一特性例を表す他のアイダイアグラムである。 第1の実施の形態に係る通信システムの一特性例を表す他のアイダイアグラムである。 比較例に係る通信システムの一動作例を表すタイミング波形図である。 比較例に係る通信システムの一動作例を表す他のタイミング波形図である。 比較例に係る通信システムの一動作例を表す他のタイミング波形図である。 比較例に係る通信システムの一動作例を表す他のタイミング波形図である。 比較例に係る通信システムの一動作例を表す他のタイミング波形図である。 第1の実施の形態の変形例に係る出力部の一構成例を表すブロック図である。 図16に示したドライバ部の一構成例を表す回路図である。 第2の実施の形態に係る出力部の一構成例を表すブロック図である。 図18に示したドライバ部の一構成例を表す回路図である。 図18に示した出力部の一動作例を表す表である。 図18に示した出力部の一動作例を表す模式図である。 図18に示した出力部の一動作例を表す他の模式図である。 図18に示した出力部の一動作例を表す他の模式図である。 第2の実施の形態に係る通信システムの一動作例を表すタイミング波形図である。 第2の実施の形態に係る通信システムの一動作例を表す他のタイミング波形図である。 第2の実施の形態に係る通信システムの一動作例を表す他のタイミング波形図である。 第2の実施の形態に係る通信システムの一動作例を表す他のタイミング波形図である。 第2の実施の形態に係る通信システムの一動作例を表す他のタイミング波形図である。 第2の実施の形態に係る通信システムの一特性例を表すアイダイアグラムである。 一実施の形態に係る通信システムが適用されたスマートフォンの外観構成を表す斜視図である。 一実施の形態に係る通信システムが適用されたアプリケーションプロセッサの一構成例を表すブロック図である。 一実施の形態に係る通信システムが適用されたイメージセンサの一構成例を表すブロック図である。 一実施の形態に係る通信システムが適用された車両制御システムの一構成例を表すブロック図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態
2.第2の実施の形態
3.適用例
<1.第1の実施の形態>
[構成例]
図1は、第1の実施の形態に係る通信システム(通信システム1)の一構成例を表すものである。通信システム1は、プリエンファシスにより通信性能の向上を図るものである。
通信システム1は、送信装置10と、伝送路100と、受信装置30とを備えている。送信装置10は、3つの出力端子ToutA,ToutB,ToutCを有し、伝送路100は、線路110A,110B,110Cを有し、受信装置30は、3つの入力端子TinA,TinB,TinCを有している。そして、送信装置10の出力端子ToutAおよび受信装置30の入力端子TinAは、線路110Aを介して互いに接続され、送信装置10の出力端子ToutBおよび受信装置30の入力端子TinBは、線路110Bを介して互いに接続され、送信装置10の出力端子ToutCおよび受信装置30の入力端子TinCは、線路110Cを介して互いに接続されている。線路110A〜110Cの特性インピーダンスは、この例では約50[Ω]である。
送信装置10は、出力端子ToutAから信号SIGAを出力し、出力端子ToutBから信号SIGBを出力し、出力端子ToutCから信号SIGCを出力する。そして、受信装置30は、入力端子TinAを介して信号SIGAを受信し、入力端子TinBを介して信号SIGBを受信し、入力端子TinCを介して信号SIGCを受信する。信号SIGA,SIGB,SIGCは、それぞれ、3つの電圧状態SH,SM,SLをとり得るものである。ここで、電圧状態SMは、中レベル電圧VMに対応する状態である。すなわち、電圧状態SMが示す電圧は、後述するように、中レベル電圧VMに加え、この中レベル電圧VMに対してプリエンファシスを行った場合の電圧をも含むものである。同様に、電圧状態SHは、高レベル電圧VHに対応する状態であり、電圧状態SLは、低レベル電圧VLに対応する状態である。
図2は、信号SIGA,SIGB,SIGCの電圧状態を表すものである。送信装置10は、3つの信号SIGA,SIGB,SIGCを用いて、6つのシンボル“+x”,“−x”,“+y”,“−y”,“+z”,“−z”を送信する。例えば、シンボル“+x”を送信する場合には、送信装置10は、信号SIGAを電圧状態SH(例えば高レベル電圧VH)にし、信号SIGBを電圧状態SL(例えば低レベル電圧VL)にし、信号SIGCを電圧状態SM(例えば中レベル電圧VM)にする。シンボル“−x”を送信する場合には、送信装置10は、信号SIGAを電圧状態SLにし、信号SIGBを電圧状態SHにし、信号SIGCを電圧状態SMにする。シンボル“+y”を送信する場合には、送信装置10は、信号SIGAを電圧状態SMにし、信号SIGBを電圧状態SHにし、信号SIGCを電圧状態SLにする。シンボル“−y”を送信する場合には、送信装置10は、信号SIGAを電圧状態SMにし、信号SIGBを電圧状態SLにし、信号SIGCを電圧状態SHにする。シンボル“+z”を送信する場合には、送信装置10は、信号SIGAを電圧状態SLにし、信号SIGBを電圧状態SMにし、信号SIGCを電圧状態SHにする。シンボル“−z”を送信する場合には、送信装置10は、信号SIGAを電圧状態SHにし、信号SIGBを電圧状態SMにし、信号SIGCを電圧状態SLにするようになっている。
伝送路100は、このような信号SIGA,SIGB,SIGCを用いて、シンボルのシーケンスを伝える。すなわち、3つの線路110A,110B,110Cは、シンボルのシーケンスを伝える1つのレーンとして機能するようになっている。
(送信装置10)
送信装置10は、図1に示したように、クロック生成部11と、処理部12と、送信部20とを有している。
クロック生成部11は、クロック信号TxCKを生成するものである。クロック信号TxCKの周波数は、例えば2.5[GHz]である。なお、これに限定されるものではなく、例えば、送信装置10における回路を、いわゆるハーフレートアーキテクチャを用いて構成した場合には、クロック信号TxCKの周波数を1.25[GHz]にすることができる。クロック生成部11は、例えばPLL(Phase Locked Loop)を用いて構成され、例えば送信装置10の外部から供給されるリファレンスクロック(図示せず)に基づいてクロック信号TxCKを生成する。そして、クロック生成部11は、このクロック信号TxCKを、処理部12および送信部20に供給するようになっている。
処理部12は、所定の処理を行うことにより、遷移信号TxF0〜TxF6,TxR0〜TxR6,TxP0〜TxP6を生成するものである。ここで、1組の遷移信号TxF0,TxR0,TxP0は、送信装置10が送信するシンボルのシーケンスにおけるシンボルの遷移を示すものである。同様に、1組の遷移信号TxF1,TxR1,TxP1はシンボルの遷移を示し、1組の遷移信号TxF2,TxR2,TxP2はシンボルの遷移を示し、1組の遷移信号TxF3,TxR3,TxP3はシンボルの遷移を示し、1組の遷移信号TxF4,TxR4,TxP4はシンボルの遷移を示し、1組の遷移信号TxF5,TxR5,TxP5はシンボルの遷移を示し、1組の遷移信号TxF6,TxR6,TxP6はシンボルの遷移を示すものである。すなわち、処理部12は、7組の遷移信号を生成するものである。以下、7組の遷移信号のうちの任意の一組を表すものとして遷移信号TxF,TxR,TxPを適宜用いる。
図3は、遷移信号TxF,TxR,TxPとシンボルの遷移との関係を表すものである。各遷移に付した3桁の数値は、遷移信号TxF,TxR,TxPの値をこの順で示したものである。
遷移信号TxF(Flip)は、“+x”と“−x”との間でシンボルを遷移させ、“+y”と“−y”との間でシンボルを遷移させ、“+z”と“−z”との間でシンボルを遷移させるものである。具体的には、遷移信号TxFが“1”である場合には、シンボルの極性を変更するように(例えば“+x”から“−x”へ)遷移し、遷移信号TxFが“0”である場合には、このような遷移を行わないようになっている。
遷移信号TxR(Rotation),TxP(Polarity)は、遷移信号TxFが“0”である場合において、“+x”と“−x”以外との間、“+y”と“−y”以外との間、“+z”と“−z”以外との間でシンボルを遷移させるものである。具体的には、遷移信号TxR,TxPが“1”,“0”である場合には、シンボルの極性を保ったまま、図3において右回りに(例えば“+x”から“+y”へ)遷移し、遷移信号TxR,TxPが“1”,“1”である場合には、シンボルの極性を変更するとともに、図3において右回りに(例えば“+x”から“−y”へ)遷移する。また、遷移信号TxR,TxPが“0”,“0”である場合には、シンボルの極性を保ったまま、図3において左回りに(例えば“+x”から“+z”へ)遷移し、遷移信号TxR,TxPが“0”,“1”である場合には、シンボルの極性を変更するとともに、図3において左回りに(例えば“+x”から“−z”へ)遷移する。
処理部12は、このような遷移信号TxF,TxR,TxPを7組生成する。そして、処理部12は、この7組の遷移信号TxF,TxR,TxP(遷移信号TxF0〜TxF6,TxR0〜TxR6,TxP0〜TxP6)を送信部20に供給するようになっている。
送信部20は、遷移信号TxF0〜TxF6,TxR0〜TxR6,TxP0〜TxP6に基づいて、信号SIGA,SIGB,SIGCを生成するものである。
図4は、送信部20の一構成例を表すものである。送信部20は、シリアライザ21F,21R,21Pと、送信シンボル生成部22と、遷移検出部25と、出力部26とを有している。
シリアライザ21Fは、遷移信号TxF0〜TxF6およびクロック信号TxCKに基づいて、遷移信号TxF0〜TxF6をこの順にシリアライズして、遷移信号TxF9を生成するものである。シリアライザ21Rは、遷移信号TxR0〜TxR6およびクロック信号TxCKに基づいて、遷移信号TxR0〜TxR6をこの順にシリアライズして、遷移信号TxR9を生成するものである。シリアライザ21Pは、遷移信号TxP0〜TxP6およびクロック信号TxCKに基づいて、遷移信号TxP0〜TxP6をこの順にシリアライズして、遷移信号TxP9を生成するものである。
送信シンボル生成部22は、遷移信号TxF9,TxR9,TxP9およびクロック信号TxCKに基づいて、シンボル信号Tx1,Tx2,Tx3を生成するものである。送信シンボル生成部22は、信号生成部23と、フリップフロップ24とを有している。
信号生成部23は、遷移信号TxF9,TxR9,TxP9およびシンボル信号D1,D2,D3に基づいて、シンボル信号Tx1,Tx2,Tx3を生成するものである。具体的には、信号生成部23は、シンボル信号D1,D2,D3が示すシンボル(遷移前のシンボルDS)と、遷移信号TxF9,TxR9,TxP9とに基づいて、図3に示したように遷移後のシンボルNSを求め、シンボル信号Tx1,Tx2,Tx3として出力するようになっている。
フリップフロップ24は、クロック信号TxCKに基づいてシンボル信号Tx1,Tx2,Tx3をサンプリングして、そのサンプリング結果をシンボル信号D1,D2,D3としてそれぞれ出力するものである。
図5は、送信シンボル生成部22の一動作例を表すものである。この図5は、シンボル信号D1,D2,D3が示すシンボルDSと遷移信号TxF9,TxR9,TxP9とに基づいて生成されるシンボルNSを示している。シンボルDSが“+x”である場合を例に挙げて説明する。遷移信号TxF9,TxR9,TxP9が“000”である場合には、シンボルNSは“+z”であり、遷移信号TxF9,TxR9,TxP9が“001”である場合には、シンボルNSは“−z”であり、遷移信号TxF9,TxR9,TxP9が“010”である場合には、シンボルNSは“+y”であり、遷移信号TxF9,TxR9,TxP9が“011”である場合には、シンボルNSは“−y”であり、遷移信号TxF9,TxR9,TxP9が“1xx”である場合には、シンボルNSは“−x”である。ここで、“x”は、“1”,“0”のどちらであってもよいことを示している。シンボルDSが“−x”である場合、“+y”である場合、“−y”である場合、“+z”である場合、“−z”である場合についても同様である。
遷移検出部25は、遷移信号TxF9,TxR9,TxP9およびシンボル信号D1,D2,D3に基づいて、プリエンファシス制御信号MUP,MDNを生成するものである。具体的には、遷移検出部25は、図5において実線で囲んだWUPで示したように、遷移信号TxF9,TxR9,TxP9が“000”であり、かつシンボル信号D1,D2,D3が示すシンボルDSが“+x”,“+y”,“+z”である場合、および、遷移信号TxF9,TxR9,TxP9が“010”であり、かつシンボル信号D1,D2,D3が示すシンボルDSが“−x”,“−y”,“−z”である場合に、プリエンファシス制御信号MUPを“1”(アクティブ)にするとともに、プリエンファシス制御信号MDNを“0”(非アクティブ)にする。また、遷移検出部25は、図5において破線で囲んだWDNで示したように、遷移信号TxF9,TxR9,TxP9が“000”であり、かつシンボル信号D1,D2,D3が示すシンボルDSが“−x”,“−y”,“−z”である場合、および、遷移信号TxF9,TxR9,TxP9が“010”であり、かつシンボル信号D1,D2,D3が示すシンボルDSが“+x”,“+y”,“+z”である場合に、プリエンファシス制御信号MDNを“1”(アクティブ)にするとともに、プリエンファシス制御信号MUPを“0”(非アクティブ)にする。また、遷移検出部25は、それ以外の場合には、プリエンファシス制御信号MUP,MDNをともに“0”(非アクティブ)にする。すなわち、後述するように、遷移信号TxF9,TxR9,TxP9が“000”または“010”である場合には、信号SIGAと信号SIGBとの差分AB、信号SIGBと信号SIGCとの差分BC、および信号SIGCと信号SIGAとの差分CAのいずれかの遷移時間が長くなるおそれがある。よって、遷移検出部25は、遷移信号TxF9,TxR9,TxP9およびシンボル信号D1,D2,D3に基づいて、シンボル遷移が、差分AB,BC,CAのいずれかの遷移時間が長くなるおそれがあるシンボル遷移であるか否かを確認し、その結果に基づいてプリエンファシス制御信号MUP,MDNを生成するようになっている。
出力部26は、シンボル信号Tx1,Tx2,Tx3およびクロック信号TxCKに基づいて、信号SIGA,SIGB,SIGCを生成するものである。
図6は、出力部26の一動作例を表すものである。出力部26は、例えば、シンボル信号Tx1,Tx2,Tx3が、“100”である場合には、信号SIGAを電圧状態SH(例えば高レベル電圧VH)にし、信号SIGBを電圧状態SL(例えば低レベル電圧VL)にし、信号SIGCを電圧状態SM(例えば中レベル電圧VM)にする。すなわち、出力部26は、シンボル“+x”を生成する。また、例えば、シンボル信号Tx1,Tx2,Tx3が、“011”である場合には、信号SIGAを電圧状態SLにし、信号SIGBを電圧状態SHにし、信号SIGCを電圧状態SMにする。すなわち、出力部26は、シンボル“−x”を生成する。また、例えば、シンボル信号Tx1,Tx2,Tx3が、“010”である場合には、信号SIGAを電圧状態SMにし、信号SIGBを電圧状態SHにし、信号SIGCを電圧状態SLにする。すなわち、出力部26は、シンボル“+y”を生成する。また、例えば、シンボル信号Tx1,Tx2,Tx3が、“101”である場合には、信号SIGAを電圧状態SMにし、信号SIGBを電圧状態SLにし、信号SIGCを電圧状態SHにする。すなわち、出力部26は、シンボル“−y”を生成する。また、例えば、シンボル信号Tx1,Tx2,Tx3が、“001”である場合には、信号SIGAを電圧状態SLにし、信号SIGBを電圧状態SMにし、信号SIGCを電圧状態SHにする。すなわち、出力部26は、シンボル“+z”を生成する。また、例えば、シンボル信号Tx1,Tx2,Tx3が、“110”である場合には、信号SIGAを電圧状態SHにし、信号SIGBを電圧状態SMにし、信号SIGCを電圧状態SLにする。すなわち、出力部26は、シンボル“−z”を生成するようになっている。
図7は、出力部26の一構成例を表すものである。出力部26は、ドライバ制御部27と、タイミング制御部27Tと、プリエンファシス制御部28A,28B,28Cと、ドライバ部29A,29B,29Cとを有している。
ドライバ制御部27は、シンボル信号Tx1,Tx2,Tx3およびクロック信号TxCKに基づいて、信号PUA,PDA,PUB,PDB,PUC,PDCを生成するものである。具体的には、ドライバ制御部27は、図6に示したように、例えば、信号SIGAを電圧状態SH(例えば高レベル電圧VH)にする場合には、信号PUAを“1”にするとともに信号PDAを“0”にし、信号SIGAを電圧状態SL(例えば低レベル電圧VL)にする場合には、信号PDAを“1”にするとともに信号PUAを“0”にし、信号SIGAを電圧状態SM(例えば中レベル電圧VM)にする場合には、信号PUA,PDAをともに“1”にする。信号PUB,PDBおよび信号PUC,PDCについても同様である。そして、ドライバ制御部27は、信号PUA,PDAをプリエンファシス制御部28Aに供給し、信号PUB,PDBをプリエンファシス制御部28Bに供給し、信号PUC,PDCをプリエンファシス制御部28Cに供給するようになっている。
タイミング制御部27Tは、プリエンファシス制御信号MUP,MDNおよびクロック信号TxCKに基づいて、プリエンファシス制御信号MUPに対してタイミング調整を行うことによりプリエンファシス制御信号MUP2を生成するとともに、プリエンファシス制御信号MDNに対してタイミング調整を行うことによりプリエンファシス制御信号MDN2を生成するものである。そして、タイミング制御部27Tは、このプリエンファシス制御信号MUP2,MDN2を、プリエンファシス制御部28A〜28Cに供給するようになっている。
図8は、プリエンファシス制御部28Aに供給される信号PUA,PDAおよびプリエンファシス制御信号MUP2,MDN2の波形の一例を表すものである。信号PUA,PDAは、1つのシンボルに対応する期間(ユニットインターバルUI)ごとに変化し得る。この例では、信号PUAは、タイミングt1において低レベルから高レベルに変化し、そのタイミングt1からユニットインターバルUIの2つ分の時間が経過したタイミングt3において高レベルから低レベルに変化し、そのタイミングt3からユニットインターバルUIの1つ分の時間が経過したタイミングt4において低レベルから高レベルに変化し、そのタイミングt4からユニットインターバルUIの1つ分の時間が経過したタイミングt5において高レベルから低レベルに変化する(図8(A))。また、信号PDAは、タイミングt1からユニットインターバルUIの1つ分の時間が経過したタイミングt2において高レベルから低レベルに変化し、タイミングt3において低レベルから高レベルに変化する(図8(B))。そして、プリエンファシス制御信号MUP2,MDN2は、ユニットインターバルUIの開始タイミングにおいて低レベルから高レベルに変化し得るとともに、ユニットインターバルUIの開始タイミングから、ユニットインターバルUIの半分(0.5UI)の時間が経過したタイミングにおいて高レベルから低レベルに変化し得る。この例では、プリエンファシス制御信号MUP2は、タイミングt1において低レベルから高レベルに変化し、そのタイミングt1から、ユニットインターバルUIの半分(0.5UI)の時間が経過したタイミングにおいて高レベルから低レベルに変化する(図8(C))。また、プリエンファシス制御信号MDN2は、タイミングt4において低レベルから高レベルに変化し、そのタイミングt4から、ユニットインターバルUIの半分(0.5UI)の時間が経過したタイミングにおいて高レベルから低レベルに変化する(図8(D))。この例では、プリエンファシス制御部28Aに供給される信号について説明したが、プリエンファシス制御部28B,28Cに供給される信号についても同様である。このように、タイミング制御部27Tは、プリエンファシス制御信号MUP2,MDN2がユニットインターバルUIの開始タイミングにおいて低レベルから高レベルに変化し、そのタイミングから、ユニットインターバルUIの半分(0.5UI)の時間が経過したタイミングにおいて高レベルから低レベルに変化するように、プリエンファシス制御信号MUP,MDNに対してタイミング調整を行うようになっている。
プリエンファシス制御部28Aは、信号PUA,PDAおよびプリエンファシス制御信号MUP2,MDN2に基づいて、信号PUA1〜PUA24、PDA1〜PDA24を生成するものである。ドライバ部29Aは、信号PUA1〜PUA24、PDA1〜PDA24に基づいて、信号SIGAを生成するものである。ドライバ部29Aは、この例では24個のドライバ29A1〜29A24を有している。ドライバ29A1は、信号PUA1,PDA1に基づいて動作するものであり、ドライバ29A2は、信号PUA2,PDA2に基づいて動作するものである。ドライバ29A3〜29A23についても同様である。ドライバ29A24は、信号PUA24,PDA24に基づいて動作するものである。ドライバ29A1〜29A24の出力端子は、互いに接続されるとともに、出力端子ToutAに接続されている。なお、この例では、24個のドライバ29A1〜29A24を設けたが、これに限定されるものではなく、これに代えて、23個以下または25個以上のドライバを設けてもよい。
プリエンファシス制御部28Bは、プリエンファシス制御部28Aと同様に、信号PUB,PDBおよびプリエンファシス制御信号MUP2,MDN2に基づいて、信号PUB1〜PUB24、PDB1〜PDB24を生成するものである。ドライバ部29Bは、ドライバ部29Aと同様に、信号PUB1〜PUB24、PDB1〜PDB24に基づいて、信号SIGBを生成するものである。ドライバ部29Bは、この例では24個のドライバ29B1〜29B24を有している。ドライバ29B1〜29B24の出力端子は、互いに接続されるとともに、出力端子ToutBに接続されている。
プリエンファシス制御部28Cは、プリエンファシス制御部28Aと同様に、信号PUC,PDCおよびプリエンファシス制御信号MUP2,MDN2に基づいて、信号PUC1〜PUC24、PDC1〜PDC24を生成するものである。ドライバ部29Cは、ドライバ部29Aと同様に、信号PUC1〜PUC24、PDC1〜PDC24に基づいて、信号SIGCを生成するものである。ドライバ部29Cは、この例では24個のドライバ29C1〜29C24を有している。ドライバ29C1〜29C24の出力端子は、互いに接続されるとともに、出力端子ToutCに接続されている。
次に、ドライバ29A1〜29A24,29B1〜29B24,29C1〜29C24の構成について、ドライバ29A1を例に説明する。ドライバ29A1は、トランジスタ91,94と、抵抗素子92,93とを有している。トランジスタ91,94は、この例では、NチャネルMOS(Metal Oxide Semiconductor)型のFET(Field Effect Transistor)である。トランジスタ91のゲートには信号PUA1が供給され、ドレインには電圧V1が供給され、ソースは抵抗素子92の一端に接続されている。トランジスタ94のゲートには信号PDA1が供給され、ドレインは抵抗素子93の一端に接続され、ソースは接地されている。抵抗素子92の一端は、トランジスタ91のソースに接続され、他端は、抵抗素子93の他端および送信装置10の出力端子ToutAに接続されている。抵抗素子93の一端は、トランジスタ94のドレインに接続され、他端は、抵抗素子92の他端および送信装置10の出力端子ToutAに接続されている。この例では、トランジスタ91のオン抵抗と、抵抗素子92の抵抗値との和は、1000[Ω]程度であり、同様に、トランジスタ94のオン抵抗と、抵抗素子93の抵抗値との和は、1000[Ω]程度である。
この構成により、ドライバ制御部27は、例えば、信号PUA,PDAを用いて、出力端子ToutAにおける電圧状態を、3つの電圧状態SH,SM,SLのうちの1つに設定する。具体的には、例えば、信号SIGAの電圧を高レベル電圧VH(電圧状態SH)に設定する場合には、ドライバ制御部27は、信号PUAを“1”にするとともに信号PDAを“0”にする。これにより、プリエンファシス制御部28Aは、信号PUA1〜PUA24のうちの20個を“1”にし、信号PUA1〜PUA24のうちの残りの4つおよび信号PDA1〜PDA24を“0”にする。このとき、ドライバ部29Aでは、24個のトランジスタ91のうちの20個がオン状態になる。その結果、信号SIGAが高レベル電圧VHになるとともに、ドライバ部29Aの出力終端抵抗(出力インピーダンス)が約50[Ω](=1000/20)になる。また、信号SIGAの電圧を低レベル電圧VL(電圧状態SL)に設定する場合には、ドライバ制御部27は、信号PDAを“1”にするとともに信号PUAを“0”にする。これにより、プリエンファシス制御部28Aは、信号PDA1〜PDA24のうちの20個を“1”にし、信号PDA1〜PDA24のうちの残りの4つおよび信号PUA1〜PUA24を“0”にする。このとき、ドライバ部29Aでは、24個のトランジスタ94のうちの20個がオン状態になる。その結果、信号SIGAが低レベル電圧VLになるとともに、ドライバ部29Aの出力終端抵抗(出力インピーダンス)が約50[Ω]になる。
また、出力端子ToutAにおける電圧状態を電圧状態SMに設定する場合には、ドライバ制御部27は、信号PUA,PDAをともに“1”にする。このとき、プリエンファシス制御信号MUP2,MDN2がともに“0”である場合には、プリエンファシス制御部28Aは、信号PUA1〜PUA24のうちの10個、および信号PDA1〜PDA24のうちの10個を“1”にし、信号PUA1〜PUA24のうちの残りの14個、および信号PDA1〜PDA24のうちの残りの14個を“0”にする。このとき、ドライバ部29Aでは、24個のトランジスタ91のうちの10個がオン状態になるとともに、24個のトランジスタ94のうちの10個がオン状態になる。その結果、信号SIGAは中レベル電圧VMになるとともに、ドライバ部29Aの出力終端抵抗(出力インピーダンス)が約50[Ω]になる。また、プリエンファシス制御信号MUP2が“1”であり、プリエンファシス制御信号MDN2が“0”である場合には、プリエンファシス制御部28Aは、信号PUA1〜PUA24のうちの(10+m)個、および信号PDA1〜PDA24のうちの(10−m)個を“1”にし、信号PUA1〜PUA24のうちの残りの(14−m)個、および信号PDA1〜PDA24のうちの残りの(14+m)個を“0”にする。ここで“m”は1以上の自然数である。このとき、ドライバ部29Aでは、24個のトランジスタ91のうちの(10+m)個がオン状態になるとともに、24個のトランジスタ94のうちの(10−m)個がオン状態になる。その結果、信号SIGAは中レベル電圧VMよりもやや高い中レベル電圧VMplusになるとともに、ドライバ部29Aの出力終端抵抗(出力インピーダンス)が約50[Ω]になる。また、プリエンファシス制御信号MDN2が“1”であり、プリエンファシス制御信号MUP2が“0”である場合には、プリエンファシス制御部28Aは、信号PUA1〜PUA24のうちの(10−m)個、および信号PDA1〜PDA24のうちの(10+m)個を“1”にし、信号PUA1〜PUA24のうちの残りの(14+m)個、および信号PDA1〜PDA24のうちの残りの(14−m)個を“0”にする。このとき、ドライバ部29Aでは、24個のトランジスタ91のうちの(10−m)個がオン状態になるとともに、24個のトランジスタ94のうちの(10+m)個がオン状態になる。その結果、信号SIGAは中レベル電圧VMよりもやや低い中レベル電圧VMminusになるとともに、ドライバ部29Aの出力終端抵抗(出力インピーダンス)が約50[Ω]になる。
このようにして、ドライバ制御部27は、信号PUA,PDA,PUB,PDB,PUC,PDCを用いて、出力端子ToutA,ToutB,ToutCにおける電圧状態を設定する。また、プリエンファシス制御部28Aは、信号PUA,PDAおよびプリエンファシス制御信号MUP2,MDN2に基づいて、オン状態にするトランジスタ91,94の数を変更することにより、信号SIGAを電圧状態SMにする際の、信号SIGAの電圧レベルを設定する。同様に、プリエンファシス制御部28Bは、信号PUB,PDBおよびプリエンファシス制御信号MUP2,MDN2に基づいて、オン状態にするトランジスタ91,94の数を変更することにより、信号SIGBを電圧状態SMにする際の、信号SIGBの電圧レベルを設定する。プリエンファシス制御部28Cは、信号PUC,PDCおよびプリエンファシス制御信号MUP2,MDN2に基づいて、オン状態にするトランジスタ91,94の数を変更することにより、信号SIGCを電圧状態SMにする際の、信号SIGCの電圧レベルを設定する。
その際、プリエンファシス制御部28Aは、後述するように、信号SIGAを電圧状態SHまたは電圧状態SLから電圧状態SMに変化させる際、シンボル遷移が、差分AB,BC,CAのいずれかの遷移時間が長くなるおそれがあるシンボル遷移である場合には、信号SIGAの電圧を中レベル電圧VMplusまたは中レベル電圧VMplusにするように、ドライバ部29Aを制御する。同様に、プリエンファシス制御部28Bは、信号SIGBを電圧状態SHまたは電圧状態SLから電圧状態SMに変化させる際、シンボル遷移が、差分AB,BC,CAのいずれかの遷移時間が長くなるおそれがあるシンボル遷移である場合には、信号SIGBの電圧を中レベル電圧VMplusまたは中レベル電圧VMplusにするように、ドライバ部29Bを制御する。また、プリエンファシス制御部28Cは、信号SIGCを電圧状態SHまたは電圧状態SLから電圧状態SMに変化させる際、シンボル遷移が、差分AB,BC,CAのいずれかの遷移時間が長くなるおそれがあるシンボル遷移である場合には、信号SIGCの電圧を中レベル電圧VMplusまたは中レベル電圧VMplusにするように、ドライバ部29Cを制御する。これにより、通信システム1では、通信性能を高めることができるようになっている。
(受信装置30)
図1に示したように、受信装置30は、受信部40と、処理部32とを有している。
受信部40は、信号SIGA,SIGB,SIGCを受信するとともに、この信号SIGA,SIGB,SIGCに基づいて、遷移信号RxF,RxR、RxPおよびクロック信号RxCKを生成するものである。
図9は、受信部40の一構成例を表すものである。受信部40は、抵抗素子41A,41B,41Cと、スイッチ42A,42B,42Cと、アンプ43A,43B,43Cと、クロック生成部44と、フリップフロップ45,46と、信号生成部47とを有している。
抵抗素子41A,41B,41Cは、通信システム1の終端抵抗として機能するものであり、抵抗値は、この例では、50[Ω]程度である。抵抗素子41Aの一端は入力端子TinAに接続されるとともに信号SIGAが供給され、他端はスイッチ42Aの一端に接続されている。抵抗素子41Bの一端は入力端子TinBに接続されるとともに信号SIGBが供給され、他端はスイッチ42Bの一端に接続されている。抵抗素子41Cの一端は入力端子TinCに接続されるとともに信号SIGCが供給され、他端はスイッチ42Cの一端に接続されている。
スイッチ42Aの一端は抵抗素子41Aの他端に接続され、他端はスイッチ42B,42Cの他端に接続されている。スイッチ42Bの一端は抵抗素子41Bの他端に接続され、他端はスイッチ42A,42Cの他端に接続されている。スイッチ42Cの一端は抵抗素子41Cの他端に接続され、他端はスイッチ42A,42Bの他端に接続されている。受信装置30では、スイッチ42A,42B,42Cは、オン状態に設定され、抵抗素子41A〜41Cが終端抵抗として機能するようになっている。
アンプ43Aの正入力端子は、アンプ43Cの負入力端子および抵抗素子41Aの一端に接続されるとともに信号SIGAが供給され、負入力端子は、アンプ43Bの正入力端子および抵抗素子41Bの一端に接続されるとともに信号SIGBが供給される。アンプ43Bの正入力端子は、アンプ43Aの負入力端子および抵抗素子41Bの一端に接続されるとともに信号SIGBが供給され、負入力端子は、アンプ43Cの正入力端子および抵抗素子41Cの一端に接続されるとともに信号SIGCが供給される。アンプ43Cの正入力端子は、アンプ43Bの負入力端子および抵抗素子41Cの一端に接続されるとともに信号SIGCが供給され、負入力端子は、アンプ43Aの正入力端子および抵抗素子41Aの一端に接続されるとともに信号SIGAが供給される。
この構成により、アンプ43Aは、信号SIGAと信号SIGBとの差分AB(SIGA−SIGB)に応じた信号を出力し、アンプ43Bは、信号SIGBと信号SIGCとの差分BC(SIGB−SIGC)に応じた信号を出力し、アンプ43Cは、信号SIGCと信号SIGAとの差分CA(SIGC−SIGA)に応じた信号を出力するようになっている。
図10は、受信部40が受信する信号SIGA〜SIGCの一例を表すものである。この図10は、説明の便宜上、送信装置10がプリエンファシス動作を行わない場合の波形を示している。この例では、受信部40は、6つのシンボル“+x”,“−y”,“−z”,“+z”,“+y”,“−x”をこの順に受信している。このとき、信号SIGAの電圧は、VH,VM,VH,VL,VM,VLのように変化し、信号SIGBの電圧は、VL,VL,VM,VM,VH,VHのように変化し、信号SIGCの電圧は、VM,VH,VL,VH,VL,VMのように変化する。これに応じて、差分AB,BC,CAもまた変化する。例えば、差分ABは、+2ΔV,+ΔV,+ΔV,−ΔV,−ΔV,−2ΔVのように変化し、差分BCは、−ΔV,−2ΔV,+ΔV,−ΔV,+2ΔV,+ΔVのように変化し、差分CAは、−ΔV,+ΔV,−2ΔV,+2ΔV,−ΔV,+ΔVのように変化する。ここで、ΔVは、3つの電圧(高レベル電圧VH、中レベル電圧VM、および低レベル電圧VL)のうちの隣り合う2つの電圧の差である。
図11は、受信部40がシンボル“+x”を受信する場合における、アンプ43A,43B,43Cの一動作例を表すものである。なお、スイッチ42A,42B,42Cは、オン状態であるため、図示を省いている。この例では、信号SIGAは高レベル電圧VHであり、信号SIGBは低レベル電圧VLであり、信号SIGCは中レベル電圧VMである。この場合には、入力端子TinA、抵抗素子41A、抵抗素子41B、入力端子TinBの順に電流Iinが流れる。そして、アンプ43Aの正入力端子には高レベル電圧VHが供給されるとともに負入力端子には低レベル電圧VLが供給され、差分ABは正(AB>0)になるため、アンプ32Aは“1”を出力する。また、アンプ43Bの正入力端子には低レベル電圧VLが供給されるとともに負入力端子には中レベル電圧VMが供給され、差分BCは負(BC<0)になるため、アンプ43Bは“0”を出力する。また、アンプ43Cの正入力端子には中レベル電圧VMが供給されるとともに負入力端子には高レベル電圧VHが供給され、差分CAは負(CA<0)になるため、アンプ43Cは“0”を出力するようになっている。
クロック生成部44は、アンプ43A,43B,43Cの出力信号に基づいて、クロック信号RxCKを生成するものである。
フリップフロップ45は、アンプ43A,43B,43Cの出力信号を、クロック信号RxCKの1クロック分遅延させ、それぞれ出力するものである。フリップフロップ46は、フリップフロップ45の3つの出力信号を、クロック信号RxCKの1クロック分遅延させ、それぞれ出力するものである。
信号生成部47は、フリップフロップ45,46の出力信号、およびクロック信号RxCKに基づいて、遷移信号RxF,RxR,RxPを生成するものである。この遷移信号RxF,RxR,RxPは、送信装置10における遷移信号TxF9,TxR9,TxP9(図4)にそれぞれ対応するものであり、シンボルの遷移を表すものである。信号生成部47は、フリップフロップ45の出力信号が示すシンボルと、フリップフロップ46の出力信号が示すシンボルに基づいて、シンボルの遷移(図3)を特定し、遷移信号RxF,RxR,RxPを生成するようになっている。
処理部32(図1)は、遷移信号RxF,RxR,RxPおよびクロック信号RxCKに基づいて、所定の処理を行うものである。
ここで、ドライバ部29A,29B,29Cは、本開示における「ドライバ部」の一具体例に対応する。ドライバ部29Aは、本開示における「第1のドライバ部」の一具体例に対応する。ドライバ部29Bは、本開示における「第2のドライバ部」の一具体例に対応する。ドライバ部29Cは、本開示における「第3のドライバ部」の一具体例に対応する。信号SIGA,SIGB,SIGCは、本開示における「データ信号」の一具体例に対応する。信号SIGAは、本開示における「第1の信号」の一具体例に対応する。信号SIGBは、本開示における「第2の信号」の一具体例に対応する。信号SIGCは、本開示における「第3の信号」の一具体例に対応する。遷移検出部25、およびプリエンファシス制御部28A,28B,28Cは、本開示における「制御部」の一具体例に対応する。線路110Aは、本開示における「第1の線路」の一具体例に対応する。線路110Bは、本開示における「第2の線路」の一具体例に対応する。線路110Cは、本開示における「第3の線路」の一具体例に対応する。トランジスタ91は、本開示における「第1のトランジスタ」の一具体例に対応する。トランジスタ94は、本開示における「第2のトランジスタ」の一具体例に対応する。タイミング制御部27Tは、本開示における「タイミング制御部」の一具体例に対応する。プリエンファシス制御信号MUP,MDNは、本開示における「第1のエンファシス制御信号」の一具体例に対応する。プリエンファシス制御信号MUP2,MDN2は、本開示における「第2のエンファシス制御信号」の一具体例に対応する。
[動作および作用]
続いて、本実施の形態の通信システム1の動作および作用について説明する。
(全体動作概要)
まず、図1,4,7を参照して、通信システム1の全体動作概要を説明する。送信装置10のクロック生成部11は、クロック信号TxCKを生成する。処理部12は、所定の処理を行うことにより、遷移信号TxF0〜TxF6,TxR0〜TxR6,TxP0〜TxP6を生成する。送信部20(図4)において、シリアライザ21Fは、遷移信号TxF0〜TxF6およびクロック信号TxCKに基づいて遷移信号TxF9を生成し、シリアライザ21Rは、遷移信号TxR0〜TxR6およびクロック信号TxCKに基づいて遷移信号TxR9を生成し、シリアライザ21Pは、遷移信号TxP0〜TxP6およびクロック信号TxCKに基づいて遷移信号TxP9を生成する。送信シンボル生成部22は、遷移信号TxF9,TxR9,TxP9およびクロック信号TxCKに基づいて、シンボル信号Tx1,Tx2,Tx3を生成する。遷移検出部25は、遷移信号TxF9,TxR9,TxP9およびシンボル信号D1,D2,D3に基づいて、プリエンファシス制御信号MUP,MDNを生成する。
出力部26(図7)において、ドライバ制御部27は、シンボル信号Tx1,Tx2,Tx3およびクロック信号TxCKに基づいて、信号PUA,PDA,PUB,PDB,PUC,PDCを生成する。タイミング制御部27Tは、プリエンファシス制御信号MUP,MDNおよびクロック信号TxCKに基づいて、プリエンファシス制御信号MUPに対してタイミング調整を行うことによりプリエンファシス制御信号MUP2を生成するとともに、プリエンファシス制御信号MDNに対してタイミング調整を行うことによりプリエンファシス制御信号MDN2を生成する。プリエンファシス制御部28Aは、信号PUA,PDAおよびプリエンファシス制御信号MUP2,MDN2に基づいて、信号PUA1〜PUA24、PDA1〜PDA24を生成する。プリエンファシス制御部28Bは、信号PUB,PDBおよびプリエンファシス制御信号MUP2,MDN2に基づいて、信号PUB1〜PUB24、PDB1〜PDB24を生成する。プリエンファシス制御部28Cは、信号PUC,PDCおよびプリエンファシス制御信号MUP2,MDN2に基づいて、信号PUC1〜PUC24、PDC1〜PDC24を生成する。ドライバ部29Aは、信号PUA1〜PUA24、PDA1〜PDA24に基づいて信号SIGAを生成する。ドライバ部29Bは、信号PUB1〜PUB24、PDB1〜PDB24に基づいて信号SIGBを生成する。ドライバ部29Cは、信号PUC1〜PUC24、PDC1〜PDC24に基づいて信号SIGCを生成する。
受信装置30(図1)では、受信部40は、信号SIGA,SIGB,SIGCを受信するとともに、この信号SIGA,SIGB,SIGCに基づいて、遷移信号RxF,RxR、RxPおよびクロック信号RxCKを生成する。処理部32は、遷移信号RxF,RxR,RxPおよびクロック信号RxCKに基づいて、所定の処理を行う。
(詳細動作)
次に、送信装置10の動作について、詳細に説明する。送信装置10において、遷移検出部25は、遷移信号TxF9,TxR9,TxP9およびシンボル信号D1,D2,D3に基づいて、プリエンファシス制御信号MUP,MDNを生成する。具体的には、遷移検出部25は、遷移信号TxF9,TxR9,TxP9およびシンボル信号D1,D2,D3に基づいて、シンボル遷移が、差分AB,BC,CAのいずれかの遷移時間が長くなるおそれがあるシンボル遷移であるか否かを確認し、その結果に基づいてプリエンファシス制御信号MUP,MDNを生成する。
図12は、送信装置10がプリエンファシスを行わない場合における、差分AB,BC,CAのアイダイアグラムを模式的に表すものである。図12に示したように、遷移W21,W22は、他の遷移に比べて、遷移時間が長い遷移である。遷移W21は、−2ΔVから+ΔVに変化する遷移であり、遷移W22は、+2ΔVから−ΔVに変化する遷移である。
遷移検出部25は、遷移信号TxF9,TxR9,TxP9およびシンボル信号D1,D2,D3に基づいて、シンボル遷移が、遷移W21,W22のように、差分AB,BC,CAのいずれかの遷移時間が長くなるおそれがあるシンボル遷移であるか否かを確認する。そして、遷移検出部25は、図5に示したように、遷移信号TxF9,TxR9,TxP9が“000”または“010”である場合に、差分AB,BC,CAのいずれかの遷移時間が長くなるおそれがあるシンボル遷移であると判断する。そして、遷移検出部25は、図5において実線で囲んだWUPで示したように、遷移信号TxF9,TxR9,TxP9が“000”であり、かつシンボル信号D1,D2,D3が示すシンボルDSが“+x”,“+y”,“+z”である場合、および、遷移信号TxF9,TxR9,TxP9が“010”であり、かつシンボル信号D1,D2,D3が示すシンボルDSが“−x”,“−y”,“−z”である場合に、プリエンファシス制御信号MUPを“1”(アクティブ)にする。また、遷移検出部25は、図5において破線で囲んだWDNで示したように、遷移信号TxF9,TxR9,TxP9が“000”であり、かつシンボル信号D1,D2,D3が示すシンボルDSが“−x”,“−y”,“−z”である場合、および、遷移信号TxF9,TxR9,TxP9が“010”であり、かつシンボル信号D1,D2,D3が示すシンボルDSが“+x”,“+y”,“+z”である場合に、プリエンファシス制御信号MDNを“1”(アクティブ)にする。
そして、プリエンファシス制御部28Aは、プリエンファシス制御信号MUP2が“1”である場合は、信号SIGAの電圧を、中レベル電圧VMよりもやや高い中レベル電圧VMplusにし、プリエンファシス制御信号MDN2が“1”である場合には、信号SIGAの電圧を、中レベル電圧VMよりもやや低い中レベル電圧VMminusにする。同様に、プリエンファシス制御部28Bは、プリエンファシス制御信号MUP2が“1”である場合には、信号SIGBの電圧を、中レベル電圧VMよりもやや高い中レベル電圧VMplusにし、プリエンファシス制御信号MDN2が“1”である場合には、信号SIGBの電圧を、中レベル電圧VMよりもやや低い中レベル電圧VMminusにする。プリエンファシス制御部28Cは、プリエンファシス制御信号MUP2が“1”である場合には、信号SIGCの電圧を、中レベル電圧VMよりもやや高い中レベル電圧VMplusにし、プリエンファシス制御信号MDN2が“1”である場合には、信号SIGCの電圧を、中レベル電圧VMよりもやや低い中レベル電圧VMminusにする。
図13A〜13Eは、シンボルが“+x”から“+x”以外のシンボルに遷移する場合における通信システム1の一動作例を表すものであり、図13Aは、シンボルが“+x”から“−x”に遷移する場合を示し、図13Bは、シンボルが“+x”から“+y”に遷移する場合を示し、図13Cは、シンボルが“+x”から“−y”に遷移する場合を示し、図13Dは、シンボルが“+x”から“+z”に遷移する場合を示し、図13Eは、シンボルが“+x”から“−z”に遷移する場合を示す。図13A〜13Eのそれぞれにおいて、(A)は、送信装置10の出力端子ToutA,ToutB,ToutCにおける信号SIGA,SIGB,SIGCの波形を示し、(B)は、受信装置30における差分AB,BC,CAの波形を示す。また、実線は、プリエンファシス動作を行ったときの波形を示し、破線は、プリエンファシス動作を行わないときの波形を示す。
図5に示したように、シンボルDSが“+x”であり、遷移信号TxF9,TxR9,TxP9が“1xx”である場合には、シンボルが“+x”から“−x”に遷移する(図13A)。このとき、遷移検出部25は、図5に示したように、プリエンファシス制御信号MUP,MDNをともに“0”(非アクティブ)にする。これにより、図13Aに示したように、信号SIGAは高レベル電圧VHから低レベル電圧VLに変化し、信号SIGBは低レベル電圧VLから高レベル電圧VHに変化し、信号SIGCは中レベル電圧VMを維持する。すなわち、シンボルが“+x”から“−x”に遷移する場合には、差分AB,BC,CAの遷移は、いずれも遷移W21,W22に該当しないので、プリエンファシス制御部28Cは、ドライバ部29Cがプリエンファシス動作を行わないように制御する。
また、シンボルDSが“+x”であり、遷移信号TxF9,TxR9,TxP9が“010”である場合には、シンボルが“+x”から“+y”に遷移する(図13B)。このとき、遷移検出部25は、図5に示したように、プリエンファシス制御信号MDNを“1”(アクティブ)にするとともに、プリエンファシス制御信号MUPを“0”(非アクティブ)にする。これにより、図13Bに示したように、信号SIGAは高レベル電圧VHから中レベル電圧VMminusを経て中レベル電圧VMに変化し、信号SIGBは低レベル電圧VLから高レベル電圧VHに変化し、信号SIGCは中レベル電圧VMから低レベル電圧VLに変化する。このとき、プリエンファシス制御部28Aは、送信装置10がシンボル“+y”を出力する期間における前半の期間(0.5UI)において、信号SIGAの電圧を中レベル電圧VMよりもやや低い中レベル電圧VMminusにするように、ドライバ部29Aを制御する。すなわち、差分ABの遷移は遷移W22に対応し、差分ABの遷移時間が長くなるおそれがあるので、プリエンファシス制御部28Aは、ドライバ部29Aがプリエンファシス動作を行うように制御する。
また、シンボルDSが“+x”であり、遷移信号TxF9,TxR9,TxP9が“011”である場合には、シンボルが“+x”から“−y”に遷移する(図13C)。このとき、遷移検出部25は、図5に示したように、プリエンファシス制御信号MUP,MDNをともに“0”(非アクティブ)にする。これにより、図13Cに示したように、信号SIGAは高レベル電圧VHから中レベル電圧VMに変化し、信号SIGBは低レベル電圧VLを維持し、信号SIGCは中レベル電圧VMから高レベル電圧VHに変化する。すなわち、シンボルが“+x”から“−y”に遷移する場合には、差分AB,BC,CAの遷移は、いずれも遷移W21,W22に該当しないので、プリエンファシス制御部28Aは、ドライバ部29Aがプリエンファシス動作を行わないように制御する。
また、シンボルDSが“+x”であり、遷移信号TxF9,TxR9,TxP9が“000”である場合には、シンボルが“+x”から“+z”に遷移する(図13D)。このとき、遷移検出部25は、図5に示したように、プリエンファシス制御信号MUPを“1”(アクティブ)にするとともに、プリエンファシス制御信号MDNを“0”(非アクティブ)にする。これにより、図13Dに示したように、信号SIGAは高レベル電圧VHから低レベル電圧VLに変化し、信号SIGBは低レベル電圧VLから中レベル電圧VMplusを経て中レベル電圧VMに変化し、信号SIGCは中レベル電圧VMから高レベル電圧VHに変化する。このとき、プリエンファシス制御部28Bは、送信装置10がシンボル“+z”を出力する期間における前半の期間(0.5UI)において、信号SIGBの電圧を中レベル電圧VMよりも高い中レベル電圧VMplusにするように、ドライバ部29Bを制御する。すなわち、差分ABの遷移は遷移W22に対応し、差分ABの遷移時間が長くなるおそれがあるので、プリエンファシス制御部28Bは、ドライバ部29Bがプリエンファシス動作を行うように制御する。
また、シンボルDSが“+x”であり、遷移信号TxF9,TxR9,TxP9が“001”である場合には、シンボルが“+x”から“−z”に遷移する(図13E)。このとき、遷移検出部25は、図5に示したように、プリエンファシス制御信号MUP,MDNをともに“0”(非アクティブ)にする。これにより、図13Eに示したように、信号SIGAは高レベル電圧VHを維持し、信号SIGBは低レベル電圧VLから中レベル電圧VMに変化し、信号SIGCは中レベル電圧VMから低レベル電圧VLに変化する。すなわち、シンボルが“+x”から“−z”に遷移する場合には、差分AB,BC,CAの遷移は、いずれも遷移W21,W22に該当しないので、プリエンファシス制御部28Bは、ドライバ部29Bがプリエンファシス動作を行わないように制御する。
なお、この例では、シンボルが“+x”から“+x”以外のシンボルに遷移する場合について説明したが、シンボルが“−x”から“−x”以外のシンボルに遷移する場合、シンボルが“+y”から“+y”以外のシンボルに遷移する場合、シンボルが“−y”から“−y”以外のシンボルに遷移する場合、シンボルが“+z”から“+z”以外のシンボルに遷移する場合、シンボルが“−z”から“−z”以外のシンボルに遷移する場合についても同様である。
このように、通信システム1では、例えば、信号SIGAを電圧状態SHまたは電圧状態SLから電圧状態SMに変化させる際、シンボル遷移が、差分AB,BC,CAのいずれかの遷移時間が長くなるおそれがあるシンボル遷移である場合には、ドライバ部29Aがプリエンファシス動作を行うようにした。これにより、通信システム1では、例えば伝送路100の距離が長い場合において、波形品質を高めることができる。特に、送信装置10では、中レベル電圧VMplus,VMminusを出力する場合でも、ドライバ部29A,29B,29Cの出力インピーダンスが約50[Ω]になるようにしたので、波形品質を高めることができる。その結果、通信システム1では、通信性能を高めることができる。
また、通信システム1では、遷移検出部25が、遷移信号TxF9,TxR9,TxP9に基づいて特定のシンボル遷移を検出し、プリエンファシス制御部28A,28B,28Cが、その検出結果に基づいてドライバ部29A,29B,29Cに対してプリエンファシス動作を行わせるようにした。これにより、通信システム1では、例えば、波形品質が低下するおそれがあるシンボル遷移のみに対して、動的にプリエンファシス動作を行うことができるため、効果的に波形品質を高めることができる。
図14A〜14Dは、通信システム1における、信号SIGAと信号SIGBとの差分AB、信号SIGBと信号SIGCとの差分BC、信号SIGCと信号SIGAとの差分CAのアイダイアグラムを表すものである。出力端子ToutAにおける電圧状態を電圧状態SMに設定する場合、ドライバ部29Aは、例えば、(10+m)個のトランジスタ91をオン状態にするとともに、(10−m)個のトランジスタ94をオン状態にすることにより、信号SIGAを中レベル電圧VMplusにし、(10−m)個のトランジスタ91をオン状態にするとともに、(10+m)個のトランジスタ94をオン状態にすることにより、信号SIGAを中レベル電圧VMminusにする。図14Aは“m=0”である場合を示し、図14Bは“m=1”である場合を示し、図14Cは“m=2”である場合を示し、図14Dは“m=3”である場合を示す。“m=0”は、プリエンファシス動作を行わないことを示す。“m”の値を大きくするほど、中レベル電圧VMplusが高くなるとともに、中レベル電圧VMminusが低下する。すなわち、“m”の値が大きいほど、プリエンファシス動作による中レベル電圧VMのずれ量(ブースト量)が大きくなる。よって、図14A〜14Dに示したように、“m”の値が大きくするほど、アイ開口を広くすることができる。このように、通信システム1では、プリエンファシス動作を行うことにより、アイ開口を広くすることができ、その結果、通信性能を高めることができる。
(比較例)
次に、比較例と対比して、本実施の形態の作用を説明する。比較例に係る通信システム1Rは、送信装置10Rを備えている。送信装置10Rは、互いに出力端子ToutAに接続された2つのドライバ部29RAと、互いに出力端子ToutBに接続された2つのドライバ部29RBと、互いに出力端子ToutCに接続された2つのドライバ部29RCとを有している。この送信装置10Rは、例えば、2つのドライバ部29RAをともに動作させることにより、出力インピーダンスを約25[Ω]にし、2つのドライバ部29RBをともに動作させることにより、出力インピーダンスを約25[Ω]にし、2つのドライバ部29RCをともに動作させることにより、出力インピーダンスを約25[Ω]にすることができるようになっている。送信装置10Rは、このように出力インピーダンスを下げることにより、プリエンファシス動作を行うようになっている。
図15A〜15Eは、シンボルが“+x”から“+x”以外のシンボルに遷移する場合における通信システム1Rの一動作例を表すものである。例えば、図15Aに示したように、シンボルが“+x”から“−x”に遷移する場合には、信号SIGAは高レベル電圧VHから低レベル電圧VLよりも低い電圧を経て低レベル電圧VLに変化し、信号SIGBは低レベル電圧VLから高レベル電圧VHよりも高い電圧を経て高レベル電圧VHに変化し、信号SIGCは中レベル電圧VMを維持する。その際、送信装置10Rがシンボル“−x”を出力する期間における前半の期間(0.5UI)において、2つのドライバ部29RAがともに動作することにより、出力インピーダンスが約25[Ω]になり、2つのドライバ部29RBをともに動作することにより、出力インピーダンスが約25[Ω]になり、2つのドライバ部29RCがともに動作することにより、出力インピーダンスを約25[Ω]になる。他のシンボル遷移についても同様である。
このように、比較例に係る通信システム1Rでは、出力インピーダンスを約25[Ω]にすることによりプリエンファシス動作を行うようにしたので、出力インピーダンスが、伝送路100の特性インピーダンスと整合しない期間が生じる。よって、通信システム1Rでは、波形品質が低下し、通信性能が低下するおそれがある。また、通信システム1Rでは、中レベル電圧VMを出力する際に出力インピーダンスが過渡的に約25[Ω]になるため、テブナン終端による直流電流が多くなり、その結果、その直流電流に係る消費電力が例えば約67%増加してしまう。また、通信システム1Rでは、2つのドライバ部29RA、2つのドライバ部29RB、および2つのドライバ部29RCを設けたので、回路面積が増大してしまう。
一方、本実施の形態に係る通信システム1では、オン状態にするトランジスタ91,94の数を変更することにより、プリエンファシス動作を行うようにしたので、出力インピーダンスを約50[Ω]に維持することができる。その結果、出力インピーダンスが、伝送路100の特性インピーダンスと整合するので、波形品質を高めることができ、通信性能を高めることができる。また、通信システム1では、比較例に係る通信システム1Rに比べて、テブナン終端による直流電流を抑えることができるため、消費電力を低減することができる。また、通信システム1では、ドライバ部29A,29B,29Cを1つずつ設けるため、比較例に係る通信システム1Rに比べて、回路面積を小さくすることができる。
[効果]
以上のように本実施の形態では、シンボル遷移が、差分AB,BC,CAのいずれかの遷移時間が長くなるおそれがあるシンボル遷移である場合に、遷移後に中レベル電圧を出力するドライバ部にプリエンファシス動作を行わせるようにした。特に、中レベル電圧VMplus,VMminusを出力する場合でも、出力インピーダンスが約50[Ω]になるようにしたので、通信性能を高めることができるとともに、消費電力を低減することができる。
本実施の形態では、遷移検出部が、遷移信号に基づいて特定のシンボル遷移を検出し、プリエンファシス制御部が、その検出結果に基づいてドライバ部に対してプリエンファシス動作を行わせるようにしたので、効果的に通信性能を高めることができる。
[変形例1−1]
上記実施の形態では、20個のトランジスタ91をオン状態にすることにより高レベル電圧VHを生成したが、これに限定されるものではない。例えば、製造時の素子ばらつきにより、トランジスタ91のオン抵抗と、抵抗素子92の抵抗値との和が1000[Ω]よりも小さい場合には、オン状態にするトランジスタ91の数を減らしてもよい。また、トランジスタ91のオン抵抗と、抵抗素子92の抵抗値との和が1000[Ω]よりも大きい場合には、オン状態にするトランジスタ91の数を増やしてもよい。低レベル電圧VLを生成する場合についても同様である。
[変形例1−2]
上記実施の形態では、10個のトランジスタ91および10個のトランジスタ94をオン状態にすることにより中レベル電圧VMを生成したが、これに限定されるものではない。例えば、製造時の素子ばらつきにより、トランジスタ91のオン抵抗と、抵抗素子92の抵抗値との和が、トランジスタ94のオン抵抗と、抵抗素子93の抵抗値との和よりも小さい場合には、オン状態にするトランジスタ91の数M1を、オン状態にするトランジスタ94の数M2よりも少なくしてもよい。また、トランジスタ91のオン抵抗と、抵抗素子92の抵抗値との和が、トランジスタ94のオン抵抗と、抵抗素子93の抵抗値との和よりも大きい場合には、オン状態にするトランジスタ91の数M1を、オン状態にするトランジスタ94の数M2よりも多くしてもよい。これにより、中レベル電圧VMを、高レベル電圧VHと低レベル電圧VLの中間電圧に近付けることができる。
同様に、上記実施の形態では、(10+m)個のトランジスタ91をオン状態にするとともに、(10−m)個のトランジスタ94をオン状態にすることにより中レベル電圧VMplusを生成し、(10−m)個のトランジスタ91をオン状態にするとともに、(10+m)個のトランジスタ94をオン状態にすることにより中レベル電圧VMminusを生成したが、これに限定されるものではない。これに代えて、例えば、(M1+m1)個のトランジスタ91をオン状態にするとともに、(M2−m2)個のトランジスタ94をオン状態にすることにより中レベル電圧VMplusを生成し、(M1−m1)個のトランジスタ91をオン状態にするとともに、(M2+m2)個のトランジスタ94をオン状態にすることにより中レベル電圧VMminusを生成してもよい。
[変形例1−3]
上記実施の形態では、プリエンファシス制御信号MUP2,MDN2は、図8に示したように、ユニットインターバルUIの開始タイミングにおいて低レベルから高レベルに変化し得るとともに、ユニットインターバルUIの開始タイミングからユニットインターバルUIの半分(0.5UI)の時間が経過したタイミングにおいて高レベルから低レベルに変化し得るようにしたが、これに限定されるものではない。これに代えて、例えば、プリエンファシス制御信号MUP2,MDN2は、ユニットインターバルUIの開始タイミングにおいて低レベルから高レベルに変化し得るとともに、ユニットインターバルUIの開始タイミングからユニットインターバルUIの半分よりも短い時間が経過したタイミングにおいて高レベルから低レベルに変化し得るようにしてもよい。また、例えば、プリエンファシス制御信号MUP2,MDN2は、ユニットインターバルUIの開始タイミングにおいて低レベルから高レベルに変化し得るとともに、ユニットインターバルUIの開始タイミングからユニットインターバルUIの半分よりも長い時間が経過したタイミングにおいて高レベルから低レベルに変化し得るようにしてもよい。
[変形例1−4]
上記実施の形態では、オン状態にするトランジスタ91,94の数を変更することにより、中レベル電圧VMplus,VMminusを生成したが、これに限定されるものではない。以下に、本変形例について詳細に説明する。
図16は、本変形例に係る出力部26Aの一構成例を表すものである。出力部26は、ドライバ制御部27と、タイミング制御部27Tと、インピーダンス制御部18A,18B,18Cと、オペアンプ14と、容量素子15と、ドライバ部19A,19B,19Cとを有している。
インピーダンス制御部18Aは、信号PUA,PDAに基づいて、信号PUA1〜PUA24,PDA1〜PDA24,PMAを生成するものである。具体的には、インピーダンス制御部18Aは、信号PUAが“1”であり、信号PDAが“0”である場合には、信号PUA1〜PUA24のうちの20個を“1”にし、信号PUA1〜PUA24のうちの残りの4つ、信号PDA1〜PDA24、および信号PMAを“0”にする。また、インピーダンス制御部18Aは、信号PDAが“1”であり、信号PUAが“0”である場合には、信号PDA1〜PDA24のうちの20個を“1”にし、信号PDA1〜PDA24のうちの残りの4つ、信号PUA1〜PUA24、および信号PMAを“0”にする。また、インピーダンス制御部18Aは、信号PUA,PDAがともに“0”である場合には、信号PMAを“1”にし、信号PUA1〜PUA24,PDA1〜PDA24を“0”にするようになっている。
同様に、インピーダンス制御部18Bは、信号PUB,PDBに基づいて、信号PUB1〜PUB24,PDB1〜PDB24,PMBを生成するものである。また、インピーダンス制御部18Cは、信号PUC,PDCに基づいて、信号PUC1〜PUC24,PDC1〜PDC24,PMCを生成するものである。
オペアンプ14の正入力端子には中レベル電圧VMが供給され、負入力端子は出力端子に接続されている。この構成により、オペアンプ14は、ボルテージフォロワとして動作し、中レベル電圧VMを出力し、ドライバ部19A,19B,19Cに供給するようになっている。容量素子15の一端は、オペアンプ14の出力端子に接続され、他端は接地されている。
ドライバ部19Aは、信号PUA1〜PUA24,PDA1〜PDA24,PMA、およびプリエンファシス制御信号MUP2,MDN2に基づいて、信号SIGAを生成するものである。ドライバ部19Bは、信号PUB1〜PUB24,PDB1〜PDB24,PMB、およびプリエンファシス制御信号MUP2,MDN2に基づいて、信号SIGBを生成するものである。ドライバ部19Cは、信号PUC1〜PUC24,PDC1〜PDC24,PMC、およびプリエンファシス制御信号MUP2,MDN2に基づいて、信号SIGCを生成するものである。
図17は、ドライバ部19Aの一構成例を表すものである。なお、ドライバ部19B,19Cについても同様である。ドライバ部19Aは、ドライバ29A1〜29A24と、ドライバ16Aとを有している。ドライバ16Aは、電流源101,104と、トランジスタ102,103,106と、抵抗素子105とを有している。電流源101の一端には電圧V1が供給され、他端はトランジスタ102のドレインに接続されている。電流源104の一端はトランジスタ103のソースに接続され、他端は接地されている。トランジスタ102,103は、この例では、NチャネルMOS型のFETである。トランジスタ102のゲートにはプリエンファシス制御信号MUP2が供給され、ドレインは電流源101の他端に接続され、ソースは、トランジスタ103のドレイン、抵抗素子105の他端、およびトランジスタ106のソースに接続されている。トランジスタ103のゲートにはプリエンファシス制御信号MDN2が供給され、ソースは電流源104の一端に接続され、ドレインは、トランジスタ102のソース、抵抗素子105の他端、およびトランジスタ106のソースに接続されている。抵抗素子105は、信号SIGAが電圧状態SMになる場合において出力終端抵抗として機能するものであり、その抵抗値は約50[Ω]である。抵抗素子105の一端にはオペアンプ14により中レベル電圧VMが供給され、他端は、トランジスタ102,106のソースおよびトランジスタ103のドレインに接続されている。トランジスタ106は、この例では、NチャネルMOS型のFETである。トランジスタ106のゲートには信号PMAが供給され、ソースにはトランジスタ102のソース、トランジスタ103のドレイン、および抵抗素子105の他端に接続され、ドレインは出力端子ToutAに接続されている。
ここで、オペアンプ14、容量素子15、およびドライバ16Aは、本開示における「第3の回路」の一具体例に対応する。
この構成により、例えば、信号SIGAの電圧を高レベル電圧VH(電圧状態SH)に設定する場合には、ドライバ部19Aでは、24個のトランジスタ91のうちの20個がオン状態になるとともに、24個のトランジスタ91のうちの残りの4つ、24個のトランジスタ94、およびトランジスタ106がオフ状態になる。その結果、信号SIGAが高レベル電圧VHになるとともに、ドライバ部19Aの出力終端抵抗(出力インピーダンス)が約50[Ω](=1000/20)になる。また、信号SIGAの電圧を低レベル電圧VL(電圧状態SL)に設定する場合には、ドライバ部19Aでは、24個のトランジスタ94のうちの20個がオン状態になるとともに、24個のトランジスタ94のうちの残りの4つ、24個のトランジスタ91、およびトランジスタ106がオフ状態になる。その結果、信号SIGAが低レベル電圧VLになるとともに、ドライバ部19Aの出力終端抵抗(出力インピーダンス)が約50[Ω]になる。
また、出力端子ToutAにおける電圧状態を電圧状態SMに設定する場合には、ドライバ部19Aでは、トランジスタ106がオン状態になるとともに、24個のトランジスタ91および24個のトランジスタ94がオフ状態になる。このとき、プリエンファシス制御信号MUP2,MDN2がともに“0”である場合には、トランジスタ102,103がオフ状態になる。よって、信号SIGAは中レベル電圧VMになるとともに、ドライバ部29Aの出力終端抵抗(出力インピーダンス)が約50[Ω]になる。また、プリエンファシス制御信号MUP2が“1”であり、プリエンファシス制御信号MDN2が“0”である場合には、トランジスタ102がオン状態になるとともに、トランジスタ103がオフ状態になる。よって、電流源101、トランジスタ102、抵抗素子105の順に電流が流れ、その結果、信号SIGAは中レベル電圧VMよりもやや高い中レベル電圧VMplusになる。このとき、ドライバ部29Aの出力終端抵抗(出力インピーダンス)は約50[Ω]である。また、プリエンファシス制御信号MDN2が“1”であり、プリエンファシス制御信号MUP2が“0”である場合には、トランジスタ103がオン状態になるとともに、トランジスタ102がオフ状態になる。よって、抵抗素子105、トランジスタ103、電流源104の順に電流が流れ、その結果、信号SIGAは中レベル電圧VMよりもやや低い中レベル電圧VMminusになる。このとき、ドライバ部29Aの出力終端抵抗(出力インピーダンス)は約50[Ω]である。
このように構成しても、上記実施の形態の場合と同様の効果を得ることができる。
[その他の変形例]
また、これらの変形例のうちの2以上を組み合わせてもよい。
<2.第2の実施の形態>
次に、第2の実施の形態に係る通信システム2について説明する。本実施の形態は、遷移後に高レベル電圧VHまたは低レベル電圧VLを出力するドライバ部にもプリエンファシス動作を行わせるものである。なお、上記第1の実施の形態に係る通信システム1と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
図1に示したように、通信システム2は、送信装置50を備えている。送信装置50は、送信部60を有している。図4に示したように、送信部60は、出力部66を有している。
図18は、出力部66の一構成例を表すものである。出力部66は、ドライバ制御部27と、タイミング制御部27Tと、プリエンファシス制御部68A,68B,68Cと、ドライバ部69A,69B,69Cとを有している。
プリエンファシス制御部68Aは、信号PUA,PDAおよびプリエンファシス制御信号MUP2,MDN2に基づいて、8つの信号PUAA0,PUAB0,PUAA1,PUAB1,PDAA0,PDAB0,PDAA1,PDAB1を生成するものである。ドライバ部69Aは、8つの信号PUAA0,PUAB0,PUAA1,PUAB1,PDAA0,PDAB0,PDAA1,PDAB1に基づいて、信号SIGAを生成するものである。
プリエンファシス制御部68Bは、信号PUB,PDBおよびプリエンファシス制御信号MUP2,MDN2に基づいて、8つの信号PUBA0,PUBB0,PUBA1,PUBB1,PDBA0,PDBB0,PDBA1,PDBB1を生成するものである。ドライバ部69Bは、8つの信号PUBA0,PUBB0,PUBA1,PUBB1,PDBA0,PDBB0,PDBA1,PDBB1に基づいて、信号SIGBを生成するものである。
プリエンファシス制御部68Cは、信号PUC,PDCおよびプリエンファシス制御信号MUP2,MDN2に基づいて、8つの信号PUCA0,PUCB0,PUCA1,PUCB1,PDCA0,PDCB0,PDCA1,PDCB1を生成するものである。ドライバ部69Cは、8つの信号PUCA0,PUCB0,PUCA1,PUCB1,PDCA0,PDCB0,PDCA1,PDCB1に基づいて、信号SIGCを生成するものである。
図19は、ドライバ部69Aの一構成例を表すものである。なお、ドライバ部69B,69Cについても同様である。ドライバ部69Aは、M個の回路UA0(回路UA01〜UA0M)と、N個の回路UB0(回路UB01〜UB0N)と、M個の回路UA1(回路UA11〜UA1M)と、N個の回路UB1(回路UB11〜UB1N)と、M個の回路DA0(回路DA01〜DA0M)と、N個の回路DB0(回路DB01〜DB0N)と、M個の回路DA1(回路DA11〜DA1M)と、N個の回路DB1(回路DB11〜DB1N)とを有している。ここで、“M”は“N”よりも大きい数である。
回路UA01〜UA0M,UB01〜UB0N,UA11〜UA1M,UB11〜UB1Nのそれぞれは、トランジスタ91と、抵抗素子92とを有している。回路UA01〜UA0Mにおけるトランジスタ91のゲートには、信号PUAA0がそれぞれ供給されている。回路UB01〜UB0Nにおけるトランジスタ91のゲートには、信号PUAB0がそれぞれ供給されている。回路UA11〜UA1Mにおけるトランジスタ91のゲートには、信号PUAA1がそれぞれ供給されている。回路UB11〜UB1Nにおけるトランジスタ91のゲートには、信号PUAB1がそれぞれ供給されている。
回路DA01〜DA0M,DB01〜DB0N,DA11〜DA1M,DB11〜DB1Nのそれぞれは、抵抗素子93と、トランジスタ94とを有している。回路DA01〜DA0Mにおけるトランジスタ94のゲートには、信号PDAA0がそれぞれ供給されている。回路DB01〜DB0Nにおけるトランジスタ94のゲートには、信号PDAB0がそれぞれ供給されている。回路DA11〜DA1Mにおけるトランジスタ94のゲートには、信号PDAA1がそれぞれ供給されている。回路DB11〜DB1Nにおけるトランジスタ94のゲートには、信号PDAB1がそれぞれ供給されている。
図20は、プリエンファシス制御部68Aおよびドライバ部69Aの一動作例を表すものである。なお、プリエンファシス制御部68Bおよびドライバ部69Bについても同様であり、プリエンファシス制御部68Cおよびドライバ部69Cについても同様である。ここで、“X”は、“0”であってもよいし“1”であってもよいことを示す。
プリエンファシス制御部68Aは、例えば、信号PUA,PDAが“10”であり、プリエンファシス制御信号MUP2,MDN2が“0X”である場合には、信号PUAA0,PUAB0,PUAA1,PUAB1,PDAA0,PDAB0,PDAA1,PDAB1を“11110000”にする。これにより、ドライバ部69Aでは、回路UA01〜UA0M,UB01〜UB0N,UA11〜UA1M,UB11〜UB1Nにおけるトランジスタ91がオン状態になる。その結果、信号SIGAは、高レベル電圧VHになるとともに、ドライバ部69Aの出力終端抵抗(出力インピーダンス)が約50[Ω]になる。
また、プリエンファシス制御部68Aは、例えば、信号PUA,PDAが“10”であり、プリエンファシス制御信号MUP2,MDN2が“10”である場合には、信号PUAA0,PUAB0,PUAA1,PUAB1,PDAA0,PDAB0,PDAA1,PDAB1を“10110001”にする。これにより、ドライバ部69Aでは、回路UA01〜UA0M,UA11〜UA1M,UB11〜UB1Nにおけるトランジスタ91がオン状態になるとともに、回路DB11〜DB1Nにおけるトランジスタ94がオン状態になる。その結果、信号SIGAは、高レベル電圧VHよりもやや低い高レベル電圧VHminusになるとともに、ドライバ部69Aの出力終端抵抗(出力インピーダンス)が約50[Ω]になる。
また、プリエンファシス制御部68Aは、例えば、信号PUA,PDAが“11”であり、プリエンファシス制御信号MUP2,MDN2が“10”である場合には、信号PUAA0,PUAB0,PUAA1,PUAB1,PDAA0,PDAB0,PDAA1,PDAB1を“11011000”にする。これにより、ドライバ部69Aでは、回路UA01〜UA0M,UB01〜UB0N,UB11〜UB1Nにおけるトランジスタ91がオン状態になるとともに、回路DA01〜DA0Mにおけるトランジスタ94がオン状態になる。その結果、信号SIGAは、中レベル電圧VMよりもやや高い中レベル電圧VMplusになるとともに、ドライバ部69Aの出力終端抵抗(出力インピーダンス)が約50[Ω]になる。
また、プリエンファシス制御部68Aは、例えば、信号PUA,PDAが“11”であり、プリエンファシス制御信号MUP2,MDN2が“00”である場合には、信号PUAA0,PUAB0,PUAA1,PUAB1,PDAA0,PDAB0,PDAA1,PDAB1を“11001100”にする。これにより、ドライバ部69Aでは、回路UA01〜UA0M,UB01〜UB0Nにおけるトランジスタ91がオン状態になるとともに、回路DA01〜DA0M,DB01〜DB0Nにおけるトランジスタ94がオン状態になる。その結果、信号SIGAは、中レベル電圧VMになるとともに、ドライバ部69Aの出力終端抵抗(出力インピーダンス)が約50[Ω]になる。
また、プリエンファシス制御部68Aは、例えば、信号PUA,PDAが“11”であり、プリエンファシス制御信号MUP2,MDN2が“01”である場合には、信号PUAA0,PUAB0,PUAA1,PUAB1,PDAA0,PDAB0,PDAA1,PDAB1を“10001101”にする。これにより、ドライバ部69Aでは、回路UA01〜UA0Mにおけるトランジスタ91がオン状態になるとともに、回路DA01〜DA0M,DB01〜DB0N,DB11〜DB1Nにおけるトランジスタ94がオン状態になる。その結果、信号SIGAは、中レベル電圧VMよりもやや低い中レベル電圧VMminusになるとともに、ドライバ部69Aの出力終端抵抗(出力インピーダンス)が約50[Ω]になる。
また、プリエンファシス制御部68Aは、例えば、信号PUA,PDAが“01”であり、プリエンファシス制御信号MUP2,MDN2が“01”である場合には、信号PUAA0,PUAB0,PUAA1,PUAB1,PDAA0,PDAB0,PDAA1,PDAB1を“01001110”にする。これにより、ドライバ部69Aでは、回路UB01〜UB0Nにおけるトランジスタ91がオン状態になるとともに、回路DA01〜DA0M,DB01〜DB0N,DA11〜DA1Mにおけるトランジスタ94がオン状態になる。その結果、信号SIGAは、低レベル電圧VLよりもやや高い低レベル電圧VLplusになるとともに、ドライバ部69Aの出力終端抵抗(出力インピーダンス)が約50[Ω]になる。
また、プリエンファシス制御部68Aは、例えば、信号PUA,PDAが“01”であり、プリエンファシス制御信号MUP2,MDN2が“X0”である場合には、信号PUAA0,PUAB0,PUAA1,PUAB1,PDAA0,PDAB0,PDAA1,PDAB1を“00001111”にする。これにより、ドライバ部69Aでは、回路DA01〜DA0M,DB01〜DB0N,DA11〜DA1M,DB11〜DB1Nにおけるトランジスタ94がオン状態になる。その結果、信号SIGAは、低レベル電圧VLになるとともに、ドライバ部69Aの出力終端抵抗(出力インピーダンス)が約50[Ω]になる。
ここで、回路UA01〜UA0M,UB01〜UB0N,UA11〜UA1M,UB11〜UB1Nは、本開示における「複数の第1のサブ回路」の一具体例に対応する。回路DA01〜DA0M,DB01〜DB0N,DA11〜DA1M,DB11〜DB1Nは、本開示における「複数の第2のサブ回路」の一具体例に対応する。
図21A,21B,21Cは、シンボル“−z”を出力するときの、ドライバ部69Aの一動作例を表すものであり、図21Aは、プリエンファシス制御信号MUP2,MDN2が“00”である場合を示し、図21Bは、プリエンファシス制御信号MUP2,MDN2が“10”である場合を示し、図21Cは、プリエンファシス制御信号MUP2,MDN2が“01”である場合を示す。図21A,21B,21Cにおいて、回路UA01〜UA0M,UB01〜UB0N,UA11〜UA1M,UB11〜UB1Nのうち、実線で示した回路は、トランジスタ91がオン状態になっている回路を示し、破線で示した回路は、トランジスタ91がオフ状態になっている回路を示す。同様に、回路DA01〜DA0M,DB01〜DB0N,DA11〜DA1M,DB11〜DB1Nのうち、実線で示した回路は、トランジスタ94がオン状態になっている回路を示し、破線で示した回路は、トランジスタ94がオフ状態になっている回路を示す。
プリエンファシス制御信号MUP2,MDN2が“00”である場合には、図21Aに示したように、ドライバ部69Aでは、M個の回路UA0、N個の回路UB0、M個の回路UA1、およびN個の回路UB1におけるトランジスタ91がオン状態になる。また、ドライバ部69Bでは、M個の回路UA0およびN個の回路UB0におけるトランジスタ91がオン状態になるとともに、M個の回路DA0およびN個の回路DB0におけるトランジスタ94がオン状態になる。また、ドライバ部69Cでは、M個の回路DA0、N個の回路DB0、M個の回路DA1、およびN個の回路DB1におけるトランジスタ94がオン状態になる。これにより、信号SIGAの電圧は高レベル電圧VHになり、信号SIGBの電圧は中レベル電圧VMになり、信号SIGCの電圧は低レベル電圧VLになる。
プリエンファシス制御信号MUP2,MDN2が“10”である場合には、図21Bに示したように、ドライバ部69Aでは、M個の回路UA0、M個の回路UA1、およびN個のUB1におけるトランジスタ91がオン状態になるとともに、N個の回路DB1におけるトランジスタ94がオン状態になる。また、ドライバ部69Bでは、M個の回路UA0、N個の回路UB0、およびN個の回路UB1におけるトランジスタ91がオン状態になるとともに、M個の回路DA0におけるトランジスタ94がオン状態になる。また、ドライバ部69Cでは、M個の回路DA0、N個の回路DB0、M個の回路DA1、およびN個の回路DB1におけるトランジスタ94がオン状態になる。これにより、信号SIGAの電圧は高レベル電圧VHよりやや低い高レベル電圧VHminusになり、信号SIGBの電圧は中レベル電圧VMよりやや高い中レベル電圧VMplusになり、信号SIGCの電圧は低レベル電圧VLになる。すなわち、ドライバ部69Aは、図21Aの場合に比べて、N個の回路UB0におけるトランジスタ91をオフ状態にするとともに、N個の回路DB1におけるトランジスタ94をオン状態にすることにより、信号SIGAの電圧を、高レベル電圧VHから高レベル電圧VHminusに下げている。また、ドライバ部69Bは、図21Aの場合に比べて、N個の回路UB1におけるトランジスタ91をオン状態にするとともに、N個の回路DB0におけるトランジスタ94をオフ状態にすることにより、信号SIGBの電圧を、中レベル電圧VMから中レベル電圧VMplusに上げている。
プリエンファシス制御信号MUP2,MDN2が“01”である場合には、図21Cに示したように、ドライバ部69Aでは、M個の回路UA0、N個の回路UB0、M個の回路UA1、およびN個の回路UB1におけるトランジスタ91がオン状態になる。また、ドライバ部69Bでは、M個の回路UA0におけるトランジスタ91がオン状態になるとともに、M個の回路DA0、N個の回路DB0、およびN個の回路DB1におけるトランジスタ94がオン状態になる。また、ドライバ部69Cでは、N個の回路UB0におけるトランジスタ91がオン状態になるとともに、M個の回路DA0、N個の回路DB0、およびM個の回路DA1におけるトランジスタ94がオン状態になる。これにより、信号SIGAの電圧は高レベル電圧VHになり、信号SIGBの電圧は中レベル電圧VMよりやや低い中レベル電圧VMminusになり、信号SIGCの電圧は低レベル電圧VLよりやや高い低レベル電圧VLplusになる。すなわち、ドライバ部69Bは、図21Aの場合に比べて、N個の回路UB0におけるトランジスタ91をオフ状態にするとともに、N個の回路DB1におけるトランジスタ94をオン状態にすることにより、信号SIGBの電圧を、中レベル電圧VMから中レベル電圧VMminusに下げている。また、ドライバ部69Cは、図21Aの場合に比べて、N個の回路UB0におけるトランジスタ91をオン状態にするとともに、N個の回路DB1におけるトランジスタ94をオフ状態にすることにより、信号SIGCの電圧を、低レベル電圧VLから低レベル電圧VLplusに上げている。
図22A〜22Eは、シンボルが“+x”から“+x”以外のシンボルに遷移する場合における通信システム2の一動作例を表すものである。
図5に示したように、シンボルDSが“+x”であり、遷移信号TxF9,TxR9,TxP9が“1xx”である場合には、シンボルが“+x”から“−x”に遷移する(図22A)。このとき、遷移検出部25は、図5に示したように、プリエンファシス制御信号MUP,MDNをともに“0”(非アクティブ)にする。これにより、図22Aに示したように、信号SIGAは高レベル電圧VHから低レベル電圧VLに変化し、信号SIGBは低レベル電圧VLから高レベル電圧VHに変化し、信号SIGCは中レベル電圧VMを維持する。すなわち、シンボルが“+x”から“−x”に遷移する場合には、差分AB,BC,CAの遷移は、いずれも遷移W21,W22に該当しないので、プリエンファシス制御部68A,68B,68Cは、ドライバ部69A,69B,69Cがプリエンファシス動作を行わないように制御する。
また、シンボルDSが“+x”であり、遷移信号TxF9,TxR9,TxP9が“010”である場合には、シンボルが“+x”から“+y”に遷移する(図22B)。このとき、遷移検出部25は、図5に示したように、プリエンファシス制御信号MDNを“1”(アクティブ)にするとともに、プリエンファシス制御信号MUPを“0”(非アクティブ)にする。これにより、図22Bに示したように、信号SIGAは高レベル電圧VHから中レベル電圧VMminusを経て中レベル電圧VMに変化し、信号SIGBは低レベル電圧VLから高レベル電圧VHに変化し、信号SIGCは中レベル電圧VMから低レベル電圧VLplusを経て低レベル電圧VLに変化する。このとき、プリエンファシス制御部68Aは、送信装置50がシンボル“+y”を出力する期間における前半の期間(0.5UI)において、信号SIGAの電圧を中レベル電圧VMよりもやや低い中レベル電圧VMminusにするように、ドライバ部69Aを制御する。同様に、プリエンファシス制御部68Cは、送信装置50がシンボル“+y”を出力する期間における前半の期間(0.5UI)において、信号SIGCの電圧を低レベル電圧VLよりもやや高い低レベル電圧VLplusにするように、ドライバ部69Cを制御する。すなわち、差分ABの遷移は遷移W22に対応し、差分ABの遷移時間が長くなるおそれがあるので、プリエンファシス制御部68A,68Cは、ドライバ部69A,69Cがプリエンファシス動作を行うように制御する。
また、シンボルDSが“+x”であり、遷移信号TxF9,TxR9,TxP9が“011”である場合には、シンボルが“+x”から“−y”に遷移する(図22C)。このとき、遷移検出部25は、図5に示したように、プリエンファシス制御信号MUP,MDNをともに“0”(非アクティブ)にする。これにより、図22Cに示したように、信号SIGAは高レベル電圧VHから中レベル電圧VMに変化し、信号SIGBは低レベル電圧VLを維持し、信号SIGCは中レベル電圧VMから高レベル電圧VHに変化する。すなわち、シンボルが“+x”から“−y”に遷移する場合には、差分AB,BC,CAの遷移は、いずれも遷移W21,W22に該当しないので、プリエンファシス制御部68A,68B,68Cは、ドライバ部69A,69B,69Cがプリエンファシス動作を行わないように制御する。
また、シンボルDSが“+x”であり、遷移信号TxF9,TxR9,TxP9が“000”である場合には、シンボルが“+x”から“+z”に遷移する(図22D)。このとき、遷移検出部25は、図5に示したように、プリエンファシス制御信号MUPを“1”(アクティブ)にするとともに、プリエンファシス制御信号MDNを“0”(非アクティブ)にする。これにより、図22Dに示したように、信号SIGAは高レベル電圧VHから低レベル電圧VLに変化し、信号SIGBは低レベル電圧VLから中レベル電圧VMplusを経て中レベル電圧VMに変化し、信号SIGCは中レベル電圧VMから高レベル電圧VHminusを経て高レベル電圧VHに変化する。このとき、プリエンファシス制御部68Bは、送信装置50がシンボル“+z”を出力する期間における前半の期間(0.5UI)において、信号SIGBの電圧を中レベル電圧VMよりも高い中レベル電圧VMplusにするように、ドライバ部69Bを制御する。同様に、プリエンファシス制御部68Cは、送信装置50がシンボル“+z”を出力する期間における前半の期間(0.5UI)において、信号SIGCの電圧を高レベル電圧VHよりも低い高レベル電圧VHminusにするように、ドライバ部69Cを制御する。すなわち、差分ABの遷移は遷移W22に対応し、差分ABの遷移時間が長くなるおそれがあるので、プリエンファシス制御部68B,68Cは、ドライバ部69B,69Cがプリエンファシス動作を行うように制御する。
また、シンボルDSが“+x”であり、遷移信号TxF9,TxR9,TxP9が“001”である場合には、シンボルが“+x”から“−z”に遷移する(図22E)。このとき、遷移検出部25は、図5に示したように、プリエンファシス制御信号MUP,MDNをともに“0”(非アクティブ)にする。これにより、図22Eに示したように、信号SIGAは高レベル電圧VHを維持し、信号SIGBは低レベル電圧VLから中レベル電圧VMに変化し、信号SIGCは中レベル電圧VMから低レベル電圧VLに変化する。すなわち、シンボルが“+x”から“−z”に遷移する場合には、差分AB,BC,CAの遷移は、いずれも遷移W21,W22に該当しないので、プリエンファシス制御部68A,68B,68Cは、ドライバ部69A,69B,69Cがプリエンファシス動作を行わないように制御する。
このように、通信システム2では、遷移後に中レベル電圧VMを出力するドライバ部だけでなく、高レベル電圧VHまたは低レベル電圧VLを出力するドライバ部にもプリエンファシス動作を行わせるようにした。これにより、通信システム2では、プリエンファシスが強く働くため、通信システム1に比べて、例えば伝送路100の距離がさらに長い場合において、波形品質を高めることができる。
図23は、通信システム2における、信号SIGAと信号SIGBとの差分AB、信号SIGBと信号SIGCとの差分BC、信号SIGCと信号SIGAとの差分CAのアイダイアグラムを表すものである。本実施の形態に係る通信システム2(図23)では、プリエンファシスが強く働くため、第1の実施の形態に係る通信システム1の場合(図14B〜14C)より、アイ開口を広げることができる。その結果、通信システム2では、通信性能を高めることができる。
また、通信システム2では、図22Bに示したように、ドライバ部69A,69B,69Cのうちのあるドライバ部が中レベル電圧VMより低い中レベル電圧VMminusを出力する場合には、他のドライバ部が低レベル電圧VLより高い低レベル電圧VLplusを出力するようにした。また、図22Dに示したように、ドライバ部69A,69B,69Cのうちのあるドライバ部が中レベル電圧VMより高い中レベル電圧VMplusを出力する場合には、他のドライバ部が高レベル電圧VHより低い高レベル電圧VHminusを出力するようにした。これにより、通信システム2では、3つの信号SIGA,SIGB,SIGCの平均電圧であるコモンモード電圧の変動を抑えることができる。その結果、通信システム2では、電磁妨害(EMI;Electro-Magnetic Interference)が生じるおそれを低減することができるので、通信性能を高めることができる。
以上のように本実施の形態では、遷移後に中レベル電圧VMを出力するドライバ部だけでなく、高レベル電圧VHまたは低レベル電圧VLを出力するドライバ部にもプリエンファシス動作を行わせるようにしたので、通信性能を高めることができる。
本実施の形態では、あるドライバ部が中レベル電圧VMminusを出力する場合には、他のドライバ部が低レベル電圧VLplusを出力し、あるドライバ部が中レベル電圧VMplusを出力する場合には、他のドライバ部が高レベル電圧VHminusを出力するようにしたので、コモンモード電圧の変動を抑えることができる。その結果、電磁妨害が生じるおそれを低減することができるので、通信性能を高めることができる。
<3.適用例>
次に、上記実施の形態および変形例で説明した通信システムの適用例について説明する。
(適用例1)
図24は、上記実施の形態等の通信システムが適用されるスマートフォン300(多機能携帯電話)の外観を表すものである。このスマートフォン300には、様々なデバイスが搭載されており、それらのデバイス間でデータのやり取りを行う通信システムにおいて、上記実施の形態等の通信システムが適用されている。
図25は、スマートフォン300に用いられるアプリケーションプロセッサ310の一構成例を表すものである。アプリケーションプロセッサ310は、CPU(Central Processing Unit)311と、メモリ制御部312と、電源制御部313と、外部インタフェース314と、GPU(Graphics Processing Unit)315と、メディア処理部316と、ディスプレイ制御部317と、MIPI(Mobile Industry Processor Interface)インタフェース318とを有している。CPU311、メモリ制御部312、電源制御部313、外部インタフェース314、GPU315、メディア処理部316、ディスプレイ制御部317は、この例では、システムバス319に接続され、このシステムバス319を介して、互いにデータのやり取りをすることができるようになっている。
CPU311は、プログラムに従って、スマートフォン300で扱われる様々な情報を処理するものである。メモリ制御部312は、CPU311が情報処理を行う際に使用するメモリ501を制御するものである。電源制御部313は、スマートフォン300の電源を制御するものである。
外部インタフェース314は、外部デバイスと通信するためのインタフェースであり、この例では、無線通信部502およびイメージセンサ410と接続されている。無線通信部502は、携帯電話の基地局と無線通信をするものであり、例えば、ベースバンド部や、RF(Radio Frequency)フロントエンド部などを含んで構成される。イメージセンサ410は、画像を取得するものであり、例えばCMOSセンサを含んで構成される。
GPU315は、画像処理を行うものである。メディア処理部316は、音声や、文字や、図形などの情報を処理するものである。ディスプレイ制御部317は、MIPIインタフェース318を介して、ディスプレイ504を制御するものである。MIPIインタフェース318は、画像信号をディスプレイ504に送信するものである。画像信号としては、例えば、YUV形式やRGB形式などの信号を用いることができる。MIPIインタフェース318は、例えば水晶振動子を含む発振回路330から供給される基準クロックに基づいて動作するようになっている。このMIPIインタフェース318とディスプレイ504との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
図26は、イメージセンサ410の一構成例を表すものである。イメージセンサ410は、センサ部411と、ISP(Image Signal Processor)412と、JPEG(Joint Photographic Experts Group)エンコーダ413と、CPU414と、RAM(Random Access Memory)415と、ROM(Read Only Memory)416と、電源制御部417と、I2C(Inter-Integrated Circuit)インタフェース418と、MIPIインタフェース419とを有している。これらの各ブロックは、この例では、システムバス420に接続され、このシステムバス420を介して、互いにデータのやり取りをすることができるようになっている。
センサ部411は、画像を取得するものであり、例えばCMOSセンサにより構成されるものである。ISP412は、センサ部411が取得した画像に対して所定の処理を行うものである。JPEGエンコーダ413は、ISP412が処理した画像をエンコードしてJPEG形式の画像を生成するものである。CPU414は、プログラムに従ってイメージセンサ410の各ブロックを制御するものである。RAM415は、CPU414が情報処理を行う際に使用するメモリである。ROM416は、CPU414において実行されるプログラムやキャリブレーションにより得られた設定値などを記憶するものである。電源制御部417は、イメージセンサ410の電源を制御するものである。I2Cインタフェース418は、アプリケーションプロセッサ310から制御信号を受け取るものである。また、図示していないが、イメージセンサ410は、アプリケーションプロセッサ310から、制御信号に加えてクロック信号をも受け取るようになっている。具体的には、イメージセンサ410は、様々な周波数のクロック信号に基づいて動作できるよう構成されている。MIPIインタフェース419は、画像信号をアプリケーションプロセッサ310に送信するものである。画像信号としては、例えば、YUV形式やRGB形式などの信号を用いることができる。MIPIインタフェース419は、例えば水晶振動子を含む発振回路430から供給される基準クロックに基づいて動作するようになっている。このMIPIインタフェース419とアプリケーションプロセッサ310との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
(適用例2)
図27は、上記実施の形態等の通信システムが適用される車両制御システム600の一構成例を表すものである。車両制御システム600は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車などの動作を制御するものである。この車両制御システム600は、駆動系制御ユニット610と、ボディ系制御ユニット620と、バッテリ制御ユニット630と、車外情報検出ユニット640と、車内情報検出ユニット650と、統合制御ユニット660とを有している。これらのユニットは、通信ネットワーク690を介して互いに接続されている。通信ネットワーク690は、例えば、CAN(Controller Area Network)、LIN(Local Interconnect Network)、LAN(Local Area Network)、FlexRay(登録商標)などの任意の規格に準拠したネットワークを用いることができる。各ユニットは、例えば、マイクロコンピュータ、記憶部、制御対象の装置を駆動する駆動回路、通信I/Fなどを含んで構成される。
駆動系制御ユニット610は、車両の駆動系に関連する装置の動作を制御するものである。駆動系制御ユニット610には、車両状態検出部611が接続されている。車両状態検出部611は、車両の状態を検出するものであり、例えば、ジャイロセンサ、加速度センサ、アクセルペダルやブレーキペダルの操作量や操舵角などを検出するセンサなどを含んで構成されるものである。駆動系制御ユニット610は、車両状態検出部611により検出された情報に基づいて、車両の駆動系に関連する装置の動作を制御するようになっている。この駆動系制御ユニット610と車両状態検出部611との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
ボディ系制御ユニット620は、キーレスエントリシステム、パワーウィンドウ装置、各種ランプなど、車両に装備された各種装置の動作を制御するものである。
バッテリ制御ユニット630は、バッテリ631を制御するものである。バッテリ制御ユニット630には、バッテリ631が接続されている。バッテリ631は、駆動用モータへ電力を供給するものであり、例えば2次電池、冷却装置などを含んで構成されるものである。バッテリ制御ユニット630は、バッテリ631から、温度、出力電圧、バッテリ残量などの情報を取得し、これらの情報に基づいて、バッテリ631の冷却装置などを制御するようになっている。このバッテリ制御ユニット630とバッテリ631との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
車外情報検出ユニット640は、車両の外部の情報を検出するものである。車外情報検出ユニット640には、撮像部641および車外情報検出部642が接続されている。撮像部641は、車外の画像を撮像するものであり、例えば、ToF(Time Of Flight)カメラ、ステレオカメラ、単眼カメラ、赤外線カメラなどを含んで構成されるものである。車外情報検出部642は、車外の情報を検出するものであり、例えば、天候や気象を検出するセンサや、車両の周囲の他の車両、障害物、歩行者などを検出するセンサなどを含んで構成されるものである。車外情報検出ユニット640は、撮像部641により得られた画像や、車外情報検出部642により検出された情報に基づいて、例えば、天候や気象、路面状況などを認識し、車両の周囲の他の車両、障害物、歩行者、標識や路面上の文字などの物体検出を行い、あるいはそれらと車両との間の距離を検出するようになっている。この車外情報検出ユニット640と、撮像部641および車外情報検出部642との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
車内情報検出ユニット650は、車両の内部の情報を検出するものである。車内情報検出ユニット650には、運転者状態検出部651が接続されている。運転者状態検出部651は、運転者の状態を検出するものであり、例えば、カメラ、生体センサ、マイクなどを含んで構成されるものである。車内情報検出ユニット650は、運転者状態検出部651により検出された情報に基づいて、例えば、運転者の疲労度合、運転者の集中度合い、運転者が居眠りをしていないかどうかなどを監視するようになっている。この車内情報検出ユニット650と運転者状態検出部651との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
統合制御ユニット660は、車両制御システム600の動作を制御するものである。統合制御ユニット660には、操作部661、表示部662、およびインストルメントパネル663が接続されている。操作部661は、搭乗者が操作するものであり、例えば、タッチパネル、各種ボタンやスイッチなどを含んで構成されるものである。表示部662は、画像を表示するものであり、例えば液晶表示パネルなどを用いて構成されるものである。インストルメントパネル663は、車両の状態を表示するものであり、スピードメータなどのメータ類や各種警告ランプなどを含んで構成されるものである。この統合制御ユニット660と、操作部661、表示部662、およびインストルメントパネル663との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。
以上、いくつかの実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記の各実施の形態では、遷移信号TxF9,TxR9,RxP9が“000”または“010”の場合にプリエンファシス動作を行うようにしたが、これに限定されるものではなく。それ以外の場合にもプリエンファシス動作を行うようにしてもよい。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (20)

  1. 第1の電圧状態、第2の電圧状態、および前記第1の電圧状態と前記第2の電圧状態との間の第3の電圧状態とを用いてデータ信号を送信し、前記第3の電圧状態における電圧を変更可能に構成されたドライバ部と、
    前記第3の電圧状態における電圧を変化させることにより前記ドライバ部にエンファシスを行わせる制御部と
    を備え、
    前記データ信号は、第1の線路を介して送信する第1の信号と、第2の線路を介して送信する第2の信号と、第3の線路を介して送信する第3の信号とを含み、
    前記ドライバ部は、
    第1の電源から第1の出力端子への経路上に設けられた複数の第1のトランジスタと、第2の電源から前記第1の出力端子への経路上に設けられた複数の第2のトランジスタとを有し、前記第1の出力端子における電圧状態を、前記第1の電圧状態、前記第2の電圧状態、および前記第3の電圧状態のうちのいずれかに選択的に設定する第1のドライバ部と、
    第2の出力端子における電圧状態を、前記第1の電圧状態、前記第2の電圧状態、および前記第3の電圧状態のうちのいずれかに選択的に設定する第2のドライバ部と、
    第3の出力端子における電圧状態を、前記第1の電圧状態、前記第2の電圧状態、および前記第3の電圧状態のうちのいずれかに選択的に設定する第3のドライバ部と
    を有し、
    前記第1の出力端子、前記第2の出力端子、および前記第3の出力端子における電圧状態は、互いに異なり、
    前記制御部は、前記複数の第1のトランジスタのうちのオン状態にする第1のトランジスタの数を変更するとともに、前記複数の第2のトランジスタのうちのオン状態にする第1のトランジスタの数を変更することにより、前記第1のドライバ部にエンファシスを行わせる
    送信装置。
  2. 前記第1の電圧状態における電圧レベルは、前記第2の電圧状態における電圧レベルよりも高く、
    前記第1の電源における電圧レベルは、前記第2の電源における電圧レベルよりも高い
    請求項1に記載の送信装置。
  3. 前記第1の信号の電圧状態が前記第1の電圧状態から前記第3の電圧状態に遷移する場合において、前記制御部は、所定の期間において、前記複数の第1のトランジスタのうちのオン状態にする前記第1のトランジスタの数を、前記複数の第2のトランジスタのうちのオン状態にする前記第2のトランジスタの数よりも少なくする
    請求項2に記載の送信装置。
  4. 前記所定の期間の時間長は、前記データ信号における1つのシンボルに対応するユニットインターバルの時間長の半分に等しい
    請求項3に記載の送信装置。
  5. 前記第1の信号の電圧状態が前記第2の電圧状態から前記第3の電圧状態に遷移する場合において、前記制御部は、所定の期間において、前記複数の第1のトランジスタのうちのオン状態にする前記第1のトランジスタの数を、前記複数の第2のトランジスタのうちのオン状態にする前記第2のトランジスタの数よりも多くする
    請求項2に記載の送信装置。
  6. 前記所定の期間の時間長は、前記データ信号における1つのシンボルに対応するユニットインターバルの時間長の半分に等しい
    請求項5に記載の送信装置。
  7. 前記第1の信号の電圧状態が前記第3の電圧状態に維持される場合において、前記制御部は、前記複数の第1のトランジスタのうちのオン状態にする前記第1のトランジスタの数と、前記複数の第2のトランジスタのうちのオン状態にする前記第2のトランジスタの数とを互いに等しくする
    請求項2に記載の送信装置。
  8. 前記制御部は、前記ドライバ部がエンファシスを行うタイミングを調整するタイミング制御部を有する
    請求項1に記載の送信装置。
  9. 前記タイミング制御部は、供給された第1のエンファシス制御信号のタイミングを調整することにより、第2のエンファシス制御信号を生成し、
    前記制御部は、前記第2のエンファシス制御信号に基づいて前記ドライバ部にエンファシスを行わせる
    請求項8に記載の送信装置。
  10. 前記複数の第1のトランジスタは、24個の第1のトランジスタであり、
    前記複数の第2のトランジスタは、24個の第2のトランジスタである
    請求項1に記載の送信装置。
  11. 前記制御部は、
    前記第1のドライバ部の出力インピーダンスが一定になるように、前記第1の信号における電圧を変化させ、
    前記第2のドライバ部の出力インピーダンスが一定になるように、前記第2の信号における電圧を変化させ、
    前記第3のドライバ部の出力インピーダンスが一定になるように、前記第3の信号における電圧を変化させる
    請求項1に記載の送信装置。
  12. 前記第1の出力端子は前記第1の線路に接続され、
    前記第2の出力端子は前記第2の線路に接続され、
    前記第3の出力端子は前記第3の線路に接続された
    請求項1に記載の送信装置。
  13. 送信装置と
    受信装置と
    を備え、
    前記送信装置は、
    第1の電圧状態、第2の電圧状態、および前記第1の電圧状態と前記第2の電圧状態との間の第3の電圧状態とを用いて前記受信装置に対してデータ信号を送信し、前記第3の電圧状態における電圧を変更可能に構成されたドライバ部と、
    前記第3の電圧状態における電圧を変化させることにより前記ドライバ部にエンファシスを行わせる制御部と
    を備え、
    前記データ信号は、第1の線路を介して送信する第1の信号と、第2の線路を介して送信する第2の信号と、第3の線路を介して送信する第3の信号とを含み、
    前記ドライバ部は、
    第1の電源から第1の出力端子への経路上に設けられた複数の第1のトランジスタと、第2の電源から前記第1の出力端子への経路上に設けられた複数の第2のトランジスタとを有し、前記第1の出力端子における電圧状態を、前記第1の電圧状態、前記第2の電圧状態、および前記第3の電圧状態のうちのいずれかに選択的に設定する第1のドライバ部と、
    第2の出力端子における電圧状態を、前記第1の電圧状態、前記第2の電圧状態、および前記第3の電圧状態のうちのいずれかに選択的に設定する第2のドライバ部と、
    第3の出力端子における電圧状態を、前記第1の電圧状態、前記第2の電圧状態、および前記第3の電圧状態のうちのいずれかに選択的に設定する第3のドライバ部と
    を有し、
    前記第1の出力端子、前記第2の出力端子、および前記第3の出力端子における電圧状態は、互いに異なり、
    前記制御部は、前記複数の第1のトランジスタのうちのオン状態にする第1のトランジスタの数を変更するとともに、前記複数の第2のトランジスタのうちのオン状態にする第1のトランジスタの数を変更することにより、前記第1のドライバ部にエンファシスを行わせる
    通信システム。
  14. 前記第1の電圧状態における電圧レベルは、前記第2の電圧状態における電圧レベルよりも高く、
    前記第1の電源における電圧レベルは、前記第2の電源における電圧レベルよりも高い
    請求項13に記載の通信システム。
  15. 前記第1の信号の電圧状態が前記第1の電圧状態から前記第3の電圧状態に遷移する場合において、前記制御部は、所定の期間において、前記複数の第1のトランジスタのうちのオン状態にする前記第1のトランジスタの数を、前記複数の第2のトランジスタのうちのオン状態にする前記第2のトランジスタの数よりも少なくする
    請求項14に記載の通信システム。
  16. 前記所定の期間の時間長は、前記データ信号における1つのシンボルに対応するユニットインターバルの時間長の半分に等しい
    請求項15に記載の通信システム。
  17. 前記第1の信号の電圧状態が前記第2の電圧状態から前記第3の電圧状態に遷移する場合において、前記制御部は、所定の期間において、前記複数の第1のトランジスタのうちのオン状態にする前記第1のトランジスタの数を、前記複数の第2のトランジスタのうちのオン状態にする前記第2のトランジスタの数よりも多くする
    請求項14に記載の通信システム。
  18. 前記所定の期間の時間長は、前記データ信号における1つのシンボルに対応するユニットインターバルの時間長の半分に等しい
    請求項17に記載の通信システム。
  19. 前記第1の信号の電圧状態が前記第2の電圧状態に維持される場合において、前記制御部は、前記複数の第1のトランジスタのうちのオン状態にする前記第1のトランジスタの数と、前記複数の第2のトランジスタのうちのオン状態にする前記第2のトランジスタの数とを互いに等しくする
    請求項14に記載の通信システム。
  20. 前記受信装置は、前記データ信号を受信し、前記第1の信号および前記第2の信号の差に応じた第1の差分信号、前記第2の信号および前記第3の信号の差分に応じた第2の差分信号、および前記第3の信号および前記第1の信号の差分に応じた第3の差分信号を生成する
    請求項13に記載の通信システム。

JP2021170409A 2016-02-02 2021-10-18 送信装置および通信システム Active JP7147949B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2022151191A JP7364002B2 (ja) 2016-02-02 2022-09-22 送信装置および通信システム

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016017962 2016-02-02
JP2016017962 2016-02-02
JP2017565450A JP6969387B2 (ja) 2016-02-02 2017-01-12 送信装置、送信方法、および通信システム

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2017565450A Division JP6969387B2 (ja) 2016-02-02 2017-01-12 送信装置、送信方法、および通信システム

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022151191A Division JP7364002B2 (ja) 2016-02-02 2022-09-22 送信装置および通信システム

Publications (2)

Publication Number Publication Date
JP2022003836A true JP2022003836A (ja) 2022-01-11
JP7147949B2 JP7147949B2 (ja) 2022-10-05

Family

ID=59499590

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2017565450A Active JP6969387B2 (ja) 2016-02-02 2017-01-12 送信装置、送信方法、および通信システム
JP2021170409A Active JP7147949B2 (ja) 2016-02-02 2021-10-18 送信装置および通信システム
JP2022151191A Active JP7364002B2 (ja) 2016-02-02 2022-09-22 送信装置および通信システム

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2017565450A Active JP6969387B2 (ja) 2016-02-02 2017-01-12 送信装置、送信方法、および通信システム

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2022151191A Active JP7364002B2 (ja) 2016-02-02 2022-09-22 送信装置および通信システム

Country Status (7)

Country Link
US (4) US10432255B2 (ja)
EP (1) EP3413524A4 (ja)
JP (3) JP6969387B2 (ja)
KR (1) KR102643169B1 (ja)
CN (3) CN108496327B (ja)
TW (1) TWI748976B (ja)
WO (1) WO2017135001A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI722090B (zh) * 2016-02-22 2021-03-21 日商新力股份有限公司 傳送裝置、傳送方法及通訊系統
CN109479039B (zh) * 2016-07-26 2022-01-04 索尼半导体解决方案公司 发送装置、发送方法和通信系统
KR102422140B1 (ko) * 2017-11-07 2022-07-18 현대자동차주식회사 하이브리드 자동차 및 그를 위한 주행 모드 제어 방법
CN111480323B (zh) * 2018-01-11 2023-09-01 索尼半导体解决方案公司 通信系统与通信装置
TWI661643B (zh) * 2018-06-27 2019-06-01 加百裕工業股份有限公司 並聯電池管理系統及方法
CN111211810B (zh) * 2018-11-21 2021-12-28 浙江宇视科技有限公司 状态传输方法及装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068816A (ja) * 1998-06-05 2000-03-03 Telefon Ab L M Ericsson ディジタル信号をプリエンファシス伝送路経由で送信するための出力バッファ回路
WO2011045830A1 (ja) * 2009-10-13 2011-04-21 株式会社アドバンテスト 多値ドライバ回路ならびにそれを用いたシングルエンド出力ドライバ回路、差動出力ドライバ回路および試験装置
JP2011160185A (ja) * 2010-02-01 2011-08-18 Nippon Telegr & Teleph Corp <Ntt> プリエンファシス回路
US9148198B1 (en) * 2014-05-21 2015-09-29 Qualcomm Incorporated Programmable pre-emphasis circuit for MIPI C-PHY
WO2015146511A1 (ja) * 2014-03-25 2015-10-01 ソニー株式会社 送信装置および通信システム
US20160301550A1 (en) * 2015-04-10 2016-10-13 SK Hynix Inc. Transmitting device for high speed communication, interface circuit and system including the same

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3360861B2 (ja) 1993-03-02 2003-01-07 株式会社ソニー木原研究所 シリアルディジタルデータの伝送方法及び伝送装置
US7051127B2 (en) * 2002-05-10 2006-05-23 Hewlett-Packard Development Company, L.P. Method and apparatus for selectively providing data pre-emphasis based upon data content history
KR100847570B1 (ko) * 2005-04-30 2008-07-21 (주)에이딕 신호 차단 및 누설 신호 흡수 기능을 갖는 전력선 통신장치
US8027377B2 (en) * 2006-08-14 2011-09-27 Intersil Americas Inc. Differential driver with common-mode voltage tracking and method
US8064535B2 (en) 2007-03-02 2011-11-22 Qualcomm Incorporated Three phase and polarity encoded serial interface
TWI353726B (en) * 2007-11-01 2011-12-01 Novatek Microelectronics Corp Low voltage differential signaling transmitter and
US8848810B2 (en) * 2008-03-05 2014-09-30 Qualcomm Incorporated Multiple transmitter system and method
JP5114293B2 (ja) * 2008-05-30 2013-01-09 株式会社日立製作所 波形等化回路
JP2011142382A (ja) 2010-01-05 2011-07-21 Renesas Electronics Corp プリエンファシス機能を含む出力回路と半導体装置
US8358156B1 (en) * 2010-05-28 2013-01-22 Xilinx, Inc. Voltage mode line driver and pre-emphasis circuit
JP5848898B2 (ja) * 2010-06-28 2016-01-27 ローム株式会社 負荷駆動回路ならびにそれを用いた発光装置およびディスプレイ装置
US8654799B2 (en) 2010-12-14 2014-02-18 Coherent, Inc. Short-pulse fiber-laser
US8415986B2 (en) * 2010-12-28 2013-04-09 Texas Instruments Incorporated Voltage-mode driver with pre-emphasis
JP5671429B2 (ja) * 2011-08-26 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置
CN103066987A (zh) * 2011-10-24 2013-04-24 三星电子株式会社 输出驱动器、集成电路及系统
CN102545884B (zh) * 2012-02-17 2014-04-16 无锡芯骋微电子有限公司 带有高效能预加重均衡的电压型数据发送器
KR101405241B1 (ko) * 2012-07-27 2014-06-10 고려대학교 산학협력단 데이터 통신용 송신기
US20150182047A1 (en) * 2013-03-15 2015-07-02 No Spill Technologies, LLC Spill resistant transition cup
US8884655B2 (en) * 2013-04-11 2014-11-11 Texas Instruments Incorporated Low-power voltage mode high speed driver
CN103688478B (zh) * 2013-06-03 2015-10-07 华为技术有限公司 抑制PCIe走光纤通信输出噪声的方法、装置及通信节点
CN104300956A (zh) * 2013-07-16 2015-01-21 联发科技股份有限公司 驱动电路以及控制驱动电路的方法
US9276731B2 (en) * 2013-08-08 2016-03-01 Qualcomm Incorporated N-phase signal transition alignment
JP6369137B2 (ja) * 2014-05-30 2018-08-08 ソニー株式会社 送信装置、受信装置、および通信システム
US9473291B2 (en) * 2014-07-08 2016-10-18 Intel Corporation Apparatuses and methods for reducing switching jitter
CN104135272B (zh) * 2014-07-31 2018-05-01 北京大学 节省功耗的预加重lvds驱动电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068816A (ja) * 1998-06-05 2000-03-03 Telefon Ab L M Ericsson ディジタル信号をプリエンファシス伝送路経由で送信するための出力バッファ回路
WO2011045830A1 (ja) * 2009-10-13 2011-04-21 株式会社アドバンテスト 多値ドライバ回路ならびにそれを用いたシングルエンド出力ドライバ回路、差動出力ドライバ回路および試験装置
JP2011160185A (ja) * 2010-02-01 2011-08-18 Nippon Telegr & Teleph Corp <Ntt> プリエンファシス回路
WO2015146511A1 (ja) * 2014-03-25 2015-10-01 ソニー株式会社 送信装置および通信システム
US9148198B1 (en) * 2014-05-21 2015-09-29 Qualcomm Incorporated Programmable pre-emphasis circuit for MIPI C-PHY
US20160301550A1 (en) * 2015-04-10 2016-10-13 SK Hynix Inc. Transmitting device for high speed communication, interface circuit and system including the same

Also Published As

Publication number Publication date
TW201729548A (zh) 2017-08-16
JP7147949B2 (ja) 2022-10-05
WO2017135001A1 (ja) 2017-08-10
US10432255B2 (en) 2019-10-01
US20210006292A1 (en) 2021-01-07
JPWO2017135001A1 (ja) 2019-01-10
CN108496327B (zh) 2021-11-05
US11476893B2 (en) 2022-10-18
JP6969387B2 (ja) 2021-11-24
US20200145045A1 (en) 2020-05-07
CN113922844A (zh) 2022-01-11
US20230140526A1 (en) 2023-05-04
EP3413524A1 (en) 2018-12-12
TWI748976B (zh) 2021-12-11
CN108496327A (zh) 2018-09-04
CN113872901A (zh) 2021-12-31
KR20180109868A (ko) 2018-10-08
CN113872901B (zh) 2024-07-30
JP2022174302A (ja) 2022-11-22
US20190007095A1 (en) 2019-01-03
US10778283B2 (en) 2020-09-15
KR102643169B1 (ko) 2024-03-05
JP7364002B2 (ja) 2023-10-18
EP3413524A4 (en) 2019-01-16
CN113922844B (zh) 2023-09-29

Similar Documents

Publication Publication Date Title
JP6969387B2 (ja) 送信装置、送信方法、および通信システム
JP6848961B2 (ja) 送信装置、送信方法、および通信システム
JP7259904B2 (ja) 送信装置、送信方法、および通信システム
JP6838566B2 (ja) 送信装置、送信方法、および通信システム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211018

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220812

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220823

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220905

R151 Written notification of patent or utility model registration

Ref document number: 7147949

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151