JP6969387B2 - 送信装置、送信方法、および通信システム - Google Patents

Description

本開示は、信号を送信する送信装置、そのような送信装置において用いられる送信方法、および、そのような送信装置を備えた通信システムに関する。

近年の電子機器の高機能化および多機能化に伴い、電子機器には、半導体チップ、センサ、表示デバイスなどの様々なデバイスが搭載される。これらのデバイス間では、多くのデータのやり取りが行われ、そのデータ量は、電子機器の高機能化および多機能化に応じて多くなってきている。そこで、しばしば、例えば数Ｇｂｐｓでデータを送受信可能な高速インタフェースを用いて、データのやりとりが行われる。

高速インタフェースにおける通信性能の向上を図るため、様々な技術が開示されている。例えば、特許文献１，２には、３本の伝送路を用いて３つの差動信号を伝送する通信システムが開示されている。また、例えば、特許文献３には、プリエンファシスを行う通信システムが開示されている。

特開平０６−２６１０９２号公報 米国特許第８０６４５３５号明細書 特開２０１１−１４２３８２号公報

このように、通信システムでは、通信性能の向上が望まれており、さらなる通信性能の向上が期待されている。

通信性能を高めることができる送信装置、送信方法、および通信システムを提供することが望ましい。

本開示の送信装置は、ドライバ部と、制御部とを備えている。ドライバ部は、第１の電圧状態、第２の電圧状態、および第１の電圧状態と第２の電圧状態との間の第３の電圧状態とを用いてデータ信号を送信し、第３の電圧状態における電圧を変更可能に構成されたものである。制御部は、第３の電圧状態における電圧を変化させることによりドライバ部にエンファシスを行わせるものである。上記ドライバ部は、第１の出力端子における電圧状態を、第１の電圧状態、第２の電圧状態、および第３の電圧状態のうちのいずれかに選択的に設定する第１のドライバ部と、第２の出力端子における電圧状態を、第１の電圧状態、第２の電圧状態、および第３の電圧状態のうちのいずれかに選択的に設定する第２のドライバ部と、第３の出力端子における電圧状態を、第１の電圧状態、第２の電圧状態、および第３の電圧状態のうちのいずれかに選択的に設定する第３のドライバ部とを有する。第１の出力端子、第２の出力端子、および第３の出力端子における電圧状態は、互いに異なる。エンファシスは、第１の出力端子に接続された第１の伝送路、第２の出力端子に接続された第２の伝送路、および第３の出力端子に接続された第３の伝送路のうちの、第１の伝送路における電圧と第２の伝送路における電圧との第１の差分、第２の伝送路における電圧と第３の伝送路における電圧との第２の差分、および第３の伝送路における電圧と第１の伝送路における電圧との第３の差分の遷移時間が長くなることを抑制する。

本開示の送信方法は、第１の電圧状態、第２の電圧状態、および第１の電圧状態と第２の電圧状態との間の第３の電圧状態とを用いてデータ信号を送信することと、第３の電圧状態における電圧を変化させることによりエンファシスを行うこととを含む。データ信号を送信することは、第１の出力端子における電圧状態を、第１の電圧状態、第２の電圧状態、および第３の電圧状態のうちのいずれかに選択的に設定することと、第２の出力端子における電圧状態を、第１の電圧状態、第２の電圧状態、および第３の電圧状態のうちのいずれかに選択的に設定することと、第３の出力端子における電圧状態を、第１の電圧状態、第２の電圧状態、および第３の電圧状態のうちのいずれかに選択的に設定することとを含む。第１の出力端子、第２の出力端子、および第３の出力端子における電圧状態は、互いに異なる。エンファシスは、第１の出力端子に接続された第１の伝送路、第２の出力端子に接続された第２の伝送路、および第３の出力端子に接続された第３の伝送路のうちの、第１の伝送路における電圧と第２の伝送路における電圧との第１の差分、第２の伝送路における電圧と第３の伝送路における電圧との第２の差分、および第３の伝送路における電圧と第１の伝送路における電圧との第３の差分の遷移時間が長くなることを抑制する。

本開示の通信システムは、送信装置と、受信装置とを備えている。送信装置は、ドライバ部と、制御部とを有している。ドライバ部は、第１の電圧状態、第２の電圧状態、および第１の電圧状態と第２の電圧状態との間の第３の電圧状態とを用いてデータ信号を送信し、第３の電圧状態における電圧を変更可能に構成されたものである。制御部は、第３の電圧状態における電圧を変化させることによりドライバ部にエンファシスを行わせるものである。上記ドライバ部は、第１の出力端子における電圧状態を、第１の電圧状態、第２の電圧状態、および第３の電圧状態のうちのいずれかに選択的に設定する第１のドライバ部と、第２の出力端子における電圧状態を、第１の電圧状態、第２の電圧状態、および第３の電圧状態のうちのいずれかに選択的に設定する第２のドライバ部と、第３の出力端子における電圧状態を、第１の電圧状態、第２の電圧状態、および第３の電圧状態のうちのいずれかに選択的に設定する第３のドライバ部とを有する。第１の出力端子、第２の出力端子、および第３の出力端子における電圧状態は、互いに異なる。エンファシスは、第１の出力端子に接続された第１の伝送路、第２の出力端子に接続された第２の伝送路、および第３の出力端子に接続された第３の伝送路のうちの、第１の伝送路における電圧と第２の伝送路における電圧との第１の差分、第２の伝送路における電圧と第３の伝送路における電圧との第２の差分、および第３の伝送路における電圧と第１の伝送路における電圧との第３の差分の遷移時間が長くなることを抑制する。

本開示の一実施の形態における送信装置、送信方法、および通信システムでは、第１の電圧状態、第２の電圧状態、および第３の電圧状態を用いて、データ信号が送信される。この第３の電圧状態における電圧は変更可能に構成されている。そして、第３の電圧状態における電圧を変化させることにより、エンファシスが行われる。

本開示の一実施の形態における送信装置、送信方法、および通信システムによれば、第１の電圧状態と第２の電圧状態との間の第３の電圧状態における電圧を変化させることにより、エンファシスを行うようにしたので、通信性能を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。

本開示の一実施の形態に係る通信システムの一構成例を表すブロック図である。 図１に示した通信システムが送受信する信号の電圧状態を表す説明図である。 図１に示した通信システムが送受信するシンボルの遷移を表す説明図である。 図１に示した送信部の一構成例を表すブロック図である。 図４に示した遷移検出部の一動作例を表す表である。 図４に示した出力部の一動作例を表す表である。 第１の実施の形態に係る出力部の一構成例を表すブロック図である。 図７に示したタイミング制御部の一動作例を表すタイミング波形図である。 図１に示した受信部の一構成例を表すブロック図である。 図９に示した受信部の受信動作の一例を表す説明図である。 図９に示した受信部の受信動作の一例を表す他の説明図である。 通信システムの一特性例を模式的に表すアイダイアグラムである。 第１の実施の形態に係る通信システムの一動作例を表すタイミング波形図である。 第１の実施の形態に係る通信システムの一動作例を表す他のタイミング波形図である。 第１の実施の形態に係る通信システムの一動作例を表す他のタイミング波形図である。 第１の実施の形態に係る通信システムの一動作例を表す他のタイミング波形図である。 第１の実施の形態に係る通信システムの一動作例を表す他のタイミング波形図である。 第１の実施の形態に係る通信システムの一特性例を表すアイダイアグラムである。 第１の実施の形態に係る通信システムの一特性例を表す他のアイダイアグラムである。 第１の実施の形態に係る通信システムの一特性例を表す他のアイダイアグラムである。 第１の実施の形態に係る通信システムの一特性例を表す他のアイダイアグラムである。 比較例に係る通信システムの一動作例を表すタイミング波形図である。 比較例に係る通信システムの一動作例を表す他のタイミング波形図である。 比較例に係る通信システムの一動作例を表す他のタイミング波形図である。 比較例に係る通信システムの一動作例を表す他のタイミング波形図である。 比較例に係る通信システムの一動作例を表す他のタイミング波形図である。 第１の実施の形態の変形例に係る出力部の一構成例を表すブロック図である。 図１６に示したドライバ部の一構成例を表す回路図である。 第２の実施の形態に係る出力部の一構成例を表すブロック図である。 図１８に示したドライバ部の一構成例を表す回路図である。 図１８に示した出力部の一動作例を表す表である。 図１８に示した出力部の一動作例を表す模式図である。 図１８に示した出力部の一動作例を表す他の模式図である。 図１８に示した出力部の一動作例を表す他の模式図である。 第２の実施の形態に係る通信システムの一動作例を表すタイミング波形図である。 第２の実施の形態に係る通信システムの一動作例を表す他のタイミング波形図である。 第２の実施の形態に係る通信システムの一動作例を表す他のタイミング波形図である。 第２の実施の形態に係る通信システムの一動作例を表す他のタイミング波形図である。 第２の実施の形態に係る通信システムの一動作例を表す他のタイミング波形図である。 第２の実施の形態に係る通信システムの一特性例を表すアイダイアグラムである。 一実施の形態に係る通信システムが適用されたスマートフォンの外観構成を表す斜視図である。 一実施の形態に係る通信システムが適用されたアプリケーションプロセッサの一構成例を表すブロック図である。 一実施の形態に係る通信システムが適用されたイメージセンサの一構成例を表すブロック図である。 一実施の形態に係る通信システムが適用された車両制御システムの一構成例を表すブロック図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．適用例

＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る通信システム（通信システム１）の一構成例を表すものである。通信システム１は、プリエンファシスにより通信性能の向上を図るものである。

通信システム１は、送信装置１０と、伝送路１００と、受信装置３０とを備えている。送信装置１０は、３つの出力端子ＴoutＡ，ＴoutＢ，ＴoutＣを有し、伝送路１００は、線路１１０Ａ，１１０Ｂ，１１０Ｃを有し、受信装置３０は、３つの入力端子ＴinＡ，ＴinＢ，ＴinＣを有している。そして、送信装置１０の出力端子ＴoutＡおよび受信装置３０の入力端子ＴinＡは、線路１１０Ａを介して互いに接続され、送信装置１０の出力端子ＴoutＢおよび受信装置３０の入力端子ＴinＢは、線路１１０Ｂを介して互いに接続され、送信装置１０の出力端子ＴoutＣおよび受信装置３０の入力端子ＴinＣは、線路１１０Ｃを介して互いに接続されている。線路１１０Ａ〜１１０Ｃの特性インピーダンスは、この例では約５０［Ω］である。

送信装置１０は、出力端子ＴoutＡから信号ＳＩＧＡを出力し、出力端子ＴoutＢから信号ＳＩＧＢを出力し、出力端子ＴoutＣから信号ＳＩＧＣを出力する。そして、受信装置３０は、入力端子ＴinＡを介して信号ＳＩＧＡを受信し、入力端子ＴinＢを介して信号ＳＩＧＢを受信し、入力端子ＴinＣを介して信号ＳＩＧＣを受信する。信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣは、それぞれ、３つの電圧状態ＳＨ，ＳＭ，ＳＬをとり得るものである。ここで、電圧状態ＳＭは、中レベル電圧ＶＭに対応する状態である。すなわち、電圧状態ＳＭが示す電圧は、後述するように、中レベル電圧ＶＭに加え、この中レベル電圧ＶＭに対してプリエンファシスを行った場合の電圧をも含むものである。同様に、電圧状態ＳＨは、高レベル電圧ＶＨに対応する状態であり、電圧状態ＳＬは、低レベル電圧ＶＬに対応する状態である。

図２は、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣの電圧状態を表すものである。送信装置１０は、３つの信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを用いて、６つのシンボル“＋ｘ”，“−ｘ”，“＋ｙ”，“−ｙ”，“＋ｚ”，“−ｚ”を送信する。例えば、シンボル“＋ｘ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを電圧状態ＳＨ（例えば高レベル電圧ＶＨ）にし、信号ＳＩＧＢを電圧状態ＳＬ（例えば低レベル電圧ＶＬ）にし、信号ＳＩＧＣを電圧状態ＳＭ（例えば中レベル電圧ＶＭ）にする。シンボル“−ｘ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを電圧状態ＳＬにし、信号ＳＩＧＢを電圧状態ＳＨにし、信号ＳＩＧＣを電圧状態ＳＭにする。シンボル“＋ｙ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを電圧状態ＳＭにし、信号ＳＩＧＢを電圧状態ＳＨにし、信号ＳＩＧＣを電圧状態ＳＬにする。シンボル“−ｙ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを電圧状態ＳＭにし、信号ＳＩＧＢを電圧状態ＳＬにし、信号ＳＩＧＣを電圧状態ＳＨにする。シンボル“＋ｚ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを電圧状態ＳＬにし、信号ＳＩＧＢを電圧状態ＳＭにし、信号ＳＩＧＣを電圧状態ＳＨにする。シンボル“−ｚ”を送信する場合には、送信装置１０は、信号ＳＩＧＡを電圧状態ＳＨにし、信号ＳＩＧＢを電圧状態ＳＭにし、信号ＳＩＧＣを電圧状態ＳＬにするようになっている。

伝送路１００は、このような信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを用いて、シンボルのシーケンスを伝える。すなわち、３つの線路１１０Ａ，１１０Ｂ，１１０Ｃは、シンボルのシーケンスを伝える１つのレーンとして機能するようになっている。

（送信装置１０）
送信装置１０は、図１に示したように、クロック生成部１１と、処理部１２と、送信部２０とを有している。

クロック生成部１１は、クロック信号ＴｘＣＫを生成するものである。クロック信号ＴｘＣＫの周波数は、例えば２．５［ＧＨｚ］である。なお、これに限定されるものではなく、例えば、送信装置１０における回路を、いわゆるハーフレートアーキテクチャを用いて構成した場合には、クロック信号ＴｘＣＫの周波数を１．２５［ＧＨｚ］にすることができる。クロック生成部１１は、例えばＰＬＬ（Phase Locked Loop）を用いて構成され、例えば送信装置１０の外部から供給されるリファレンスクロック（図示せず）に基づいてクロック信号ＴｘＣＫを生成する。そして、クロック生成部１１は、このクロック信号ＴｘＣＫを、処理部１２および送信部２０に供給するようになっている。

処理部１２は、所定の処理を行うことにより、遷移信号ＴｘＦ０〜ＴｘＦ６，ＴｘＲ０〜ＴｘＲ６，ＴｘＰ０〜ＴｘＰ６を生成するものである。ここで、１組の遷移信号ＴｘＦ０，ＴｘＲ０，ＴｘＰ０は、送信装置１０が送信するシンボルのシーケンスにおけるシンボルの遷移を示すものである。同様に、１組の遷移信号ＴｘＦ１，ＴｘＲ１，ＴｘＰ１はシンボルの遷移を示し、１組の遷移信号ＴｘＦ２，ＴｘＲ２，ＴｘＰ２はシンボルの遷移を示し、１組の遷移信号ＴｘＦ３，ＴｘＲ３，ＴｘＰ３はシンボルの遷移を示し、１組の遷移信号ＴｘＦ４，ＴｘＲ４，ＴｘＰ４はシンボルの遷移を示し、１組の遷移信号ＴｘＦ５，ＴｘＲ５，ＴｘＰ５はシンボルの遷移を示し、１組の遷移信号ＴｘＦ６，ＴｘＲ６，ＴｘＰ６はシンボルの遷移を示すものである。すなわち、処理部１２は、７組の遷移信号を生成するものである。以下、７組の遷移信号のうちの任意の一組を表すものとして遷移信号ＴｘＦ，ＴｘＲ，ＴｘＰを適宜用いる。

図３は、遷移信号ＴｘＦ，ＴｘＲ，ＴｘＰとシンボルの遷移との関係を表すものである。各遷移に付した３桁の数値は、遷移信号ＴｘＦ，ＴｘＲ，ＴｘＰの値をこの順で示したものである。

遷移信号ＴｘＦ（Flip）は、“＋ｘ”と“−ｘ”との間でシンボルを遷移させ、“＋ｙ”と“−ｙ”との間でシンボルを遷移させ、“＋ｚ”と“−ｚ”との間でシンボルを遷移させるものである。具体的には、遷移信号ＴｘＦが“１”である場合には、シンボルの極性を変更するように（例えば“＋ｘ”から“−ｘ”へ）遷移し、遷移信号ＴｘＦが“０”である場合には、このような遷移を行わないようになっている。

遷移信号ＴｘＲ（Rotation），ＴｘＰ（Polarity）は、遷移信号ＴｘＦが“０”である場合において、“＋ｘ”と“−ｘ”以外との間、“＋ｙ”と“−ｙ”以外との間、“＋ｚ”と“−ｚ”以外との間でシンボルを遷移させるものである。具体的には、遷移信号ＴｘＲ，ＴｘＰが“１”，“０”である場合には、シンボルの極性を保ったまま、図３において右回りに（例えば“＋ｘ”から“＋ｙ”へ）遷移し、遷移信号ＴｘＲ，ＴｘＰが“１”，“１”である場合には、シンボルの極性を変更するとともに、図３において右回りに（例えば“＋ｘ”から“−ｙ”へ）遷移する。また、遷移信号ＴｘＲ，ＴｘＰが“０”，“０”である場合には、シンボルの極性を保ったまま、図３において左回りに（例えば“＋ｘ”から“＋ｚ”へ）遷移し、遷移信号ＴｘＲ，ＴｘＰが“０”，“１”である場合には、シンボルの極性を変更するとともに、図３において左回りに（例えば“＋ｘ”から“−ｚ”へ）遷移する。

処理部１２は、このような遷移信号ＴｘＦ，ＴｘＲ，ＴｘＰを７組生成する。そして、処理部１２は、この７組の遷移信号ＴｘＦ，ＴｘＲ，ＴｘＰ（遷移信号ＴｘＦ０〜ＴｘＦ６，ＴｘＲ０〜ＴｘＲ６，ＴｘＰ０〜ＴｘＰ６）を送信部２０に供給するようになっている。

送信部２０は、遷移信号ＴｘＦ０〜ＴｘＦ６，ＴｘＲ０〜ＴｘＲ６，ＴｘＰ０〜ＴｘＰ６に基づいて、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを生成するものである。

図４は、送信部２０の一構成例を表すものである。送信部２０は、シリアライザ２１Ｆ，２１Ｒ，２１Ｐと、送信シンボル生成部２２と、遷移検出部２５と、出力部２６とを有している。

シリアライザ２１Ｆは、遷移信号ＴｘＦ０〜ＴｘＦ６およびクロック信号ＴｘＣＫに基づいて、遷移信号ＴｘＦ０〜ＴｘＦ６をこの順にシリアライズして、遷移信号ＴｘＦ９を生成するものである。シリアライザ２１Ｒは、遷移信号ＴｘＲ０〜ＴｘＲ６およびクロック信号ＴｘＣＫに基づいて、遷移信号ＴｘＲ０〜ＴｘＲ６をこの順にシリアライズして、遷移信号ＴｘＲ９を生成するものである。シリアライザ２１Ｐは、遷移信号ＴｘＰ０〜ＴｘＰ６およびクロック信号ＴｘＣＫに基づいて、遷移信号ＴｘＰ０〜ＴｘＰ６をこの順にシリアライズして、遷移信号ＴｘＰ９を生成するものである。

送信シンボル生成部２２は、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９およびクロック信号ＴｘＣＫに基づいて、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３を生成するものである。送信シンボル生成部２２は、信号生成部２３と、フリップフロップ２４とを有している。

信号生成部２３は、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９およびシンボル信号Ｄ１，Ｄ２，Ｄ３に基づいて、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３を生成するものである。具体的には、信号生成部２３は、シンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボル（遷移前のシンボルＤＳ）と、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９とに基づいて、図３に示したように遷移後のシンボルＮＳを求め、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３として出力するようになっている。

フリップフロップ２４は、クロック信号ＴｘＣＫに基づいてシンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３をサンプリングして、そのサンプリング結果をシンボル信号Ｄ１，Ｄ２，Ｄ３としてそれぞれ出力するものである。

図５は、送信シンボル生成部２２の一動作例を表すものである。この図５は、シンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボルＤＳと遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９とに基づいて生成されるシンボルＮＳを示している。シンボルＤＳが“＋ｘ”である場合を例に挙げて説明する。遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”である場合には、シンボルＮＳは“＋ｚ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“００１”である場合には、シンボルＮＳは“−ｚ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”である場合には、シンボルＮＳは“＋ｙ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１１”である場合には、シンボルＮＳは“−ｙ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“１ｘｘ”である場合には、シンボルＮＳは“−ｘ”である。ここで、“ｘ”は、“１”，“０”のどちらであってもよいことを示している。シンボルＤＳが“−ｘ”である場合、“＋ｙ”である場合、“−ｙ”である場合、“＋ｚ”である場合、“−ｚ”である場合についても同様である。

遷移検出部２５は、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９およびシンボル信号Ｄ１，Ｄ２，Ｄ３に基づいて、プリエンファシス制御信号ＭＵＰ，ＭＤＮを生成するものである。具体的には、遷移検出部２５は、図５において実線で囲んだＷＵＰで示したように、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”であり、かつシンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボルＤＳが“＋ｘ”，“＋ｙ”，“＋ｚ”である場合、および、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”であり、かつシンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボルＤＳが“−ｘ”，“−ｙ”，“−ｚ”である場合に、プリエンファシス制御信号ＭＵＰを“１”（アクティブ）にするとともに、プリエンファシス制御信号ＭＤＮを“０”（非アクティブ）にする。また、遷移検出部２５は、図５において破線で囲んだＷＤＮで示したように、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”であり、かつシンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボルＤＳが“−ｘ”，“−ｙ”，“−ｚ”である場合、および、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”であり、かつシンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボルＤＳが“＋ｘ”，“＋ｙ”，“＋ｚ”である場合に、プリエンファシス制御信号ＭＤＮを“１”（アクティブ）にするとともに、プリエンファシス制御信号ＭＵＰを“０”（非アクティブ）にする。また、遷移検出部２５は、それ以外の場合には、プリエンファシス制御信号ＭＵＰ，ＭＤＮをともに“０”（非アクティブ）にする。すなわち、後述するように、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”または“０１０”である場合には、信号ＳＩＧＡと信号ＳＩＧＢとの差分ＡＢ、信号ＳＩＧＢと信号ＳＩＧＣとの差分ＢＣ、および信号ＳＩＧＣと信号ＳＩＧＡとの差分ＣＡのいずれかの遷移時間が長くなるおそれがある。よって、遷移検出部２５は、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９およびシンボル信号Ｄ１，Ｄ２，Ｄ３に基づいて、シンボル遷移が、差分ＡＢ，ＢＣ，ＣＡのいずれかの遷移時間が長くなるおそれがあるシンボル遷移であるか否かを確認し、その結果に基づいてプリエンファシス制御信号ＭＵＰ，ＭＤＮを生成するようになっている。

出力部２６は、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３およびクロック信号ＴｘＣＫに基づいて、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを生成するものである。

図６は、出力部２６の一動作例を表すものである。出力部２６は、例えば、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３が、“１００”である場合には、信号ＳＩＧＡを電圧状態ＳＨ（例えば高レベル電圧ＶＨ）にし、信号ＳＩＧＢを電圧状態ＳＬ（例えば低レベル電圧ＶＬ）にし、信号ＳＩＧＣを電圧状態ＳＭ（例えば中レベル電圧ＶＭ）にする。すなわち、出力部２６は、シンボル“＋ｘ”を生成する。また、例えば、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３が、“０１１”である場合には、信号ＳＩＧＡを電圧状態ＳＬにし、信号ＳＩＧＢを電圧状態ＳＨにし、信号ＳＩＧＣを電圧状態ＳＭにする。すなわち、出力部２６は、シンボル“−ｘ”を生成する。また、例えば、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３が、“０１０”である場合には、信号ＳＩＧＡを電圧状態ＳＭにし、信号ＳＩＧＢを電圧状態ＳＨにし、信号ＳＩＧＣを電圧状態ＳＬにする。すなわち、出力部２６は、シンボル“＋ｙ”を生成する。また、例えば、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３が、“１０１”である場合には、信号ＳＩＧＡを電圧状態ＳＭにし、信号ＳＩＧＢを電圧状態ＳＬにし、信号ＳＩＧＣを電圧状態ＳＨにする。すなわち、出力部２６は、シンボル“−ｙ”を生成する。また、例えば、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３が、“００１”である場合には、信号ＳＩＧＡを電圧状態ＳＬにし、信号ＳＩＧＢを電圧状態ＳＭにし、信号ＳＩＧＣを電圧状態ＳＨにする。すなわち、出力部２６は、シンボル“＋ｚ”を生成する。また、例えば、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３が、“１１０”である場合には、信号ＳＩＧＡを電圧状態ＳＨにし、信号ＳＩＧＢを電圧状態ＳＭにし、信号ＳＩＧＣを電圧状態ＳＬにする。すなわち、出力部２６は、シンボル“−ｚ”を生成するようになっている。

図７は、出力部２６の一構成例を表すものである。出力部２６は、ドライバ制御部２７と、タイミング制御部２７Ｔと、プリエンファシス制御部２８Ａ，２８Ｂ，２８Ｃと、ドライバ部２９Ａ，２９Ｂ，２９Ｃとを有している。

ドライバ制御部２７は、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３およびクロック信号ＴｘＣＫに基づいて、信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣを生成するものである。具体的には、ドライバ制御部２７は、図６に示したように、例えば、信号ＳＩＧＡを電圧状態ＳＨ（例えば高レベル電圧ＶＨ）にする場合には、信号ＰＵＡを“１”にするとともに信号ＰＤＡを“０”にし、信号ＳＩＧＡを電圧状態ＳＬ（例えば低レベル電圧ＶＬ）にする場合には、信号ＰＤＡを“１”にするとともに信号ＰＵＡを“０”にし、信号ＳＩＧＡを電圧状態ＳＭ（例えば中レベル電圧ＶＭ）にする場合には、信号ＰＵＡ，ＰＤＡをともに“１”にする。信号ＰＵＢ，ＰＤＢおよび信号ＰＵＣ，ＰＤＣについても同様である。そして、ドライバ制御部２７は、信号ＰＵＡ，ＰＤＡをプリエンファシス制御部２８Ａに供給し、信号ＰＵＢ，ＰＤＢをプリエンファシス制御部２８Ｂに供給し、信号ＰＵＣ，ＰＤＣをプリエンファシス制御部２８Ｃに供給するようになっている。

タイミング制御部２７Ｔは、プリエンファシス制御信号ＭＵＰ，ＭＤＮおよびクロック信号ＴｘＣＫに基づいて、プリエンファシス制御信号ＭＵＰに対してタイミング調整を行うことによりプリエンファシス制御信号ＭＵＰ２を生成するとともに、プリエンファシス制御信号ＭＤＮに対してタイミング調整を行うことによりプリエンファシス制御信号ＭＤＮ２を生成するものである。そして、タイミング制御部２７Ｔは、このプリエンファシス制御信号ＭＵＰ２，ＭＤＮ２を、プリエンファシス制御部２８Ａ〜２８Ｃに供給するようになっている。

図８は、プリエンファシス制御部２８Ａに供給される信号ＰＵＡ，ＰＤＡおよびプリエンファシス制御信号ＭＵＰ２，ＭＤＮ２の波形の一例を表すものである。信号ＰＵＡ，ＰＤＡは、１つのシンボルに対応する期間（ユニットインターバルＵＩ）ごとに変化し得る。この例では、信号ＰＵＡは、タイミングｔ１において低レベルから高レベルに変化し、そのタイミングｔ１からユニットインターバルＵＩの２つ分の時間が経過したタイミングｔ３において高レベルから低レベルに変化し、そのタイミングｔ３からユニットインターバルＵＩの１つ分の時間が経過したタイミングｔ４において低レベルから高レベルに変化し、そのタイミングｔ４からユニットインターバルＵＩの１つ分の時間が経過したタイミングｔ５において高レベルから低レベルに変化する（図８（Ａ））。また、信号ＰＤＡは、タイミングｔ１からユニットインターバルＵＩの１つ分の時間が経過したタイミングｔ２において高レベルから低レベルに変化し、タイミングｔ３において低レベルから高レベルに変化する（図８（Ｂ））。そして、プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２は、ユニットインターバルＵＩの開始タイミングにおいて低レベルから高レベルに変化し得るとともに、ユニットインターバルＵＩの開始タイミングから、ユニットインターバルＵＩの半分（０．５ＵＩ）の時間が経過したタイミングにおいて高レベルから低レベルに変化し得る。この例では、プリエンファシス制御信号ＭＵＰ２は、タイミングｔ１において低レベルから高レベルに変化し、そのタイミングｔ１から、ユニットインターバルＵＩの半分（０．５ＵＩ）の時間が経過したタイミングにおいて高レベルから低レベルに変化する（図８（Ｃ））。また、プリエンファシス制御信号ＭＤＮ２は、タイミングｔ４において低レベルから高レベルに変化し、そのタイミングｔ４から、ユニットインターバルＵＩの半分（０．５ＵＩ）の時間が経過したタイミングにおいて高レベルから低レベルに変化する（図８（Ｄ））。この例では、プリエンファシス制御部２８Ａに供給される信号について説明したが、プリエンファシス制御部２８Ｂ，２８Ｃに供給される信号についても同様である。このように、タイミング制御部２７Ｔは、プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２がユニットインターバルＵＩの開始タイミングにおいて低レベルから高レベルに変化し、そのタイミングから、ユニットインターバルＵＩの半分（０．５ＵＩ）の時間が経過したタイミングにおいて高レベルから低レベルに変化するように、プリエンファシス制御信号ＭＵＰ，ＭＤＮに対してタイミング調整を行うようになっている。

プリエンファシス制御部２８Ａは、信号ＰＵＡ，ＰＤＡおよびプリエンファシス制御信号ＭＵＰ２，ＭＤＮ２に基づいて、信号ＰＵＡ１〜ＰＵＡ２４、ＰＤＡ１〜ＰＤＡ２４を生成するものである。ドライバ部２９Ａは、信号ＰＵＡ１〜ＰＵＡ２４、ＰＤＡ１〜ＰＤＡ２４に基づいて、信号ＳＩＧＡを生成するものである。ドライバ部２９Ａは、この例では２４個のドライバ２９Ａ１〜２９Ａ２４を有している。ドライバ２９Ａ１は、信号ＰＵＡ１，ＰＤＡ１に基づいて動作するものであり、ドライバ２９Ａ２は、信号ＰＵＡ２，ＰＤＡ２に基づいて動作するものである。ドライバ２９Ａ３〜２９Ａ２３についても同様である。ドライバ２９Ａ２４は、信号ＰＵＡ２４，ＰＤＡ２４に基づいて動作するものである。ドライバ２９Ａ１〜２９Ａ２４の出力端子は、互いに接続されるとともに、出力端子ＴoutＡに接続されている。なお、この例では、２４個のドライバ２９Ａ１〜２９Ａ２４を設けたが、これに限定されるものではなく、これに代えて、２３個以下または２５個以上のドライバを設けてもよい。

プリエンファシス制御部２８Ｂは、プリエンファシス制御部２８Ａと同様に、信号ＰＵＢ，ＰＤＢおよびプリエンファシス制御信号ＭＵＰ２，ＭＤＮ２に基づいて、信号ＰＵＢ１〜ＰＵＢ２４、ＰＤＢ１〜ＰＤＢ２４を生成するものである。ドライバ部２９Ｂは、ドライバ部２９Ａと同様に、信号ＰＵＢ１〜ＰＵＢ２４、ＰＤＢ１〜ＰＤＢ２４に基づいて、信号ＳＩＧＢを生成するものである。ドライバ部２９Ｂは、この例では２４個のドライバ２９Ｂ１〜２９Ｂ２４を有している。ドライバ２９Ｂ１〜２９Ｂ２４の出力端子は、互いに接続されるとともに、出力端子ＴoutＢに接続されている。

プリエンファシス制御部２８Ｃは、プリエンファシス制御部２８Ａと同様に、信号ＰＵＣ，ＰＤＣおよびプリエンファシス制御信号ＭＵＰ２，ＭＤＮ２に基づいて、信号ＰＵＣ１〜ＰＵＣ２４、ＰＤＣ１〜ＰＤＣ２４を生成するものである。ドライバ部２９Ｃは、ドライバ部２９Ａと同様に、信号ＰＵＣ１〜ＰＵＣ２４、ＰＤＣ１〜ＰＤＣ２４に基づいて、信号ＳＩＧＣを生成するものである。ドライバ部２９Ｃは、この例では２４個のドライバ２９Ｃ１〜２９Ｃ２４を有している。ドライバ２９Ｃ１〜２９Ｃ２４の出力端子は、互いに接続されるとともに、出力端子ＴoutＣに接続されている。

次に、ドライバ２９Ａ１〜２９Ａ２４，２９Ｂ１〜２９Ｂ２４，２９Ｃ１〜２９Ｃ２４の構成について、ドライバ２９Ａ１を例に説明する。ドライバ２９Ａ１は、トランジスタ９１，９４と、抵抗素子９２，９３とを有している。トランジスタ９１，９４は、この例では、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）型のＦＥＴ（Field Effect Transistor）である。トランジスタ９１のゲートには信号ＰＵＡ１が供給され、ドレインには電圧Ｖ１が供給され、ソースは抵抗素子９２の一端に接続されている。トランジスタ９４のゲートには信号ＰＤＡ１が供給され、ドレインは抵抗素子９３の一端に接続され、ソースは接地されている。抵抗素子９２の一端は、トランジスタ９１のソースに接続され、他端は、抵抗素子９３の他端および送信装置１０の出力端子ＴoutＡに接続されている。抵抗素子９３の一端は、トランジスタ９４のドレインに接続され、他端は、抵抗素子９２の他端および送信装置１０の出力端子ＴoutＡに接続されている。この例では、トランジスタ９１のオン抵抗と、抵抗素子９２の抵抗値との和は、１０００［Ω］程度であり、同様に、トランジスタ９４のオン抵抗と、抵抗素子９３の抵抗値との和は、１０００［Ω］程度である。

この構成により、ドライバ制御部２７は、例えば、信号ＰＵＡ，ＰＤＡを用いて、出力端子ＴoutＡにおける電圧状態を、３つの電圧状態ＳＨ，ＳＭ，ＳＬのうちの１つに設定する。具体的には、例えば、信号ＳＩＧＡの電圧を高レベル電圧ＶＨ（電圧状態ＳＨ）に設定する場合には、ドライバ制御部２７は、信号ＰＵＡを“１”にするとともに信号ＰＤＡを“０”にする。これにより、プリエンファシス制御部２８Ａは、信号ＰＵＡ１〜ＰＵＡ２４のうちの２０個を“１”にし、信号ＰＵＡ１〜ＰＵＡ２４のうちの残りの４つおよび信号ＰＤＡ１〜ＰＤＡ２４を“０”にする。このとき、ドライバ部２９Ａでは、２４個のトランジスタ９１のうちの２０個がオン状態になる。その結果、信号ＳＩＧＡが高レベル電圧ＶＨになるとともに、ドライバ部２９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］（＝１０００／２０）になる。また、信号ＳＩＧＡの電圧を低レベル電圧ＶＬ（電圧状態ＳＬ）に設定する場合には、ドライバ制御部２７は、信号ＰＤＡを“１”にするとともに信号ＰＵＡを“０”にする。これにより、プリエンファシス制御部２８Ａは、信号ＰＤＡ１〜ＰＤＡ２４のうちの２０個を“１”にし、信号ＰＤＡ１〜ＰＤＡ２４のうちの残りの４つおよび信号ＰＵＡ１〜ＰＵＡ２４を“０”にする。このとき、ドライバ部２９Ａでは、２４個のトランジスタ９４のうちの２０個がオン状態になる。その結果、信号ＳＩＧＡが低レベル電圧ＶＬになるとともに、ドライバ部２９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。

また、出力端子ＴoutＡにおける電圧状態を電圧状態ＳＭに設定する場合には、ドライバ制御部２７は、信号ＰＵＡ，ＰＤＡをともに“１”にする。このとき、プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２がともに“０”である場合には、プリエンファシス制御部２８Ａは、信号ＰＵＡ１〜ＰＵＡ２４のうちの１０個、および信号ＰＤＡ１〜ＰＤＡ２４のうちの１０個を“１”にし、信号ＰＵＡ１〜ＰＵＡ２４のうちの残りの１４個、および信号ＰＤＡ１〜ＰＤＡ２４のうちの残りの１４個を“０”にする。このとき、ドライバ部２９Ａでは、２４個のトランジスタ９１のうちの１０個がオン状態になるとともに、２４個のトランジスタ９４のうちの１０個がオン状態になる。その結果、信号ＳＩＧＡは中レベル電圧ＶＭになるとともに、ドライバ部２９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。また、プリエンファシス制御信号ＭＵＰ２が“１”であり、プリエンファシス制御信号ＭＤＮ２が“０”である場合には、プリエンファシス制御部２８Ａは、信号ＰＵＡ１〜ＰＵＡ２４のうちの（１０＋ｍ）個、および信号ＰＤＡ１〜ＰＤＡ２４のうちの（１０−ｍ）個を“１”にし、信号ＰＵＡ１〜ＰＵＡ２４のうちの残りの（１４−ｍ）個、および信号ＰＤＡ１〜ＰＤＡ２４のうちの残りの（１４＋ｍ）個を“０”にする。ここで“ｍ”は１以上の自然数である。このとき、ドライバ部２９Ａでは、２４個のトランジスタ９１のうちの（１０＋ｍ）個がオン状態になるとともに、２４個のトランジスタ９４のうちの（１０−ｍ）個がオン状態になる。その結果、信号ＳＩＧＡは中レベル電圧ＶＭよりもやや高い中レベル電圧ＶＭplusになるとともに、ドライバ部２９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。また、プリエンファシス制御信号ＭＤＮ２が“１”であり、プリエンファシス制御信号ＭＵＰ２が“０”である場合には、プリエンファシス制御部２８Ａは、信号ＰＵＡ１〜ＰＵＡ２４のうちの（１０−ｍ）個、および信号ＰＤＡ１〜ＰＤＡ２４のうちの（１０＋ｍ）個を“１”にし、信号ＰＵＡ１〜ＰＵＡ２４のうちの残りの（１４＋ｍ）個、および信号ＰＤＡ１〜ＰＤＡ２４のうちの残りの（１４−ｍ）個を“０”にする。このとき、ドライバ部２９Ａでは、２４個のトランジスタ９１のうちの（１０−ｍ）個がオン状態になるとともに、２４個のトランジスタ９４のうちの（１０＋ｍ）個がオン状態になる。その結果、信号ＳＩＧＡは中レベル電圧ＶＭよりもやや低い中レベル電圧ＶＭminusになるとともに、ドライバ部２９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。

このようにして、ドライバ制御部２７は、信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣを用いて、出力端子ＴoutＡ，ＴoutＢ，ＴoutＣにおける電圧状態を設定する。また、プリエンファシス制御部２８Ａは、信号ＰＵＡ，ＰＤＡおよびプリエンファシス制御信号ＭＵＰ２，ＭＤＮ２に基づいて、オン状態にするトランジスタ９１，９４の数を変更することにより、信号ＳＩＧＡを電圧状態ＳＭにする際の、信号ＳＩＧＡの電圧レベルを設定する。同様に、プリエンファシス制御部２８Ｂは、信号ＰＵＢ，ＰＤＢおよびプリエンファシス制御信号ＭＵＰ２，ＭＤＮ２に基づいて、オン状態にするトランジスタ９１，９４の数を変更することにより、信号ＳＩＧＢを電圧状態ＳＭにする際の、信号ＳＩＧＢの電圧レベルを設定する。プリエンファシス制御部２８Ｃは、信号ＰＵＣ，ＰＤＣおよびプリエンファシス制御信号ＭＵＰ２，ＭＤＮ２に基づいて、オン状態にするトランジスタ９１，９４の数を変更することにより、信号ＳＩＧＣを電圧状態ＳＭにする際の、信号ＳＩＧＣの電圧レベルを設定する。

その際、プリエンファシス制御部２８Ａは、後述するように、信号ＳＩＧＡを電圧状態ＳＨまたは電圧状態ＳＬから電圧状態ＳＭに変化させる際、シンボル遷移が、差分ＡＢ，ＢＣ，ＣＡのいずれかの遷移時間が長くなるおそれがあるシンボル遷移である場合には、信号ＳＩＧＡの電圧を中レベル電圧ＶＭplusまたは中レベル電圧ＶＭminusにするように、ドライバ部２９Ａを制御する。同様に、プリエンファシス制御部２８Ｂは、信号ＳＩＧＢを電圧状態ＳＨまたは電圧状態ＳＬから電圧状態ＳＭに変化させる際、シンボル遷移が、差分ＡＢ，ＢＣ，ＣＡのいずれかの遷移時間が長くなるおそれがあるシンボル遷移である場合には、信号ＳＩＧＢの電圧を中レベル電圧ＶＭplusまたは中レベル電圧ＶＭminusにするように、ドライバ部２９Ｂを制御する。また、プリエンファシス制御部２８Ｃは、信号ＳＩＧＣを電圧状態ＳＨまたは電圧状態ＳＬから電圧状態ＳＭに変化させる際、シンボル遷移が、差分ＡＢ，ＢＣ，ＣＡのいずれかの遷移時間が長くなるおそれがあるシンボル遷移である場合には、信号ＳＩＧＣの電圧を中レベル電圧ＶＭplusまたは中レベル電圧ＶＶＭminusにするように、ドライバ部２９Ｃを制御する。これにより、通信システム１では、通信性能を高めることができるようになっている。

（受信装置３０）
図１に示したように、受信装置３０は、受信部４０と、処理部３２とを有している。

受信部４０は、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを受信するとともに、この信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣに基づいて、遷移信号ＲｘＦ，ＲｘＲ、ＲｘＰおよびクロック信号ＲｘＣＫを生成するものである。

図９は、受信部４０の一構成例を表すものである。受信部４０は、抵抗素子４１Ａ，４１Ｂ，４１Ｃと、スイッチ４２Ａ，４２Ｂ，４２Ｃと、アンプ４３Ａ，４３Ｂ，４３Ｃと、クロック生成部４４と、フリップフロップ４５，４６と、信号生成部４７とを有している。

抵抗素子４１Ａ，４１Ｂ，４１Ｃは、通信システム１の終端抵抗として機能するものであり、抵抗値は、この例では、５０［Ω］程度である。抵抗素子４１Ａの一端は入力端子ＴinＡに接続されるとともに信号ＳＩＧＡが供給され、他端はスイッチ４２Ａの一端に接続されている。抵抗素子４１Ｂの一端は入力端子ＴinＢに接続されるとともに信号ＳＩＧＢが供給され、他端はスイッチ４２Ｂの一端に接続されている。抵抗素子４１Ｃの一端は入力端子ＴinＣに接続されるとともに信号ＳＩＧＣが供給され、他端はスイッチ４２Ｃの一端に接続されている。

スイッチ４２Ａの一端は抵抗素子４１Ａの他端に接続され、他端はスイッチ４２Ｂ，４２Ｃの他端に接続されている。スイッチ４２Ｂの一端は抵抗素子４１Ｂの他端に接続され、他端はスイッチ４２Ａ，４２Ｃの他端に接続されている。スイッチ４２Ｃの一端は抵抗素子４１Ｃの他端に接続され、他端はスイッチ４２Ａ，４２Ｂの他端に接続されている。受信装置３０では、スイッチ４２Ａ，４２Ｂ，４２Ｃは、オン状態に設定され、抵抗素子４１Ａ〜４１Ｃが終端抵抗として機能するようになっている。

アンプ４３Ａの正入力端子は、アンプ４３Ｃの負入力端子および抵抗素子４１Ａの一端に接続されるとともに信号ＳＩＧＡが供給され、負入力端子は、アンプ４３Ｂの正入力端子および抵抗素子４１Ｂの一端に接続されるとともに信号ＳＩＧＢが供給される。アンプ４３Ｂの正入力端子は、アンプ４３Ａの負入力端子および抵抗素子４１Ｂの一端に接続されるとともに信号ＳＩＧＢが供給され、負入力端子は、アンプ４３Ｃの正入力端子および抵抗素子４１Ｃの一端に接続されるとともに信号ＳＩＧＣが供給される。アンプ４３Ｃの正入力端子は、アンプ４３Ｂの負入力端子および抵抗素子４１Ｃの一端に接続されるとともに信号ＳＩＧＣが供給され、負入力端子は、アンプ４３Ａの正入力端子および抵抗素子４１Ａの一端に接続されるとともに信号ＳＩＧＡが供給される。

この構成により、アンプ４３Ａは、信号ＳＩＧＡと信号ＳＩＧＢとの差分ＡＢ（ＳＩＧＡ−ＳＩＧＢ）に応じた信号を出力し、アンプ４３Ｂは、信号ＳＩＧＢと信号ＳＩＧＣとの差分ＢＣ（ＳＩＧＢ−ＳＩＧＣ）に応じた信号を出力し、アンプ４３Ｃは、信号ＳＩＧＣと信号ＳＩＧＡとの差分ＣＡ（ＳＩＧＣ−ＳＩＧＡ）に応じた信号を出力するようになっている。

図１０は、受信部４０が受信する信号ＳＩＧＡ〜ＳＩＧＣの一例を表すものである。この図１０は、説明の便宜上、送信装置１０がプリエンファシス動作を行わない場合の波形を示している。この例では、受信部４０は、６つのシンボル“＋ｘ”，“−ｙ”，“−ｚ”，“＋ｚ”，“＋ｙ”，“−ｘ”をこの順に受信している。このとき、信号ＳＩＧＡの電圧は、ＶＨ，ＶＭ，ＶＨ，ＶＬ，ＶＭ，ＶＬのように変化し、信号ＳＩＧＢの電圧は、ＶＬ，ＶＬ，ＶＭ，ＶＭ，ＶＨ，ＶＨのように変化し、信号ＳＩＧＣの電圧は、ＶＭ，ＶＨ，ＶＬ，ＶＨ，ＶＬ，ＶＭのように変化する。これに応じて、差分ＡＢ，ＢＣ，ＣＡもまた変化する。例えば、差分ＡＢは、＋２ΔＶ，＋ΔＶ，＋ΔＶ，−ΔＶ，−ΔＶ，−２ΔＶのように変化し、差分ＢＣは、−ΔＶ，−２ΔＶ，＋ΔＶ，−ΔＶ，＋２ΔＶ，＋ΔＶのように変化し、差分ＣＡは、−ΔＶ，＋ΔＶ，−２ΔＶ，＋２ΔＶ，−ΔＶ，＋ΔＶのように変化する。ここで、ΔＶは、３つの電圧（高レベル電圧ＶＨ、中レベル電圧ＶＭ、および低レベル電圧ＶＬ）のうちの隣り合う２つの電圧の差である。

図１１は、受信部４０がシンボル“＋ｘ”を受信する場合における、アンプ４３Ａ，４３Ｂ，４３Ｃの一動作例を表すものである。なお、スイッチ４２Ａ，４２Ｂ，４２Ｃは、オン状態であるため、図示を省いている。この例では、信号ＳＩＧＡは高レベル電圧ＶＨであり、信号ＳＩＧＢは低レベル電圧ＶＬであり、信号ＳＩＧＣは中レベル電圧ＶＭである。この場合には、入力端子ＴinＡ、抵抗素子４１Ａ、抵抗素子４１Ｂ、入力端子ＴinＢの順に電流Ｉinが流れる。そして、アンプ４３Ａの正入力端子には高レベル電圧ＶＨが供給されるとともに負入力端子には低レベル電圧ＶＬが供給され、差分ＡＢは正（ＡＢ＞０）になるため、アンプ３２Ａは“１”を出力する。また、アンプ４３Ｂの正入力端子には低レベル電圧ＶＬが供給されるとともに負入力端子には中レベル電圧ＶＭが供給され、差分ＢＣは負（ＢＣ＜０）になるため、アンプ４３Ｂは“０”を出力する。また、アンプ４３Ｃの正入力端子には中レベル電圧ＶＭが供給されるとともに負入力端子には高レベル電圧ＶＨが供給され、差分ＣＡは負（ＣＡ＜０）になるため、アンプ４３Ｃは“０”を出力するようになっている。

クロック生成部４４は、アンプ４３Ａ，４３Ｂ，４３Ｃの出力信号に基づいて、クロック信号ＲｘＣＫを生成するものである。

フリップフロップ４５は、アンプ４３Ａ，４３Ｂ，４３Ｃの出力信号を、クロック信号ＲｘＣＫの１クロック分遅延させ、それぞれ出力するものである。フリップフロップ４６は、フリップフロップ４５の３つの出力信号を、クロック信号ＲｘＣＫの１クロック分遅延させ、それぞれ出力するものである。

信号生成部４７は、フリップフロップ４５，４６の出力信号、およびクロック信号ＲｘＣＫに基づいて、遷移信号ＲｘＦ，ＲｘＲ，ＲｘＰを生成するものである。この遷移信号ＲｘＦ，ＲｘＲ，ＲｘＰは、送信装置１０における遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９（図４）にそれぞれ対応するものであり、シンボルの遷移を表すものである。信号生成部４７は、フリップフロップ４５の出力信号が示すシンボルと、フリップフロップ４６の出力信号が示すシンボルに基づいて、シンボルの遷移（図３）を特定し、遷移信号ＲｘＦ，ＲｘＲ，ＲｘＰを生成するようになっている。

処理部３２（図１）は、遷移信号ＲｘＦ，ＲｘＲ，ＲｘＰおよびクロック信号ＲｘＣＫに基づいて、所定の処理を行うものである。

ここで、ドライバ部２９Ａ，２９Ｂ，２９Ｃは、本開示における「ドライバ部」の一具体例に対応する。信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣは、本開示における「データ信号」の一具体例に対応する。遷移検出部２５、およびプリエンファシス制御部２８Ａ，２８Ｂ，２８Ｃは、本開示における「制御部」の一具体例に対応する。送信シンボル生成部２２は、本開示における「信号生成部」の一具体例に対応する。トランジスタ９１および抵抗素子９２は、本開示における「第１のサブ回路」の一具体例に対応する。トランジスタ９４および抵抗素子９３は、本開示における「第２のサブ回路」の一具体例に対応する。

［動作および作用］
続いて、本実施の形態の通信システム１の動作および作用について説明する。

（全体動作概要）
まず、図１，４，７を参照して、通信システム１の全体動作概要を説明する。送信装置１０のクロック生成部１１は、クロック信号ＴｘＣＫを生成する。処理部１２は、所定の処理を行うことにより、遷移信号ＴｘＦ０〜ＴｘＦ６，ＴｘＲ０〜ＴｘＲ６，ＴｘＰ０〜ＴｘＰ６を生成する。送信部２０（図４）において、シリアライザ２１Ｆは、遷移信号ＴｘＦ０〜ＴｘＦ６およびクロック信号ＴｘＣＫに基づいて遷移信号ＴｘＦ９を生成し、シリアライザ２１Ｒは、遷移信号ＴｘＲ０〜ＴｘＲ６およびクロック信号ＴｘＣＫに基づいて遷移信号ＴｘＲ９を生成し、シリアライザ２１Ｐは、遷移信号ＴｘＰ０〜ＴｘＰ６およびクロック信号ＴｘＣＫに基づいて遷移信号ＴｘＰ９を生成する。送信シンボル生成部２２は、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９およびクロック信号ＴｘＣＫに基づいて、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３を生成する。遷移検出部２５は、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９およびシンボル信号Ｄ１，Ｄ２，Ｄ３に基づいて、プリエンファシス制御信号ＭＵＰ，ＭＤＮを生成する。

出力部２６（図７）において、ドライバ制御部２７は、シンボル信号Ｔｘ１，Ｔｘ２，Ｔｘ３およびクロック信号ＴｘＣＫに基づいて、信号ＰＵＡ，ＰＤＡ，ＰＵＢ，ＰＤＢ，ＰＵＣ，ＰＤＣを生成する。タイミング制御部２７Ｔは、プリエンファシス制御信号ＭＵＰ，ＭＤＮおよびクロック信号ＴｘＣＫに基づいて、プリエンファシス制御信号ＭＵＰに対してタイミング調整を行うことによりプリエンファシス制御信号ＭＵＰ２を生成するとともに、プリエンファシス制御信号ＭＤＮに対してタイミング調整を行うことによりプリエンファシス制御信号ＭＤＮ２を生成する。プリエンファシス制御部２８Ａは、信号ＰＵＡ，ＰＤＡおよびプリエンファシス制御信号ＭＵＰ２，ＭＤＮ２に基づいて、信号ＰＵＡ１〜ＰＵＡ２４、ＰＤＡ１〜ＰＤＡ２４を生成する。プリエンファシス制御部２８Ｂは、信号ＰＵＢ，ＰＤＢおよびプリエンファシス制御信号ＭＵＰ２，ＭＤＮ２に基づいて、信号ＰＵＢ１〜ＰＵＢ２４、ＰＤＢ１〜ＰＤＢ２４を生成する。プリエンファシス制御部２８Ｃは、信号ＰＵＣ，ＰＤＣおよびプリエンファシス制御信号ＭＵＰ２，ＭＤＮ２に基づいて、信号ＰＵＣ１〜ＰＵＣ２４、ＰＤＣ１〜ＰＤＣ２４を生成する。ドライバ部２９Ａは、信号ＰＵＡ１〜ＰＵＡ２４、ＰＤＡ１〜ＰＤＡ２４に基づいて信号ＳＩＧＡを生成する。ドライバ部２９Ｂは、信号ＰＵＢ１〜ＰＵＢ２４、ＰＤＢ１〜ＰＤＢ２４に基づいて信号ＳＩＧＢを生成する。ドライバ部２９Ｃは、信号ＰＵＣ１〜ＰＵＣ２４、ＰＤＣ１〜ＰＤＣ２４に基づいて信号ＳＩＧＣを生成する。

受信装置３０（図１）では、受信部４０は、信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣを受信するとともに、この信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣに基づいて、遷移信号ＲｘＦ，ＲｘＲ、ＲｘＰおよびクロック信号ＲｘＣＫを生成する。処理部３２は、遷移信号ＲｘＦ，ＲｘＲ，ＲｘＰおよびクロック信号ＲｘＣＫに基づいて、所定の処理を行う。

（詳細動作）
次に、送信装置１０の動作について、詳細に説明する。送信装置１０において、遷移検出部２５は、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９およびシンボル信号Ｄ１，Ｄ２，Ｄ３に基づいて、プリエンファシス制御信号ＭＵＰ，ＭＤＮを生成する。具体的には、遷移検出部２５は、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９およびシンボル信号Ｄ１，Ｄ２，Ｄ３に基づいて、シンボル遷移が、差分ＡＢ，ＢＣ，ＣＡのいずれかの遷移時間が長くなるおそれがあるシンボル遷移であるか否かを確認し、その結果に基づいてプリエンファシス制御信号ＭＵＰ，ＭＤＮを生成する。

図１２は、送信装置１０がプリエンファシスを行わない場合における、差分ＡＢ，ＢＣ，ＣＡのアイダイアグラムを模式的に表すものである。図１２に示したように、遷移Ｗ２１，Ｗ２２は、他の遷移に比べて、遷移時間が長い遷移である。遷移Ｗ２１は、−２ΔＶから＋ΔＶに変化する遷移であり、遷移Ｗ２２は、＋２ΔＶから−ΔＶに変化する遷移である。

遷移検出部２５は、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９およびシンボル信号Ｄ１，Ｄ２，Ｄ３に基づいて、シンボル遷移が、遷移Ｗ２１，Ｗ２２のように、差分ＡＢ，ＢＣ，ＣＡのいずれかの遷移時間が長くなるおそれがあるシンボル遷移であるか否かを確認する。そして、遷移検出部２５は、図５に示したように、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”または“０１０”である場合に、差分ＡＢ，ＢＣ，ＣＡのいずれかの遷移時間が長くなるおそれがあるシンボル遷移であると判断する。そして、遷移検出部２５は、図５において実線で囲んだＷＵＰで示したように、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”であり、かつシンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボルＤＳが“＋ｘ”，“＋ｙ”，“＋ｚ”である場合、および、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”であり、かつシンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボルＤＳが“−ｘ”，“−ｙ”，“−ｚ”である場合に、プリエンファシス制御信号ＭＵＰを“１”（アクティブ）にする。また、遷移検出部２５は、図５において破線で囲んだＷＤＮで示したように、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”であり、かつシンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボルＤＳが“−ｘ”，“−ｙ”，“−ｚ”である場合、および、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”であり、かつシンボル信号Ｄ１，Ｄ２，Ｄ３が示すシンボルＤＳが“＋ｘ”，“＋ｙ”，“＋ｚ”である場合に、プリエンファシス制御信号ＭＤＮを“１”（アクティブ）にする。

そして、プリエンファシス制御部２８Ａは、プリエンファシス制御信号ＭＵＰ２が“１”である場合は、信号ＳＩＧＡの電圧を、中レベル電圧ＶＭよりもやや高い中レベル電圧ＶＭplusにし、プリエンファシス制御信号ＭＤＮ２が“１”である場合には、信号ＳＩＧＡの電圧を、中レベル電圧ＶＭよりもやや低い中レベル電圧ＶＭminusにする。同様に、プリエンファシス制御部２８Ｂは、プリエンファシス制御信号ＭＵＰ２が“１”である場合には、信号ＳＩＧＢの電圧を、中レベル電圧ＶＭよりもやや高い中レベル電圧ＶＭplusにし、プリエンファシス制御信号ＭＤＮ２が“１”である場合には、信号ＳＩＧＢの電圧を、中レベル電圧ＶＭよりもやや低い中レベル電圧ＶＭminusにする。プリエンファシス制御部２８Ｃは、プリエンファシス制御信号ＭＵＰ２が“１”である場合には、信号ＳＩＧＣの電圧を、中レベル電圧ＶＭよりもやや高い中レベル電圧ＶＭplusにし、プリエンファシス制御信号ＭＤＮ２が“１”である場合には、信号ＳＩＧＣの電圧を、中レベル電圧ＶＭよりもやや低い中レベル電圧ＶＭminusにする。

図１３Ａ〜１３Ｅは、シンボルが“＋ｘ”から“＋ｘ”以外のシンボルに遷移する場合における通信システム１の一動作例を表すものであり、図１３Ａは、シンボルが“＋ｘ”から“−ｘ”に遷移する場合を示し、図１３Ｂは、シンボルが“＋ｘ”から“＋ｙ”に遷移する場合を示し、図１３Ｃは、シンボルが“＋ｘ”から“−ｙ”に遷移する場合を示し、図１３Ｄは、シンボルが“＋ｘ”から“＋ｚ”に遷移する場合を示し、図１３Ｅは、シンボルが“＋ｘ”から“−ｚ”に遷移する場合を示す。図１３Ａ〜１３Ｅのそれぞれにおいて、（Ａ）は、送信装置１０の出力端子ＴoutＡ，ＴoutＢ，ＴoutＣにおける信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣの波形を示し、（Ｂ）は、受信装置３０における差分ＡＢ，ＢＣ，ＣＡの波形を示す。また、実線は、プリエンファシス動作を行ったときの波形を示し、破線は、プリエンファシス動作を行わないときの波形を示す。

図５に示したように、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“１ｘｘ”である場合には、シンボルが“＋ｘ”から“−ｘ”に遷移する（図１３Ａ）。このとき、遷移検出部２５は、図５に示したように、プリエンファシス制御信号ＭＵＰ，ＭＤＮをともに“０”（非アクティブ）にする。これにより、図１３Ａに示したように、信号ＳＩＧＡは高レベル電圧ＶＨから低レベル電圧ＶＬに変化し、信号ＳＩＧＢは低レベル電圧ＶＬから高レベル電圧ＶＨに変化し、信号ＳＩＧＣは中レベル電圧ＶＭを維持する。すなわち、シンボルが“＋ｘ”から“−ｘ”に遷移する場合には、差分ＡＢ，ＢＣ，ＣＡの遷移は、いずれも遷移Ｗ２１，Ｗ２２に該当しないので、プリエンファシス制御部２８Ｃは、ドライバ部２９Ｃがプリエンファシス動作を行わないように制御する。

また、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”である場合には、シンボルが“＋ｘ”から“＋ｙ”に遷移する（図１３Ｂ）。このとき、遷移検出部２５は、図５に示したように、プリエンファシス制御信号ＭＤＮを“１”（アクティブ）にするとともに、プリエンファシス制御信号ＭＵＰを“０”（非アクティブ）にする。これにより、図１３Ｂに示したように、信号ＳＩＧＡは高レベル電圧ＶＨから中レベル電圧ＶＭminusを経て中レベル電圧ＶＭに変化し、信号ＳＩＧＢは低レベル電圧ＶＬから高レベル電圧ＶＨに変化し、信号ＳＩＧＣは中レベル電圧ＶＭから低レベル電圧ＶＬに変化する。このとき、プリエンファシス制御部２８Ａは、送信装置１０がシンボル“＋ｙ”を出力する期間における前半の期間（０．５ＵＩ）において、信号ＳＩＧＡの電圧を中レベル電圧ＶＭよりもやや低い中レベル電圧ＶＭminusにするように、ドライバ部２９Ａを制御する。すなわち、差分ＡＢの遷移は遷移Ｗ２２に対応し、差分ＡＢの遷移時間が長くなるおそれがあるので、プリエンファシス制御部２８Ａは、ドライバ部２９Ａがプリエンファシス動作を行うように制御する。

また、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１１”である場合には、シンボルが“＋ｘ”から“−ｙ”に遷移する（図１３Ｃ）。このとき、遷移検出部２５は、図５に示したように、プリエンファシス制御信号ＭＵＰ，ＭＤＮをともに“０”（非アクティブ）にする。これにより、図１３Ｃに示したように、信号ＳＩＧＡは高レベル電圧ＶＨから中レベル電圧ＶＭに変化し、信号ＳＩＧＢは低レベル電圧ＶＬを維持し、信号ＳＩＧＣは中レベル電圧ＶＭから高レベル電圧ＶＨに変化する。すなわち、シンボルが“＋ｘ”から“−ｙ”に遷移する場合には、差分ＡＢ，ＢＣ，ＣＡの遷移は、いずれも遷移Ｗ２１，Ｗ２２に該当しないので、プリエンファシス制御部２８Ａは、ドライバ部２９Ａがプリエンファシス動作を行わないように制御する。

また、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”である場合には、シンボルが“＋ｘ”から“＋ｚ”に遷移する（図１３Ｄ）。このとき、遷移検出部２５は、図５に示したように、プリエンファシス制御信号ＭＵＰを“１”（アクティブ）にするとともに、プリエンファシス制御信号ＭＤＮを“０”（非アクティブ）にする。これにより、図１３Ｄに示したように、信号ＳＩＧＡは高レベル電圧ＶＨから低レベル電圧ＶＬに変化し、信号ＳＩＧＢは低レベル電圧ＶＬから中レベル電圧ＶＭplusを経て中レベル電圧ＶＭに変化し、信号ＳＩＧＣは中レベル電圧ＶＭから高レベル電圧ＶＨに変化する。このとき、プリエンファシス制御部２８Ｂは、送信装置１０がシンボル“＋ｚ”を出力する期間における前半の期間（０．５ＵＩ）において、信号ＳＩＧＢの電圧を中レベル電圧ＶＭよりも高い中レベル電圧ＶＭplusにするように、ドライバ部２９Ｂを制御する。すなわち、差分ＡＢの遷移は遷移Ｗ２２に対応し、差分ＡＢの遷移時間が長くなるおそれがあるので、プリエンファシス制御部２８Ｂは、ドライバ部２９Ｂがプリエンファシス動作を行うように制御する。

また、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“００１”である場合には、シンボルが“＋ｘ”から“−ｚ”に遷移する（図１３Ｅ）。このとき、遷移検出部２５は、図５に示したように、プリエンファシス制御信号ＭＵＰ，ＭＤＮをともに“０”（非アクティブ）にする。これにより、図１３Ｅに示したように、信号ＳＩＧＡは高レベル電圧ＶＨを維持し、信号ＳＩＧＢは低レベル電圧ＶＬから中レベル電圧ＶＭに変化し、信号ＳＩＧＣは中レベル電圧ＶＭから低レベル電圧ＶＬに変化する。すなわち、シンボルが“＋ｘ”から“−ｚ”に遷移する場合には、差分ＡＢ，ＢＣ，ＣＡの遷移は、いずれも遷移Ｗ２１，Ｗ２２に該当しないので、プリエンファシス制御部２８Ｂは、ドライバ部２９Ｂがプリエンファシス動作を行わないように制御する。

なお、この例では、シンボルが“＋ｘ”から“＋ｘ”以外のシンボルに遷移する場合について説明したが、シンボルが“−ｘ”から“−ｘ”以外のシンボルに遷移する場合、シンボルが“＋ｙ”から“＋ｙ”以外のシンボルに遷移する場合、シンボルが“−ｙ”から“−ｙ”以外のシンボルに遷移する場合、シンボルが“＋ｚ”から“＋ｚ”以外のシンボルに遷移する場合、シンボルが“−ｚ”から“−ｚ”以外のシンボルに遷移する場合についても同様である。

このように、通信システム１では、例えば、信号ＳＩＧＡを電圧状態ＳＨまたは電圧状態ＳＬから電圧状態ＳＭに変化させる際、シンボル遷移が、差分ＡＢ，ＢＣ，ＣＡのいずれかの遷移時間が長くなるおそれがあるシンボル遷移である場合には、ドライバ部２９Ａがプリエンファシス動作を行うようにした。これにより、通信システム１では、例えば伝送路１００の距離が長い場合において、波形品質を高めることができる。特に、送信装置１０では、中レベル電圧ＶＭplus，ＶＭminusを出力する場合でも、ドライバ部２９Ａ，２９Ｂ，２９Ｃの出力インピーダンスが約５０［Ω］になるようにしたので、波形品質を高めることができる。その結果、通信システム１では、通信性能を高めることができる。

また、通信システム１では、遷移検出部２５が、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９に基づいて特定のシンボル遷移を検出し、プリエンファシス制御部２８Ａ，２８Ｂ，２８Ｃが、その検出結果に基づいてドライバ部２９Ａ，２９Ｂ，２９Ｃに対してプリエンファシス動作を行わせるようにした。これにより、通信システム１では、例えば、波形品質が低下するおそれがあるシンボル遷移のみに対して、動的にプリエンファシス動作を行うことができるため、効果的に波形品質を高めることができる。

図１４Ａ〜１４Ｄは、通信システム１における、信号ＳＩＧＡと信号ＳＩＧＢとの差分ＡＢ、信号ＳＩＧＢと信号ＳＩＧＣとの差分ＢＣ、信号ＳＩＧＣと信号ＳＩＧＡとの差分ＣＡのアイダイアグラムを表すものである。出力端子ＴoutＡにおける電圧状態を電圧状態ＳＭに設定する場合、ドライバ部２９Ａは、例えば、（１０＋ｍ）個のトランジスタ９１をオン状態にするとともに、（１０−ｍ）個のトランジスタ９４をオン状態にすることにより、信号ＳＩＧＡを中レベル電圧ＶＭplusにし、（１０−ｍ）個のトランジスタ９１をオン状態にするとともに、（１０＋ｍ）個のトランジスタ９４をオン状態にすることにより、信号ＳＩＧＡを中レベル電圧ＶＭminusにする。図１４Ａは“ｍ＝０”である場合を示し、図１４Ｂは“ｍ＝１”である場合を示し、図１４Ｃは“ｍ＝２”である場合を示し、図１４Ｄは“ｍ＝３”である場合を示す。“ｍ＝０”は、プリエンファシス動作を行わないことを示す。“ｍ”の値を大きくするほど、中レベル電圧ＶＭplusが高くなるとともに、中レベル電圧ＶＭminusが低下する。すなわち、“ｍ”の値が大きいほど、プリエンファシス動作による中レベル電圧ＶＭのずれ量（ブースト量）が大きくなる。よって、図１４Ａ〜１４Ｄに示したように、“ｍ”の値が大きくするほど、アイ開口を広くすることができる。このように、通信システム１では、プリエンファシス動作を行うことにより、アイ開口を広くすることができ、その結果、通信性能を高めることができる。

（比較例）
次に、比較例と対比して、本実施の形態の作用を説明する。比較例に係る通信システム１Ｒは、送信装置１０Ｒを備えている。送信装置１０Ｒは、互いに出力端子ＴoutＡに接続された２つのドライバ部２９ＲＡと、互いに出力端子ＴoutＢに接続された２つのドライバ部２９ＲＢと、互いに出力端子ＴoutＣに接続された２つのドライバ部２９ＲＣとを有している。この送信装置１０Ｒは、例えば、２つのドライバ部２９ＲＡをともに動作させることにより、出力インピーダンスを約２５［Ω］にし、２つのドライバ部２９ＲＢをともに動作させることにより、出力インピーダンスを約２５［Ω］にし、２つのドライバ部２９ＲＣをともに動作させることにより、出力インピーダンスを約２５［Ω］にすることができるようになっている。送信装置１０Ｒは、このように出力インピーダンスを下げることにより、プリエンファシス動作を行うようになっている。

図１５Ａ〜１５Ｅは、シンボルが“＋ｘ”から“＋ｘ”以外のシンボルに遷移する場合における通信システム１Ｒの一動作例を表すものである。例えば、図１５Ａに示したように、シンボルが“＋ｘ”から“−ｘ”に遷移する場合には、信号ＳＩＧＡは高レベル電圧ＶＨから低レベル電圧ＶＬよりも低い電圧を経て低レベル電圧ＶＬに変化し、信号ＳＩＧＢは低レベル電圧ＶＬから高レベル電圧ＶＨよりも高い電圧を経て高レベル電圧ＶＨに変化し、信号ＳＩＧＣは中レベル電圧ＶＭを維持する。その際、送信装置１０Ｒがシンボル“−ｘ”を出力する期間における前半の期間（０．５ＵＩ）において、２つのドライバ部２９ＲＡがともに動作することにより、出力インピーダンスが約２５［Ω］になり、２つのドライバ部２９ＲＢをともに動作することにより、出力インピーダンスが約２５［Ω］になり、２つのドライバ部２９ＲＣがともに動作することにより、出力インピーダンスを約２５［Ω］になる。他のシンボル遷移についても同様である。

このように、比較例に係る通信システム１Ｒでは、出力インピーダンスを約２５［Ω］にすることによりプリエンファシス動作を行うようにしたので、出力インピーダンスが、伝送路１００の特性インピーダンスと整合しない期間が生じる。よって、通信システム１Ｒでは、波形品質が低下し、通信性能が低下するおそれがある。また、通信システム１Ｒでは、中レベル電圧ＶＭを出力する際に出力インピーダンスが過渡的に約２５［Ω］になるため、テブナン終端による直流電流が多くなり、その結果、その直流電流に係る消費電力が例えば約６７％増加してしまう。また、通信システム１Ｒでは、２つのドライバ部２９ＲＡ、２つのドライバ部２９ＲＢ、および２つのドライバ部２９ＲＣを設けたので、回路面積が増大してしまう。

一方、本実施の形態に係る通信システム１では、オン状態にするトランジスタ９１，９４の数を変更することにより、プリエンファシス動作を行うようにしたので、出力インピーダンスを約５０［Ω］に維持することができる。その結果、出力インピーダンスが、伝送路１００の特性インピーダンスと整合するので、波形品質を高めることができ、通信性能を高めることができる。また、通信システム１では、比較例に係る通信システム１Ｒに比べて、テブナン終端による直流電流を抑えることができるため、消費電力を低減することができる。また、通信システム１では、ドライバ部２９Ａ，２９Ｂ，２９Ｃを１つずつ設けるため、比較例に係る通信システム１Ｒに比べて、回路面積を小さくすることができる。

［効果］
以上のように本実施の形態では、シンボル遷移が、差分ＡＢ，ＢＣ，ＣＡのいずれかの遷移時間が長くなるおそれがあるシンボル遷移である場合に、遷移後に中レベル電圧を出力するドライバ部にプリエンファシス動作を行わせるようにした。特に、中レベル電圧ＶＭplus，ＶＭminusを出力する場合でも、出力インピーダンスが約５０［Ω］になるようにしたので、通信性能を高めることができるとともに、消費電力を低減することができる。

本実施の形態では、遷移検出部が、遷移信号に基づいて特定のシンボル遷移を検出し、プリエンファシス制御部が、その検出結果に基づいてドライバ部に対してプリエンファシス動作を行わせるようにしたので、効果的に通信性能を高めることができる。

［変形例１−１］
上記実施の形態では、２０個のトランジスタ９１をオン状態にすることにより高レベル電圧ＶＨを生成したが、これに限定されるものではない。例えば、製造時の素子ばらつきにより、トランジスタ９１のオン抵抗と、抵抗素子９２の抵抗値との和が１０００［Ω］よりも小さい場合には、オン状態にするトランジスタ９１の数を減らしてもよい。また、トランジスタ９１のオン抵抗と、抵抗素子９２の抵抗値との和が１０００［Ω］よりも大きい場合には、オン状態にするトランジスタ９１の数を増やしてもよい。低レベル電圧ＶＬを生成する場合についても同様である。

［変形例１−２］
上記実施の形態では、１０個のトランジスタ９１および１０個のトランジスタ９４をオン状態にすることにより中レベル電圧ＶＭを生成したが、これに限定されるものではない。例えば、製造時の素子ばらつきにより、トランジスタ９１のオン抵抗と、抵抗素子９２の抵抗値との和が、トランジスタ９４のオン抵抗と、抵抗素子９３の抵抗値との和よりも小さい場合には、オン状態にするトランジスタ９１の数Ｍ１を、オン状態にするトランジスタ９４の数Ｍ２よりも少なくしてもよい。また、トランジスタ９１のオン抵抗と、抵抗素子９２の抵抗値との和が、トランジスタ９４のオン抵抗と、抵抗素子９３の抵抗値との和よりも大きい場合には、オン状態にするトランジスタ９１の数Ｍ１を、オン状態にするトランジスタ９４の数Ｍ２よりも多くしてもよい。これにより、中レベル電圧ＶＭを、高レベル電圧ＶＨと低レベル電圧ＶＬの中間電圧に近付けることができる。

同様に、上記実施の形態では、（１０＋ｍ）個のトランジスタ９１をオン状態にするとともに、（１０−ｍ）個のトランジスタ９４をオン状態にすることにより中レベル電圧ＶＭplusを生成し、（１０−ｍ）個のトランジスタ９１をオン状態にするとともに、（１０＋ｍ）個のトランジスタ９４をオン状態にすることにより中レベル電圧ＶＭminusを生成したが、これに限定されるものではない。これに代えて、例えば、（Ｍ１＋ｍ１）個のトランジスタ９１をオン状態にするとともに、（Ｍ２−ｍ２）個のトランジスタ９４をオン状態にすることにより中レベル電圧ＶＭplusを生成し、（Ｍ１−ｍ１）個のトランジスタ９１をオン状態にするとともに、（Ｍ２＋ｍ２）個のトランジスタ９４をオン状態にすることにより中レベル電圧ＶＭminusを生成してもよい。

［変形例１−３］
上記実施の形態では、プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２は、図８に示したように、ユニットインターバルＵＩの開始タイミングにおいて低レベルから高レベルに変化し得るとともに、ユニットインターバルＵＩの開始タイミングからユニットインターバルＵＩの半分（０．５ＵＩ）の時間が経過したタイミングにおいて高レベルから低レベルに変化し得るようにしたが、これに限定されるものではない。これに代えて、例えば、プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２は、ユニットインターバルＵＩの開始タイミングにおいて低レベルから高レベルに変化し得るとともに、ユニットインターバルＵＩの開始タイミングからユニットインターバルＵＩの半分よりも短い時間が経過したタイミングにおいて高レベルから低レベルに変化し得るようにしてもよい。また、例えば、プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２は、ユニットインターバルＵＩの開始タイミングにおいて低レベルから高レベルに変化し得るとともに、ユニットインターバルＵＩの開始タイミングからユニットインターバルＵＩの半分よりも長い時間が経過したタイミングにおいて高レベルから低レベルに変化し得るようにしてもよい。

［変形例１−４］
上記実施の形態では、オン状態にするトランジスタ９１，９４の数を変更することにより、中レベル電圧ＶＭplus，ＶＭminusを生成したが、これに限定されるものではない。以下に、本変形例について詳細に説明する。

図１６は、本変形例に係る出力部２６Ａの一構成例を表すものである。出力部２６は、ドライバ制御部２７と、タイミング制御部２７Ｔと、インピーダンス制御部１８Ａ，１８Ｂ，１８Ｃと、オペアンプ１４と、容量素子１５と、ドライバ部１９Ａ，１９Ｂ，１９Ｃとを有している。

インピーダンス制御部１８Ａは、信号ＰＵＡ，ＰＤＡに基づいて、信号ＰＵＡ１〜ＰＵＡ２４，ＰＤＡ１〜ＰＤＡ２４，ＰＭＡを生成するものである。具体的には、インピーダンス制御部１８Ａは、信号ＰＵＡが“１”であり、信号ＰＤＡが“０”である場合には、信号ＰＵＡ１〜ＰＵＡ２４のうちの２０個を“１”にし、信号ＰＵＡ１〜ＰＵＡ２４のうちの残りの４つ、信号ＰＤＡ１〜ＰＤＡ２４、および信号ＰＭＡを“０”にする。また、インピーダンス制御部１８Ａは、信号ＰＤＡが“１”であり、信号ＰＵＡが“０”である場合には、信号ＰＤＡ１〜ＰＤＡ２４のうちの２０個を“１”にし、信号ＰＤＡ１〜ＰＤＡ２４のうちの残りの４つ、信号ＰＵＡ１〜ＰＵＡ２４、および信号ＰＭＡを“０”にする。また、インピーダンス制御部１８Ａは、信号ＰＵＡ，ＰＤＡがともに“０”である場合には、信号ＰＭＡを“１”にし、信号ＰＵＡ１〜ＰＵＡ２４，ＰＤＡ１〜ＰＤＡ２４を“０”にするようになっている。

同様に、インピーダンス制御部１８Ｂは、信号ＰＵＢ，ＰＤＢに基づいて、信号ＰＵＢ１〜ＰＵＢ２４，ＰＤＢ１〜ＰＤＢ２４，ＰＭＢを生成するものである。また、インピーダンス制御部１８Ｃは、信号ＰＵＣ，ＰＤＣに基づいて、信号ＰＵＣ１〜ＰＵＣ２４，ＰＤＣ１〜ＰＤＣ２４，ＰＭＣを生成するものである。

オペアンプ１４の正入力端子には中レベル電圧ＶＭが供給され、負入力端子は出力端子に接続されている。この構成により、オペアンプ１４は、ボルテージフォロワとして動作し、中レベル電圧ＶＭを出力し、ドライバ部１９Ａ，１９Ｂ，１９Ｃに供給するようになっている。容量素子１５の一端は、オペアンプ１４の出力端子に接続され、他端は接地されている。

ドライバ部１９Ａは、信号ＰＵＡ１〜ＰＵＡ２４，ＰＤＡ１〜ＰＤＡ２４，ＰＭＡ、およびプリエンファシス制御信号ＭＵＰ２，ＭＤＮ２に基づいて、信号ＳＩＧＡを生成するものである。ドライバ部１９Ｂは、信号ＰＵＢ１〜ＰＵＢ２４，ＰＤＢ１〜ＰＤＢ２４，ＰＭＢ、およびプリエンファシス制御信号ＭＵＰ２，ＭＤＮ２に基づいて、信号ＳＩＧＢを生成するものである。ドライバ部１９Ｃは、信号ＰＵＣ１〜ＰＵＣ２４，ＰＤＣ１〜ＰＤＣ２４，ＰＭＣ、およびプリエンファシス制御信号ＭＵＰ２，ＭＤＮ２に基づいて、信号ＳＩＧＣを生成するものである。

図１７は、ドライバ部１９Ａの一構成例を表すものである。なお、ドライバ部１９Ｂ，１９Ｃについても同様である。ドライバ部１９Ａは、ドライバ２９Ａ１〜２９Ａ２４と、ドライバ１６Ａとを有している。ドライバ１６Ａは、電流源１０１，１０４と、トランジスタ１０２，１０３，１０６と、抵抗素子１０５とを有している。電流源１０１の一端には電圧Ｖ１が供給され、他端はトランジスタ１０２のドレインに接続されている。電流源１０４の一端はトランジスタ１０３のソースに接続され、他端は接地されている。トランジスタ１０２，１０３は、この例では、ＮチャネルＭＯＳ型のＦＥＴである。トランジスタ１０２のゲートにはプリエンファシス制御信号ＭＵＰ２が供給され、ドレインは電流源１０１の他端に接続され、ソースは、トランジスタ１０３のドレイン、抵抗素子１０５の他端、およびトランジスタ１０６のソースに接続されている。トランジスタ１０３のゲートにはプリエンファシス制御信号ＭＤＮ２が供給され、ソースは電流源１０４の一端に接続され、ドレインは、トランジスタ１０２のソース、抵抗素子１０５の他端、およびトランジスタ１０６のソースに接続されている。抵抗素子１０５は、信号ＳＩＧＡが電圧状態ＳＭになる場合において出力終端抵抗として機能するものであり、その抵抗値は約５０［Ω］である。抵抗素子１０５の一端にはオペアンプ１４により中レベル電圧ＶＭが供給され、他端は、トランジスタ１０２，１０６のソースおよびトランジスタ１０３のドレインに接続されている。トランジスタ１０６は、この例では、ＮチャネルＭＯＳ型のＦＥＴである。トランジスタ１０６のゲートには信号ＰＭＡが供給され、ソースにはトランジスタ１０２のソース、トランジスタ１０３のドレイン、および抵抗素子１０５の他端に接続され、ドレインは出力端子ＴoutＡに接続されている。

ここで、オペアンプ１４、容量素子１５、およびドライバ１６Ａは、本開示における「第３の回路」の一具体例に対応する。

この構成により、例えば、信号ＳＩＧＡの電圧を高レベル電圧ＶＨ（電圧状態ＳＨ）に設定する場合には、ドライバ部１９Ａでは、２４個のトランジスタ９１のうちの２０個がオン状態になるとともに、２４個のトランジスタ９１のうちの残りの４つ、２４個のトランジスタ９４、およびトランジスタ１０６がオフ状態になる。その結果、信号ＳＩＧＡが高レベル電圧ＶＨになるとともに、ドライバ部１９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］（＝１０００／２０）になる。また、信号ＳＩＧＡの電圧を低レベル電圧ＶＬ（電圧状態ＳＬ）に設定する場合には、ドライバ部１９Ａでは、２４個のトランジスタ９４のうちの２０個がオン状態になるとともに、２４個のトランジスタ９４のうちの残りの４つ、２４個のトランジスタ９１、およびトランジスタ１０６がオフ状態になる。その結果、信号ＳＩＧＡが低レベル電圧ＶＬになるとともに、ドライバ部１９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。

また、出力端子ＴoutＡにおける電圧状態を電圧状態ＳＭに設定する場合には、ドライバ部１９Ａでは、トランジスタ１０６がオン状態になるとともに、２４個のトランジスタ９１および２４個のトランジスタ９４がオフ状態になる。このとき、プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２がともに“０”である場合には、トランジスタ１０２，１０３がオフ状態になる。よって、信号ＳＩＧＡは中レベル電圧ＶＭになるとともに、ドライバ部２９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。また、プリエンファシス制御信号ＭＵＰ２が“１”であり、プリエンファシス制御信号ＭＤＮ２が“０”である場合には、トランジスタ１０２がオン状態になるとともに、トランジスタ１０３がオフ状態になる。よって、電流源１０１、トランジスタ１０２、抵抗素子１０５の順に電流が流れ、その結果、信号ＳＩＧＡは中レベル電圧ＶＭよりもやや高い中レベル電圧ＶＭplusになる。このとき、ドライバ部２９Ａの出力終端抵抗（出力インピーダンス）は約５０［Ω］である。また、プリエンファシス制御信号ＭＤＮ２が“１”であり、プリエンファシス制御信号ＭＵＰ２が“０”である場合には、トランジスタ１０３がオン状態になるとともに、トランジスタ１０２がオフ状態になる。よって、抵抗素子１０５、トランジスタ１０３、電流源１０４の順に電流が流れ、その結果、信号ＳＩＧＡは中レベル電圧ＶＭよりもやや低い中レベル電圧ＶＭminusになる。このとき、ドライバ部２９Ａの出力終端抵抗（出力インピーダンス）は約５０［Ω］である。

このように構成しても、上記実施の形態の場合と同様の効果を得ることができる。

［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。

＜２．第２の実施の形態＞
次に、第２の実施の形態に係る通信システム２について説明する。本実施の形態は、遷移後に高レベル電圧ＶＨまたは低レベル電圧ＶＬを出力するドライバ部にもプリエンファシス動作を行わせるものである。なお、上記第１の実施の形態に係る通信システム１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。

図１に示したように、通信システム２は、送信装置５０を備えている。送信装置５０は、送信部６０を有している。図４に示したように、送信部６０は、出力部６６を有している。

図１８は、出力部６６の一構成例を表すものである。出力部６６は、ドライバ制御部２７と、タイミング制御部２７Ｔと、プリエンファシス制御部６８Ａ，６８Ｂ，６８Ｃと、ドライバ部６９Ａ，６９Ｂ，６９Ｃとを有している。

プリエンファシス制御部６８Ａは、信号ＰＵＡ，ＰＤＡおよびプリエンファシス制御信号ＭＵＰ２，ＭＤＮ２に基づいて、８つの信号ＰＵＡＡ０，ＰＵＡＢ０，ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ０，ＰＤＡＢ０，ＰＤＡＡ１，ＰＤＡＢ１を生成するものである。ドライバ部６９Ａは、８つの信号ＰＵＡＡ０，ＰＵＡＢ０，ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ０，ＰＤＡＢ０，ＰＤＡＡ１，ＰＤＡＢ１に基づいて、信号ＳＩＧＡを生成するものである。

プリエンファシス制御部６８Ｂは、信号ＰＵＢ，ＰＤＢおよびプリエンファシス制御信号ＭＵＰ２，ＭＤＮ２に基づいて、８つの信号ＰＵＢＡ０，ＰＵＢＢ０，ＰＵＢＡ１，ＰＵＢＢ１，ＰＤＢＡ０，ＰＤＢＢ０，ＰＤＢＡ１，ＰＤＢＢ１を生成するものである。ドライバ部６９Ｂは、８つの信号ＰＵＢＡ０，ＰＵＢＢ０，ＰＵＢＡ１，ＰＵＢＢ１，ＰＤＢＡ０，ＰＤＢＢ０，ＰＤＢＡ１，ＰＤＢＢ１に基づいて、信号ＳＩＧＢを生成するものである。

プリエンファシス制御部６８Ｃは、信号ＰＵＣ，ＰＤＣおよびプリエンファシス制御信号ＭＵＰ２，ＭＤＮ２に基づいて、８つの信号ＰＵＣＡ０，ＰＵＣＢ０，ＰＵＣＡ１，ＰＵＣＢ１，ＰＤＣＡ０，ＰＤＣＢ０，ＰＤＣＡ１，ＰＤＣＢ１を生成するものである。ドライバ部６９Ｃは、８つの信号ＰＵＣＡ０，ＰＵＣＢ０，ＰＵＣＡ１，ＰＵＣＢ１，ＰＤＣＡ０，ＰＤＣＢ０，ＰＤＣＡ１，ＰＤＣＢ１に基づいて、信号ＳＩＧＣを生成するものである。

図１９は、ドライバ部６９Ａの一構成例を表すものである。なお、ドライバ部６９Ｂ，６９Ｃについても同様である。ドライバ部６９Ａは、Ｍ個の回路ＵＡ０（回路ＵＡ０₁〜ＵＡ０_M）と、Ｎ個の回路ＵＢ０（回路ＵＢ０₁〜ＵＢ０_N）と、Ｍ個の回路ＵＡ１（回路ＵＡ１₁〜ＵＡ１_M）と、Ｎ個の回路ＵＢ１（回路ＵＢ１₁〜ＵＢ１_N）と、Ｍ個の回路ＤＡ０（回路ＤＡ０₁〜ＤＡ０_M）と、Ｎ個の回路ＤＢ０（回路ＤＢ０₁〜ＤＢ０_N）と、Ｍ個の回路ＤＡ１（回路ＤＡ１₁〜ＤＡ１_M）と、Ｎ個の回路ＤＢ１（回路ＤＢ１₁〜ＤＢ１_N）とを有している。ここで、“Ｍ”は“Ｎ”よりも大きい数である。

回路ＵＡ０₁〜ＵＡ０_M，ＵＢ０₁〜ＵＢ０_N，ＵＡ１₁〜ＵＡ１_M，ＵＢ１₁〜ＵＢ１_Nのそれぞれは、トランジスタ９１と、抵抗素子９２とを有している。回路ＵＡ０₁〜ＵＡ０_Mにおけるトランジスタ９１のゲートには、信号ＰＵＡＡ０がそれぞれ供給されている。回路ＵＢ０₁〜ＵＢ０_Nにおけるトランジスタ９１のゲートには、信号ＰＵＡＢ０がそれぞれ供給されている。回路ＵＡ１₁〜ＵＡ１_Mにおけるトランジスタ９１のゲートには、信号ＰＵＡＡ１がそれぞれ供給されている。回路ＵＢ１₁〜ＵＢ１_Nにおけるトランジスタ９１のゲートには、信号ＰＵＡＢ１がそれぞれ供給されている。

回路ＤＡ０₁〜ＤＡ０_M，ＤＢ０₁〜ＤＢ０_N，ＤＡ１₁〜ＤＡ１_M，ＤＢ１₁〜ＤＢ１_Nのそれぞれは、抵抗素子９３と、トランジスタ９４とを有している。回路ＤＡ０₁〜ＤＡ０_Mにおけるトランジスタ９４のゲートには、信号ＰＤＡＡ０がそれぞれ供給されている。回路ＤＢ０₁〜ＤＢ０_Nにおけるトランジスタ９４のゲートには、信号ＰＤＡＢ０がそれぞれ供給されている。回路ＤＡ１₁〜ＤＡ１_Mにおけるトランジスタ９４のゲートには、信号ＰＤＡＡ１がそれぞれ供給されている。回路ＤＢ１₁〜ＤＢ１_Nにおけるトランジスタ９４のゲートには、信号ＰＤＡＢ１がそれぞれ供給されている。

図２０は、プリエンファシス制御部６８Ａおよびドライバ部６９Ａの一動作例を表すものである。なお、プリエンファシス制御部６８Ｂおよびドライバ部６９Ｂについても同様であり、プリエンファシス制御部６８Ｃおよびドライバ部６９Ｃについても同様である。ここで、“Ｘ”は、“０”であってもよいし“１”であってもよいことを示す。

プリエンファシス制御部６８Ａは、例えば、信号ＰＵＡ，ＰＤＡが“１０”であり、プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２が“０Ｘ”である場合には、信号ＰＵＡＡ０，ＰＵＡＢ０，ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ０，ＰＤＡＢ０，ＰＤＡＡ１，ＰＤＡＢ１を“１１１１００００”にする。これにより、ドライバ部６９Ａでは、回路ＵＡ０₁〜ＵＡ０_M，ＵＢ０₁〜ＵＢ０_N，ＵＡ１₁〜ＵＡ１_M，ＵＢ１₁〜ＵＢ１_Nにおけるトランジスタ９１がオン状態になる。その結果、信号ＳＩＧＡは、高レベル電圧ＶＨになるとともに、ドライバ部６９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。

また、プリエンファシス制御部６８Ａは、例えば、信号ＰＵＡ，ＰＤＡが“１０”であり、プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２が“１０”である場合には、信号ＰＵＡＡ０，ＰＵＡＢ０，ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ０，ＰＤＡＢ０，ＰＤＡＡ１，ＰＤＡＢ１を“１０１１０００１”にする。これにより、ドライバ部６９Ａでは、回路ＵＡ０₁〜ＵＡ０_M，ＵＡ１₁〜ＵＡ１_M，ＵＢ１₁〜ＵＢ１_Nにおけるトランジスタ９１がオン状態になるとともに、回路ＤＢ１₁〜ＤＢ１_Nにおけるトランジスタ９４がオン状態になる。その結果、信号ＳＩＧＡは、高レベル電圧ＶＨよりもやや低い高レベル電圧ＶＨminusになるとともに、ドライバ部６９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。

また、プリエンファシス制御部６８Ａは、例えば、信号ＰＵＡ，ＰＤＡが“１１”であり、プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２が“１０”である場合には、信号ＰＵＡＡ０，ＰＵＡＢ０，ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ０，ＰＤＡＢ０，ＰＤＡＡ１，ＰＤＡＢ１を“１１０１１０００”にする。これにより、ドライバ部６９Ａでは、回路ＵＡ０₁〜ＵＡ０_M，ＵＢ０₁〜ＵＢ０_N，ＵＢ１₁〜ＵＢ１_Nにおけるトランジスタ９１がオン状態になるとともに、回路ＤＡ０₁〜ＤＡ０_Mにおけるトランジスタ９４がオン状態になる。その結果、信号ＳＩＧＡは、中レベル電圧ＶＭよりもやや高い中レベル電圧ＶＭplusになるとともに、ドライバ部６９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。

また、プリエンファシス制御部６８Ａは、例えば、信号ＰＵＡ，ＰＤＡが“１１”であり、プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２が“００”である場合には、信号ＰＵＡＡ０，ＰＵＡＢ０，ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ０，ＰＤＡＢ０，ＰＤＡＡ１，ＰＤＡＢ１を“１１００１１００”にする。これにより、ドライバ部６９Ａでは、回路ＵＡ０₁〜ＵＡ０_M，ＵＢ０₁〜ＵＢ０_Nにおけるトランジスタ９１がオン状態になるとともに、回路ＤＡ０₁〜ＤＡ０_M，ＤＢ０₁〜ＤＢ０_Nにおけるトランジスタ９４がオン状態になる。その結果、信号ＳＩＧＡは、中レベル電圧ＶＭになるとともに、ドライバ部６９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。

また、プリエンファシス制御部６８Ａは、例えば、信号ＰＵＡ，ＰＤＡが“１１”であり、プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２が“０１”である場合には、信号ＰＵＡＡ０，ＰＵＡＢ０，ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ０，ＰＤＡＢ０，ＰＤＡＡ１，ＰＤＡＢ１を“１０００１１０１”にする。これにより、ドライバ部６９Ａでは、回路ＵＡ０₁〜ＵＡ０_Mにおけるトランジスタ９１がオン状態になるとともに、回路ＤＡ０₁〜ＤＡ０_M，ＤＢ０₁〜ＤＢ０_N，ＤＢ１₁〜ＤＢ１_Nにおけるトランジスタ９４がオン状態になる。その結果、信号ＳＩＧＡは、中レベル電圧ＶＭよりもやや低い中レベル電圧ＶＭminusになるとともに、ドライバ部６９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。

また、プリエンファシス制御部６８Ａは、例えば、信号ＰＵＡ，ＰＤＡが“０１”であり、プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２が“０１”である場合には、信号ＰＵＡＡ０，ＰＵＡＢ０，ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ０，ＰＤＡＢ０，ＰＤＡＡ１，ＰＤＡＢ１を“０１００１１１０”にする。これにより、ドライバ部６９Ａでは、回路ＵＢ０₁〜ＵＢ０_Nにおけるトランジスタ９１がオン状態になるとともに、回路ＤＡ０₁〜ＤＡ０_M，ＤＢ０₁〜ＤＢ０_N，ＤＡ１₁〜ＤＡ１_Mにおけるトランジスタ９４がオン状態になる。その結果、信号ＳＩＧＡは、低レベル電圧ＶＬよりもやや高い低レベル電圧ＶＬplusになるとともに、ドライバ部６９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。

また、プリエンファシス制御部６８Ａは、例えば、信号ＰＵＡ，ＰＤＡが“０１”であり、プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２が“Ｘ０”である場合には、信号ＰＵＡＡ０，ＰＵＡＢ０，ＰＵＡＡ１，ＰＵＡＢ１，ＰＤＡＡ０，ＰＤＡＢ０，ＰＤＡＡ１，ＰＤＡＢ１を“００００１１１１”にする。これにより、ドライバ部６９Ａでは、回路ＤＡ０₁〜ＤＡ０_M，ＤＢ０₁〜ＤＢ０_N，ＤＡ１₁〜ＤＡ１_M，ＤＢ１₁〜ＤＢ１_Nにおけるトランジスタ９４がオン状態になる。その結果、信号ＳＩＧＡは、低レベル電圧ＶＬになるとともに、ドライバ部６９Ａの出力終端抵抗（出力インピーダンス）が約５０［Ω］になる。

ここで、回路ＵＡ０₁〜ＵＡ０_M，ＵＢ０₁〜ＵＢ０_N，ＵＡ１₁〜ＵＡ１_M，ＵＢ１₁〜ＵＢ１_Nは、本開示における「複数の第１のサブ回路」の一具体例に対応する。回路ＤＡ０₁〜ＤＡ０_M，ＤＢ０₁〜ＤＢ０_N，ＤＡ１₁〜ＤＡ１_M，ＤＢ１₁〜ＤＢ１_Nは、本開示における「複数の第２のサブ回路」の一具体例に対応する。

図２１Ａ，２１Ｂ，２１Ｃは、シンボル“−ｚ”を出力するときの、ドライバ部６９Ａの一動作例を表すものであり、図２１Ａは、プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２が“００”である場合を示し、図２１Ｂは、プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２が“１０”である場合を示し、図２１Ｃは、プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２が“０１”である場合を示す。図２１Ａ，２１Ｂ，２１Ｃにおいて、回路ＵＡ０₁〜ＵＡ０_M，ＵＢ０₁〜ＵＢ０_N，ＵＡ１₁〜ＵＡ１_M，ＵＢ１₁〜ＵＢ１_Nのうち、実線で示した回路は、トランジスタ９１がオン状態になっている回路を示し、破線で示した回路は、トランジスタ９１がオフ状態になっている回路を示す。同様に、回路ＤＡ０₁〜ＤＡ０_M，ＤＢ０₁〜ＤＢ０_N，ＤＡ１₁〜ＤＡ１_M，ＤＢ１₁〜ＤＢ１_Nのうち、実線で示した回路は、トランジスタ９４がオン状態になっている回路を示し、破線で示した回路は、トランジスタ９４がオフ状態になっている回路を示す。

プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２が“００”である場合には、図２１Ａに示したように、ドライバ部６９Ａでは、Ｍ個の回路ＵＡ０、Ｎ個の回路ＵＢ０、Ｍ個の回路ＵＡ１、およびＮ個の回路ＵＢ１におけるトランジスタ９１がオン状態になる。また、ドライバ部６９Ｂでは、Ｍ個の回路ＵＡ０およびＮ個の回路ＵＢ０におけるトランジスタ９１がオン状態になるとともに、Ｍ個の回路ＤＡ０およびＮ個の回路ＤＢ０におけるトランジスタ９４がオン状態になる。また、ドライバ部６９Ｃでは、Ｍ個の回路ＤＡ０、Ｎ個の回路ＤＢ０、Ｍ個の回路ＤＡ１、およびＮ個の回路ＤＢ１におけるトランジスタ９４がオン状態になる。これにより、信号ＳＩＧＡの電圧は高レベル電圧ＶＨになり、信号ＳＩＧＢの電圧は中レベル電圧ＶＭになり、信号ＳＩＧＣの電圧は低レベル電圧ＶＬになる。

プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２が“１０”である場合には、図２１Ｂに示したように、ドライバ部６９Ａでは、Ｍ個の回路ＵＡ０、Ｍ個の回路ＵＡ１、およびＮ個のＵＢ１におけるトランジスタ９１がオン状態になるとともに、Ｎ個の回路ＤＢ１におけるトランジスタ９４がオン状態になる。また、ドライバ部６９Ｂでは、Ｍ個の回路ＵＡ０、Ｎ個の回路ＵＢ０、およびＮ個の回路ＵＢ１におけるトランジスタ９１がオン状態になるとともに、Ｍ個の回路ＤＡ０におけるトランジスタ９４がオン状態になる。また、ドライバ部６９Ｃでは、Ｍ個の回路ＤＡ０、Ｎ個の回路ＤＢ０、Ｍ個の回路ＤＡ１、およびＮ個の回路ＤＢ１におけるトランジスタ９４がオン状態になる。これにより、信号ＳＩＧＡの電圧は高レベル電圧ＶＨよりやや低い高レベル電圧ＶＨminusになり、信号ＳＩＧＢの電圧は中レベル電圧ＶＭよりやや高い中レベル電圧ＶＭplusになり、信号ＳＩＧＣの電圧は低レベル電圧ＶＬになる。すなわち、ドライバ部６９Ａは、図２１Ａの場合に比べて、Ｎ個の回路ＵＢ０におけるトランジスタ９１をオフ状態にするとともに、Ｎ個の回路ＤＢ１におけるトランジスタ９４をオン状態にすることにより、信号ＳＩＧＡの電圧を、高レベル電圧ＶＨから高レベル電圧ＶＨminusに下げている。また、ドライバ部６９Ｂは、図２１Ａの場合に比べて、Ｎ個の回路ＵＢ１におけるトランジスタ９１をオン状態にするとともに、Ｎ個の回路ＤＢ０におけるトランジスタ９４をオフ状態にすることにより、信号ＳＩＧＢの電圧を、中レベル電圧ＶＭから中レベル電圧ＶＭplusに上げている。

プリエンファシス制御信号ＭＵＰ２，ＭＤＮ２が“０１”である場合には、図２１Ｃに示したように、ドライバ部６９Ａでは、Ｍ個の回路ＵＡ０、Ｎ個の回路ＵＢ０、Ｍ個の回路ＵＡ１、およびＮ個の回路ＵＢ１におけるトランジスタ９１がオン状態になる。また、ドライバ部６９Ｂでは、Ｍ個の回路ＵＡ０におけるトランジスタ９１がオン状態になるとともに、Ｍ個の回路ＤＡ０、Ｎ個の回路ＤＢ０、およびＮ個の回路ＤＢ１におけるトランジスタ９４がオン状態になる。また、ドライバ部６９Ｃでは、Ｎ個の回路ＵＢ０におけるトランジスタ９１がオン状態になるとともに、Ｍ個の回路ＤＡ０、Ｎ個の回路ＤＢ０、およびＭ個の回路ＤＡ１におけるトランジスタ９４がオン状態になる。これにより、信号ＳＩＧＡの電圧は高レベル電圧ＶＨになり、信号ＳＩＧＢの電圧は中レベル電圧ＶＭよりやや低い中レベル電圧ＶＭminusになり、信号ＳＩＧＣの電圧は低レベル電圧ＶＬよりやや高い低レベル電圧ＶＬplusになる。すなわち、ドライバ部６９Ｂは、図２１Ａの場合に比べて、Ｎ個の回路ＵＢ０におけるトランジスタ９１をオフ状態にするとともに、Ｎ個の回路ＤＢ１におけるトランジスタ９４をオン状態にすることにより、信号ＳＩＧＢの電圧を、中レベル電圧ＶＭから中レベル電圧ＶＭminusに下げている。また、ドライバ部６９Ｃは、図２１Ａの場合に比べて、Ｎ個の回路ＵＢ０におけるトランジスタ９１をオン状態にするとともに、Ｎ個の回路ＤＢ１におけるトランジスタ９４をオフ状態にすることにより、信号ＳＩＧＣの電圧を、低レベル電圧ＶＬから低レベル電圧ＶＬplusに上げている。

図２２Ａ〜２２Ｅは、シンボルが“＋ｘ”から“＋ｘ”以外のシンボルに遷移する場合における通信システム２の一動作例を表すものである。

図５に示したように、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“１ｘｘ”である場合には、シンボルが“＋ｘ”から“−ｘ”に遷移する（図２２Ａ）。このとき、遷移検出部２５は、図５に示したように、プリエンファシス制御信号ＭＵＰ，ＭＤＮをともに“０”（非アクティブ）にする。これにより、図２２Ａに示したように、信号ＳＩＧＡは高レベル電圧ＶＨから低レベル電圧ＶＬに変化し、信号ＳＩＧＢは低レベル電圧ＶＬから高レベル電圧ＶＨに変化し、信号ＳＩＧＣは中レベル電圧ＶＭを維持する。すなわち、シンボルが“＋ｘ”から“−ｘ”に遷移する場合には、差分ＡＢ，ＢＣ，ＣＡの遷移は、いずれも遷移Ｗ２１，Ｗ２２に該当しないので、プリエンファシス制御部６８Ａ，６８Ｂ，６８Ｃは、ドライバ部６９Ａ，６９Ｂ，６９Ｃがプリエンファシス動作を行わないように制御する。

また、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１０”である場合には、シンボルが“＋ｘ”から“＋ｙ”に遷移する（図２２Ｂ）。このとき、遷移検出部２５は、図５に示したように、プリエンファシス制御信号ＭＤＮを“１”（アクティブ）にするとともに、プリエンファシス制御信号ＭＵＰを“０”（非アクティブ）にする。これにより、図２２Ｂに示したように、信号ＳＩＧＡは高レベル電圧ＶＨから中レベル電圧ＶＭminusを経て中レベル電圧ＶＭに変化し、信号ＳＩＧＢは低レベル電圧ＶＬから高レベル電圧ＶＨに変化し、信号ＳＩＧＣは中レベル電圧ＶＭから低レベル電圧ＶＬplusを経て低レベル電圧ＶＬに変化する。このとき、プリエンファシス制御部６８Ａは、送信装置５０がシンボル“＋ｙ”を出力する期間における前半の期間（０．５ＵＩ）において、信号ＳＩＧＡの電圧を中レベル電圧ＶＭよりもやや低い中レベル電圧ＶＭminusにするように、ドライバ部６９Ａを制御する。同様に、プリエンファシス制御部６８Ｃは、送信装置５０がシンボル“＋ｙ”を出力する期間における前半の期間（０．５ＵＩ）において、信号ＳＩＧＣの電圧を低レベル電圧ＶＬよりもやや高い低レベル電圧ＶＬplusにするように、ドライバ部６９Ｃを制御する。すなわち、差分ＡＢの遷移は遷移Ｗ２２に対応し、差分ＡＢの遷移時間が長くなるおそれがあるので、プリエンファシス制御部６８Ａ，６８Ｃは、ドライバ部６９Ａ，６９Ｃがプリエンファシス動作を行うように制御する。

また、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０１１”である場合には、シンボルが“＋ｘ”から“−ｙ”に遷移する（図２２Ｃ）。このとき、遷移検出部２５は、図５に示したように、プリエンファシス制御信号ＭＵＰ，ＭＤＮをともに“０”（非アクティブ）にする。これにより、図２２Ｃに示したように、信号ＳＩＧＡは高レベル電圧ＶＨから中レベル電圧ＶＭに変化し、信号ＳＩＧＢは低レベル電圧ＶＬを維持し、信号ＳＩＧＣは中レベル電圧ＶＭから高レベル電圧ＶＨに変化する。すなわち、シンボルが“＋ｘ”から“−ｙ”に遷移する場合には、差分ＡＢ，ＢＣ，ＣＡの遷移は、いずれも遷移Ｗ２１，Ｗ２２に該当しないので、プリエンファシス制御部６８Ａ，６８Ｂ，６８Ｃは、ドライバ部６９Ａ，６９Ｂ，６９Ｃがプリエンファシス動作を行わないように制御する。

また、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“０００”である場合には、シンボルが“＋ｘ”から“＋ｚ”に遷移する（図２２Ｄ）。このとき、遷移検出部２５は、図５に示したように、プリエンファシス制御信号ＭＵＰを“１”（アクティブ）にするとともに、プリエンファシス制御信号ＭＤＮを“０”（非アクティブ）にする。これにより、図２２Ｄに示したように、信号ＳＩＧＡは高レベル電圧ＶＨから低レベル電圧ＶＬに変化し、信号ＳＩＧＢは低レベル電圧ＶＬから中レベル電圧ＶＭplusを経て中レベル電圧ＶＭに変化し、信号ＳＩＧＣは中レベル電圧ＶＭから高レベル電圧ＶＨminusを経て高レベル電圧ＶＨに変化する。このとき、プリエンファシス制御部６８Ｂは、送信装置５０がシンボル“＋ｚ”を出力する期間における前半の期間（０．５ＵＩ）において、信号ＳＩＧＢの電圧を中レベル電圧ＶＭよりも高い中レベル電圧ＶＭplusにするように、ドライバ部６９Ｂを制御する。同様に、プリエンファシス制御部６８Ｃは、送信装置５０がシンボル“＋ｚ”を出力する期間における前半の期間（０．５ＵＩ）において、信号ＳＩＧＣの電圧を高レベル電圧ＶＨよりも低い高レベル電圧ＶＨminusにするように、ドライバ部６９Ｃを制御する。すなわち、差分ＡＢの遷移は遷移Ｗ２２に対応し、差分ＡＢの遷移時間が長くなるおそれがあるので、プリエンファシス制御部６８Ｂ，６８Ｃは、ドライバ部６９Ｂ，６９Ｃがプリエンファシス動作を行うように制御する。

また、シンボルＤＳが“＋ｘ”であり、遷移信号ＴｘＦ９，ＴｘＲ９，ＴｘＰ９が“００１”である場合には、シンボルが“＋ｘ”から“−ｚ”に遷移する（図２２Ｅ）。このとき、遷移検出部２５は、図５に示したように、プリエンファシス制御信号ＭＵＰ，ＭＤＮをともに“０”（非アクティブ）にする。これにより、図２２Ｅに示したように、信号ＳＩＧＡは高レベル電圧ＶＨを維持し、信号ＳＩＧＢは低レベル電圧ＶＬから中レベル電圧ＶＭに変化し、信号ＳＩＧＣは中レベル電圧ＶＭから低レベル電圧ＶＬに変化する。すなわち、シンボルが“＋ｘ”から“−ｚ”に遷移する場合には、差分ＡＢ，ＢＣ，ＣＡの遷移は、いずれも遷移Ｗ２１，Ｗ２２に該当しないので、プリエンファシス制御部６８Ａ，６８Ｂ，６８Ｃは、ドライバ部６９Ａ，６９Ｂ，６９Ｃがプリエンファシス動作を行わないように制御する。

このように、通信システム２では、遷移後に中レベル電圧ＶＭを出力するドライバ部だけでなく、高レベル電圧ＶＨまたは低レベル電圧ＶＬを出力するドライバ部にもプリエンファシス動作を行わせるようにした。これにより、通信システム２では、プリエンファシスが強く働くため、通信システム１に比べて、例えば伝送路１００の距離がさらに長い場合において、波形品質を高めることができる。

図２３は、通信システム２における、信号ＳＩＧＡと信号ＳＩＧＢとの差分ＡＢ、信号ＳＩＧＢと信号ＳＩＧＣとの差分ＢＣ、信号ＳＩＧＣと信号ＳＩＧＡとの差分ＣＡのアイダイアグラムを表すものである。本実施の形態に係る通信システム２（図２３）では、プリエンファシスが強く働くため、第１の実施の形態に係る通信システム１の場合（図１４Ｂ〜１４Ｃ）より、アイ開口を広げることができる。その結果、通信システム２では、通信性能を高めることができる。

また、通信システム２では、図２２Ｂに示したように、ドライバ部６９Ａ，６９Ｂ，６９Ｃのうちのあるドライバ部が中レベル電圧ＶＭより低い中レベル電圧ＶＭminusを出力する場合には、他のドライバ部が低レベル電圧ＶＬより高い低レベル電圧ＶＬplusを出力するようにした。また、図２２Ｄに示したように、ドライバ部６９Ａ，６９Ｂ，６９Ｃのうちのあるドライバ部が中レベル電圧ＶＭより高い中レベル電圧ＶＭplusを出力する場合には、他のドライバ部が高レベル電圧ＶＨより低い高レベル電圧ＶＨminusを出力するようにした。これにより、通信システム２では、３つの信号ＳＩＧＡ，ＳＩＧＢ，ＳＩＧＣの平均電圧であるコモンモード電圧の変動を抑えることができる。その結果、通信システム２では、電磁妨害（ＥＭＩ；Electro-Magnetic Interference）が生じるおそれを低減することができるので、通信性能を高めることができる。

以上のように本実施の形態では、遷移後に中レベル電圧ＶＭを出力するドライバ部だけでなく、高レベル電圧ＶＨまたは低レベル電圧ＶＬを出力するドライバ部にもプリエンファシス動作を行わせるようにしたので、通信性能を高めることができる。

本実施の形態では、あるドライバ部が中レベル電圧ＶＭminusを出力する場合には、他のドライバ部が低レベル電圧ＶＬplusを出力し、あるドライバ部が中レベル電圧ＶＭplusを出力する場合には、他のドライバ部が高レベル電圧ＶＨminusを出力するようにしたので、コモンモード電圧の変動を抑えることができる。その結果、電磁妨害が生じるおそれを低減することができるので、通信性能を高めることができる。

＜３．適用例＞
次に、上記実施の形態および変形例で説明した通信システムの適用例について説明する。

（適用例１）
図２４は、上記実施の形態等の通信システムが適用されるスマートフォン３００（多機能携帯電話）の外観を表すものである。このスマートフォン３００には、様々なデバイスが搭載されており、それらのデバイス間でデータのやり取りを行う通信システムにおいて、上記実施の形態等の通信システムが適用されている。

図２５は、スマートフォン３００に用いられるアプリケーションプロセッサ３１０の一構成例を表すものである。アプリケーションプロセッサ３１０は、ＣＰＵ（Central Processing Unit）３１１と、メモリ制御部３１２と、電源制御部３１３と、外部インタフェース３１４と、ＧＰＵ（Graphics Processing Unit）３１５と、メディア処理部３１６と、ディスプレイ制御部３１７と、ＭＩＰＩ（Mobile Industry Processor Interface）インタフェース３１８とを有している。ＣＰＵ３１１、メモリ制御部３１２、電源制御部３１３、外部インタフェース３１４、ＧＰＵ３１５、メディア処理部３１６、ディスプレイ制御部３１７は、この例では、システムバス３１９に接続され、このシステムバス３１９を介して、互いにデータのやり取りをすることができるようになっている。

ＣＰＵ３１１は、プログラムに従って、スマートフォン３００で扱われる様々な情報を処理するものである。メモリ制御部３１２は、ＣＰＵ３１１が情報処理を行う際に使用するメモリ５０１を制御するものである。電源制御部３１３は、スマートフォン３００の電源を制御するものである。

外部インタフェース３１４は、外部デバイスと通信するためのインタフェースであり、この例では、無線通信部５０２およびイメージセンサ４１０と接続されている。無線通信部５０２は、携帯電話の基地局と無線通信をするものであり、例えば、ベースバンド部や、ＲＦ（Radio Frequency）フロントエンド部などを含んで構成される。イメージセンサ４１０は、画像を取得するものであり、例えばＣＭＯＳセンサを含んで構成される。

ＧＰＵ３１５は、画像処理を行うものである。メディア処理部３１６は、音声や、文字や、図形などの情報を処理するものである。ディスプレイ制御部３１７は、ＭＩＰＩインタフェース３１８を介して、ディスプレイ５０４を制御するものである。ＭＩＰＩインタフェース３１８は、画像信号をディスプレイ５０４に送信するものである。画像信号としては、例えば、ＹＵＶ形式やＲＧＢ形式などの信号を用いることができる。ＭＩＰＩインタフェース３１８は、例えば水晶振動子を含む発振回路３３０から供給される基準クロックに基づいて動作するようになっている。このＭＩＰＩインタフェース３１８とディスプレイ５０４との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。

図２６は、イメージセンサ４１０の一構成例を表すものである。イメージセンサ４１０は、センサ部４１１と、ＩＳＰ（Image Signal Processor）４１２と、ＪＰＥＧ（Joint Photographic Experts Group）エンコーダ４１３と、ＣＰＵ４１４と、ＲＡＭ（Random Access Memory）４１５と、ＲＯＭ（Read Only Memory）４１６と、電源制御部４１７と、Ｉ²Ｃ（Inter-Integrated Circuit）インタフェース４１８と、ＭＩＰＩインタフェース４１９とを有している。これらの各ブロックは、この例では、システムバス４２０に接続され、このシステムバス４２０を介して、互いにデータのやり取りをすることができるようになっている。

センサ部４１１は、画像を取得するものであり、例えばＣＭＯＳセンサにより構成されるものである。ＩＳＰ４１２は、センサ部４１１が取得した画像に対して所定の処理を行うものである。ＪＰＥＧエンコーダ４１３は、ＩＳＰ４１２が処理した画像をエンコードしてＪＰＥＧ形式の画像を生成するものである。ＣＰＵ４１４は、プログラムに従ってイメージセンサ４１０の各ブロックを制御するものである。ＲＡＭ４１５は、ＣＰＵ４１４が情報処理を行う際に使用するメモリである。ＲＯＭ４１６は、ＣＰＵ４１４において実行されるプログラムやキャリブレーションにより得られた設定値などを記憶するものである。電源制御部４１７は、イメージセンサ４１０の電源を制御するものである。Ｉ²Ｃインタフェース４１８は、アプリケーションプロセッサ３１０から制御信号を受け取るものである。また、図示していないが、イメージセンサ４１０は、アプリケーションプロセッサ３１０から、制御信号に加えてクロック信号をも受け取るようになっている。具体的には、イメージセンサ４１０は、様々な周波数のクロック信号に基づいて動作できるよう構成されている。ＭＩＰＩインタフェース４１９は、画像信号をアプリケーションプロセッサ３１０に送信するものである。画像信号としては、例えば、ＹＵＶ形式やＲＧＢ形式などの信号を用いることができる。ＭＩＰＩインタフェース４１９は、例えば水晶振動子を含む発振回路４３０から供給される基準クロックに基づいて動作するようになっている。このＭＩＰＩインタフェース４１９とアプリケーションプロセッサ３１０との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。

（適用例２）
図２７は、上記実施の形態等の通信システムが適用される車両制御システム６００の一構成例を表すものである。車両制御システム６００は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車などの動作を制御するものである。この車両制御システム６００は、駆動系制御ユニット６１０と、ボディ系制御ユニット６２０と、バッテリ制御ユニット６３０と、車外情報検出ユニット６４０と、車内情報検出ユニット６５０と、統合制御ユニット６６０とを有している。これらのユニットは、通信ネットワーク６９０を介して互いに接続されている。通信ネットワーク６９０は、例えば、ＣＡＮ（Controller Area Network）、ＬＩＮ（Local Interconnect Network）、ＬＡＮ（Local Area Network）、ＦｌｅｘＲａｙ（登録商標）などの任意の規格に準拠したネットワークを用いることができる。各ユニットは、例えば、マイクロコンピュータ、記憶部、制御対象の装置を駆動する駆動回路、通信Ｉ／Ｆなどを含んで構成される。

駆動系制御ユニット６１０は、車両の駆動系に関連する装置の動作を制御するものである。駆動系制御ユニット６１０には、車両状態検出部６１１が接続されている。車両状態検出部６１１は、車両の状態を検出するものであり、例えば、ジャイロセンサ、加速度センサ、アクセルペダルやブレーキペダルの操作量や操舵角などを検出するセンサなどを含んで構成されるものである。駆動系制御ユニット６１０は、車両状態検出部６１１により検出された情報に基づいて、車両の駆動系に関連する装置の動作を制御するようになっている。この駆動系制御ユニット６１０と車両状態検出部６１１との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。

ボディ系制御ユニット６２０は、キーレスエントリシステム、パワーウィンドウ装置、各種ランプなど、車両に装備された各種装置の動作を制御するものである。

バッテリ制御ユニット６３０は、バッテリ６３１を制御するものである。バッテリ制御ユニット６３０には、バッテリ６３１が接続されている。バッテリ６３１は、駆動用モータへ電力を供給するものであり、例えば２次電池、冷却装置などを含んで構成されるものである。バッテリ制御ユニット６３０は、バッテリ６３１から、温度、出力電圧、バッテリ残量などの情報を取得し、これらの情報に基づいて、バッテリ６３１の冷却装置などを制御するようになっている。このバッテリ制御ユニット６３０とバッテリ６３１との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。

車外情報検出ユニット６４０は、車両の外部の情報を検出するものである。車外情報検出ユニット６４０には、撮像部６４１および車外情報検出部６４２が接続されている。撮像部６４１は、車外の画像を撮像するものであり、例えば、ＴｏＦ（Time Of Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラなどを含んで構成されるものである。車外情報検出部６４２は、車外の情報を検出するものであり、例えば、天候や気象を検出するセンサや、車両の周囲の他の車両、障害物、歩行者などを検出するセンサなどを含んで構成されるものである。車外情報検出ユニット６４０は、撮像部６４１により得られた画像や、車外情報検出部６４２により検出された情報に基づいて、例えば、天候や気象、路面状況などを認識し、車両の周囲の他の車両、障害物、歩行者、標識や路面上の文字などの物体検出を行い、あるいはそれらと車両との間の距離を検出するようになっている。この車外情報検出ユニット６４０と、撮像部６４１および車外情報検出部６４２との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。

車内情報検出ユニット６５０は、車両の内部の情報を検出するものである。車内情報検出ユニット６５０には、運転者状態検出部６５１が接続されている。運転者状態検出部６５１は、運転者の状態を検出するものであり、例えば、カメラ、生体センサ、マイクなどを含んで構成されるものである。車内情報検出ユニット６５０は、運転者状態検出部６５１により検出された情報に基づいて、例えば、運転者の疲労度合、運転者の集中度合い、運転者が居眠りをしていないかどうかなどを監視するようになっている。この車内情報検出ユニット６５０と運転者状態検出部６５１との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。

統合制御ユニット６６０は、車両制御システム６００の動作を制御するものである。統合制御ユニット６６０には、操作部６６１、表示部６６２、およびインストルメントパネル６６３が接続されている。操作部６６１は、搭乗者が操作するものであり、例えば、タッチパネル、各種ボタンやスイッチなどを含んで構成されるものである。表示部６６２は、画像を表示するものであり、例えば液晶表示パネルなどを用いて構成されるものである。インストルメントパネル６６３は、車両の状態を表示するものであり、スピードメータなどのメータ類や各種警告ランプなどを含んで構成されるものである。この統合制御ユニット６６０と、操作部６６１、表示部６６２、およびインストルメントパネル６６３との間の通信システムには、例えば、上記実施の形態等の通信システムが適用される。

以上、いくつかの実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。

例えば、上記の各実施の形態では、遷移信号ＴｘＦ９，ＴｘＲ９，ＲｘＰ９が“０００”または“０１０”の場合にプリエンファシス動作を行うようにしたが、これに限定されるものではなく。それ以外の場合にもプリエンファシス動作を行うようにしてもよい。

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

なお、本技術は以下のような構成とすることができる。

（１）第１の電圧状態、第２の電圧状態、および前記第１の電圧状態と前記第２の電圧状態との間の第３の電圧状態とを用いてデータ信号を送信し、前記第３の電圧状態における電圧を変更可能に構成されたドライバ部と、
前記第３の電圧状態における電圧を変化させることにより前記ドライバ部にエンファシスを行わせる制御部と
を備えた送信装置。
（２）前記制御部は、前記第１の電圧状態、前記第２の電圧状態、および前記第３の電圧状態の間の変化に応じて、前記ドライバ部にエンファシスを行わせるか否かを判断する
前記（１）に記載の送信装置。
（３）前記データ信号は、シンボルのシーケンスを示し、
前記制御部は、前記シーケンスにおける、所定のシンボル遷移に基づいて、前記ドライバ部にエンファシスを行わせるか否かを判断する
前記（２）に記載の送信装置。
（４）前記ドライバ部は、
第１の出力端子における電圧状態を、前記第１の電圧状態、前記第２の電圧状態、および前記第３の電圧状態のうちのいずれかに選択的に設定する第１のドライバ部と、
第２の出力端子における電圧状態を、前記第１の電圧状態、前記第２の電圧状態、および前記第３の電圧状態のうちのいずれかに選択的に設定する第２のドライバ部と、
第３の出力端子における電圧状態を、前記第１の電圧状態、前記第２の電圧状態、および前記第３の電圧状態のうちのいずれかに選択的に設定する第３のドライバ部と
有し、
前記第１の出力端子、前記第２の出力端子、および前記第３の出力端子における電圧状態は、互いに異なる
前記（３）に記載の送信装置。
（５）前記シンボルの遷移を示す遷移信号に基づいてシンボル信号を生成する信号生成部をさらに備え、
前記第１のドライバ部、前記第２のドライバ部、および前記第３のドライバ部は、前記シンボル信号に基づいて、前記第１の出力端子、前記第２の出力端子、および前記第３の出力端子における電圧状態をそれぞれ設定し、
前記制御部は、前記遷移信号に基づいて、前記所定のシンボル遷移を検出することにより、前記ドライバ部にエンファシスを行わせるか否かを判断する
前記（４）に記載の送信装置。
（６）前記制御部は、前記第１の出力端子における電圧状態、前記第２の出力端子における電圧状態、および前記第３の出力端子における電圧状態がともに変化するようなシンボル遷移において、前記第３の電圧状態における電圧を変化させることにより前記エンファシスを行わせる
前記（５）に記載の送信装置。
（７）前記制御部は、前記第１の出力端子における電圧状態、前記第２の出力端子における電圧状態、および前記第３の出力端子における電圧状態がともに変化するようなシンボル遷移において、前記第１の電圧状態における電圧または前記第２の電圧状態における電圧をも変化させることにより前記エンファシスを行わせる
前記（６）に記載の送信装置。
（８）前記第１のドライバ部は、
第１の電源から前記第１の出力端子への経路上に設けられた第１の回路と、
第２の電源から前記第１の出力端子への経路上に設けられた第２の回路と
を有し、
前記第１の電源から前記第１の回路および前記第２の回路を介して前記第２の電源に電流を流すことにより、前記第１の出力端子における電圧状態を前記第３の電圧状態に設定する
前記（４）から（７）のいずれかに記載の送信装置。
（９）前記制御部は、前記第１の回路におけるインピーダンスと、前記第２の回路におけるインピーダンスとのインピーダンス比を変化させることにより、前記第３の電圧状態における電圧を変化させる
前記（８）に記載の送信装置。
（１０）前記制御部は、前記第１の回路におけるインピーダンスおよび前記第２の回路におけるインピーダンスの並列インピーダンスが一定になるように、前記インピーダンス比を変化させる
前記（９）に記載の送信装置。
（１１）前記第１の回路は、それぞれが、前記第１の電源から前記第１の出力端子への経路上に設けられた第１の抵抗素子および第１のトランジスタを含む、複数の第１のサブ回路を有し、
前記第２の回路は、それぞれが、前記第２の電源から前記第１の出力端子への経路上に設けられた第２の抵抗素子および第２のトランジスタを含む、複数の第２のサブ回路を有し、
前記複数の第１のサブ回路のうちの１以上における前記第１のトランジスタをオン状態にするとともに、前記複数の第２のサブ回路のうちの１以上における前記第２のトランジスタをオン状態にすることにより、前記第１の出力端子における電圧状態を前記第３の電圧状態に設定する
前記（８）から（１０）のいずれかに記載の送信装置。
（１２）前記制御部は、前記第１の回路における複数の第１のトランジスタのうちのオン状態にする第１のトランジスタの数を増やすとともに、前記第２の回路における複数の第２のトランジスタのうちのオン状態にする第２のトランジスタの数を減らすことにより、前記第３の電圧状態における電圧を変化させる
前記（１１）に記載の送信装置。
（１３）前記複数の第１のサブ回路は、複数の第１のグループにグループ分けされ、
前記複数の第２のサブ回路は、複数の第２のグループにグループ分けされ、
前記制御部は、前記第１の回路における複数の第１のトランジスタを、前記第１のグループ単位でオンオフするとともに、前記第２の回路における複数の第２のトランジスタを、前記第２のグループ単位でオンオフする
前記（１１）または（１２）に記載の送信装置。
（１４）前記複数の第１のグループは、第１のサブグループと、第２のサブグループを含み、
前記第１のサブグループに属する前記第１のサブ回路の数は、前記第２のサブグループに属する前記第２のサブ回路の数と異なる
前記（１３）に記載の送信装置。
（１５）前記第１のドライバ部は、
第１の電源から前記第１の出力端子への経路上に設けられた第１の回路と、
第２の電源から前記第１の出力端子への経路上に設けられた第２の回路と、
前記第３の電圧状態における電圧を生成する電圧生成部と、スイッチとを有し、前記スイッチをオン状態にすることにより、前記第３の電圧状態における電圧を前記第１の出力端子に供給する第３の回路と
を有する
前記（４）に記載の送信装置。
（１６）第１の電圧状態、第２の電圧状態、および前記第１の電圧状態と前記第２の電圧状態との間の第３の電圧状態とを用いてデータ信号を送信し、
前記第３の電圧状態における電圧を変化させることによりエンファシスを行う
送信方法。
（１７）送信装置と
受信装置と
を備え、
前記送信装置は、
第１の電圧状態、第２の電圧状態、および前記第１の電圧状態と前記第２の電圧状態との間の第３の電圧状態とを用いてデータ信号を送信し、前記第３の電圧状態における電圧を変更可能に構成されたドライバ部と、
前記第３の電圧状態における電圧を変化させることにより前記ドライバ部にエンファシスを行わせる制御部と
を有する
通信システム。

本出願は、日本国特許庁において２０１６年２月２日に出願された日本特許出願番号２０１６−０１７９６２号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。

当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (18)

1. 第１の電圧状態、第２の電圧状態、および前記第１の電圧状態と前記第２の電圧状態との間の第３の電圧状態とを用いてデータ信号を送信し、前記第３の電圧状態における電圧を変更可能に構成されたドライバ部と、
   前記第３の電圧状態における電圧を変化させることにより前記ドライバ部にエンファシスを行わせる制御部と
   を備え、
   前記ドライバ部は、
   第１の出力端子における電圧状態を、前記第１の電圧状態、前記第２の電圧状態、および前記第３の電圧状態のうちのいずれかに選択的に設定する第１のドライバ部と、
   第２の出力端子における電圧状態を、前記第１の電圧状態、前記第２の電圧状態、および前記第３の電圧状態のうちのいずれかに選択的に設定する第２のドライバ部と、
   第３の出力端子における電圧状態を、前記第１の電圧状態、前記第２の電圧状態、および前記第３の電圧状態のうちのいずれかに選択的に設定する第３のドライバ部と
   有し、
   前記第１の出力端子、前記第２の出力端子、および前記第３の出力端子における電圧状態は、互いに異なり、
   前記エンファシスは、前記第１の出力端子に接続された第１の伝送路、前記第２の出力端子に接続された第２の伝送路、および前記第３の出力端子に接続された第３の伝送路のうちの、前記第１の伝送路における電圧と前記第２の伝送路における電圧との第１の差分、前記第２の伝送路における電圧と前記第３の伝送路における電圧との第２の差分、および前記第３の伝送路における電圧と前記第１の伝送路における電圧との第３の差分の遷移時間が長くなることを抑制する
   送信装置。
2. 前記制御部は、前記第１の電圧状態、前記第２の電圧状態、および前記第３の電圧状態の間の変化に応じて、前記ドライバ部に前記エンファシスを行わせるか否かを判断する
   請求項１に記載の送信装置。
3. 前記データ信号は、シンボルのシーケンスを示し、
   前記制御部は、前記シーケンスにおける前記シンボルの遷移に基づいて、前記第３の電圧状態における電圧を変化させる
   請求項２に記載の送信装置。
4. 前記シンボルの遷移を示す遷移信号に基づいてシンボル信号を生成する信号生成部をさらに備え、
   前記第１のドライバ部、前記第２のドライバ部、および前記第３のドライバ部は、前記シンボル信号に基づいて、前記第１の出力端子、前記第２の出力端子、および前記第３の出力端子における電圧状態をそれぞれ設定し、
   前記制御部は、前記遷移信号に基づいて、前記シンボルの遷移を検出することにより、前記第３の電圧状態における電圧を変化させる
   請求項３に記載の送信装置。
5. 前記制御部は、前記第１の出力端子における電圧状態、前記第２の出力端子における電圧状態、および前記第３の出力端子における電圧状態がともに変化するようなシンボル遷移において、前記第３の電圧状態における電圧を変化させることにより前記エンファシスを行わせる
   請求項４に記載の送信装置。
6. 前記制御部は、前記第１の出力端子における電圧状態、前記第２の出力端子における電圧状態、および前記第３の出力端子における電圧状態がともに変化するようなシンボル遷移において、前記第１の電圧状態における電圧または前記第２の電圧状態における電圧をも変化させることにより前記エンファシスを行わせる
   請求項５に記載の送信装置。
7. 前記第１のドライバ部は、
   第１の電源から前記第１の出力端子への経路上に設けられた第１の回路と、
   第２の電源から前記第１の出力端子への経路上に設けられた第２の回路と
   を有し、
   前記第１の電源から前記第１の回路および前記第２の回路を介して前記第２の電源に電流を流すことにより、前記第１の出力端子における電圧状態を前記第３の電圧状態に設定する
   請求項１から請求項６のいずれか一項に記載の送信装置。
8. 前記制御部は、前記第１の回路におけるインピーダンスと、前記第２の回路におけるインピーダンスとのインピーダンス比を変化させることにより、前記第３の電圧状態における電圧を変化させる
   請求項７に記載の送信装置。
9. 前記制御部は、前記第１の回路におけるインピーダンスおよび前記第２の回路におけるインピーダンスの並列インピーダンスが一定になるように、前記インピーダンス比を変化させる
   請求項８に記載の送信装置。
10. 前記第１の回路は、それぞれが、前記第１の電源から前記第１の出力端子への経路上に設けられた第１の抵抗素子および第１のトランジスタとを含む、複数の第１のサブ回路を有し、
    前記第２の回路は、それぞれが、前記第２の電源から前記第１の出力端子への経路上に設けられた第２の抵抗素子および第２のトランジスタとを含む、複数の第２のサブ回路を有し、
    前記複数の第１のサブ回路のうちの１以上における前記第１のトランジスタをオン状態にするとともに、前記複数の第２のサブ回路のうちの１以上における前記第２のトランジスタをオン状態にすることにより、前記第１の出力端子における電圧状態を前記第３の電圧状態に設定する
    請求項７から請求項９のいずれか一項に記載の送信装置。
11. 前記制御部は、前記第１の回路における複数の前記第１のトランジスタのうちのオン状態にする第１のトランジスタの数を増やすとともに、前記第２の回路における複数の前記第２のトランジスタのうちのオン状態にする第２のトランジスタの数を減らすことにより、前記第３の電圧状態における電圧を変化させる
    請求項１０に記載の送信装置。
12. 前記複数の第１のサブ回路は、複数の第１のグループにグループ分けされ、
    前記複数の第２のサブ回路は、複数の第２のグループにグループ分けされ、
    前記制御部は、前記第１の回路における複数の前記第１のトランジスタを、前記第１のグループ単位でオンオフするとともに、前記第２の回路における複数の前記第２のトランジスタを、前記第２のグループ単位でオンオフする
    請求項１０に記載の送信装置。
13. 前記複数の第１のグループは、第１のサブグループと、第２のサブグループを含み、
    前記第１のサブグループに属する前記第１のサブ回路の数は、前記第２のサブグループに属する前記第２のサブ回路の数と異なる
    請求項１２に記載の送信装置。
14. 前記第１のドライバ部は、
    第１の電源から前記第１の出力端子への経路上に設けられた第１の回路と、
    第２の電源から前記第１の出力端子への経路上に設けられた第２の回路と、
    前記第３の電圧状態における電圧を生成する電圧生成部と、スイッチとを有し、前記スイッチをオン状態にすることにより、前記第３の電圧状態における電圧を前記第１の出力端子に供給する第３の回路と
    を有する
    請求項１から請求項６のいずれか一項に記載の送信装置。
15. 前記制御部は、前記第３の電圧状態に加え、前記第１の電圧状態または前記第２の電圧状態における電圧をも選択的に変化させることにより前記ドライバ部に前記エンファシスを行わせる
    請求項１から請求項４のいずれか一項に記載の送信装置。
16. 前記制御部は、前記ドライバ部の出力インピーダンスが一定になるように制御しつつ、前記第３の電圧状態における電圧を変化させる
    請求項１から請求項６のいずれか一項に記載の送信装置。
17. 第１の電圧状態、第２の電圧状態、および前記第１の電圧状態と前記第２の電圧状態との間の第３の電圧状態とを用いてデータ信号を送信することと、
    前記第３の電圧状態における電圧を変化させることによりエンファシスを行うことと
    を含み、
    前記データ信号を送信することは、
    第１の出力端子における電圧状態を、前記第１の電圧状態、前記第２の電圧状態、および前記第３の電圧状態のうちのいずれかに選択的に設定することと、
    第２の出力端子における電圧状態を、前記第１の電圧状態、前記第２の電圧状態、および前記第３の電圧状態のうちのいずれかに選択的に設定することと、
    第３の出力端子における電圧状態を、前記第１の電圧状態、前記第２の電圧状態、および前記第３の電圧状態のうちのいずれかに選択的に設定することと
    を含み、
    前記第１の出力端子、前記第２の出力端子、および前記第３の出力端子における電圧状態は、互いに異なり、
    前記エンファシスは、前記第１の出力端子に接続された第１の伝送路、前記第２の出力端子に接続された第２の伝送路、および前記第３の出力端子に接続された第３の伝送路のうちの、前記第１の伝送路における電圧と前記第２の伝送路における電圧との第１の差分、前記第２の伝送路における電圧と前記第３の伝送路における電圧との第２の差分、および前記第３の伝送路における電圧と前記第１の伝送路における電圧との第３の差分の遷移時間が長くなることを抑制する
    送信方法。
18. 送信装置と
    受信装置と
    を備え、
    前記送信装置は、
    第１の電圧状態、第２の電圧状態、および前記第１の電圧状態と前記第２の電圧状態との間の第３の電圧状態とを用いてデータ信号を送信し、前記第３の電圧状態における電圧を変更可能に構成されたドライバ部と、
    前記第３の電圧状態における電圧を変化させることにより前記ドライバ部にエンファシスを行わせる制御部と
    を有し、
    前記ドライバ部は、
    第１の出力端子における電圧状態を、前記第１の電圧状態、前記第２の電圧状態、および前記第３の電圧状態のうちのいずれかに選択的に設定する第１のドライバ部と、
    第２の出力端子における電圧状態を、前記第１の電圧状態、前記第２の電圧状態、および前記第３の電圧状態のうちのいずれかに選択的に設定する第２のドライバ部と、
    第３の出力端子における電圧状態を、前記第１の電圧状態、前記第２の電圧状態、および前記第３の電圧状態のうちのいずれかに選択的に設定する第３のドライバ部と
    有し、
    前記第１の出力端子、前記第２の出力端子、および前記第３の出力端子における電圧状態は、互いに異なり、
    前記エンファシスは、前記第１の出力端子に接続された第１の伝送路、前記第２の出力端子に接続された第２の伝送路、および前記第３の出力端子に接続された第３の伝送路のうちの、前記第１の伝送路における電圧と前記第２の伝送路における電圧との第１の差分、前記第２の伝送路における電圧と前記第３の伝送路における電圧との第２の差分、および前記第３の伝送路における電圧と前記第１の伝送路における電圧との第３の差分の遷移時間が長くなることを抑制する
    通信システム。

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