JP5001385B2

JP5001385B2 - プリエンファシス回路

Info

Publication number: JP5001385B2
Application number: JP2010020110A
Authority: JP
Inventors: 和好西村; 正史野河; 弘小泉; 祐輔大友
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2010-02-01
Filing date: 2010-02-01
Publication date: 2012-08-15
Anticipated expiration: 2030-02-01
Also published as: JP2011160185A

Description

この発明は、光通信システムの受信機等に使用されるリミッティングアンプにおいて、ロスのある伝送線路を駆動する場合に伝送線路の受端における波形を改善するために用いて好適なプリエンファシス回路に関するものである。

従来より、光通信システムのフロントエンド受信回路では、受信した光信号をフォトダイオードで電流信号に変換し、これをトランスインピーダンス増幅回路（Trans-Impedance Amplifier：ＴＩＡ)により電圧信号に変換した後、振幅制限増幅回路(Limiting Amplifier:ＬＡ)によって一定の振幅まで増幅するようにしている。

例えば、１０ギガビット・イーサネット（登録商標）では、ＴＩＡ，ＬＡなどを搭載した受信ＩＣは、送信側回路とともにＸＦＰと呼ばれる小型着脱モジュールに組み込まれ、トランシーバボードに実装される。トランシーバボードには、受信信号からタイミングを抽出するためにクロック再生回路(Clock Data Recovery：ＣＤＲ)を搭載したＩＣがありＬＡからの信号を受け取るが、ＬＡとＣＤＲとの間にはＸＦＰモジュールのピン、モジュール用ソケット、ボード上配線等の伝送線路が介在しており、これらが寄生抵抗、寄生容量等を持つため、特に超高速信号を伝送しようとすると信号の高周波成分が途中で減衰し、立上り、立下りが鈍って波形劣化が生じる。波形劣化した信号をＣＤＲが受け取るとハイレベルとローレベルの区別がつきににくくなり、結果としてエラーレートが増加してしまう。

これを避けるためには、ＬＡの出力信号の高周波成分をあらかじめ強調しておけばよく、すなわち高周波成分の出力を高めるようにしておけばよく、この目的のために、ＬＡの出力段にプリエンファシス回路が用いられる。上述の高周波成分の減衰の程度は、使用するＸＦＰモジュールや基板の特性により違いがあるから、ＬＡの出力段に用いられるプリエンファシス回路における強調の程度も可変にして、伝送線路での減衰の程度に合わせて、外部からの設定により強調の度合い（エンファシス量）を選択できるようにしておかなければならない。

上記の要求条件を満たすための、プリエンファシス回路の周波数特性（周波数に対するゲインの変化を示す特性）例を図７に示す。ここでは、外部からのエンファシス量設定用の３ビットのディジタル信号によって２³＝８段階にエンファシス量を変化させた場合を示している。図７において、エンファシス量が最小の場合には周波数特性は符号３００で示すような特性になり、エンファシス量を最大にすると符号３１０で示すような特性となる。この場合、伝送線路による信号劣化の程度により、エンファシス量設定用の３ビットのディジタル信号の各ビットの値を定め、伝送線路終端での波形が最適になるように特性を３００から３１０の間のどれかに設定すればよい。

このような周波数特性を持った回路からの出力アイパターン波形例を図８（ａ），（ｂ）に示す。図８（ａ）はエンファシス量が最小の場合のアイパターン、図８（ｂ）はエンファシス量が最大の場合のアイパターンである。エンファシス量を大きくするほど信号変化時の振幅、すなわち、高周波成分が強調されていることがわかる。伝送線路の特性に合わせて強調の度合いを選択すれば、高周波成分の劣化をあらかじめ補うことができ、伝送線路終端での波形を改善することができる。

このようなプリエンファシス回路の例は非特許文献１に見ることができる。図９はこの非特許文献１に記載された回路の構成例である。この方式では、主経路を通過するバッファ１への信号（基の信号）を分岐させ、可変遅延回路２を通過させた後に微分回路３で主経路を通過する基の信号との差分を取った信号を生成し、エンファシス量調整回路４を通じて主経路（バッファ１の出力段）に戻すことで所望のエンファシス特性を得ている。エンファシス量調整回路４では、主経路を通過する基の信号と逆相の信号を生成し、主経路を通過する基の信号に加算する。この加算量はアナログ制御により調整が可能となっており、これによりエンファシス量を調整できるようにしている。

"A 2.5-Gbs 0.13um CMOS current mode logic transceiver with pre-emphasis and equalization", ASICON '07 (The IEEE 7th International Conference on ASIC), 22-25 Oct. 2007, pp368 - 371.

しかしながら、このようなプリエンファシス特性を実現する場合に、上述の非特許文献１に記載された方式においては、以下に述べるような問題点がある。

まず、強調する信号を得るために可変遅延回路２を用いているが、可変遅延回路２は一般に回路規模が大きくなってしまうという問題がある。また、アンプの伝搬遅延を利用して可変遅延を得る場合には、温度やプロセスばらつきにより遅延量が変化してしまうという問題がある。

さらに、エンファシス量調整回路４でのエンファシス量調整のための電流制御に関しては、電流を連続的に調整しようとすると、外部からのエンファシス量設定用のｎビットのディジタル信号をＤ／Ａ変換してアナログ値に変換する必要がある。すなわち、ディジタル／アナログ変換回路（ＤＡＣ）を設け、外部からのエンファシス量設定用のｎビットのディジタル信号をアナログ信号に変換してからエンファシス量調整回路４に入力する必要があり、回路が複雑となる。

本発明は、このような課題を解決するためになされたもので、その目的とするところは、簡単で、且つ、特性ばらつきの少ない回路で、所望のプリエンファシス特性を得ることができるプリエンファシス回路を提供することにある。

このような目的を達成するために、本発明に係るプリエンファシス回路は、周波数に対するゲインの変化が特定の周波数の近辺まで平坦な周波数特性を持つ第１のアンプブロックと、周波数に対するゲインの変化が特定の周波数においてピークとなる周波数特性を持つ第２のアンプブロックと、第１のアンプブロックに入力され当該第１のアンプブロックを通過して出力される差動信号と第２のアンプブロックに分岐入力され当該２のアンプブロックを通過して出力される差動信号とを加算する加算回路とを備え、第１のアンプブロックは、ゲインが固定されたメインの差動回路と、各個に電流源が設けられたゲイン調整用の第１〜第ｎ（ｎ≧２）の差動回路とを備え、第２のアンプブロックは、特定の周波数を中心とする所定の周波数帯の差動信号を通過させるバンドパスフィルタと、各個に電流源が設けられたゲイン調整用の第１〜第ｎ（ｎ≧２）の差動回路とを備え、第１のアンプブロックのゲインは、第１のアンプブロックにおける第１〜第ｎの差動回路に各個に設けられた電流源を第１のアンプブロックに対して与えられるエンファシス量設定用のｎビットのディジタル信号の各ビットの値に応じてオン／オフすることによって調整され、第２のアンプブロックのゲインは、第２のアンプブロックにおける第１〜第ｎの差動回路に各個に設けられた電流源を第２のアンプブロックに対して与えられるエンファシス量設定用のｎビットのディジタル信号の各ビットの値に応じてオン／オフすることによって調整されることを特徴とする。

本発明では、周波数に対するゲインの変化が特定の周波数の近辺まで平坦な周波数特性を持つ第１のアンプブロック（以下、フラットレスポンスアンプブロックと呼ぶ）に差動信号が与えられ、周波数に対するゲインの変化が特定の周波数においてピークとなる周波数特性を持つ第２のアンプブロック（以下、ピークレスポンスアンプブロックと呼ぶ）に差動信号が分岐して与えられる。フラットレスポンスアンプブロックに与えられた差動信号は、フラットレスポンスアンプブロックでのゲインが加えられて出力され、ピークレスポンスアンプブロックに与えられた差動信号は、特定の周波数を中心とする所定の周波数帯の差動信号がバンドパスフィルタによって抽出された後、この抽出された差動信号にピークレスポンスアンプブロックでのゲインが加えられて出力される。そして、このフラットレスポンスアンプブロックを通過して出力される差動信号とピークレスポンスアンプブロックを通過して出力される差動信号とが加算回路において加算される。

なお、本発明でいう特定の周波数とは、強調する信号として抽出したい基本の周波数であり、例えばデータレートが１０Ｇｂ／ｓの場合には５ＧＨｚに相当する。以下、この特定の周波数をピーク周波数と呼ぶ。また、本発明でいう周波数に対するゲインの変化が特定の周波数の近辺まで平坦な周波数特性である、とは、少なくともピーク周波数までは周波数特性が平坦であり、さらにはピーク周波数を超えてもある程度平坦な周波数特性を維持しているものが理想的であるが、ＬＡとして動作上問題がなければピーク周波数よりも低い周波数でゲインが落ち始めるものも含む。典型的には、ピーク周波数のときに−３ｄＢ程度のゲインの落ち込みとなる周波数特性は許容できる。

フラットレスポンスアンプブロックにおいて、通過する差動信号（基本の信号）に加えられるゲインは、そのフラットレスポンスアンプブロックにおける第１〜第ｎの差動回路に各個に設けられた電流源をフラットレスポンスアンプブロックに対して与えられるエンファシス量設定用のｎビットのディジタル信号の各ビットの値（「１」／「０」の信号値（バイナリコード））に応じてオン／オフすることによって調整される。また、ピークレスポンスアンプブロックにおいて、通過する差動信号（強調する信号）に加えられるゲインは、そのピークレスポンスアンプブロックにおける第１〜第ｎの差動回路に各個に設けられた電流源をピークレスポンスアンプブロックに対して与えられるエンファシス量設定用のｎビットのディジタル信号の各ビットの値（「１」／「０」の信号値（バイナリコード））に応じてオン／オフすることによって調整される。

これにより、エンファシス量設定用のｎビットのディジタル信号のまま、すなわちディジタル信号をアナログ信号に変換することなく、エンファシス量を調整することができるようになり、ディジタル／アナログ変換回路（ＤＡＣ）が不要となる。また、アナログ的な遅延回路も使用しないので、デバイスプロセスや温度などの変動にも無関係に所望のプリエンファシス特性を得ることができるようになる。

なお、本発明において、フラットレスポンスアンプブロックに対して与えられるエンファシス量設定用のｎビットのディジタル信号とピークレスポンスアンプブロックに対して与えられるエンファシス量設定用のｎビットのディジタル信号とを互いにビット単位の論理否定の関係とし、エンファシス量設定用のｎビットのディジタル信号を１ビットずつ変化させていった時のゲインの変化幅をフラットレスポンスアンプブロックとピークレスポンスアンプブロックとで同じとすると、全体ではピーク周波数で一定の信号振幅をもつプリエンファシス特性を得ることが可能となる。

また、本発明において、エンファシス量設定用のｎビットのディジタル信号をバイナリコードのまま受け付けることを可能とする構成として、フラットレスポンスアンプブロックにおける第１〜第ｎの差動回路に各個に設けられた電流源およびピークレスポンスアンプブロックにおける第１〜第ｎの差動回路に各個に設けられた電流源は、第１〜第ｎの差動回路の順にその電流源を流れる電流の値に２¹〜２ⁿの重み付けを施すようにするとよい。

本発明によれば、フラットレスポンスアンプブロックとピークレスポンスアンプブロックとを設け、フラットレスポンスアンプブロックのゲインを、フラットレスポンスアンプブロックにおける第１〜第ｎの差動回路に各個に設けられた電流源をフラットレスポンスアンプブロックに対して与えられるエンファシス量設定用のｎビットのディジタル信号の各ビットの値に応じてオン／オフすることによって調整し、ピークレスポンスアンプブロックのゲインを、ピークレスポンスアンプブロックにおける第１〜第ｎの差動回路に各個に設けられた電流源をピークレスポンスアンプブロックに対して与えられるエンファシス量設定用のｎビットのディジタル信号の各ビットの値に応じてオン／オフすることによって調整するようにしたので、エンファシス量設定用のｎビットのディジタル信号のまま直接エンファシス量を調整することができるようになり、ディジタル／アナログ変換回路（ＤＡＣ）を不要として、簡単で、且つ、特性ばらつきの少ない回路で、所望のプリエンファシス特性を得ることができるようになる。

本発明に係るプリエンファシス回路の実施の形態１を示す図である。実施の形態１のプリエンファシス回路においてエンファシス量を変化させたときのフラットレスポンスアンプブロック、ピークレスポンスアンプブロックおよび加算回路の出力の周波数特性を示す図である。本発明に係るプリエンファシス回路の実施の形態２を示す図である。実施の形態１のプリエンファシス回路における加算回路の出力の周波数特性を示す図である。本発明に係るプリエンファシス回路の実施の形態３を示す図である。本発明に係るプリエンファシス回路の実施の形態４を示す図である。プリエンファシス回路に要求される周波数特性の例を示す図である。この要求される周波数特性を持った回路からの出力アイパターン波形例を示す図である。非特許文献１に記載されているプリエンファシス回路の構成例である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

〔実施の形態１〕
図１は本発明に係るプリエンファシス回路の実施の形態１を示す図である。
このプリエンファシス回路は、正相入力端子Ｐ１および逆相入力端子Ｐ２と、正相出力端子Ｐ３および逆相出力端子Ｐ４とを備え、フラットレスポンスアンプブロック１０と、ピークレスポンスアンプブロック２０と、加算回路４０とを有している。

フラットレスポンスアンプブロック１０は、周波数に対するゲインの変化が特定の周波数ｆｐの近辺まで平坦な周波数特性を持つ第１のアンプブロックであり、ピークレスポンスアンプブロック２０は、周波数に対するゲインの変化が特定の周波数ｆｐにおいてピークとなる周波数特性を持つ第２のアンプブロックである。

本実施の形態において、特定の周波数ｆｐは、強調する信号として抽出したい基本の周波数であり、例えばデータレートが１０Ｇｂ／ｓの場合には５ＧＨｚに相当する。本実施の形態では、この特定の周波数ｆｐをピーク周波数ｆｐと呼ぶ。

正相入力端子Ｐ１には差動信号の正相が入力され、逆相入力端子Ｐ２には差動信号の逆相が入力される。正相入力端子Ｐ１から入力された差動信号の正相は、ラインＬ１上で分岐され、一方がラインＬ１１を介してフラットレスポンスアンプブロック１０へ送られ、他方がラインＬ１２を介してピークレスポンスアンプブロック２０へ送られる。逆相入力端子Ｐ２から入力された差動信号の逆相は、ラインＬ２上で分岐され、一方がラインＬ２１を介してフラットレスポンスアンプブロック１０へ送られ、他方がラインＬ２２を介してピークレスポンスアンプブロック２０へ送られる。

フラットレスポンスアンプブロック１０は、ゲインが固定されたメインの差動回路１１と、ゲイン調整用の差動回路群１２とによって構成されている。ゲイン調整用の差動回路群１２はゲイン調整用の第１〜第ｎの差動回路１２−１〜１２−ｎによって構成されている。メインの差動回路１１およびゲイン調整用の第１〜第ｎの差動回路１２−１〜１２−ｎには電流源ＣＡ０〜ＣＡｎが設けられている。

また、メインの差動回路１１は、トランジスタＴｒ_a0とエミッタ抵抗ＲＥ_a0とから構成される差動対を備え、この差動対の一方のトランジスタＴｒ_a0のベースにラインＬ１１を介して差動信号の正相が与えられ、他方のトランジスタＴｒ_a0のベースにラインＬ２１を介して差動信号の逆相が与えられる。そして、この差動対を流れる電流が合流して、電流源ＣＡ０を流れる電流Ｉ_a0となる。

ゲイン調整用の差動回路１２−１は、トランジスタＴｒ_a1とエミッタ抵抗ＲＥ_a1とから構成される差動対を備え、この差動対の一方のトランジスタＴｒ_a1のベースにラインＬ１１を介して差動信号の正相が与えられ、他方のトランジスタＴｒ_a1のベースにラインＬ２１を介して差動信号の逆相が与えられる。そして、この差動対を流れる電流が合流して、電流源ＣＡ１を流れる電流Ｉ_a1となる。ゲイン調整用の差動回路１２−２〜１２−ｎも同様に構成され、その差動対を流れる電流が合流して、電流源ＣＡ２〜ＣＡｎを流れる電流Ｉ_a2〜Ｉ_anとなる。ここで、差動回路１２−１〜１２−ｎに設けられた電流源ＣＡ１〜ＣＡｎを流れる電流Ｉ_a2〜Ｉ_anの値に対しては、差動回路１２−１〜１２−ｎの順に２¹〜２ⁿの重み付けが施されている。

フラットレスポンスアンプブロック１０において、メインの差動回路１１およびゲイン調整用の差動回路１２−１〜１２−ｎは並列に接続され、各差動対の一方および他方がそれぞれ共通の負荷抵抗ＲＬａを介して電源電位Ｖｃｃに接続されている。また、メインの差動回路１１およびゲイン調整用の差動回路１２−１〜１２−ｎにおいて、電流源ＣＡ０およびＣＡ１〜ＣＡｎの出力ラインはグランド（ＧＮＤ）に接続されている。

また、フラットレスポンスアンプブロック１０において、ゲイン調整用の差動回路１２−１〜１２−ｎの電流源ＣＡ１〜ＣＡｎには、フラットレスポンスアンプブロック１０に対して与えられるエンファシス量設定用のｎビットのディジタル信号の各ビットの値（「１」／「０」の信号値（バイナリコード））がエンファシス量調整信号ＳＥＬ_a1〜ＳＥＬ_anとして与えられ、このエンファシス量調整信号ＳＥＬ_a1〜ＳＥＬ_anの値に応じて電流源ＣＡ１〜ＣＡｎがオン／オフされるものとなっている。

この実施の形態では、フラットレスポンスアンプブロック１０に対して与えられるエンファシス量設定用のｎビットのディジタル信号の１ビット目の値がエンファシス量調整信号ＳＥＬ_a1として、２ビット目の値がエンファシス量調整信号ＳＥＬ_a2として、・・・・、ｎビット目の値がエンファシス量調整信号ＳＥＬ_anとして、ゲイン調整用の差動回路１２−１〜１２−ｎの電流源ＣＡ１〜ＣＡｎに与えられる。そして、電流源ＣＡ１〜ＣＡｎは、エンファシス量調整信号ＳＥＬ_a1〜ＳＥＬ_anの値に応じ、その値が「１」の場合にオンとされ、「０」の場合にオフとされる。

この電流源ＣＡ１〜ＣＡｎのエンファシス量調整信号ＳＥＬ_a1〜ＳＥＬ_anの値に応じたオン／オフにより、フラットレスポンスアンプブロック１０でのゲインが調整され、各差動回路の電流がラインＬ３１とラインＬ４１のそれぞれに備えられている負荷抵抗ＲＬａに流れて電圧出力に変換され、ラインＬ３１，Ｌ４１を介して加算回路４０へ送られる。

ピークレスポンスアンプブロック２０は、ピーク周波数ｆｐを中心とする所定の周波数帯の差動信号を通過させるバンドパスフィルタ（ＢＰＦ）２１と、ゲイン調整用の差動回路群２２とによって構成されている。ゲイン調整用の差動回路群２２はゲイン調整用の第１〜第ｎの差動回路２２−１〜２２−ｎによって構成されている。ゲイン調整用の第１〜第ｎの差動回路２２−１〜２２−ｎには電流源ＣＢ１〜ＣＢｎが設けられている。

また、ゲイン調整用の差動回路２２−１は、トランジスタＴｒ_b1とエミッタ抵抗ＲＥ_b1とから構成される差動対を備え、この差動対の一方のトランジスタＴｒ_b1のベースにラインＬ１２’を介してバンドパスフィルタ２１を通過した差動信号の正相が与えられ、他方のトランジスタＴｒ_b1のベースにラインＬ２１’を介して差動信号（強調する信号）の逆相が与えられる。そして、この差動対を流れる電流が合流して、電流源ＣＢ１を流れる電流Ｉ_b1となる。ゲイン調整用の差動回路２２−２〜２２−ｎも同様に構成され、その差動対を流れる電流が合流して、電流源ＣＢ２〜ＣＢｎを流れる電流Ｉ_b2〜Ｉ_bnとなる。ここで、差動回路２２−１〜２２−ｎに設けられた電流源ＣＢ１〜ＣＢｎを流れる電流Ｉ_b2〜Ｉ_bnの値に対しては、差動回路２２−１〜２２−ｎの順に２¹〜２ⁿの重み付けが施されている。

ピークレスポンスアンプブロック２０において、ゲイン調整用の差動回路２２−１〜２２−ｎは並列に接続され、各差動対の一方および他方がそれぞれ共通の負荷抵抗ＲＬｂを介して電源電位Ｖｃｃに接続されている。また、ゲイン調整用の差動回路２２−１〜２２−ｎにおいて、電流源ＣＢ１〜ＣＢｎの出力ラインはグランド（ＧＮＤ）に接続されている。

また、ピークレスポンスアンプブロック２０において、ゲイン調整用の差動回路２２−１〜２２−ｎの電流源ＣＢ１〜ＣＢｎには、ピークレスポンスアンプブロック２０に対して与えられるエンファシス量設定用のｎビットのディジタル信号の各ビットの値（「１」／「０」の信号値（バイナリコード））がエンファシス量調整信号ＳＥＬ_b1〜ＳＥＬ_bnとして与えられ、このエンファシス量調整信号ＳＥＬ_b1〜ＳＥＬ_bnの値に応じて電流源ＣＢ１〜ＣＢｎがオン／オフされるものとなっている。

この実施の形態では、ピークレスポンスアンプブロック２０に対して与えられるエンファシス量設定用のｎビットのディジタル信号の１ビット目の値がエンファシス量調整信号ＳＥＬ_b1として、２ビット目の値がエンファシス量調整信号ＳＥＬ_b2として、・・・・、ｎビット目の値がエンファシス量調整信号ＳＥＬ_bnとして、ゲイン調整用の差動回路２２−１〜２２−ｎの電流源ＣＢ１〜ＣＢｎに与えられる。そして、電流源ＣＢ１〜ＣＢｎは、エンファシス量調整信号ＳＥＬ_b1〜ＳＥＬ_bnの値に応じ、その値が「１」の場合にオンとされ、「０」の場合にオフとされる。

この電流源ＣＢ１〜ＣＢｎのエンファシス量調整信号ＳＥＬ_b1〜ＳＥＬ_bnの値に応じたオン／オフにより、ピークレスポンスアンプブロック２０でのゲインが調整され、各差動回路の電流がラインＬ３２とラインＬ４２のそれぞれに備えられている負荷抵抗ＲＬｂに流れて電圧出力に変換され、ラインＬ３２，Ｌ４２を介して加算回路４０へ送られる。

加算回路４０は、ラインＬ３１を介して送られてきた電圧出力とラインＬ３２を介して送られてきた電圧出力を加算してラインＬ３へ正相出力として出力し、ラインＬ４１を介して送られてきた電圧出力とラインＬ４２を介して送られてきた電圧出力を加算してラインＬ４へ逆相出力として出力する。

図２（ａ），（ｂ），（ｃ）に、エンファシス量を変化させたときの、フラットレスポンスアンプブロック１０、ピークレスポンスアンプブロック２０、および、加算回路４０の出力の周波数特性を示す。

例えば、伝送線路による影響が少ない場合には、加算回路４０の出力の周波数特性として図２（ｃ）に符号４００で示すような特性が得られるように、エンファシス量調整信号ＳＥＬ_a1〜ＳＥＬ_anおよびＳＥＬ_b1〜ＳＥＬ_bnの値を定めるようにすればよい。

逆に、伝送線路によるロスが大きい場合には、加算回路４０の出力の周波数特性として図２（ｃ）に符号４１０で示すような特性が得られるように、エンファシス量調整信号ＳＥＬ_a1〜ＳＥＬ_anおよびＳＥＬ_b1〜ＳＥＬ_bnの値を定めるようにして、ピーク周波数ｆｐを中心とする高周波領域を強調した信号を送り出せばよい。

この実施の形態１のプリエンファシス回路では、フラットレスポンスアンプブロック１０のゲインを、差動回路１２−１〜１２−ｎに設けられた電流源ＣＡ１〜ＣＡｎをエンファシス量調整信号ＳＥＬ_a1〜ＳＥＬ_anの値に応じてオン／オフすることによって調整し、ピークレスポンスアンプブロック２０のゲインを、差動回路２２−１〜２２−２に設けられた電流源ＣＢ１〜ＣＢｎをエンファシス量調整信号ＳＥＬ_b1〜ＳＥＬ_bnの値に応じてオン／オフすることによって調整するようにしているので、エンファシス量設定用のｎビットのディジタル信号のまま直接エンファシス量を調整することができ、ディジタル／アナログ変換回路（ＤＡＣ）を不要として、小規模な回路構成とすることができる。また、特性ばらつきの少ない回路で、所望のプリエンファシス特性を得ることができるようになり、安定して伝送信号品質の向上を図り、エラーレートの低減につなげることができるようになる。

〔実施の形態２〕
図３は本発明に係るプリエンファシス回路の実施の形態２を示す図である。実施の形態１との違いは、フラットレスポンスアンプブロック１０に対して与えるエンファシス量調整信号とピークレスポンスアンプブロック２０に対して与えるエンファシス調整信号とを互いにビット単位の論理否定の関係としている点である。

この関係を、図３では、フラットレスポンスアンプブロック１０に対して与えるエンファシス量調整信号をＳＥＬ₁〜ＳＥＬ_nとし、ピークレスポンスアンプブロック２０に対して与えるエンファシス調整信号をＳＥＬ₁〜ＳＥＬ_nバーとして示している。論理否定の演算子をＮＯＴとしてＳＥＬ_nとＳＥＬ_nバーとの関係を表すと、ＮＯＴ（ＳＥＬ₁）＝（ＳＥＬ₁バー）、ＮＯＴ（ＳＥＬ₂）＝（ＳＥＬ₂バー）、……ＮＯＴ（ＳＥＬ_n）＝（ＳＥＬ_nバー）であり、また演算子が入れ替わっても成り立つ関係である。なお、図３では、ＳＥＬ₁〜ＳＥＬ_nバーをＳＥＬ₁〜ＳＥＬ_nの上にバーを付して示している。

さらに、この実施の形態２では、各差動対に流れる電流と各差動対のエミッタ抵抗ＲＥ_a1〜ＲＥ_an，ＲＥ_b1〜ＲＥ_bnを調整することにより、エンファシス調整信号ＳＥＬ₁〜ＳＥＬ_nを１ビットずつ変化させていった時のゲインの変化幅をフラットレスポンスアンプブロック１０とピークレスポンスアンプブロック２０とで同じにしている。

このようにすれば、ピーク周波数ｆｐにおいては、一方のアンプブロックのゲインが減少した分だけもう一方のアンプブロックのゲインが増加するから、加算されたゲインは常に同じになる。一方、平坦な周波数特性の部分においては、フラットレスポンスアンプブロック１０のゲインになる。

したがって、全体では、図４に示すように、ゲイン調整信号に応じピーク周波数ｆｐで一定の信号振幅をもつプリエンファシス特性が得られる。すなわち、ピーク周波数ｆｐでのゲインを一定に保ったまま、周波数特性の平坦部分でのゲインをエンファシス調整信号ＳＥＬ₁〜ＳＥＬ_nの値に応じて変化させることのできるプリエンファシス特性が得られる。

〔実施の形態３〕
図５は本発明に係るプリエンファシス回路の実施の形態３を示す図である。
この実施の形態３では、実施の形態１または２の回路において、電流源ＣＡ（ＣＡ１〜ＣＡｎ）を基準電圧発生源（ここでは、基準電圧発生源の回路（以下、基準電圧発生回路と言う）自体は示さず、その出力電圧を基準電源Ｖｃｓとして記述）、電流源トランジスタ（メインのスイッチング素子）５００および抵抗（電流源抵抗）５１０で構成するものとしている。

そして、電流源ＣＡ（ＣＡ１〜ＣＡｎ）において、電流源トランジスタ５００のベースをスイッチ用トランジスタ５２０（第１のスイッチ路）を介して基準電源Ｖｃｓに接続するとともに、スイッチ用トランジスタ５３０（第２のスイッチ路）を介してグランド（ＧＮＤ）に接続するようにし、スイッチ用トランジスタ５２０および５３０のゲートにエンファシス量調整信号ＳＥＬ（ＳＥＬ₁〜ＳＥＬ_n）を与えるようにしている。

ここでは、スイッチ用トランジスタ５２０、５３０は各々ＰＭＯＳ、ＮＭＯＳとしているので、エンファシス量調整信号ＳＥＬ（ＳＥＬ₁〜ＳＥＬ_n）がローレベル（「０」）の時にはスイッチ用トランジスタ５２０がオンになり、５３０がオフするので、電流源トランジスタ５００のベースにほぼＶｃｓの電圧がかかり、電流源トランジスタ５００はオンして定電流が流れる。エンファシス量調整信号がＳＥＬ（ＳＥＬ₁〜ＳＥＬ_n）がハイレベル（「１」）になるとスイッチ用トランジスタ５２０がオフ、５３０がオンとなり、電流源トランジスタ５００のベース電圧が低下して定電流は流れなくなる。

なお、図５は、実施の形態２への適用例として示している。また、電流源ＣＢ（ＣＢ１〜ＣＢｎ）についても電流源ＣＡ（ＣＡ１〜ＣＡｎ）と同様に構成され、そのスイッチ用トランジスタ５２０および５３０のゲートにエンファシス量調整信号ＳＥＬバー（ＳＥＬ₁〜ＳＥＬ_nバー）が与えられる。

このようにして、実施の形態３では、エンファシス量調整信号ＳＥＬ（ＳＥＬ₁〜ＳＥＬ_n）およびＳＥＬバー（ＳＥＬ₁〜ＳＥＬ_nバー）の信号値（「１」／「０」）により、電流源ＣＡ（ＣＡ１〜ＣＡｎ）およびＣＢ（ＣＢ１〜ＣＢｎ）をオン／オフすることができ、所望のエンファシス量を設定することができる。

なお、ここでは、電流源トランジスタ５００にバイポーラトランジスタ、スイッチ用トランジスタ５２０，５３０にＭＯＳトランジスタを用いたが、これに限るわけではなく、どちらの素子でも用いることが可能である。

〔実施の形態４〕
図６は本発明に係るプリエンファシス回路の実施の形態４を示す図である。
上述した実施の形態３の回路では、スイッチ用トランジスタ５２０とスイッチ用トランジスタ５３０とが基準電源Ｖｃｓとグランドとの間に直列に接続された構成になっているため、設定の切り替え時に一時的に両方がオンになり貫通電流が流れることがある。電流は基準電圧発生回路から流出するが、一般に基準電圧発生回路は許容出力電流が小さいので、過負荷となる可能性がある。

これを防止するために、実施の形態４では、スイッチ用トランジスタ５２０とスイッチ用トランジスタ５３０との間、すなわち第１のスイッチ路と第２にスイッチ路との間に直列に抵抗（貫通電流制限用抵抗）６００を挿入し、貫通電流を抑える構成としている。これにより、基準電圧発生回路から過大な電流が流れ出すことがなくなり、ＩＣチップの信頼性向上につながる。

本発明のプリエンファシス回路は、ロスのある伝送線路を駆動する場合に伝送線路の受端における波形を改善するためのプリエンファシス回路として、振幅制限増幅回路（ＬＡ）の出力段に組み込んで使用することが可能である。

１０…フラットレスポンスアンプブロック、１１…メインの差動回路、１２…ゲイン調整用の差動回路群、１２−１〜１２−ｎ…ゲイン調整用の第１〜第ｎの差動回路、ＣＡ０〜ＣＡｎ…電流源、Ｔｒ_a0〜Ｔｒ_an…トランジスタ、ＲＥ_a0〜ＲＥ_an…エミッタ抵抗、ＳＥＬ_a1〜ＳＥＬ_an…エンファシス量調整信号、ＲＬａ…負荷抵抗、２０…ピークレスポンスアンプブロック、２１…バンドパスフィルタ（ＢＰＦ）、２２−１〜２２−ｎ…ゲイン調整用の第１〜第ｎの差動回路、ＣＢ０〜ＣＢｎ…電流源、Ｔｒ_b1〜Ｔｒ_bn…トランジスタ、ＲＥ_b1〜ＲＥ_bn…エミッタ抵抗、ＳＥＬ_b1〜ＳＥＬ_bn…エンファシス量調整信号、ＲＬｂ…負荷抵抗、４０…加算回路、Ｐ１…正相入力端子、Ｐ２…逆相入力端子、Ｐ３…正相出力端子，Ｐ４…逆相出力端子、ｆｐ…ピーク周波数、ＳＥＬ₁〜ＳＥＬ_n、ＳＥＬ₁〜ＳＥＬ_nバー…エンファシス量調整信号、４００…エンファシス量が最小の場合の周波数特性、４１０…エンファシス量が最大の場合の周波数特性、５００…電流源トランジスタ、５１０…抵抗（電流源抵抗）、５２０、５３０…スイッチ用トランジスタ、６００…抵抗（貫通電流制限用抵抗）。

Claims

周波数に対するゲインの変化が特定の周波数の近辺まで平坦な周波数特性を持つ第１のアンプブロックと、
周波数に対するゲインの変化が前記特定の周波数においてピークとなる周波数特性を持つ第２のアンプブロックと、
前記第１のアンプブロックに入力され当該第１のアンプブロックを通過して出力される差動信号と前記第２のアンプブロックに分岐入力され当該２のアンプブロックを通過して出力される差動信号とを加算する加算回路とを備え、
前記第１のアンプブロックは、
ゲインが固定されたメインの差動回路と、各個に電流源が設けられたゲイン調整用の第１〜第ｎ（ｎ≧２）の差動回路とを備え、
前記第２のアンプブロックは、
前記特定の周波数を中心とする所定の周波数帯の差動信号を通過させるバンドパスフィルタと、
各個に電流源が設けられたゲイン調整用の第１〜第ｎ（ｎ≧２）の差動回路とを備え、
前記第１のアンプブロックのゲインは、
前記第１のアンプブロックにおける前記第１〜第ｎの差動回路に各個に設けられた電流源を前記第１のアンプブロックに対して与えられるエンファシス量設定用のｎビットのディジタル信号の各ビットの値に応じてオン／オフすることによって調整され、
前記第２のアンプブロックのゲインは、
前記第２のアンプブロックにおける前記第１〜第ｎの差動回路に各個に設けられた電流源を前記第２のアンプブロックに対して与えられるエンファシス量設定用のｎビットのディジタル信号の各ビットの値に応じてオン／オフすることによって調整される
ことを特徴とするプリエンファシス回路。
請求項１に記載されたプリエンファシス回路において、
前記第１のアンプブロックに対して与えられるエンファシス量設定用のｎビットのディジタル信号と前記第２のアンプブロックに対して与えられるエンファシス量設定用のｎビットのディジタル信号とは互いにビット単位の論理否定の関係にあり、
前記エンファシス量設定用のｎビットのディジタル信号を１ビットずつ変化させていった時のゲインの変化幅が前記第１のアンプブロックと前記第２のアンプブロックとで同じである
ことを特徴とするプリエンファシス回路。
請求項１又は２に記載されたプリエンファシス回路において、
前記第１のアンプブロックにおける前記第１〜第ｎの差動回路に各個に設けられた電流源および前記第２のアンプブロックにおける前記第１〜第ｎの差動回路に各個に設けられた電流源は、その電流源を構成するメインのスイッチング素子を備え、
前記メインのスイッチング素子は、そのスイッチング素子のオン／オフを制御する端子が第１のスイッチ路を介して基準電源に接続され、第２のスイッチ路を介してグランドに接続されている
ことを特徴とするプリエンファシス回路。
請求項３に記載されたプリエンファシス回路において、
前記第１のスイッチ路と前記第２のスイッチ路との間に抵抗が接続されている
ことを特徴とするプリエンファシス回路。
請求項１〜４の何れか１項に記載されたプリエンファシス回路において、
前記第１のアンプブロックにおける前記第１〜第ｎの差動回路に各個に設けられた電流源および前記第２のアンプブロックにおける前記第１〜第ｎの差動回路に各個に設けられた電流源は、第１〜第ｎの差動回路の順にその電流源を流れる電流の値に２¹〜２ⁿの重み付けが施されている
ことを特徴とするプリエンファシス回路。