KR20180109868A

KR20180109868A - 송신 장치, 송신 방법, 및 통신 시스템

Info

Publication number: KR20180109868A
Application number: KR1020187019122A
Authority: KR
Inventors: 히로아키 하야시
Original assignee: 소니 주식회사
Priority date: 2016-02-02
Filing date: 2017-01-12
Publication date: 2018-10-08
Also published as: TW201729548A; JP7147949B2; WO2017135001A1; US10432255B2; US20210006292A1; JPWO2017135001A1; CN108496327B; US11476893B2; JP6969387B2; US20200145045A1; CN113922844A; US20230140526A1; EP3413524A1; TWI748976B; CN108496327A; JP2022003836A; CN113872901A; CN113872901B; JP2022174302A; US20190007095A1

Abstract

본 개시의 송신 장치는, 제1의 전압 상태, 제2의 전압 상태, 및 제1의 전압 상태와 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 데이터 신호를 송신하고, 제3의 전압 상태에서의 전압을 변경 가능하게 구성된 드라이버부와, 제3의 전압 상태에서의 전압을 변화시킴에 의해 드라이버부에 엠퍼시스를 행하게 하는 제어부를 구비한다.

Description

송신 장치, 송신 방법, 및 통신 시스템

본 개시는, 신호를 송신하는 송신 장치, 그와 같은 송신 장치에서 이용되는 송신 방법, 및, 그와 같은 송신 장치를 구비한 통신 시스템에 관한 것이다.

근래의 전자 기기의 고기능화 및 다기능화에 수반하여, 전자 기기에는, 반도체 칩, 센서, 표시 디바이스 등의 다양한 디바이스가 탑재된다. 이들의 디바이스 사이에서는, 많은 데이터의 교환이 행하여지고, 그 데이터량은, 전자 기기의 고기능화 및 다기능화에 응하고 많게 되어 오고 있다. 그래서 종종, 예를 들면 수Gbps로 데이터를 송수신 가능한 고속 인터페이스를 이용하여, 데이터의 교환이 행하여진다.

고속 인터페이스에서의 통신 성능의 향상을 도모하기 위해, 다양한 기술이 개시되어 있다. 예를 들면, 특허문헌 1, 2에는, 3개의 전송로를 이용하여 3개의 차동 신호를 전송하는 통신 시스템이 개시되어 있다. 또한, 예를 들면, 특허문헌 3에는, 프리엠퍼시스(pre-emphasis)를 행하는 통신 시스템이 개시되어 있다.

이와 같이, 통신 시스템에서는, 통신 성능의 향상이 요망되고 있고, 더한층의 통신 성능의 향상이 기대되고 있다.

통신 성능을 높일 수 있는 송신 장치, 송신 방법, 및 통신 시스템을 제공하는 것이 바람직하다.

일본 특개평06-261092호 공보 미국 특허 제8064535호 명세서 일본 특개2011-142382호 공보

본 개시의 한 실시의 형태에서의 송신 장치는, 드라이버부와, 제어부를 구비하고 있다. 드라이버부는, 제1의 전압 상태, 제2의 전압 상태, 및 제1의 전압 상태와 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 데이터 신호를 송신하고, 제3의 전압 상태에서의 전압을 변경 가능하게 구성된 것이다. 제어부는, 제3의 전압 상태에서의 전압을 변화시킴에 의해 드라이버부에 엠퍼시스(emphasis)를 행하게 하는 것이다.

본 개시의 한 실시의 형태에서의 송신 방법은, 제1의 전압 상태, 제2의 전압 상태, 및 제1의 전압 상태와 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 데이터 신호를 송신하고, 제3의 전압 상태에서의 전압을 변화시킴에 의해 엠퍼시스를 행하는 것이다.

본 개시의 한 실시의 형태에서의 통신 시스템은, 송신 장치와, 수신 장치를 구비하고 있다. 송신 장치는, 드라이버부와, 제어부를 갖고 있다. 드라이버부는, 제1의 전압 상태, 제2의 전압 상태, 및 제1의 전압 상태와 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 데이터 신호를 송신하고, 제3의 전압 상태에서의 전압을 변경 가능하게 구성된 것이다. 제어부는, 제3의 전압 상태에서의 전압을 변화시킴에 의해 송신부에 엠퍼시스를 행하게 하는 것이다.

본 개시의 한 실시의 형태에서의 송신 장치, 송신 방법, 및 통신 시스템에서는, 제1의 전압 상태, 제2의 전압 상태, 및 제3의 전압 상태를 이용하여, 데이터 신호가 송신된다. 이 제3의 전압 상태에서의 전압은 변경 가능하게 구성되어 있다. 그리고, 제3의 전압 상태에서의 전압을 변화시킴에 의해, 엠퍼시스가 행하여진다.

본 개시의 한 실시의 형태에서의 송신 장치, 송신 방법, 및 통신 시스템에 의하면, 제1의 전압 상태와 제2의 전압 상태 사이의 제3의 전압 상태에서의 전압을 변화시킴에 의해, 엠퍼시스를 행하도록 하였기 때문에, 통신 성능을 높일 수 있다. 또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과가 있어도 좋다.

도 1은 본 개시의 한 실시의 형태에 관한 통신 시스템의 한 구성례를 도시하는 블록도.
도 2는 도 1에 도시한 통신 시스템이 송수신하는 신호의 전압 상태를 도시하는 설명도.
도 3은 도 1에 도시한 통신 시스템이 송수신하는 심볼의 천이를 나타내는 설명도.
도 4는 도 1에 도시한 송신부의 한 구성례를 도시하는 블록도.
도 5는 도 4에 도시한 천이 검출부의 한 동작례를 도시하는 표.
도 6은 도 4에 도시한 출력부의 한 동작례를 도시하는 표.
도 7은 제1의 실시의 형태에 관한 출력부의 한 구성례를 도시하는 블록도.
도 8은 도 7에 도시한 타이밍 제어부의 한 동작례를 도시하는 타이밍 파형도.
도 9는 도 1에 도시한 수신부의 한 구성례를 도시하는 블록도.
도 10은 도 9에 도시한 수신부의 수신 동작의 한 예를 도시하는 설명도.
도 11은 도 9에 도시한 수신부의 수신 동작의 한 예를 도시하는 다른 설명도.
도 12는 통신 시스템의 한 특성례를 모식적으로 도시하는 아이 다이어그램.
도 13a는 제1의 실시의 형태에 관한 통신 시스템의 한 동작례를 도시하는 타이밍 파형도.
도 13b는 제1의 실시의 형태에 관한 통신 시스템의 한 동작례를 도시하는 다른 타이밍 파형도.
도 13c는 제1의 실시의 형태에 관한 통신 시스템의 한 동작례를 도시하는 다른 타이밍 파형도.
도 13d는 제1의 실시의 형태에 관한 통신 시스템의 한 동작례를 도시하는 다른 타이밍 파형도.
도 13e는 제1의 실시의 형태에 관한 통신 시스템의 한 동작례를 도시하는 다른 타이밍 파형도.
도 14a는 제1의 실시의 형태에 관한 통신 시스템의 한 특성례를 도시하는 아이 다이어그램.
도 14b는 제1의 실시의 형태에 관한 통신 시스템의 한 특성례를 도시하는 다른 아이 다이어그램.
도 14c는 제1의 실시의 형태에 관한 통신 시스템의 한 특성례를 도시하는 다른 아이 다이어그램.
도 14d는 제1의 실시의 형태에 관한 통신 시스템의 한 특성례를 도시하는 다른 아이 다이어그램.
도 15a는 비교례에 관한 통신 시스템의 한 동작례를 도시하는 타이밍 파형도.
도 15b는 비교례에 관한 통신 시스템의 한 동작례를 도시하는 다른 타이밍 파형도.
도 15c는 비교례에 관한 통신 시스템의 한 동작례를 도시하는 다른 타이밍 파형도.
도 15d는 비교례에 관한 통신 시스템의 한 동작례를 도시하는 다른 타이밍 파형도.
도 15e는 비교례에 관한 통신 시스템의 한 동작례를 도시하는 다른 타이밍 파형도.
도 16은 제1의 실시의 형태의 변형례에 관한 출력부의 한 구성례를 도시하는 블록도.
도 17은 도 16에 도시한 드라이버부의 한 구성례를 도시하는 회로도.
도 18은 제2의 실시의 형태에 관한 출력부의 한 구성례를 도시하는 블록도.
도 19는 도 18에 도시한 드라이버부의 한 구성례를 도시하는 회로도.
도 20은 도 18에 도시한 출력부의 한 동작례를 도시하는 표.
도 21a는 도 18에 도시한 출력부의 한 동작례를 도시하는 모식도.
도 21b는 도 18에 도시한 출력부의 한 동작례를 도시하는 다른 모식도.
도 21c는 도 18에 도시한 출력부의 한 동작례를 도시하는 다른 모식도.
도 22a는 제2의 실시의 형태에 관한 통신 시스템의 한 동작례를 도시하는 타이밍 파형도.
도 22b는 제2의 실시의 형태에 관한 통신 시스템의 한 동작례를 도시하는 다른 타이밍 파형도.
도 22c는 제2의 실시의 형태에 관한 통신 시스템의 한 동작례를 도시하는 다른 타이밍 파형도.
도 22d는 제2의 실시의 형태에 관한 통신 시스템의 한 동작례를 도시하는 다른 타이밍 파형도.
도 22e는 제2의 실시의 형태에 관한 통신 시스템의 한 동작례를 도시하는 다른 타이밍 파형도.
도 23은 제2의 실시의 형태에 관한 통신 시스템의 한 특성례를 도시하는 아이 다이어그램.
도 24는 한 실시의 형태에 관한 통신 시스템이 적용된 스마트폰의 외관 구성을 도시하는 사시도.
도 25는 한 실시의 형태에 관한 통신 시스템이 적용된 어플리케이션 프로세서의 한 구성례를 도시하는 블록도.
도 26은 한 실시의 형태에 관한 통신 시스템이 적용된 이미지 센서의 한 구성례를 도시하는 블록도.
도 27은 한 실시의 형태에 관한 통신 시스템이 적용된 차량 제어 시스템의 한 구성례를 도시하는 블록도.

이하, 본 개시의 실시의 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.

1. 제1의 실시의 형태

2. 제2의 실시의 형태

3. 적용례

<1. 제1의 실시의 형태>

[구성례]

도 1은, 제1의 실시의 형태에 관한 통신 시스템(통신 시스템(1))의 한 구성례를 도시하는 것이다. 통신 시스템(1)은, 프리엠퍼시스에 의해 통신 성능의 향상을 도모하는 것이다.

통신 시스템(1)은, 송신 장치(10)와, 전송로(100)와, 수신 장치(30)를 구비하고 있다. 송신 장치(10)는, 3개의 출력 단자(ToutA, ToutB, ToutC)를 가지며, 전송로(100)는, 선로(110A, 110B, 110C)를 가지며, 수신 장치(30)는, 3개의 입력단자(TinA, TinB, TinC)를 갖고 있다. 그리고, 송신 장치(10)의 출력 단자(ToutA) 및 수신 장치(30)의 입력단자(TinA)는, 선로(110A)를 통하여 서로 접속되고, 송신 장치(10)의 출력 단자(ToutB) 및 수신 장치(30)의 입력단자(TinB)는, 선로(110B)를 통하여 서로 접속되고, 송신 장치(10)의 출력 단자(ToutC) 및 수신 장치(30)의 입력단자(TinC)는, 선로(110C)를 통하여 서로 접속되어 있다. 선로(110A∼110C)의 특성 임피던스는, 이 예에서는 약 50[Ω]이다.

송신 장치(10)는, 출력 단자(ToutA)로부터 신호(SIGA)를 출력하고, 출력 단자(ToutB)로부터 신호(SIGB)를 출력하고, 출력 단자(ToutC)로부터 신호(SIGC)를 출력한다. 그리고, 수신 장치(30)는, 입력단자(TinA)를 통하여 신호(SIGA)를 수신하고, 입력단자(TinB)를 통하여 신호(SIGB)를 수신하고, 입력단자(TinC)를 통하여 신호(SIGC)를 수신한다. 신호(SIGA, SIGB, SIGC)는, 각각, 3개의 전압 상태(SH, SM, SL)를 취할 수 있는 것이다. 여기서, 전압 상태(SM)는, 중레벨 전압(VM)에 대응하는 상태이다. 즉, 전압 상태(SM)가 나타내는 전압은, 후술하는 바와 같이, 중레벨 전압(VM)에 더하여, 이 중레벨 전압(VM)에 대해 프리엠퍼시스를 한는 경우의 전압도 포함하는 것이다. 마찬가지로, 전압 상태(SH)는, 고레벨 전압(VH)에 대응하는 상태이고, 전압 상태(SL)는, 저레벨 전압(VL)에 대응하는 상태이다.

도 2는, 신호(SIGA, SIGB, SIGC)의 전압 상태를 도시하는 것이다. 송신 장치(10)는, 3개의 신호(SIGA, SIGB, SIGC)를 이용하여, 6개의 심볼 "+x", "-x", "+y", "-y", "+z", "-z"를 송신한다. 예를 들면, 심볼 "+x"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 전압 상태(SH)(예를 들면 고레벨 전압(VH))로 하고, 신호(SIGB)를 전압 상태(SL)(예를 들면 저레벨 전압(VL))로 하고, 신호(SIGC)를 전압 상태(SM)(예를 들면 중레벨 전압(VM))로 한다. 심볼 "-x"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 전압 상태(SL)로 하고, 신호(SIGB)를 전압 상태(SH)로 하고, 신호(SIGC)를 전압 상태(SM)로 한다. 심볼 "+y"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 전압 상태(SM)로 하고, 신호(SIGB)를 전압 상태(SH)로 하고, 신호(SIGC)를 전압 상태(SL)로 한다. 심볼 "-y"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 전압 상태(SM)로 하고, 신호(SIGB)를 전압 상태(SL)로 하고, 신호(SIGC)를 전압 상태(SH)로 한다. 심볼 "+z"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 전압 상태(SL)로 하고, 신호(SIGB)를 전압 상태(SM)로 하고, 신호(SIGC)를 전압 상태(SH)로 한다. 심볼 "-z"를 송신하는 경우에는, 송신 장치(10)는, 신호(SIGA)를 전압 상태(SH)로 하고, 신호(SIGB)를 전압 상태(SM)로 하고, 신호(SIGC)를 전압 상태(SL)로 하도록 되어 있다.

전송로(100)는, 이와 같은 신호(SIGA, SIGB, SIGC)를 이용하여, 심볼의 시퀀스를 전한다. 즉, 3개의 선로(110A, 110B, 110C)는, 심볼의 시퀀스를 전하는 하나의 레인으로서 기능하도록 되어 있다.

(송신 장치(10))

송신 장치(10)는, 도 1에 도시한 바와 같이, 클록 생성부(11)와, 처리부(12)와, 송신부(20)를 갖고 있다.

클록 생성부(11)는, 클록 신호(TxCK)를 생성하는 것이다. 클록 신호(TxCK)의 주파수는, 예를 들면 2.5[㎓]이다. 또한, 이것으로 한정되는 것이 아니고, 예를 들면, 송신 장치(10)에서의 회로를, 이른바 하프 레이트 아키텍처를 이용하여 구성한 경우에는, 클록 신호(TxCK)의 주파수를 1.25[㎓]로 할 수 있다. 클록 생성부(11)는, 예를 들면 PLL(Phase Locked Loop)을 이용하여 구성되고, 예를 들면 송신 장치(10)의 외부로부터 공급되는 리퍼런스 클록(도시 생략)에 의거하여 클록 신호(TxCK)를 생성한다. 그리고, 클록 생성부(11)는, 이 클록 신호(TxCK)를, 처리부(12) 및 송신부(20)에 공급하도록 되어 있다.

처리부(12)는, 소정의 처리를 행함에 의해, 천이(遷移) 신호(TxF0∼TxF6, TxR0∼TxR6, TxP0∼TxP6)를 생성하는 것이다. 여기서, 1조(組)의 천이 신호(TxF0, TxR0, TxP0)는, 송신 장치(10)가 송신하는 심볼의 시퀀스에서의 심볼의 천이를 나타내는 것이다. 마찬가지로, 1조의 천이 신호(TxF1, TxR1, TxP1)는 심볼의 천이를 나타내고, 1조의 천이 신호(TxF2, TxR2, TxP2)는 심볼의 천이를 나타내고, 1조의 천이 신호(TxF3, TxR3, TxP3)는 심볼의 천이를 나타내고, 1조의 천이 신호(TxF4, TxR4, TxP4)는 심볼의 천이를 나타내고, 1조의 천이 신호(TxF5, TxR5, TxP5)는 심볼의 천이를 나타내고, 1조의 천이 신호(TxF6, TxR6, TxP6)는 심볼의 천이를 나타내는 것이다. 즉, 처리부(12)는, 7조의 천이 신호를 생성하는 것이다. 이하, 7조의 천이 신호 중의 임의의 1조를 나타내는 것으로서 천이 신호(TxF, TxR, TxP)를 적절히 이용한다.

도 3은, 천이 신호(TxF, TxR, TxP)와 심볼의 천이와의 관계를 도시하는 것이다. 각 천이에 붙여진 3자릿수(桁)의 수치는, 천이 신호(TxF, TxR, TxP)의 값을 이 순서로 나타낸 것이다.

천이 신호(TxF)(Flip)는, "+x"와 "-x"와의 사이에서 심볼을 천이시키고, "+y"와 "-y"와의 사이에서 심볼을 천이시키고, "+z"와 "-z"와의 사이에서 심볼을 천이시키는 것이다. 구체적으로는, 천이 신호(TxF)가 "1"인 경우에는, 심볼의 극성을 변경하도록(예를 들면 "+x"로부터 "-x"로) 천이하고, 천이 신호(TxF)가 "0"인 경우에는, 이와 같은 천이를 행하지 않도록 되어 있다.

천이 신호(TxR(Rotation, TxP(Polarity))는, 천이 신호(TxF)가 "0"인 경우에 있어서, "+x"와 "-x" 이외와의 사이, "+y"와 "-y" 이외와의 사이, "+z"와 "-z" 이외와의 사이에서 심볼을 천이시키는 것이다. 구체적으로는, 천이 신호(TxR, TxP)가 "1", "0"인 경우에는, 심볼의 극성을 유지한 채로, 도 3에서 우회전으로(예를 들면 "+x"로부터 "+y"로) 천이하고, 천이 신호(TxR, TxP)가 "1", "1"인 경우에는, 심볼의 극성을 변경함과 함께, 도 3에서 우회전으로(예를 들면 "+x"로부터 "-y"로) 천이한다. 또한, 천이 신호(TxR, TxP)가 "0", "0"인 경우에는, 심볼의 극성을 유지한 채로, 도 3에서 좌회전으로(예를 들면 "+x"로부터 "+z"로) 천이하고, 천이 신호(TxR, TxP)가 "0", "1"인 경우에는, 심볼의 극성을 변경함과 함께, 도 3에서 좌회전으로(예를 들면 "+x"로부터 "-z"로) 천이한다.

처리부(12)는, 이와 같은 천이 신호(TxF, TxR, TxP)를 7조 생성한다. 그리고, 처리부(12)는, 이 7조의 천이 신호(TxF, TxR, TxP)(천이 신호(TxF0∼TxF6, TxR0∼TxR6, TxP0∼TxP6))를 송신부(20)에 공급하도록 되어 있다.

송신부(20)는, 천이 신호(TxF0∼TxF6, TxR0∼TxR6, TxP0∼TxP6)에 의거하여, 신호(SIGA, SIGB, SIGC)를 생성하는 것이다.

도 4는, 송신부(20)의 한 구성례를 도시하는 것이다. 송신부(20)는, 시리얼라이저(serializer)(21F, 21R, 21P)와, 송신 심볼 생성부(22)와, 천이 검출부(25)와, 출력부(26)를 갖고 있다.

시리얼라이저(21F)는, 천이 신호(TxF0∼TxF6) 및 클록 신호(TxCK)에 의거하여, 천이 신호(TxF0∼TxF6)를 이 순서로 시리얼라이즈(serialize)하여, 천이 신호(TxF9)를 생성하는 것이다. 시리얼라이저(21R)는, 천이 신호(TxR0∼TxR6) 및 클록 신호(TxCK)에 의거하여, 천이 신호(TxR0∼TxR6)를 이 순서로 시리얼라이즈하여, 천이 신호(TxR9)를 생성하는 것이다. 시리얼라이저(21P)는, 천이 신호(TxP0∼TxP6) 및 클록 신호(TxCK)에 의거하여, 천이 신호(TxP0∼TxP6)를 이 순서로 시리얼라이즈하여, 천이 신호(TxP9)를 생성하는 것이다.

송신 심볼 생성부(22)는, 천이 신호(TxF9, TxR9, TxP9) 및 클록 신호(TxCK)에 의거하여, 심볼 신호(Tx1, Tx2, Tx3)를 생성하는 것이다. 송신 심볼 생성부(22)는, 신호 생성부(23)와, 플립플롭(24)을 갖고 있다.

신호 생성부(23)는, 천이 신호(TxF9, TxR9, TxP9) 및 심볼 신호(D1, D2, D3)에 의거하여, 심볼 신호(Tx1, Tx2, Tx3)를 생성하는 것이다. 구체적으로는, 신호 생성부(23)는, 심볼 신호(D1, D2, D3)가 나타내는 심볼(천이 전(前)의 심볼(DS))과, 천이 신호(TxF9, TxR9, TxP9)에 의거하여, 도 3에 도시한 바와 같이 천이 후의 심볼(NS)을 구하고, 심볼 신호(Tx1, Tx2, Tx3)로서 출력하도록 되어 있다.

플립플롭(24)은, 클록 신호(TxCK)에 의거하여 심볼 신호(Tx1, Tx2, Tx3)를 샘플링하여, 그 샘플링 결과를 심볼 신호(D1, D2, D3)로서 각각 출력하는 것이다.

도 5는, 송신 심볼 생성부(22)의 한 동작례를 도시하는 것이다. 이 도 5는, 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)과 천이 신호(TxF9, TxR9, TxP9)에 의거하여 생성되는 심볼(NS)을 나타내고 있다. 심볼(DS)이 "+x"인 경우를 예로 들어 설명한다. 천이 신호(TxF9, TxR9, TxP9)가 "000"인 경우에는, 심볼(NS)은 "+z"이고, 천이 신호(TxF9, TxR9, TxP9)가 "001"인 경우에는, 심볼(NS)은 "-z"이고, 천이 신호(TxF9, TxR9, TxP9)가 "010"인 경우에는, 심볼(NS)은 "+y"이고, 천이 신호(TxF9, TxR9, TxP9)가 "011"인 경우에는, 심볼(NS)은 "-y"이고, 천이 신호(TxF9, TxR9, TxP9)가 "1xx"인 경우에는, 심볼(NS)은 "-x"이다. 여기서, "x"는, "1", "0"의 어느 것이라도 좋음을 나타내고 있다. 심볼(DS)이 "-x"인 경우, "+y"인 경우, "-y"인 경우, "+z"인 경우, "-z"인 경우에 대해서도 마찬가지이다.

천이 검출부(25)는, 천이 신호(TxF9, TxR9, TxP9) 및 심볼 신호(D1, D2, D3)에 의거하여, 프리엠퍼시스 제어 신호(MUP, MDN)를 생성하는 것이다. 구체적으로는, 천이 검출부(25)는, 도 5에서 실선으로 둘러싼 WUP로 나타낸 바와 같이, 천이 신호(TxF9, TxR9, TxP9)가 "000"이고, 또한 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)이 "+x", "+y", "+z"인 경우, 및, 천이 신호(TxF9, TxR9, TxP9)가 "010"이고, 또한 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)이 "-x", "-y", "-z"인 경우에, 프리엠퍼시스 제어 신호(MUP)를 "1"(액티브)로 함과 함께, 프리엠퍼시스 제어 신호(MDN)를 "0"(비액티브)으로 한다. 또한, 천이 검출부(25)는, 도 5에서 파선으로 둘러싼 WDN로 나타낸 바와 같이, 천이 신호(TxF9, TxR9, TxP9)가 "000"이고, 또한 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)이 "-x", "-y", "-z"인 경우, 및, 천이 신호(TxF9, TxR9, TxP9)가 "010"이고, 또한 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)이 "+x", "+y", "+z"인 경우에, 프리엠퍼시스 제어 신호(MDN)를 "1"(액티브)로 함과 함께, 프리엠퍼시스 제어 신호(MUP)를 "0"(비액티브)으로 한다. 또한, 천이 검출부(25)는, 기타의 경우에는, 프리엠퍼시스 제어 신호(MUP, MDN)를 함께 "0"(비액티브)으로 한다. 즉, 후술하는 바와 같이, 천이 신호(TxF9, TxR9, TxP9)가 "000" 또는 "010"인 경우에는, 신호(SIGA)와 신호(SIGB)의 차분(AB), 신호(SIGB)와 신호(SIGC)의 차분(BC), 및 신호(SIGC)와 신호(SIGA)의 차분(CA)의 어느 하나의 천이 시간이 길어질 우려가 있다. 따라서, 천이 검출부(25)는, 천이 신호(TxF9, TxR9, TxP9) 및 심볼 신호(D1, D2, D3)에 의거하여, 심볼 천이가, 차분(AB, BC, CA)의 어느 하나의 천이 시간이 길어질 우려가 있는 심볼 천이인지의 여부를 확인하고, 그 결과에 의거하여 프리엠퍼시스 제어 신호(MUP, MDN)를 생성하도록 되어 있다.

출력부(26)는, 심볼 신호(Tx1, Tx2, Tx3) 및 클록 신호(TxCK)에 의거하여, 신호(SIGA, SIGB, SIGC)를 생성하는 것이다.

도 6은, 출력부(26)의 한 동작례를 도시하는 것이다. 출력부(26)는, 예를 들면, 심볼 신호(Tx1, Tx2, Tx3)가, "100"인 경우에는, 신호(SIGA)를 전압 상태(SH)(예를 들면 고레벨 전압(VH))로 하고, 신호(SIGB)를 전압 상태(SL)(예를 들면 저레벨 전압(VL))로 하고, 신호(SIGC)를 전압 상태(SM)(예를 들면 중레벨 전압(VM))로 한다. 즉, 출력부(26)는, 심볼 "+x"를 생성한다. 또한, 예를 들면, 심볼 신호(Tx1, Tx2, Tx3)가, "011"인 경우에는, 신호(SIGA)를 전압 상태(SL)로 하고, 신호(SIGB)를 전압 상태(SH)로 하고, 신호(SIGC)를 전압 상태(SM)로 한다. 즉, 출력부(26)는, 심볼 "-x"를 생성한다. 또한, 예를 들면, 심볼 신호(Tx1, Tx2, Tx3)가, "010"인 경우에는, 신호(SIGA)를 전압 상태(SM)로 하고, 신호(SIGB)를 전압 상태(SH)로 하고, 신호(SIGC)를 전압 상태(SL)로 한다. 즉, 출력부(26)는, 심볼 "+y"를 생성한다. 또한, 예를 들면, 심볼 신호(Tx1, Tx2, Tx3)가, "101"인 경우에는, 신호(SIGA)를 전압 상태(SM)로 하고, 신호(SIGB)를 전압 상태(SL)로 하고, 신호(SIGC)를 전압 상태(SH)로 한다. 즉, 출력부(26)는, 심볼 "-y"를 생성한다. 또한, 예를 들면, 심볼 신호(Tx1, Tx2, Tx3)가, "001"인 경우에는, 신호(SIGA)를 전압 상태(SL)로 하고, 신호(SIGB)를 전압 상태(SM)로 하고, 신호(SIGC)를 전압 상태(SH)로 한다. 즉, 출력부(26)는, 심볼 "+z"를 생성한다. 또한, 예를 들면, 심볼 신호(Tx1, Tx2, Tx3)가, "110"인 경우에는, 신호(SIGA)를 전압 상태(SH)로 하고, 신호(SIGB)를 전압 상태(SM)로 하고, 신호(SIGC)를 전압 상태(SL)로 한다. 즉, 출력부(26)는, 심볼 "-z"를 생성하도록 되어 있다.

도 7은, 출력부(26)의 한 구성례를 도시하는 것이다. 출력부(26)는, 드라이버 제어부(27)와, 타이밍 제어부(27T)와, 프리엠퍼시스 제어부(28A, 28B, 28C)와, 드라이버부(29A, 29B, 29C)를 갖고 있다.

드라이버 제어부(27)는, 심볼 신호(Tx1, Tx2, Tx3) 및 클록 신호(TxCK)에 의거하여, 신호(PUA, PDA, PUB, PDB, PUC, PDC)를 생성하는 것이다. 구체적으로는, 드라이버 제어부(27)는, 도 6에 도시한 바와 같이, 예를 들면, 신호(SIGA)를 전압 상태(SH)(예를 들면 고레벨 전압(VH))로 하는 경우에는, 신호(PUA)를 "1"로 함과 함께 신호(PDA)를 "0"으로 하고 신호(SIGA)를 전압 상태(SL)(예를 들면 저레벨 전압(VL))로 하는 경우에는, 신호(PDA)를 "1"로 함과 함께 신호(PUA)를 "0"으로 하고 신호(SIGA)를 전압 상태(SM)(예를 들면 중레벨 전압(VM))로 하는 경우에는, 신호(PUA, PDA)를 함께 "1"로 한다. 신호(PUB, PDB) 및 신호(PUC, PDC)에 대해서도 마찬가지이다. 그리고, 드라이버 제어부(27)는, 신호(PUA, PDA)를 프리엠퍼시스 제어부(28A)에 공급하고, 신호(PUB, PDB)를 프리엠퍼시스 제어부(28B)에 공급하고, 신호(PUC, PDC)를 프리엠퍼시스 제어부(28C)에 공급하도록 되어 있다.

타이밍 제어부(27T)는, 프리엠퍼시스 제어 신호(MUP, MDN) 및 클록 신호(TxCK)에 의거하여, 프리엠퍼시스 제어 신호(MUP)에 대해 타이밍 조정을 행함에 의해 프리엠퍼시스 제어 신호(MUP2)를 생성함과 함께, 프리엠퍼시스 제어 신호(MDN)에 대해 타이밍 조정을 행함에 의해 프리엠퍼시스 제어 신호(MDN2)를 생성하는 것이다. 그리고, 타이밍 제어부(27T)는, 이 프리엠퍼시스 제어 신호(MUP2, MDN2)를, 프리엠퍼시스 제어부(28A∼28C)에 공급하도록 되어 있다.

도 8은, 프리엠퍼시스 제어부(28A)에 공급되는 신호(PUA, PDA) 및 프리엠퍼시스 제어 신호(MUP2, MDN2)의 파형의 한 예를 도시하는 것이다. 신호(PUA, PDA)는, 하나의 심볼에 대응하는 기간(유닛 인터벌(UI))마다 변화할 수 있다. 이 예에서는, 신호(PUA)는, 타이밍(t1)에서 저레벨로부터 고레벨로 변화하고, 그 타이밍(t1)부터 유닛 인터벌(UI)의 2개분의 시간이 경과한 타이밍(t3)에서 고레벨로부터 저레벨로 변화하고, 그 타이밍(t3)부터 유닛 인터벌(UI)의 1개분의 시간이 경과한 타이밍(t4)에서 저레벨로부터 고레벨로 변화하고, 그 타이밍(t4)부터 유닛 인터벌(UI)의 1개분의 시간이 경과한 타이밍(t5)에서 고레벨로부터 저레벨로 변화한다(도 8(A)). 또한, 신호(PDA)는, 타이밍(t1)부터 유닛 인터벌(UI)의 1개분의 시간이 경과한 타이밍(t2)에서 고레벨로부터 저레벨로 변화하고, 타이밍(t3)에서 저레벨로부터 고레벨로 변화한다(도 8(B)). 그리고, 프리엠퍼시스 제어 신호(MUP2, MDN2)는, 유닛 인터벌(UI)의 시작 타이밍에서 저레벨로부터 고레벨로 변화할 수 있음과 함께, 유닛 인터벌(UI)의 시작 타이밍부터, 유닛 인터벌(UI)의 반분(0.5UI)의 시간이 경과한 타이밍에서 고레벨로부터 저레벨로 변화할 수 있다. 이 예에서는, 프리엠퍼시스 제어 신호(MUP2)는, 타이밍(t1)에서 저레벨로부터 고레벨로 변화하고, 그 타이밍(t1)부터, 유닛 인터벌(UI)의 반분(0.5UI)의 시간이 경과한 타이밍에서 고레벨로부터 저레벨로 변화한다(도 8(C)). 또한, 프리엠퍼시스 제어 신호(MDN2)는, 타이밍(t4)에서 저레벨로부터 고레벨로 변화하고, 그 타이밍(t4)부터, 유닛 인터벌(UI)의 반분(0.5UI)의 시간이 경과한 타이밍에서 고레벨로부터 저레벨로 변화한다(도 8(D)). 이 예에서는, 프리엠퍼시스 제어부(28A)에 공급되는 신호에 관해 설명하였지만, 프리엠퍼시스 제어부(28B, 28C)에 공급되는 신호에 대해서도 마찬가지이다. 이와 같이, 타이밍 제어부(27T)는, 프리엠퍼시스 제어 신호(MUP2, MDN2)가 유닛 인터벌(UI)의 시작 타이밍에서 저레벨로부터 고레벨로 변화하고, 그 타이밍부터, 유닛 인터벌(UI)의 반분(0.5UI)의 시간이 경과한 타이밍에서 고레벨로부터 저레벨로 변화하도록, 프리엠퍼시스 제어 신호(MUP, MDN)에 대해 타이밍 조정을 행하도록 되어 있다.

프리엠퍼시스 제어부(28A)는, 신호(PUA, PDA) 및 프리엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 신호(PUA1∼PUA24, PDA1∼PDA24)를 생성하는 것이다. 드라이버부(29A)는, 신호(PUA1∼PUA24, PDA1∼PDA24)에 의거하여, 신호(SIGA)를 생성하는 것이다. 드라이버부(29A)는, 이 예에서는 24개의 드라이버(29A1∼29A24)를 갖고 있다. 드라이버(29A1)는, 신호(PUA1, PDA1)에 의거하여 동작하는 것이고, 드라이버(29A2)는, 신호(PUA2, PDA2)에 의거하여 동작하는 것이다. 드라이버(29A3∼29A23)에 대해서도 마찬가지이다. 드라이버(29A24)는, 신호(PUA24, PDA24)에 의거하여 동작하는 것이다. 드라이버(29A1∼29A24)의 출력 단자는, 서로 접속됨과 함께, 출력 단자(ToutA)에 접속되어 있다. 또한, 이 예에서는, 24개의 드라이버(29A1∼29A24)를 마련하였지만, 이것으로 한정되는 것이 아니고, 이에 대신하여, 23개 이하 또는 25개 이상의 드라이버를 마련하여도 좋다.

프리엠퍼시스 제어부(28B)는, 프리엠퍼시스 제어부(28A)와 마찬가지로, 신호(PUB, PDB) 및 프리엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 신호(PUB1∼PUB24, PDB1∼PDB24)를 생성하는 것이다. 드라이버부(29B)는, 드라이버부(29A)와 마찬가지로, 신호(PUB1∼PUB24, PDB1∼PDB24)에 의거하여, 신호(SIGB)를 생성하는 것이다. 드라이버부(29B)는, 이 예에서는 24개의 드라이버(29B1∼29B24)를 갖고 있다. 드라이버(29B1∼29B24)의 출력 단자는, 서로 접속됨과 함께, 출력 단자(ToutB)에 접속되어 있다.

프리엠퍼시스 제어부(28C)는, 프리엠퍼시스 제어부(28A)와 마찬가지로, 신호(PUC, PDC) 및 프리엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 신호(PUC1∼PUC24, PDC1∼PDC24)를 생성하는 것이다. 드라이버부(29C)는, 드라이버부(29A)와 마찬가지로, 신호(PUC1∼PUC24, PDC1∼PDC24)에 의거하여, 신호(SIGC)를 생성하는 것이다. 드라이버부(29C)는, 이 예에서는 24개의 드라이버(29C1∼29C24)를 갖고 있다. 드라이버(29C1∼29C24)의 출력 단자는, 서로 접속됨과 함께, 출력 단자(ToutC)에 접속되어 있다.

다음에, 드라이버(29A1∼29A24, 29B1∼29B24, 29C1∼29C24)의 구성에 관해, 드라이버(29A1)를 예로 설명한다. 드라이버(29A1)는, 트랜지스터(91, 94)와, 저항 소자(92, 93)를 갖고 있다. 트랜지스터(91, 94)는, 이 예에서는, N채널 MOS(Metal Oxide Semiconductor)형의 FET(Field Effect Transistor)이다. 트랜지스터(91)의 게이트에는 신호(PUA1)가 공급되고, 드레인에는 전압(V1)이 공급되고, 소스는 저항 소자(92)의 일단에 접속되어 있다. 트랜지스터(94)의 게이트에는 신호(PDA1)가 공급되고, 드레인은 저항 소자(93)의 일단에 접속되고, 소스는 접지되어 있다. 저항 소자(92)의 일단은, 트랜지스터(91)의 소스에 접속되고, 타단은, 저항 소자(93)의 타단 및 송신 장치(10)의 출력 단자(ToutA)에 접속되어 있다. 저항 소자(93)의 일단은, 트랜지스터(94)의 드레인에 접속되고, 타단은, 저항 소자(92)의 타단 및 송신 장치(10)의 출력 단자(ToutA)에 접속되어 있다. 이 예에서는, 트랜지스터(91)의 온 저항과, 저항 소자(92)의 저항치와의 합은, 1000[Ω] 정도이고, 마찬가지로, 트랜지스터(94)의 온 저항과, 저항 소자(93)의 저항치와의 합은, 1000[Ω] 정도이다.

이 구성에 의해, 드라이버 제어부(27)는, 예를 들면, 신호(PUA, PDA)를 이용하여, 출력 단자(ToutA)에서의 전압 상태를, 3개의 전압 상태(SH, SM, SL) 중의 하나로 설정한다. 구체적으로는, 예를 들면, 신호(SIGA)의 전압을 고레벨 전압(VH)(전압 상태(SH))으로 설정하는 경우에는, 드라이버 제어부(27)는, 신호(PUA)를 "1"로 함과 함께 신호(PDA)를 "0"으로 한다. 이에 의해, 프리엠퍼시스 제어부(28A)는, 신호(PUA1∼PUA24) 중의 20개를 "1"로 하고 신호(PUA1∼PUA24) 중의 나머지 4개 및 신호(PDA1∼PDA24)를 "0"으로 한다. 이때, 드라이버부(29A)에서는, 24개의 트랜지스터(91) 중의 20개가 온 상태가 된다. 그 결과, 신호(SIGA)가 고레벨 전압(VH)이 됨과 함께, 드라이버부(29A)의 출력 종단 저항(출력 임피던스)가 약 50[Ω](=1000/20)이 된다. 또한, 신호(SIGA)의 전압을 저레벨 전압(VL)(전압 상태(SL))으로 설정하는 경우에는, 드라이버 제어부(27)는, 신호(PDA)를 "1"로 함과 함께 신호(PUA)를 "0"으로 한다. 이에 의해, 프리엠퍼시스 제어부(28A)는, 신호(PDA1∼PDA24) 중의 20개를 "1"로 하고 신호(PDA1∼PDA24) 중의 나머지 4개 및 신호(PUA1∼PUA24)를 "0"으로 한다. 이때, 드라이버부(29A)에서는, 24개의 트랜지스터(94) 중의 20개가 온 상태가 된다. 그 결과, 신호(SIGA)가 저레벨 전압(VL)이 됨과 함께, 드라이버부(29A)의 출력 종단 저항(출력 임피던스)이 약 50[Ω]이 된다.

또한, 출력 단자(ToutA)에서의 전압 상태를 전압 상태(SM)로 설정하는 경우에는, 드라이버 제어부(27)는, 신호(PUA, PDA)를 함께 "1"로 한다. 이때, 프리엠퍼시스 제어 신호(MUP2, MDN2)가 모두 "0"인 경우에는, 프리엠퍼시스 제어부(28A)는, 신호(PUA1∼PUA24) 중의 10개, 및 신호(PDA1∼PDA24) 중의 10개를 "1"로 하고 신호(PUA1∼PUA24) 중의 나머지 14개, 및 신호(PDA1∼PDA24) 중의 나머지 14개를 "0"으로 한다. 이때, 드라이버부(29A)에서는, 24개의 트랜지스터(91) 중의 10개가 온 상태가 됨과 함께, 24개의 트랜지스터(94) 중의 10개가 온 상태가 된다. 그 결과, 신호(SIGA)는 중레벨 전압(VM)이 됨과 함께, 드라이버부(29A)의 출력 종단 저항(출력 임피던스)이 약 50[Ω]이 된다. 또한, 프리엠퍼시스 제어 신호(MUP2)가 "1"이고, 프리엠퍼시스 제어 신호(MDN2)가 "0"인 경우에는, 프리엠퍼시스 제어부(28A)는, 신호(PUA1∼PUA24) 중의 (10+m)개, 및 신호(PDA1∼PDA24) 중의 (10-m)개를 "1"로 하고 신호(PUA1∼PUA24) 중의 나머지(14-m)개, 및 신호(PDA1∼PDA24) 중의 나머지(14+m)개를 "0"으로 한다. 여기서 "m"은 1 이상의 자연수이다. 이때, 드라이버부(29A)에서는, 24개의 트랜지스터(91) 중의 (10+m)개가 온 상태가 됨과 함께, 24개의 트랜지스터(94) 중의 (10-m)개가 온 상태가 된다. 그 결과, 신호(SIGA)는 중레벨 전압(VM)보다도 약간 높은 중레벨 전압(VMplus)이 됨과 함께, 드라이버부(29A)의 출력 종단 저항(출력 임피던스)이 약 50[Ω]이 된다. 또한, 프리엠퍼시스 제어 신호(MDN2)가 "1"이고, 프리엠퍼시스 제어 신호(MUP2)가 "0"인 경우에는, 프리엠퍼시스 제어부(28A)는, 신호(PUA1∼PUA24) 중의 (10-m)개, 및 신호(PDA1∼PDA24) 중의 (10+m)개를 "1"로 하고 신호(PUA1∼PUA24) 중의 나머지(14+m)개, 및 신호(PDA1∼PDA24) 중의 나머지(14-m)개를 "0"으로 한다. 이때, 드라이버부(29A)에서는, 24개의 트랜지스터(91) 중의 (10-m)개가 온 상태가 됨과 함께, 24개의 트랜지스터(94) 중의 (10+m)개가 온 상태가 된다. 그 결과, 신호(SIGA)는 중레벨 전압(VM)보다도 약간 낮은 중레벨 전압(VMminus)이 됨과 함께, 드라이버부(29A)의 출력 종단 저항(출력 임피던스)이 약 50[Ω]이 된다.

이와 같이 하여, 드라이버 제어부(27)는, 신호(PUA, PDA, PUB, PDB, PUC, PDC)를 이용하여, 출력 단자(ToutA, ToutB, ToutC)에서의 전압 상태를 설정한다. 또한, 프리엠퍼시스 제어부(28A)는, 신호(PUA, PDA) 및 프리엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 온 상태로 하는 트랜지스터(91, 94)의 수를 변경함에 의해, 신호(SIGA)를 전압 상태(SM)로 한 때의, 신호(SIGA)의 전압 레벨을 설정한다. 마찬가지로, 프리엠퍼시스 제어부(28B)는, 신호(PUB, PDB) 및 프리엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 온 상태로 하는 트랜지스터(91, 94)의 수를 변경함에 의해, 신호(SIGB)를 전압 상태(SM)로 한 때의, 신호(SIGB)의 전압 레벨을 설정한다. 프리엠퍼시스 제어부(28C)는, 신호(PUC, PDC) 및 프리엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 온 상태로 하는 트랜지스터(91, 94)의 수를 변경함에 의해, 신호(SIGC)를 전압 상태(SM)로 한 때의, 신호(SIGC)의 전압 레벨을 설정한다.

그때, 프리엠퍼시스 제어부(28A)는, 후술하는 바와 같이, 신호(SIGA)를 전압 상태(SH) 또는 전압 상태(SL)로부터 전압 상태(SM)로 변화시킬 때, 심볼 천이가, 차분(AB, BC, CA)의 어느 하나의 천이 시간이 길어질 우려가 있는 심볼 천이인 경우에는, 신호(SIGA)의 전압을 중레벨 전압(VMplus) 또는 중레벨 전압(VMminus)으로 하도록, 드라이버부(29A)를 제어한다. 마찬가지로, 프리엠퍼시스 제어부(28B)는, 신호(SIGB)를 전압 상태(SH) 또는 전압 상태(SL)로부터 전압 상태(SM)로 변화시킬 때, 심볼 천이가, 차분(AB, BC, CA)의 어느 하나의 천이 시간이 길어질 우려가 있는 심볼 천이인 경우에는, 신호(SIGB)의 전압을 중레벨 전압(VMplus) 또는 중레벨 전압(VMminus)으로 하도록, 드라이버부(29B)를 제어한다. 또한, 프리엠퍼시스 제어부(28C)는, 신호(SIGC)를 전압 상태(SH) 또는 전압 상태(SL)로부터 전압 상태(SM)로 변화시킬 때, 심볼 천이가, 차분(AB, BC, CA)의 어느 하나의 천이 시간이 길어질 우려가 있는 심볼 천이인 경우에는, 신호(SIGC)의 전압을 중레벨 전압(VMplus) 또는 중레벨 전압(VMminus)으로 하도록, 드라이버부(29C)를 제어한다. 이에 의해, 통신 시스템(1)에서는, 통신 성능을 높일 수 있도록 되어 있다.

(수신 장치(30))

도 1에 도시한 바와 같이, 수신 장치(30)는, 수신부(40)와, 처리부(32)를 갖고 있다.

수신부(40)는, 신호(SIGA, SIGB, SIGC)를 수신함과 함께, 이 신호(SIGA, SIGB, SIGC)에 의거하여, 천이 신호(RxF, RxR, RxP) 및 클록 신호(RxCK)를 생성하는 것이다.

도 9는, 수신부(40)의 한 구성례를 도시하는 것이다. 수신부(40)는, 저항 소자(41A, 41B, 41C)와, 스위치(42A, 42B, 42C)와, 앰프(43A, 43B, 43C)와, 클록 생성부(44)와, 플립플롭(45, 46)과, 신호 생성부(47)를 갖고 있다.

저항 소자(41A, 41B, 41C)는, 통신 시스템(1)의 종단 저항으로서 기능하는 것이고, 저항치는, 이 예에서는, 50[Ω] 정도이다. 저항 소자(41A)의 일단은 입력단자(TinA)에 접속됨과 함께 신호(SIGA)가 공급되고, 타단은 스위치(42A)의 일단에 접속되어 있다. 저항 소자(41B)의 일단은 입력단자(TinB)에 접속됨과 함께 신호(SIGB)가 공급되고, 타단은 스위치(42B)의 일단에 접속되어 있다. 저항 소자(41C)의 일단은 입력단자(TinC)에 접속됨과 함께 신호(SIGC)가 공급되고, 타단은 스위치(42C)의 일단에 접속되어 있다.

스위치(42A)의 일단은 저항 소자(41A)의 타단에 접속되고, 타단은 스위치(42B, 42C)의 타단에 접속되어 있다. 스위치(42B)의 일단은 저항 소자(41B)의 타단에 접속되고, 타단은 스위치(42A, 42C)의 타단에 접속되어 있다. 스위치(42C)의 일단은 저항 소자(41C)의 타단에 접속되고, 타단은 스위치(42A, 42B)의 타단에 접속되어 있다. 수신 장치(30)에서는, 스위치(42A, 42B, 42C)는, 온 상태로 설정되고, 저항 소자(41A∼41C)가 종단 저항으로서 기능하도록 되어 있다.

앰프(43A)의 정입력단자는, 앰프(43C)의 부입력단자 및 저항 소자(41A)의 일단에 접속됨과 함께 신호(SIGA)가 공급되고, 부입력단자는, 앰프(43B)의 정입력단자 및 저항 소자(41B)의 일단에 접속됨과 함께 신호(SIGB)가 공급된다. 앰프(43B)의 정입력단자는, 앰프(43A)의 부입력단자 및 저항 소자(41B)의 일단에 접속됨과 함께 신호(SIGB)가 공급되고, 부입력단자는, 앰프(43C)의 정입력단자 및 저항 소자(41C)의 일단에 접속됨과 함께 신호(SIGC)가 공급된다. 앰프(43C)의 정입력단자는, 앰프(43B)의 부입력단자 및 저항 소자(41C)의 일단에 접속됨과 함께 신호(SIGC)가 공급되고, 부입력단자는, 앰프(43A)의 정입력단자 및 저항 소자(41A)에 접속됨과 함께 신호(SIGA)가 공급된다.

이 구성에 의해, 앰프(43A)는, 신호(SIGA)와 신호(SIGB)의 차분(AB)(SIGA-SIGB)에 응한 신호를 출력하고, 앰프(43B)는, 신호(SIGB)와 신호(SIGC)의 차분(BC)(SIGB-SIGC)에 응한 신호를 출력하고, 앰프(43C)는, 신호(SIGC)와 신호(SIGA)의 차분(CA)(SIGC-SIGA)에 응한 신호를 출력하도록 되어 있다.

도 10은, 수신부(40)가 수신하는 신호(SIGA∼SIGC)의 한 예를 도시하는 것이다. 이 도 10은, 설명의 편의상, 송신 장치(10)가 프리엠퍼시스 동작을 행하지 않는 경우의 파형을 나타내고 있다. 이 예에서는, 수신부(40)는, 6개의 심볼 "+x", "-y", "-z", "+z", "+y", "-x"를 이 순서로 수신하고 있다. 이때, 신호(SIGA)의 전압은, VH, VM, VH, VL, VM, VL과 같이 변화하고, 신호(SIGB)의 전압은, VL, VL, VM, VM, VH, VH와 같이 변화하고, 신호(SIGC)의 전압은, VM, VH, VL, VH, VL, VM과 같이 변화한다. 이에 응하여, 차분(AB, BC, CA)도 또한 변화한다. 예를 들면, 차분(AB)은, +2ΔV, +ΔV, +ΔV, -ΔV, -ΔV, -2ΔV와 같이 변화하고, 차분(BC)은, -ΔV, -2ΔV, +ΔV, -ΔV, +2ΔV, +ΔV와 같이 변화하고, 차분(CA)은, -ΔV, +ΔV, -2ΔV, +2ΔV, -ΔV, +ΔV와 같이 변화한다. 여기서, ΔV는, 3개의 전압(고레벨 전압(VH), 중레벨 전압(VM), 및 저레벨 전압(VL)) 중의 이웃화는 2개의 전압의 차(差)이다.

도 11은, 수신부(40)가 심볼 "+x"를 수신하는 경우에 있어서의, 앰프(43A, 43B, 43C)의 한 동작례를 도시하는 것이다. 또한, 스위치(42A, 42B, 42C)는, 온 상태이기 때문에, 도시를 생략하고 있다. 이 예에서는, 신호(SIGA)는 고레벨 전압(VH)이고, 신호(SIGB)는 저레벨 전압(VL)이고, 신호(SIGC)는 중레벨 전압(VM)이다. 이 경우에는, 입력단자(TinA), 저항 소자(41A), 저항 소자(41B), 입력단자(TinB)의 순서로 전류(Iin)가 흐른다. 그리고, 앰프(43A)의 정입력단자에는 고레벨 전압(VH)이 공급됨과 함께 부입력단자에는 저레벨 전압(VL)이 공급되고, 차분(AB)은 정(AB>0)이 되기 때문에, 앰프(32A)는 "1"을 출력한다. 또한, 앰프(43B)의 정입력단자에는 저레벨 전압(VL)이 공급됨과 함께 부입력단자에는 중레벨 전압(VM)이 공급되고, 차분(BC)은 부(BC<0)가 되기 때문에, 앰프(43B)는 "0"을 출력한다. 또한, 앰프(43C)의 정입력단자에는 중레벨 전압(VM)이 공급됨과 함께 부입력단자에는 고레벨 전압(VH)이 공급되고, 차분(CA)은 부(CA<0)가 되기 때문에, 앰프(43C)는 "0"을 출력하도록 되어 있다.

클록 생성부(44)는, 앰프(43A, 43B, 43C)의 출력 신호에 의거하여, 클록 신호(RxCK)를 생성하는 것이다.

플립플롭(45)은, 앰프(43A, 43B, 43C)의 출력 신호를, 클록 신호(RxCK)의 1클록분 지연시켜서, 각각 출력하는 것이다. 플립플롭(46)은, 플립플롭(45)의 3개의 출력 신호를, 클록 신호(RxCK)의 1클록분 지연시켜서, 각각 출력하는 것이다.

신호 생성부(47)는, 플립플롭(45, 46)의 출력 신호, 및 클록 신호(RxCK)에 의거하여, 천이 신호(RxF, RxR, RxP)를 생성하는 것이다. 이 천이 신호(RxF, RxR, RxP)는, 송신 장치(10)에서의 천이 신호(TxF9, TxR9, TxP9)(도 4)에 각각 대응하는 것이고, 심볼의 천이를 나타내는 것이다. 신호 생성부(47)는, 플립플롭(45)의 출력 신호가 나타내는 심볼과, 플립플롭(46)의 출력 신호가 나타내는 심볼에 의거하여, 심볼의 천이(도 3)를 특정하고, 천이 신호(RxF, RxR, RxP)를 생성하도록 되어 있다.

처리부(32)(도 1)는, 천이 신호(RxF, RxR, RxP) 및 클록 신호(RxCK)에 의거하여, 소정의 처리를 행하는 것이다.

여기서, 드라이버부(29A, 29B, 29C)는, 본 개시에서의 「드라이버부」의 한 구체례에 대응한다. 신호(SIGA, SIGB, SIGC)는, 본 개시에서의 「데이터 신호」의 한 구체례에 대응한다. 천이 검출부(25), 및 프리엠퍼시스 제어부(28A, 28B, 28C)는, 본 개시에서의 「제어부」의 한 구체례에 대응한다. 송신 심볼 생성부(22)는, 본 개시에서의 「신호 생성부」의 한 구체례에 대응한다. 트랜지스터(91) 및 저항 소자(92)는, 본 개시에서의 「제1의 서브 회로」의 한 구체례에 대응한다. 트랜지스터(94) 및 저항 소자(93)는, 본 개시에서의 「제2의 서브 회로」의 한 구체례에 대응한다.

[동작 및 작용]

계속되고, 본 실시의 형태의 통신 시스템(1)의 동작 및 작용에 관해 설명한다.

(전체 동작 개요)

우선, 도 1, 4, 7을 참조하여, 통신 시스템(1)의 전체 동작 개요를 설명한다. 송신 장치(10)의 클록 생성부(11)는, 클록 신호(TxCK)를 생성한다. 처리부(12)는, 소정의 처리를 행함에 의해, 천이 신호(TxF0∼TxF6, TxR0∼TxR6, TxP0∼TxP6)를 생성한다. 송신부(20)(도 4)에서, 시리얼라이저(21F)는, 천이 신호(TxF0∼TxF6) 및 클록 신호(TxCK)에 의거하여 천이 신호(TxF9)를 생성하고, 시리얼라이저(21R)는, 천이 신호(TxR0∼TxR6) 및 클록 신호(TxCK)에 의거하여 천이 신호(TxR9)를 생성하고, 시리얼라이저(21P)는, 천이 신호(TxP0∼TxP6) 및 클록 신호(TxCK)에 의거하여 천이 신호(TxP9)를 생성한다. 송신 심볼 생성부(22)는, 천이 신호(TxF9, TxR9, TxP9) 및 클록 신호(TxCK)에 의거하여, 심볼 신호(Tx1, Tx2, Tx3)를 생성한다. 천이 검출부(25)는, 천이 신호(TxF9, TxR9, TxP9) 및 심볼 신호(D1, D2, D3)에 의거하여, 프리엠퍼시스 제어 신호(MUP, MDN)를 생성한다.

출력부(26)(도 7)에서, 드라이버 제어부(27)는, 심볼 신호(Tx1, Tx2, Tx3) 및 클록 신호(TxCK)에 의거하여, 신호(PUA, PDA, PUB, PDB, PUC, PDC)를 생성한다. 타이밍 제어부(27T)는, 프리엠퍼시스 제어 신호(MUP, MDN) 및 클록 신호(TxCK)에 의거하여, 프리엠퍼시스 제어 신호(MUP)에 대해 타이밍 조정을 행함에 의해 프리엠퍼시스 제어 신호(MUP2)를 생성함과 함께, 프리엠퍼시스 제어 신호(MDN)에 대해 타이밍 조정을 행함에 의해 프리엠퍼시스 제어 신호(MDN2)를 생성한다. 프리엠퍼시스 제어부(28A)는, 신호(PUA, PDA) 및 프리엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 신호(PUA1∼PUA24, PDA1∼PDA24)를 생성한다. 프리엠퍼시스 제어부(28B)는, 신호(PUB, PDB) 및 프리엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 신호(PUB1∼PUB24, PDB1∼PDB24)를 생성한다. 프리엠퍼시스 제어부(28C)는, 신호(PUC, PDC) 및 프리엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 신호(PUC1∼PUC24, PDC1∼PDC24)를 생성한다. 드라이버부(29A)는, 신호(PUA1∼PUA24, PDA1∼PDA24)에 의거하여 신호(SIGA)를 생성한다. 드라이버부(29B)는, 신호(PUB1∼PUB24, PDB1∼PDB24)에 의거하여 신호(SIGB)를 생성한다. 드라이버부(29C)는, 신호(PUC1∼PUC24, PDC1∼PDC24)에 의거하여 신호(SIGC)를 생성한다.

수신 장치(30)(도 1)에서는, 수신부(40)는, 신호(SIGA, SIGB, SIGC)를 수신함과 함께, 이 신호(SIGA, SIGB, SIGC)에 의거하여, 천이 신호(RxF, RxR, RxP) 및 클록 신호(RxCK)를 생성한다. 처리부(32)는, 천이 신호(RxF, RxR, RxP) 및 클록 신호(RxCK)에 의거하여, 소정의 처리를 행한다.

(상세 동작)

다음에, 송신 장치(10)의 동작에 관해, 상세히 설명한다. 송신 장치(10)에서, 천이 검출부(25)는, 천이 신호(TxF9, TxR9, TxP9) 및 심볼 신호(D1, D2, D3)에 의거하여, 프리엠퍼시스 제어 신호(MUP, MDN)를 생성한다. 구체적으로는, 천이 검출부(25)는, 천이 신호(TxF9, TxR9, TxP9) 및 심볼 신호(D1, D2, D3)에 의거하여, 심볼 천이가, 차분(AB, BC, CA)의 어느 하나의 천이 시간이 길어질 우려가 있는 심볼 천이인지의 여부를 확인하고, 그 결과에 의거하여 프리엠퍼시스 제어 신호(MUP, MDN)를 생성한다.

도 12는, 송신 장치(10)가 프리엠퍼시스를 행하지 않는 경우에 있어서의, 차분(AB, BC, CA)의 아이 다이어그램을 모식적으로 도시하는 것이다. 도 12에 도시한 바와 같이, 천이(W21, W22)는, 다른 천이에 비하여, 천이 시간이 긴 천이이다. 천이(W21)는, -2ΔV로부터 +ΔV로 변화하는 천이이고, 천이(W22)는, +2ΔV로부터 -ΔV로 변화하는 천이이다.

천이 검출부(25)는, 천이 신호(TxF9, TxR9, TxP9) 및 심볼 신호(D1, D2, D3)에 의거하여, 심볼 천이가, 천이(W21, W22)와 같이, 차분(AB, BC, CA)의 어느 하나의 천이 시간이 길어질 우려가 있는 심볼 천이인지의 여부를 확인한다. 그리고, 천이 검출부(25)는, 도 5에 도시한 바와 같이, 천이 신호(TxF9, TxR9, TxP9)가 "000" 또는 "010"인 경우에, 차분(AB, BC, CA)의 어느 하나의 천이 시간이 길어질 우려가 있는 심볼 천이이라고 판단한다. 그리고, 천이 검출부(25)는, 도 5에서 실선으로 둘러싼 WUP로 나타낸 바와 같이, 천이 신호(TxF9, TxR9, TxP9)가 "000"이고, 또한 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)이 "+x", "+y", "+z"인 경우, 및, 천이 신호(TxF9, TxR9, TxP9)가 "010"이고, 또한 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)이 "-x", "-y", "-z"인 경우에, 프리엠퍼시스 제어 신호(MUP)를 "1"(액티브)로 한다. 또한, 천이 검출부(25)는, 도 5에서 파선으로 둘러싼 WDN로 나타낸 바와 같이, 천이 신호(TxF9, TxR9, TxP9)가 "000"이고, 또한 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)이 "-x", "-y", "-z"인 경우, 및, 천이 신호(TxF9, TxR9, TxP9)가 "010"이고, 또한 심볼 신호(D1, D2, D3)가 나타내는 심볼(DS)이 "+x", "+y", "+z"인 경우에, 프리엠퍼시스 제어 신호(MDN)를 "1"(액티브)로 한다.

그리고, 프리엠퍼시스 제어부(28A)는, 프리엠퍼시스 제어 신호(MUP2)가 "1"인 경우는, 신호(SIGA)의 전압을, 중레벨 전압(VM)보다도 약간 높은 중레벨 전압(VMplus)으로 하고, 프리엠퍼시스 제어 신호(MDN2)가 "1"인 경우에는, 신호(SIGA)의 전압을, 중레벨 전압(VM)보다도 약간 낮은 중레벨 전압(VMminus)으로 한다. 마찬가지로, 프리엠퍼시스 제어부(28B)는, 프리엠퍼시스 제어 신호(MUP2)가 "1"인 경우에는, 신호(SIGB)의 전압을, 중레벨 전압(VM)보다도 약간 높은 중레벨 전압(VMplus)으로 하고, 프리엠퍼시스 제어 신호(MDN2)가 "1"인 경우에는, 신호(SIGB)의 전압을, 중레벨 전압(VM)보다도 약간 낮은 중레벨 전압(VMminus)으로 한다. 프리엠퍼시스 제어부(28C)는, 프리엠퍼시스 제어 신호(MUP2)가 "1"인 경우에는, 신호(SIGC)의 전압을, 중레벨 전압(VM)보다도 약간 높은 중레벨 전압(VMplus)으로 하고, 프리엠퍼시스 제어 신호(MDN2)가 "1"인 경우에는, 신호(SIGC)의 전압을, 중레벨 전압(VM)보다도 약간 낮은 중레벨 전압(VMminus)으로 한다.

도 13a∼13E는, 심볼이 "+x"로부터 "+x" 이외의 심볼로 천이하는 경우에 있어서의 통신 시스템(1)의 한 동작례를 도시하는 것이고, 도 13a는, 심볼이 "+x"로부터 "-x"로 천이하는 경우를 나타내고, 도 13b는, 심볼이 "+x"로부터 "+y"로 천이하는 경우를 나타내고, 도 13c는, 심볼이 "+x"로부터 "-y"로 천이하는 경우를 나타내고, 도 13d는, 심볼이 "+x"로부터 "+z"로 천이하는 경우를 나타내고, 도 13e는, 심볼이 "+x"로부터 "-z"로 천이하는 경우를 나타낸다. 도 13a∼13E의 각각에서, (A)는, 송신 장치(10)의 출력 단자(ToutA, ToutB, ToutC)에서의 신호(SIGA, SIGB, SIGC)의 파형을 나타내고, (B)는, 수신 장치(30)에서의 차분(AB, BC, CA)의 파형을 나타낸다. 또한, 실선은, 프리엠퍼시스 동작을 행한 때의 파형을 나타내고, 파선은, 프리엠퍼시스 동작을 행하지 않는 때의 파형을 나타낸다.

도 5에 도시한 바와 같이, 심볼(DS)이 "+x"이고, 천이 신호(TxF9, TxR9, TxP9)가 "1xx"인 경우에는, 심볼이 "+x"로부터 "-x"로 천이한다(도 13a). 이때, 천이 검출부(25)는, 도 5에 도시한 바와 같이, 프리엠퍼시스 제어 신호(MUP, MDN)를 함께 "0"(비액티브)으로 한다. 이에 의해, 도 13a에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH)으로부터 저레벨 전압(VL)으로 변화하고, 신호(SIGB)는 저레벨 전압(VL)으로부터 고레벨 전압(VH)으로 변화하고, 신호(SIGC)는 중레벨 전압(VM)을 유지한다. 즉, 심볼이 "+x"로부터 "-x"로 천이하는 경우에는, 차분(AB, BC, CA)의 천이는, 모두 천이(W21, W22)에 해당하지 않기 때문에, 프리엠퍼시스 제어부(28C)는, 드라이버부(29C)가 프리엠퍼시스 동작을 행하지 않도록 제어한다.

또한, 심볼(DS)이 "+x"이고, 천이 신호(TxF9, TxR9, TxP9)가 "010"인 경우에는, 심볼이 "+x"로부터 "+y"로 천이한다(도 13b). 이때, 천이 검출부(25)는, 도 5에 도시한 바와 같이, 프리엠퍼시스 제어 신호(MDN)를 "1"(액티브)로 함과 함께, 프리엠퍼시스 제어 신호(MUP)를 "0"(비액티브)으로 한다. 이에 의해, 도 13b에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH)으로부터 중레벨 전압(VMminus)을 경유하여 중레벨 전압(VM)으로 변화하고, 신호(SIGB)는 저레벨 전압(VL)으로부터 고레벨 전압(VH)으로 변화하고, 신호(SIGC)는 중레벨 전압(VM)으로부터 저레벨 전압(VL)으로 변화한다. 이때, 프리엠퍼시스 제어부(28A)는, 송신 장치(10)가 심볼 "+y"를 출력하는 기간에서의 전반의 기간(0.5UI)에서, 신호(SIGA)의 전압을 중레벨 전압(VM)보다도 약간 낮은 중레벨 전압(VMminus)으로 하도록, 드라이버부(29A)를 제어한다. 즉, 차분(AB)의 천이는 천이(W22)에 대응하고, 차분(AB)의 천이 시간이 길어질 우려가 있기 때문에, 프리엠퍼시스 제어부(28A)는, 드라이버부(29A)가 프리엠퍼시스 동작을 행하도록 제어한다.

또한, 심볼(DS)이 "+x"이고, 천이 신호(TxF9, TxR9, TxP9)가 "011"인 경우에는, 심볼이 "+x"로부터 "-y"로 천이한다(도 13c). 이때, 천이 검출부(25)는, 도 5에 도시한 바와 같이, 프리엠퍼시스 제어 신호(MUP, MDN)를 함께 "0"(비액티브)으로 한다. 이에 의해, 도 13c에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH)으로부터 중레벨 전압(VM)으로 변화하고, 신호(SIGB)는 저레벨 전압(VL)을 유지하고, 신호(SIGC)는 중레벨 전압(VM)으로부터 고레벨 전압(VH)으로 변화한다. 즉, 심볼이 "+x"로부터 "-y"로 천이하는 경우에는, 차분(AB, BC, CA)의 천이는, 모두 천이(W21, W22)에 해당하지 않기 때문에, 프리엠퍼시스 제어부(28A)는, 드라이버부(29A)가 프리엠퍼시스 동작을 행하지 않도록 제어한다.

또한, 심볼(DS)이 "+x"이고, 천이 신호(TxF9, TxR9, TxP9)가 "000"인 경우에는, 심볼이 "+x"로부터 "+z"로 천이한다(도 13d). 이때, 천이 검출부(25)는, 도 5에 도시한 바와 같이, 프리엠퍼시스 제어 신호(MUP)를 "1"(액티브)로 함과 함께, 프리엠퍼시스 제어 신호(MDN)를 "0"(비액티브)으로 한다. 이에 의해, 도 13d에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH)으로부터 저레벨 전압(VL)으로 변화하고, 신호(SIGB)는 저레벨 전압(VL)으로부터 중레벨 전압(VMplus)을 경유하여 중레벨 전압(VM)으로 변화하고, 신호(SIGC)는 중레벨 전압(VM)으로부터 고레벨 전압(VH)으로 변화한다. 이때, 프리엠퍼시스 제어부(28B)는, 송신 장치(10)가 심볼 "+z"를 출력하는 기간에서의 전반의 기간(0.5UI)에서, 신호(SIGB)의 전압을 중레벨 전압(VM)보다도 높은 중레벨 전압(VMplus)으로 하도록, 드라이버부(29B)를 제어한다. 즉, 차분(AB)의 천이는 천이(W22)에 대응하고, 차분(AB)의 천이 시간이 길어질 우려가 있기 때문에, 프리엠퍼시스 제어부(28B)는, 드라이버부(29B)가 프리엠퍼시스 동작을 행하도록 제어한다.

또한, 심볼(DS)이 "+x"이고, 천이 신호(TxF9, TxR9, TxP9)가 "001"인 경우에는, 심볼이 "+x"로부터 "-z"로 천이한다(도 13e). 이때, 천이 검출부(25)는, 도 5에 도시한 바와 같이, 프리엠퍼시스 제어 신호(MUP, MDN)를 함께 "0"(비액티브)으로 한다. 이에 의해, 도 13e에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH)을 유지하고, 신호(SIGB)는 저레벨 전압(VL)으로부터 중레벨 전압(VM)으로 변화하고, 신호(SIGC)는 중레벨 전압(VM)으로부터 저레벨 전압(VL)으로 변화한다. 즉, 심볼이 "+x"로부터 "-z"로 천이하는 경우에는, 차분(AB, BC, CA)의 천이는, 모두 천이(W21, W22)에 해당하지 않기 때문에, 프리엠퍼시스 제어부(28B)는, 드라이버부(29B)가 프리엠퍼시스 동작을 행하지 않도록 제어한다.

또한, 이 예에서는, 심볼이 "+x"로부터 "+x" 이외의 심볼로 천이하는 경우에 관해 설명하였지만, 심볼이 "-x"로부터 "-x" 이외의 심볼로 천이하는 경우, 심볼이 "+y"로부터 "+y" 이외의 심볼로 천이하는 경우, 심볼이 "-y"로부터 "-y" 이외의 심볼로 천이하는 경우, 심볼이 "+z"로부터 "+z" 이외의 심볼로 천이하는 경우, 심볼이 "-z"로부터 "-z" 이외의 심볼로 천이하는 경우에 대해서도 마찬가지이다.

이와 같이, 통신 시스템(1)에서는, 예를 들면, 신호(SIGA)를 전압 상태(SH) 또는 전압 상태(SL)로부터 전압 상태(SM)로 변화시킬 때, 심볼 천이가, 차분(AB, BC, CA)의 어느 하나의 천이 시간이 길어질 우려가 있는 심볼 천이인 경우에는, 드라이버부(29A)가 프리엠퍼시스 동작을 행하도록 하였다. 이에 의해, 통신 시스템(1)에서는, 예를 들면 전송로(100)의 거리가 긴 경우에 있어서, 파형 품질을 높일 수 있다. 특히, 송신 장치(10)에서는, 중레벨 전압(VMplus, VMminus)을 출력하는 경우에도, 드라이버부(29A, 29B, 29C)의 출력 임피던스가 약 50[Ω]이 되도록 하였기 때문에, 파형 품질을 높일 수 있다. 그 결과, 통신 시스템(1)에서는, 통신 성능을 높일 수 있다.

또한, 통신 시스템(1)에서는, 천이 검출부(25)가, 천이 신호(TxF9, TxR9, TxP9)에 의거하여 특정한 심볼 천이를 검출하고, 프리엠퍼시스 제어부(28A, 28B, 28C)가, 그 검출 결과에 의거하여 드라이버부(29A, 29B, 29C)에 대해 프리엠퍼시스 동작을 행하게 하도록 하였다. 이에 의해, 통신 시스템(1)에서는, 예를 들면, 파형 품질이 저하될 우려가 있는 심볼 천이만에 대해, 동적으로 프리엠퍼시스 동작을 행할 수가 있기 때문에, 효과적으로 파형 품질을 높일 수 있다.

도 14a∼14D는, 통신 시스템(1)에서, 신호(SIGA)와 신호(SIGB)의 차분(AB), 신호(SIGB)와 신호(SIGC)의 차분(BC), 신호(SIGC)와 신호(SIGA)의 차분(CA)의 아이 다이어그램을 도시하는 것이다. 출력 단자(ToutA)에서의 전압 상태를 전압 상태(SM)로 설정하는 경우, 드라이버부(29A)는, 예를 들면, (10+m)개의 트랜지스터(91)를 온 상태로 함과 함께, (10-m)개의 트랜지스터(94)를 온 상태로 함에 의해, 신호(SIGA)를 중레벨 전압(VMplus)으로 하고, (10-m)개의 트랜지스터(91)를 온 상태로 함과 함께, (10+m)개의 트랜지스터(94)를 온 상태로 함에 의해, 신호(SIGA)를 중레벨 전압(VMminus)으로 한다. 도 14a는 "m=0"인 경우를 나타내고, 도 14b는 "m=1"인 경우를 나타내고, 도 14c는 "m=2"인 경우를 나타내고, 도 14d는 "m=3"인 경우를 나타낸다. "m=0"은, 프리엠퍼시스 동작을 행하지 않는 것을 나타낸다. "m"의 값을 크게 하는 만큼, 중레벨 전압(VMplus)이 높아짐과 함께, 중레벨 전압(VMminus)이 저하된다. 즉, "m"의 값이 클수록, 프리엠퍼시스 동작에 의한 중레벨 전압(VM)의 어긋남량(부스트량)이 커진다. 따라서, 도 14a∼14D에 도시한 바와 같이, "m"의 값이 크게 하는 만큼, 아이 개구를 넓게 할 수 있다. 이와 같이, 통신 시스템(1)에서는, 프리엠퍼시스 동작을 행함에 의해, 아이 개구를 넓게 할 수 있고, 그 결과, 통신 성능을 높일 수 있다.

(비교례)

다음에, 비교례라고 대비하고, 본 실시의 형태의 작용을 설명한다. 비교례에 관한 통신 시스템(1R)은, 송신 장치(10R)를 구비하고 있다. 송신 장치(10R)는, 서로 출력 단자(ToutA)에 접속된 2개의 드라이버부(29RA)와, 서로 출력 단자(ToutB)에 접속된 2개의 드라이버부(29RB)와, 서로 출력 단자(ToutC)에 접속된 2개의 드라이버부(29RC)를 갖고 있다. 이 송신 장치(10R)는, 예를 들면, 2개의 드라이버부(29RA)를 함께 동작시킴에 의해, 출력 임피던스를 약 25[Ω]으로 하고 2개의 드라이버부(29RB)를 함께 동작시킴에 의해, 출력 임피던스를 약 25[Ω]으로 하고 2개의 드라이버부(29RC)를 함께 동작시킴에 의해, 출력 임피던스를 약 25[Ω]으로 할 수 있도록 되어 있다. 송신 장치(10R)는, 이와 같이 출력 임피던스를 내림에 의해, 프리엠퍼시스 동작을 행하도록 되어 있다.

도 15a∼15E는, 심볼이 "+x"로부터 "+x" 이외의 심볼로 천이하는 경우에 있어서의 통신 시스템(1R)의 한 동작례를 도시하는 것이다. 예를 들면, 도 15a에 도시한 바와 같이, 심볼이 "+x"로부터 "-x"로 천이하는 경우에는, 신호(SIGA)는 고레벨 전압(VH)으로부터 저레벨 전압(VL)보다도 낮은 전압을 경유하여 저레벨 전압(VL)으로 변화하고, 신호(SIGB)는 저레벨 전압(VL)으로부터 고레벨 전압(VH)보다도 높은 전압을 경유하여 고레벨 전압(VH)으로 변화하고, 신호(SIGC)는 중레벨 전압(VM)을 유지한다. 그때, 송신 장치(10R)가 심볼 "-x"를 출력하는 기간에서의 전반의 기간(0.5UI)에서, 2개의 드라이버부(29RA)가 모두 동작함에 의해, 출력 임피던스가 약 25[Ω]이 되고, 2개의 드라이버부(29RB)를 함께 동작함에 의해, 출력 임피던스가 약 25[Ω]이 되고, 2개의 드라이버부(29RC)가 모두 동작함에 의해, 출력 임피던스를 약 25[Ω]이 된다. 다른 심볼 천이에 대해서도 마찬가지이다.

이와 같이, 비교례에 관한 통신 시스템(1R)에서는, 출력 임피던스를 약 25[Ω]으로 함에 의해 프리엠퍼시스 동작을 행하도록 하였기 때문에, 출력 임피던스가, 전송로(100)의 특성 임피던스와 정합(整合)하지 않는 기간이 생긴다. 따라서, 통신 시스템(1R)에서는, 파형 품질이 저하되고, 통신 성능이 저하될 우려가 있다. 또한, 통신 시스템(1R)에서는, 중레벨 전압(VM)을 출력할 때에 출력 임피던스가 과도적으로 약 25[Ω]이 되기 때문에, 데브난 종단에 의한 직류 전류가 많아지고, 그 결과, 그 직류 전류에 관한 소비 전력이 예를 들면 약 67% 증가하여 버린다. 또한, 통신 시스템(1R)에서는, 2개의 드라이버부(29RA), 2개의 드라이버부(29RB), 및 2개의 드라이버부(29RC)를 마련하였기 때문에, 회로 면적이 증대하여 버린다.

한편, 본 실시의 형태에 관한 통신 시스템(1)에서는, 온 상태로 하는 트랜지스터(91, 94)의 수를 변경함에 의해, 프리엠퍼시스 동작을 행하도록 하였기 때문에, 출력 임피던스를 약 50[Ω]으로 유지할 수 있다. 그 결과, 출력 임피던스가, 전송로(100)의 특성 임피던스와 정합하기 때문에, 파형 품질을 높일 수 있고, 통신 성능을 높일 수 있다. 또한, 통신 시스템(1)에서는, 비교례에 관한 통신 시스템(1R)에 비하여, 데브난 종단에 의한 직류 전류를 억제할 수 있기 때문에, 소비 전력을 저감할 수 있다. 또한, 통신 시스템(1)에서는, 드라이버부(29A, 29B, 29C)를 하나씩 마련하기 때문에, 비교례에 관한 통신 시스템(1R)에 비하여, 회로 면적을 작게 할 수 있다.

[효과]

이상과 같이 본 실시의 형태에서는, 심볼 천이가, 차분(AB, BC, CA)의 어느 하나의 천이 시간이 길어질 우려가 있는 심볼 천이인 경우에, 천이 후에 중레벨 전압을 출력하는 드라이버부에 프리엠퍼시스 동작을 행하게 하도록 하였다. 특히, 중레벨 전압(VMplus, VMminus)을 출력하는 경우에도, 출력 임피던스가 약 50[Ω]이 되도록 하였기 때문에, 통신 성능을 높일 수 있음과 함께, 소비 전력을 저감할 수 있다.

본 실시의 형태에서는, 천이 검출부가, 천이 신호에 의거하여 특정한 심볼 천이를 검출하고, 프리엠퍼시스 제어부가, 그 검출 결과에 의거하여 드라이버부에 대해 프리엠퍼시스 동작을 행하게 하도록 하였기 때문에, 효과적으로 통신 성능을 높일 수 있다.

[변형례 1-1]

상기 실시의 형태에서는, 20개의 트랜지스터(91)를 온 상태로 함에 의해 고레벨 전압(VH)을 생성하였지만, 이것으로 한정되는 것이 아니다. 예를 들면, 제조시의 소자 편차에 의해, 트랜지스터(91)의 온 저항과, 저항 소자(92)의 저항치와의 합이 1000[Ω]보다도 작은 경우에는, 온 상태로 하는 트랜지스터(91)의 수를 줄여도 좋다. 또한, 트랜지스터(91)의 온 저항과, 저항 소자(92)의 저항치와의 합이 1000[Ω]보다도 큰 경우에는, 온 상태로 하는 트랜지스터(91)의 수를 늘려도 좋다. 저레벨 전압(VL)을 생성하는 경우에 대해서도 마찬가지이다.

[변형례 1-2]

상기 실시의 형태에서는, 10개의 트랜지스터(91) 및 10개의 트랜지스터(94)를 온 상태로 함에 의해 중레벨 전압(VM)을 생성하였지만, 이것으로 한정되는 것이 아니다. 예를 들면, 제조시의 소자 편차에 의해, 트랜지스터(91)의 온 저항과, 저항 소자(92)의 저항치와의 합이, 트랜지스터(94)의 온 저항과, 저항 소자(93)의 저항치와의 합보다도 작은 경우에는, 온 상태로 하는 트랜지스터(91)의 수(M1)를, 온 상태로 하는 트랜지스터(94)의 수(M2)보다도 적게 하여도 좋다. 또한, 트랜지스터(91)의 온 저항과, 저항 소자(92)의 저항치와의 합이, 트랜지스터(94)의 온 저항과, 저항 소자(93)의 저항치와의 합보다도 큰 경우에는, 온 상태로 하는 트랜지스터(91)의 수(M1)를, 온 상태로 하는 트랜지스터(94)의 수(M2)보다도 많게 하여도 좋다. 이에 의해, 중레벨 전압(VM)을, 고레벨 전압(VH)과 저레벨 전압(VL)의 중간 전압에 근접시킬 수 있다.

마찬가지로, 상기 실시의 형태에서는, (10+m)개의 트랜지스터(91)를 온 상태로 함과 함께, (10-m)개의 트랜지스터(94)를 온 상태로 함에 의해 중레벨 전압(VMplus)을 생성하고, (10-m)개의 트랜지스터(91)를 온 상태로 함과 함께, (10+m)개의 트랜지스터(94)를 온 상태로 함에 의해 중레벨 전압(VMminus)을 생성하였지만, 이것으로 한정되는 것이 아니다. 이에 대신하여, 예를 들면, (M1+m1)개의 트랜지스터(91)를 온 상태로 함과 함께, (M2-m2)개의 트랜지스터(94)를 온 상태로 함에 의해 중레벨 전압(VMplus)을 생성하고, (M1-m1)개의 트랜지스터(91)를 온 상태로 함과 함께, (M2+m2)개의 트랜지스터(94)를 온 상태로 함에 의해 중레벨 전압(VMminus)을 생성하여도 좋다.

[변형례 1-3]

상기 실시의 형태에서는, 프리엠퍼시스 제어 신호(MUP2, MDN2)는, 도 8에 도시한 바와 같이, 유닛 인터벌(UI)의 시작 타이밍에서 저레벨로부터 고레벨로 변화할 수 있음과 함께, 유닛 인터벌(UI)의 시작 타이밍부터 유닛 인터벌(UI)의 반분(0.5UI)의 시간이 경과한 타이밍에서 고레벨로부터 저레벨로 변화할 수 있도록 하였지만, 이것으로 한정되는 것이 아니다. 이에 대신하여, 예를 들면, 프리엠퍼시스 제어 신호(MUP2, MDN2)는, 유닛 인터벌(UI)의 시작 타이밍에서 저레벨로부터 고레벨로 변화할 수 있음과 함께, 유닛 인터벌(UI)의 시작 타이밍부터 유닛 인터벌(UI)의 반분보다도 짧은 시간이 경과한 타이밍에서 고레벨로부터 저레벨로 변화할 수 있도록 하여도 좋다. 또한, 예를 들면, 프리엠퍼시스 제어 신호(MUP2, MDN2)는, 유닛 인터벌(UI)의 시작 타이밍에서 저레벨로부터 고레벨로 변화할 수 있음과 함께, 유닛 인터벌(UI)의 시작 타이밍부터 유닛 인터벌(UI)의 반분보다도 긴 시간이 경과한 타이밍에서 고레벨로부터 저레벨로 변화할 수 있도록 하여도 좋다.

[변형례 1-4]

상기 실시의 형태에서는, 온 상태로 하는 트랜지스터(91, 94)의 수를 변경함에 의해, 중레벨 전압(VMplus, VMminus)을 생성하였지만, 이것으로 한정되는 것이 아니다. 이하에, 본 변형례에 관해 상세히 설명한다.

도 16은, 본 변형례에 관한 출력부(26A)의 한 구성례를 도시하는 것이다. 출력부(26)는, 드라이버 제어부(27)와, 타이밍 제어부(27T)와, 임피던스 제어부(18A, 18B, 18C)와, 연산 증폭기(14)와, 용량 소자(15)와, 드라이버부(19A, 19B, 19C)를 갖고 있다.

임피던스 제어부(18A)는, 신호(PUA, PDA)에 의거하여, 신호(PUA1∼PUA24, PDA1∼PDA24, PMA)를 생성하는 것이다. 구체적으로는, 임피던스 제어부(18A)는, 신호(PUA)가 "1"이고, 신호(PDA)가 "0"인 경우에는, 신호(PUA1∼PUA24) 중의 20개를 "1"로 하고 신호(PUA1∼PUA24) 중의 나머지 4개, 신호(PDA1∼PDA24), 및 신호(PMA)를 "0"으로 한다. 또한, 임피던스 제어부(18A)는, 신호(PDA)가 "1"이고, 신호(PUA)가 "0"인 경우에는, 신호(PDA1∼PDA24) 중의 20개를 "1"로 하고 신호(PDA1∼PDA24) 중의 나머지 4개, 신호(PUA1∼PUA24), 및 신호(PMA)를 "0"으로 한다. 또한, 임피던스 제어부(18A)는, 신호(PUA, PDA)가 모두 "0"인 경우에는, 신호(PMA)를 "1"로 하고 신호(PUA1∼PUA24, PDA1∼PDA24)를 "0"으로 하도록 되어 있다.

마찬가지로, 임피던스 제어부(18B)는, 신호(PUB, PDB)에 의거하여, 신호(PUB1∼PUB24, PDB1∼PDB24, PMB)를 생성하는 것이다. 또한, 임피던스 제어부(18C)는, 신호(PUC, PDC)에 의거하여, 신호(PUC1∼PUC24, PDC1∼PDC24, PMC)를 생성하는 것이다.

연산 증폭기(14)의 정입력단자에는 중레벨 전압(VM)이 공급되고, 부입력단자는 출력 단자에 접속되어 있다. 이 구성에 의해, 연산 증폭기(14)는, 볼티지 팔로워로서 동작하고, 중레벨 전압(VM)을 출력하고, 드라이버부(19A, 19B, 19C)에 공급하도록 되어 있다. 용량 소자(15)의 일단은, 연산 증폭기(14)의 출력 단자에 접속되고, 타단은 접지되어 있다.

드라이버부(19A)는, 신호(PUA1∼PUA24, PDA1∼PDA24, PMA), 및 프리엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 신호(SIGA)를 생성하는 것이다. 드라이버부(19B)는, 신호(PUB1∼PUB24, PDB1∼PDB24, PMB), 및 프리엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 신호(SIGB)를 생성하는 것이다. 드라이버부(19C)는, 신호(PUC1∼PUC24, PDC1∼PDC24, PMC), 및 프리엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 신호(SIGC)를 생성하는 것이다.

도 17은, 드라이버부(19A)의 한 구성례를 도시하는 것이다. 또한, 드라이버부(19B, 19C)에 대해서도 마찬가지이다. 드라이버부(19A)는, 드라이버(29A1∼29A24)와, 드라이버(16A)를 갖고 있다. 드라이버(16A)는, 전류원(101, 104)과, 트랜지스터(102, 103, 106)와, 저항 소자(105)를 갖고 있다. 전류원(101)의 일단에는 전압(V1)이 공급되고, 타단은 트랜지스터(102)의 드레인에 접속되어 있다. 전류원(104)의 일단은 트랜지스터(103)의 소스에 접속되고, 타단은 접지되어 있다. 트랜지스터(102, 103)는, 이 예에서는, N채널 MOS형의 FET이다. 트랜지스터(102)의 게이트에는 프리엠퍼시스 제어 신호(MUP2)가 공급되고, 드레인은 전류원(101)의 타단에 접속되고, 소스는, 트랜지스터(103)의 드레인, 저항 소자(105)의 타단, 및 트랜지스터(106)의 소스에 접속되어 있다. 트랜지스터(103)의 게이트에는 프리엠퍼시스 제어 신호(MDN2)가 공급되고, 소스는 전류원(104)의 일단에 접속되고, 드레인은, 트랜지스터(102)의 소스, 저항 소자(105)의 타단, 및 트랜지스터(106)의 소스에 접속되어 있다. 저항 소자(105)는, 신호(SIGA)가 전압 상태(SM)가 된 경우에 있어서 출력 종단 저항으로서 기능하는 것이고, 그 저항치는 약 50[Ω]이다. 저항 소자(105)의 일단에는 연산 증폭기(14)에 의해 중레벨 전압(VM)이 공급되고, 타단은, 트랜지스터(102, 106)의 소스 및 트랜지스터(103)의 드레인에 접속되어 있다. 트랜지스터(106)는, 이 예에서는, N채널 MOS형의 FET이다. 트랜지스터(106)의 게이트에는 신호(PMA)가 공급되고, 소스에는 트랜지스터(102)의 소스, 트랜지스터(103)의 드레인, 및 저항 소자(105)의 타단에 접속되고, 드레인은 출력 단자(ToutA)에 접속되어 있다.

여기서, 연산 증폭기(14), 용량 소자(15), 및 드라이버(16A)는, 본 개시에서의 「제3의 회로」의 한 구체례에 대응한다.

이 구성에 의해, 예를 들면, 신호(SIGA)의 전압을 고레벨 전압(VH)(전압 상태(SH))으로 설정하는 경우에는, 드라이버부(19A)에서는, 24개의 트랜지스터(91) 중의 20개가 온 상태가 됨과 함께, 24개의 트랜지스터(91) 중의 나머지 4개, 24개의 트랜지스터(94), 및 트랜지스터(106)가 오프 상태가 된다. 그 결과, 신호(SIGA)가 고레벨 전압(VH)이 됨과 함께, 드라이버부(19A)의 출력 종단 저항(출력 임피던스)이 약 50[Ω](=1000/20)이 된다. 또한, 신호(SIGA)의 전압을 저레벨 전압(VL)(전압 상태(SL))으로 설정하는 경우에는, 드라이버부(19A)에서는, 24개의 트랜지스터(94) 중의 20개가 온 상태가 됨과 함께, 24개의 트랜지스터(94) 중의 나머지 4개, 24개의 트랜지스터(91), 및 트랜지스터(106)가 오프 상태가 된다. 그 결과, 신호(SIGA)가 저레벨 전압(VL)이 됨과 함께, 드라이버부(19A)의 출력 종단 저항(출력 임피던스)이 약 50[Ω]이 된다.

또한, 출력 단자(ToutA)에서의 전압 상태를 전압 상태(SM)로 설정하는 경우에는, 드라이버부(19A)에서는, 트랜지스터(106)가 온 상태가 됨과 함께, 24개의 트랜지스터(91) 및 24개의 트랜지스터(94)가 오프 상태가 된다. 이때, 프리엠퍼시스 제어 신호(MUP2, MDN2)가 모두 "0"인 경우에는, 트랜지스터(102, 103)가 오프 상태가 된다. 따라서, 신호(SIGA)는 중레벨 전압(VM)이 됨과 함께, 드라이버부(29A)의 출력 종단 저항(출력 임피던스)이 약 50[Ω]이 된다. 또한, 프리엠퍼시스 제어 신호(MUP2)가 "1"이고, 프리엠퍼시스 제어 신호(MDN2)가 "0"인 경우에는, 트랜지스터(102)가 온 상태가 됨과 함께, 트랜지스터(103)가 오프 상태가 된다. 따라서, 전류원(101), 트랜지스터(102), 저항 소자(105)의 순서로 전류가 흐르고, 그 결과, 신호(SIGA)는 중레벨 전압(VM)보다도 약간 높은 중레벨 전압(VMplus)이 된다. 이때, 드라이버부(29A)의 출력 종단 저항(출력 임피던스)은 약50[Ω]이다. 또한, 프리엠퍼시스 제어 신호(MDN2)가 "1"이고, 프리엠퍼시스 제어 신호(MUP2)가 "0"인 경우에는, 트랜지스터(103)가 온 상태가 됨과 함께, 트랜지스터(102)가 오프 상태가 된다. 따라서, 저항 소자(105), 트랜지스터(103), 전류원(104)의 순서로 전류가 흐르고, 그 결과, 신호(SIGA)는 중레벨 전압(VM)보다도 약간 낮은 중레벨 전압(VMminus)이 된다. 이때, 드라이버부(29A)의 출력 종단 저항(출력 임피던스)은 약 50[Ω]이다.

이와 같이 구성하여도, 상기 실시의 형태의 경우와 같은 효과를 얻을 수 있다.

[기타의 변형례]

또한, 이들의 변형례 중의 2 이상을 조합시켜도 좋다.

<2. 제2의 실시의 형태>

다음에, 제2의 실시의 형태에 관한 통신 시스템(2)에 관해 설명한다. 본 실시의 형태는, 천이 후에 고레벨 전압(VH) 또는 저레벨 전압(VL)을 출력하는 드라이버부에도 프리엠퍼시스 동작을 행하게 하는 것이다. 또한, 상기 제1의 실시의 형태에 관한 통신 시스템(1)과 실질적으로 동일한 구성 부분에는 동일한 부호를 붙이고, 적절히 설명을 생략한다.

도 1에 도시한 바와 같이, 통신 시스템(2)은, 송신 장치(50)를 구비하고 있다. 송신 장치(50)는, 송신부(60)를 갖고 있다. 도 4에 도시한 바와 같이, 송신부(60)는, 출력부(66)를 갖고 있다.

도 18은, 출력부(66)의 한 구성례를 도시하는 것이다. 출력부(66)는, 드라이버 제어부(27)와, 타이밍 제어부(27T)와, 프리엠퍼시스 제어부(68A, 68B, 68C)와, 드라이버부(69A, 69B, 69C)를 갖고 있다.

프리엠퍼시스 제어부(68A)는, 신호(PUA, PDA) 및 프리엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 8개의 신호(PUAA0, PUAB0, PUAA1, PUAB1, PDAA0, PDAB0, PDAA1, PDAB1)를 생성하는 것이다. 드라이버부(69A)는, 8개의 신호(PUAA0, PUAB0, PUAA1, PUAB1, PDAA0, PDAB0, PDAA1, PDAB1)에 의거하여, 신호(SIGA)를 생성하는 것이다.

프리엠퍼시스 제어부(68B)는, 신호(PUB, PDB) 및 프리엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 8개의 신호(PUBA0, PUBB0, PUBA1, PUBB1, PDBA0, PDBB0, PDBA1, PDBB1)를 생성하는 것이다. 드라이버부(69B)는, 8개의 신호(PUBA0, PUBB0, PUBA1, PUBB1, PDBA0, PDBB0, PDBA1, PDBB1)에 의거하여, 신호(SIGB)를 생성하는 것이다.

프리엠퍼시스 제어부(68C)는, 신호(PUC, PDC) 및 프리엠퍼시스 제어 신호(MUP2, MDN2)에 의거하여, 8개의 신호(PUCA0, PUCB0, PUCA1, PUCB1, PDCA0, PDCB0, PDCA1, PDCB1)를 생성하는 것이다. 드라이버부(69C)는, 8개의 신호(PUCA0, PUCB0, PUCA1, PUCB1, PDCA0, PDCB0, PDCA1, PDCB1)에 의거하여, 신호(SIGC)를 생성하는 것이다.

도 19는, 드라이버부(69A)의 한 구성례를 도시하는 것이다. 또한, 드라이버부(19B, 19C)에 대해서도 마찬가지이다. 드라이버부(69A)는, M개의 회로(UA0)(회로(UA0₁∼UA0_M))와, N개의 회로(UB0)(회로(UB0₁∼UB0_N))와, M개의 회로(UA1)(회로(UA1₁∼UA1_M))와, N개의 회로(UB1)(회로(UB1₁∼UB1_N))와, M개의 회로(DA0)(회로(DA0₁∼DA0_M))와, N개의 회로(DB0)(회로(DB0₁∼DB0_N))와, M개의 회로(DA1)(회로(DA1₁∼DA1_M))와, N개의 회로(DB1)(회로(DB1₁∼DB1_N))를 갖고 있다. 여기서, "M"은 "N"보다도 큰 수이다.

회로(UA0₁∼UA0_M, UB0₁∼UB0N, UA1₁∼UA1_M, UB1₁∼UB1N)의 각각은, 트랜지스터(91)와, 저항 소자(92)를 갖고 있다. 회로(UA0₁∼UA0_M)에서의 트랜지스터(91)의 게이트에는, 신호(PUAA0)가 각각 공급되고 있다. 회로(UB0₁∼UB0_N)에서의 트랜지스터(91)의 게이트에는, 신호(PUAB0)가 각각 공급되고 있다. 회로(UA1₁∼UA1_M)에서의 트랜지스터(91)의 게이트에는, 신호(PUAA1)가 각각 공급되고 있다. 회로(UB1₁∼UB1_N)에서의 트랜지스터(91)의 게이트에는, 신호(PUAB1)가 각각 공급되고 있다.

회로(DA0₁∼DA0_M, DB0₁∼DB0N, DA1₁∼DA1_M, DB1₁∼DB1_N)의 각각은, 저항 소자(93)와, 트랜지스터(94)를 갖고 있다. 회로(DA0₁∼DA0_M)에서의 트랜지스터(94)의 게이트에는, 신호(PDAA0)가 각각 공급되고 있다. 회로(DB0₁∼DB0_N)에서의 트랜지스터(94)의 게이트에는, 신호(PDAB0)가 각각 공급되고 있다. 회로(DA1₁∼DA1_M)에서의 트랜지스터(94)의 게이트에는, 신호(PDAA1)가 각각 공급되고 있다. 회로(DB1₁∼DB1_N)에서의 트랜지스터(94)의 게이트에는, 신호(PDAB1)가 각각 공급되고 있다.

도 20은, 프리엠퍼시스 제어부(68A) 및 드라이버부(69A)의 한 동작례를 도시하는 것이다. 또한, 프리엠퍼시스 제어부(68B) 및 드라이버부(69B)에 대해서도 마찬가지이고, 프리엠퍼시스 제어부(68C) 및 드라이버부(69C)에 대해서도 마찬가지이다. 여기서, "X"는, "0"이여도 좋고 "1"이여도 좋은 것을 나타낸다.

프리엠퍼시스 제어부(68A)는, 예를 들면, 신호(PUA, PDA)가 "10"이고, 프리엠퍼시스 제어 신호(MUP2, MDN2)가 "0X"인 경우에는, 신호(PUAA0, PUAB0, PUAA1, PUAB1, PDAA0, PDAB0, PDAA1, PDAB1)를 "11110000"으로 한다. 이에 의해, 드라이버부(69A)에서는, 회로(UA0₁∼UA0_M, UB0₁∼UB0_N, UA1₁∼UA1_M, UB1₁∼UB1_N)에서의 트랜지스터(91)가 온 상태가 된다. 그 결과, 신호(SIGA)는, 고레벨 전압(VH)이 됨과 함께, 드라이버부(69A)의 출력 종단 저항(출력 임피던스)이 약 50[Ω]이 된다.

또한, 프리엠퍼시스 제어부(68A)는, 예를 들면, 신호(PUA, PDA)가 "10"이고, 프리엠퍼시스 제어 신호(MUP2, MDN2)가 "10"인 경우에는, 신호(PUAA0, PUAB0, PUAA1, PUAB1, PDAA0, PDAB0, PDAA1, PDAB1)를 "10110001"로 한다. 이에 의해, 드라이버부(69A)에서는, 회로(UA0₁∼UA0_M, UA1₁∼UA1_M, UB1₁∼UB1_N)에서의 트랜지스터(91)가 온 상태가 됨과 함께, 회로(DB1₁∼DB1_N)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)는, 고레벨 전압(VH)보다도 약간 낮은 고레벨 전압(VHminus)이 됨과 함께, 드라이버부(69A)의 출력 종단 저항(출력 임피던스)이 약 50[Ω]이 된다.

또한, 프리엠퍼시스 제어부(68A)는, 예를 들면, 신호(PUA, PDA)가 "11"이고, 프리엠퍼시스 제어 신호(MUP2, MDN2)가 "10"인 경우에는, 신호(PUAA0, PUAB0, PUAA1, PUAB1, PDAA0, PDAB0, PDAA1, PDAB1)를 "11011000"으로 한다. 이에 의해, 드라이버부(69A)에서는, 회로(UA0₁∼UA0_M, UB0₁∼UB0_N, UB1₁∼UB1_N)에서의 트랜지스터(91)가 온 상태가 됨과 함께, 회로(DA0₁∼DA0_M)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)는, 중레벨 전압(VM)보다도 약간 높은 중레벨 전압(VMplus)이 됨과 함께, 드라이버부(69A)의 출력 종단 저항(출력 임피던스)이 약 50[Ω]이 된다.

또한, 프리엠퍼시스 제어부(68A)는, 예를 들면, 신호(PUA, PDA)가 "11"이고, 프리엠퍼시스 제어 신호(MUP2, MDN2)가 "00"인 경우에는, 신호(PUAA0, PUAB0, PUAA1, PUAB1, PDAA0, PDAB0, PDAA1, PDAB1)를 "11001100"으로 한다. 이에 의해, 드라이버부(69A)에서는, 회로(UA0₁∼UA0_M, UB0₁∼UB0_N)에서의 트랜지스터(91)가 온 상태가 됨과 함께, 회로(DA0₁∼DA0_M, DB0₁∼DB0_N)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)는, 중레벨 전압(VM)이 됨과 함께, 드라이버부(69A)의 출력 종단 저항(출력 임피던스)이 약 50[Ω]이 된다.

또한, 프리엠퍼시스 제어부(68A)는, 예를 들면, 신호(PUA, PDA)가 "11"이고, 프리엠퍼시스 제어 신호(MUP2, MDN2)가 "01"인 경우에는, 신호(PUAA0, PUAB0, PUAA1, PUAB1, PDAA0, PDAB0, PDAA1, PDAB1)를 "10001101"로 한다. 이에 의해, 드라이버부(69A)에서는, 회로(UA0₁∼UA0_M)에서의 트랜지스터(91)가 온 상태가 됨과 함께, 회로(DA0₁∼DA0_M, DB0₁∼DB0N, DB1₁∼DB1_N)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)는, 중레벨 전압(VM)보다도 약간 낮은 중레벨 전압(VMminus)이 됨과 함께, 드라이버부(69A)의 출력 종단 저항(출력 임피던스)이 약 50[Ω]이 된다.

또한, 프리엠퍼시스 제어부(68A)는, 예를 들면, 신호(PUA, PDA)가 "01"이고, 프리엠퍼시스 제어 신호(MUP2, MDN2)가 "01"인 경우에는, 신호(PUAA0, PUAB0, PUAA1, PUAB1, PDAA0, PDAB0, PDAA1, PDAB1)를 "01001110"으로 한다. 이에 의해, 드라이버부(69A)에서는, 회로(UB0₁∼UB0_N)에서의 트랜지스터(91)가 온 상태가 됨과 함께, 회로(DA0₁∼DA0_M, DB0₁∼DB0N, DA1₁∼DA1_M)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)는, 저레벨 전압(VL)보다도 약간 높은 저레벨 전압(VLplus)이 됨과 함께, 드라이버부(69A)의 출력 종단 저항(출력 임피던스)이 약 50[Ω]이 된다.

또한, 프리엠퍼시스 제어부(68A)는, 예를 들면, 신호(PUA, PDA)가 "01"이고, 프리엠퍼시스 제어 신호(MUP2, MDN2)가 "X0"인 경우에는, 신호(PUAA0, PUAB0, PUAA1, PUAB1, PDAA0, PDAB0, PDAA1, PDAB1)를 "00001111"로 한다. 이에 의해, 드라이버부(69A)에서는, 회로(DA0₁∼DA0_M, DB0₁∼DB0N, DA1₁∼DA1_M, DB1₁∼DB1_N)에서의 트랜지스터(94)가 온 상태가 된다. 그 결과, 신호(SIGA)는, 저레벨 전압(VL)이 됨과 함께, 드라이버부(69A)의 출력 종단 저항(출력 임피던스)이 약 50[Ω]이 된다.

여기서, 회로(UA0₁∼UA0_M, UB0₁∼UB0_N, UA1₁∼UA1_M, UB1₁∼UB1_N)는, 본 개시에서의 「복수의 제1의 서브 회로」의 한 구체례에 대응한다. 회로(DA0₁∼DA0_M, DB0₁∼DB0N, DA1₁∼DA1_M, DB1₁∼DB1_N)는, 본 개시에서의 「복수의 제2의 서브 회로」의 한 구체례에 대응한다.

도 21a, 21B, 21C는, 심볼 "-z"를 출력한 때의, 드라이버부(69A)의 한 동작례를 도시하는 것이고, 도 21a는, 프리엠퍼시스 제어 신호(MUP2, MDN2)가 "00"인 경우를 나타내고, 도 21b는, 프리엠퍼시스 제어 신호(MUP2, MDN2)가 "10"인 경우를 나타내고, 도 21c는, 프리엠퍼시스 제어 신호(MUP2, MDN2)가 "01"인 경우를 나타낸다. 도 21a, 21B, 21C에서, 회로(UA0₁∼UA0_M, UB0₁∼UB0_N, UA1₁∼UA1_M, UB1₁∼UB1N) 중, 실선으로 도시한 회로는, 트랜지스터(91)가 온 상태로 되어 있는 회로를 나타내고, 파선으로 도시한 회로는, 트랜지스터(91)가 오프 상태로 되어 있는 회로를 나타낸다. 마찬가지로, 회로(DA0₁∼DA0_M, DB0₁∼DB0_N, DA1₁∼DA1_M, DB1₁∼DB1_N) 중, 실선으로 도시한 회로는, 트랜지스터(94)가 온 상태로 되어 있는 회로를 나타내고, 파선으로 도시한 회로는, 트랜지스터(94)가 오프 상태로 되어 있는 회로를 나타낸다.

프리엠퍼시스 제어 신호(MUP2, MDN2)가 "00"인 경우에는, 도 21a에 도시한 바와 같이, 드라이버부(69A)에서는, M개의 회로(UA0), N개의 회로(UB0), M개의 회로(UA1), 및 N개의 회로(UB1)에서의 트랜지스터(91)가 온 상태가 된다. 또한, 드라이버부(69B)에서는, M개의 회로(UA0) 및 N개의 회로(UB0)에서의 트랜지스터(91)가 온 상태가 됨과 함께, M개의 회로(DA0) 및 N개의 회로(DB0)에서의 트랜지스터(94)가 온 상태가 된다. 또한, 드라이버부(69C)에서는, M개의 회로(DA0), N개의 회로(DB0), M개의 회로(DA1), 및 N개의 회로(DB1)에서의 트랜지스터(94)가 온 상태가 된다. 이에 의해, 신호(SIGA)의 전압은 고레벨 전압(VH)이 되고, 신호(SIGB)의 전압은 중레벨 전압(VM)이 되고, 신호(SIGC)의 전압은 저레벨 전압(VL)이 된다.

프리엠퍼시스 제어 신호(MUP2, MDN2)가 "10"인 경우에는, 도 21b에 도시한 바와 같이, 드라이버부(69A)에서는, M개의 회로(UA0), M개의 회로(UA1), 및 N개의 UB1에서의 트랜지스터(91)가 온 상태가 됨과 함께, N개의 회로(DB1)에서의 트랜지스터(94)가 온 상태가 된다. 또한, 드라이버부(69B)에서는, M개의 회로(UA0), N개의 회로(UB0), 및 N개의 회로(UB1)에서의 트랜지스터(91)가 온 상태가 됨과 함께, M개의 회로(DA0)에서의 트랜지스터(94)가 온 상태가 된다. 또한, 드라이버부(69C)에서는, M개의 회로(DA0), N개의 회로(DB0), M개의 회로(DA1), 및 N개의 회로(DB1)에서의 트랜지스터(94)가 온 상태가 된다. 이에 의해, 신호(SIGA)의 전압은 고레벨 전압(VH)보다 약간 낮은 고레벨 전압(VHminus)이 되고, 신호(SIGB)의 전압은 중레벨 전압(VM)보다 약간 높은 중레벨 전압(VMplus)이 되고, 신호(SIGC)의 전압은 저레벨 전압(VL)이 된다. 즉, 드라이버부(69A)는, 도 21a의 경우에 비하여, N개의 회로(UB0)에서의 트랜지스터(91)를 오프 상태로 함과 함께, N개의 회로(DB1)에서의 트랜지스터(94)를 온 상태로 함에 의해, 신호(SIGA)의 전압을, 고레벨 전압(VH)으로부터 고레벨 전압(VHminus)으로 내리고 있다. 또한, 드라이버부(69B)는, 도 21a의 경우에 비하여, N개의 회로(UB1)에서의 트랜지스터(91)를 온 상태로 함과 함께, N개의 회로(DB0)에서의 트랜지스터(94)를 오프 상태로 함에 의해, 신호(SIGB)의 전압을, 중레벨 전압(VM)으로부터 중레벨 전압(VMplus)으로 올리고 있다.

프리엠퍼시스 제어 신호(MUP2, MDN2)가 "01"인 경우에는, 도 21c에 도시한 바와 같이, 드라이버부(69A)에서는, M개의 회로(UA0), N개의 회로(UB0), M개의 회로(UA1), 및 N개의 회로(UB1)에서의 트랜지스터(91)가 온 상태가 된다. 또한, 드라이버부(69B)에서는, M개의 회로(UA0)에서의 트랜지스터(91)가 온 상태가 됨과 함께, M개의 회로(DA0), N개의 회로(DB), 및 N개의 회로(DB1)에서의 트랜지스터(94)가 온 상태가 된다. 또한, 드라이버부(69C)에서는, N개의 회로(UB0)에서의 트랜지스터(91)가 온 상태가 됨과 함께, M개의 회로(DA0), N개의 회로(DB0), 및 M개의 회로(DA1)에서의 트랜지스터(94)가 온 상태가 된다. 이에 의해, 신호(SIGA)의 전압은 고레벨 전압(VH)이 되고, 신호(SIGB)의 전압은 중레벨 전압(VM)보다 약간 낮은 중레벨 전압(VMminus)이 되고, 신호(SIGC)의 전압은 저레벨 전압(VL)보다 약간 높은 저레벨 전압(VLplus)이 된다. 즉, 드라이버부(69B)는, 도 21a의 경우에 비하여, N개의 회로(UB0)에서의 트랜지스터(91)를 오프 상태로 함과 함께, N개의 회로(DB1)에서의 트랜지스터(94)를 온 상태로 함에 의해, 신호(SIGB)의 전압을, 중레벨 전압(VM)으로부터 중레벨 전압(VMminus)에 내리고 있다. 또한, 드라이버부(69C)는, 도 21a의 경우에 비하여, N개의 회로(UB0)에서의 트랜지스터(91)를 온 상태로 함과 함께, N개의 회로(DB1)에서의 트랜지스터(94)를 오프 상태로 함에 의해, 신호(SIGC)의 전압을, 저레벨 전압(VL)으로부터 저레벨 전압(VLplus)으로 올리고 있다.

도 22a∼22E는, 심볼이 "+x"로부터 "+x" 이외의 심볼로 천이하는 경우에 있어서의 통신 시스템(2)의 한 동작례를 도시하는 것이다.

도 5에 도시한 바와 같이, 심볼(DS)이 "+x"이고, 천이 신호(TxF9, TxR9, TxP9)가 "1xx"인 경우에는, 심볼이 "+x"로부터 "-x"로 천이한다(도 22a). 이때, 천이 검출부(25)는, 도 5에 도시한 바와 같이, 프리엠퍼시스 제어 신호(MUP, MDN)를 함께 "0"(비액티브)으로 한다. 이에 의해, 도 22a에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH)으로부터 저레벨 전압(VL)으로 변화하고, 신호(SIGB)는 저레벨 전압(VL)으로부터 고레벨 전압(VH)으로 변화하고, 신호(SIGC)는 중레벨 전압(VM)을 유지한다. 즉, 심볼이 "+x"로부터 "-x"로 천이하는 경우에는, 차분(AB, BC, CA)의 천이는, 모두 천이(W21, W22)에 해당하지 않기 때문에, 프리엠퍼시스 제어부(68A, 68B, 68C)는, 드라이버부(69A, 69B, 69C)가 프리엠퍼시스 동작을 행하지 않도록 제어한다.

또한, 심볼(DS)이 "+x"이고, 천이 신호(TxF9, TxR9, TxP9)가 "010"인 경우에는, 심볼이 "+x"로부터 "+y"로 천이한다(도 22b). 이때, 천이 검출부(25)는, 도 5에 도시한 바와 같이, 프리엠퍼시스 제어 신호(MDN)를 "1"(액티브)로 함과 함께, 프리엠퍼시스 제어 신호(MUP)를 "0"(비액티브)으로 한다. 이에 의해, 도 22b에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH)으로부터 중레벨 전압(VMminus)을 경유하여 중레벨 전압(VM)으로 변화하고, 신호(SIGB)는 저레벨 전압(VL)으로부터 고레벨 전압(VH)으로 변화하고, 신호(SIGC)는 중레벨 전압(VM)으로부터 저레벨 전압(VLplus)을 경유하여 저레벨 전압(VL)으로 변화한다. 이때, 프리엠퍼시스 제어부(68A)는, 송신 장치(50)가 심볼 "+y"를 출력하는 기간에서의 전반의 기간(0.5UI)에서, 신호(SIGA)의 전압을 중레벨 전압(VM)보다도 약간 낮은 중레벨 전압(VMminus)으로 하도록, 드라이버부(69A)를 제어한다. 마찬가지로, 프리엠퍼시스 제어부(68C)는, 송신 장치(50)가 심볼 "+y"를 출력하는 기간에서의 전반의 기간(0.5UI)에서, 신호(SIGC)의 전압을 저레벨 전압(VL)보다도 약간 높은 저레벨 전압(VLplus)으로 하도록, 드라이버부(69C)를 제어한다. 즉, 차분(AB)의 천이는 천이(W22)에 대응하고, 차분(AB)의 천이 시간이 길어질 우려가 있기 때문에, 프리엠퍼시스 제어부(68A, 68C)는, 드라이버부(69A, 69C)가 프리엠퍼시스 동작을 행하도록 제어한다.

또한, 심볼(DS)이 "+x"이고, 천이 신호(TxF9, TxR9, TxP9)가 "011"인 경우에는, 심볼이 "+x"로부터 "-y"로 천이한다(도 22c). 이때, 천이 검출부(25)는, 도 5에 도시한 바와 같이, 프리엠퍼시스 제어 신호(MUP, MDN)를 함께 "0"(비액티브)으로 한다. 이에 의해, 도 22c에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH)으로부터 중레벨 전압(VM)으로 변화하고, 신호(SIGB)는 저레벨 전압(VL)을 유지하고, 신호(SIGC)는 중레벨 전압(VM)으로부터 고레벨 전압(VH)으로 변화한다. 즉, 심볼이 "+x"로부터 "-y"로 천이하는 경우에는, 차분(AB, BC, CA)의 천이는, 모두 천이(W21, W22)에 해당하지 않기 때문에, 프리엠퍼시스 제어부(68A, 68B, 68C)는, 드라이버부(69A, 69B, 69C)가 프리엠퍼시스 동작을 행하지 않도록 제어한다.

또한, 심볼(DS)이 "+x"이고, 천이 신호(TxF9, TxR9, TxP9)가 "000"인 경우에는, 심볼이 "+x"로부터 "+z"로 천이한다(도 22d). 이때, 천이 검출부(25)는, 도 5에 도시한 바와 같이, 프리엠퍼시스 제어 신호(MUP)를 "1"(액티브)로 함과 함께, 프리엠퍼시스 제어 신호(MDN)를 "0"(비액티브)으로 한다. 이에 의해, 도 22d에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH)으로부터 저레벨 전압(VL)으로 변화하고, 신호(SIGB)는 저레벨 전압(VL)으로부터 중레벨 전압(VMplus)을 경유하여 중레벨 전압(VM)으로 변화하고, 신호(SIGC)는 중레벨 전압(VM)으로부터 고레벨 전압(VHminus)을 경유하여 고레벨 전압(VH)으로 변화한다. 이때, 프리엠퍼시스 제어부(68B)는, 송신 장치(50)가 심볼 "+z"를 출력하는 기간에서의 전반의 기간(0.5UI)에서, 신호(SIGB)의 전압을 중레벨 전압(VM)보다도 높은 중레벨 전압(VMplus)으로 하도록, 드라이버부(69B)를 제어한다. 마찬가지로, 프리엠퍼시스 제어부(68C)는, 송신 장치(50)가 심볼 "+z"를 출력하는 기간에서의 전반의 기간(0.5UI)에서, 신호(SIGC)의 전압을 고레벨 전압(VH)보다도 낮은 고레벨 전압(VHminus)으로 하도록, 드라이버부(69C)를 제어한다. 즉, 차분(AB)의 천이는 천이(W22)에 대응하고, 차분(AB)의 천이 시간이 길어질 우려가 있기 때문에, 프리엠퍼시스 제어부(68B, 68C)는, 드라이버부(69B, 69C)가 프리엠퍼시스 동작을 행하도록 제어한다.

또한, 심볼(DS)이 "+x"이고, 천이 신호(TxF9, TxR9, TxP9)가 "001"인 경우에는, 심볼이 "+x"로부터 "-z"로 천이한다(도 22e). 이때, 천이 검출부(25)는, 도 5에 도시한 바와 같이, 프리엠퍼시스 제어 신호(MUP, MDN)를 함께 "0"(비액티브)으로 한다. 이에 의해, 도 22e에 도시한 바와 같이, 신호(SIGA)는 고레벨 전압(VH)을 유지하고, 신호(SIGB)는 저레벨 전압(VL)으로부터 중레벨 전압(VM)으로 변화하고, 신호(SIGC)는 중레벨 전압(VM)으로부터 저레벨 전압(VL)으로 변화한다. 즉, 심볼이 "+x"로부터 "-z"로 천이하는 경우에는, 차분(AB, BC, CA)의 천이는, 모두 천이(W21, W22)에 해당하지 않기 때문에, 프리엠퍼시스 제어부(68A, 68B, 68C)는, 드라이버부(69A, 69B, 69C)가 프리엠퍼시스 동작을 행하지 않도록 제어한다.

이와 같이, 통신 시스템(2)에서는, 천이 후에 중레벨 전압(VM)을 출력하는 드라이버부뿐만 아니라, 고레벨 전압(VH) 또는 저레벨 전압(VL)을 출력하는 드라이버부에도 프리엠퍼시스 동작을 행하게 하도록 하였다. 이에 의해, 통신 시스템(2)에서는, 프리엠퍼시스가 강하게 작용하기 때문에, 통신 시스템(1)에 비하여, 예를 들면 전송로(100)의 거리가 더욱 긴 경우에 있어서, 파형 품질을 높일 수 있다.

도 23은, 통신 시스템(2)에서, 신호(SIGA)와 신호(SIGB)의 차분(AB), 신호(SIGB)와 신호(SIGC)의 차분(BC), 신호(SIGC)와 신호(SIGA)의 차분(CA)의 아이 다이어그램을 도시하는 것이다. 본 실시의 형태에 관한 통신 시스템(2)(도 23)에서는, 프리엠퍼시스가 강하게 작용하기 때문에, 제1의 실시의 형태에 관한 통신 시스템(1)의 경우(도 14b∼14C)보다, 아이 개구를 넓힐 수 있다. 그 결과, 통신 시스템(2)에서는, 통신 성능을 높일 수 있다.

또한, 통신 시스템(2)에서는, 도 22b에 도시한 바와 같이, 드라이버부(69A, 69B, 69C) 중의 어느 드라이버부가 중레벨 전압(VM)보다 낮은 중레벨 전압(VMminus)을 출력한` 경우에는, 다른 드라이버부가 저레벨 전압(VL)보다 높은 저레벨 전압(VLplus)을 출력하도록 하였다. 또한, 도 22d에 도시한 바와 같이, 드라이버부(69A, 69B, 69C) 중의 어느 드라이버부가 중레벨 전압(VM)보다 높은 중레벨 전압(VMplus)을 출력하는 경우에는, 다른 드라이버부가 고레벨 전압(VH)보다 낮은 고레벨 전압(VHminus)을 출력하도록 하였다. 이에 의해, 통신 시스템(2)에서는, 3개의 신호(SIGA, SIGB, SIGC)의 평균 전압인 커먼 모드 전압의 변동을 억제할 수 있다. 그 결과, 통신 시스템(2)에서는, 전자 방해(EMI ; Electro-Magnetic Interference)가 생길 우려를 저감할 수 있기 때문에, 통신 성능을 높일 수 있다.

이상과 같이 본 실시의 형태에서는, 천이 후에 중레벨 전압(VM)을 출력하는 드라이버부뿐만 아니라, 고레벨 전압(VH) 또는 저레벨 전압(VL)을 출력하는 드라이버부에도 프리엠퍼시스 동작을 행하게 하도록 하였기 때문에, 통신 성능을 높일 수 있다.

본 실시의 형태에서는, 어느 드라이버부가 중레벨 전압(VMminus)을 출력한` 경우에는, 다른 드라이버부가 저레벨 전압(VLplus)을 출력하고, 어느 드라이버부가 중레벨 전압(VMplus)을 출력하는 경우에는, 다른 드라이버부가 고레벨 전압(VHminus)을 출력하도록 하였기 때문에, 커먼 모드 전압의 변동을 억제할 수 있다. 그 결과, 전자 방해가 생길 우려를 저감할 수 있기 때문에, 통신 성능을 높일 수 있다.

<3. 적용례>

다음에, 상기 실시의 형태 및 변형례에서 설명한 통신 시스템의 적용례에 관해 설명한다.

(적용례 1)

도 24는, 상기 실시의 형태 등의 통신 시스템이 적용된 스마트폰(300)(다기능 휴대 전화)의 외관을 도시하는 것이다. 이 스마트폰(300)에는, 다양한 디바이스가 탑재되어 있고, 그들의 디바이스 사이에서 데이터의 교환을 행하는 통신 시스템에 있어서, 상기 실시의 형태 등의 통신 시스템이 적용되어 있다.

도 25는, 스마트폰(300)에 사용되는 어플리케이션 프로세서(310)의 한 구성례를 도시하는 것이다. 어플리케이션 프로세서(310)는, CPU(Central Processing Unit)(311)와, 메모리 제어부(312)와, 전원 제어부(313)와, 외부 인터페이스(314)와, GPU(Graphics Processing Unit)(315)와, 미디어 처리부(316)와, 디스플레이 제어부(317)와, MIPI(Mobile Industry Processor Interface) 인터페이스(318)를 갖고 있다. CPU(311), 메모리 제어부(312), 전원 제어부(313), 외부 인터페이스(314), GPU(315), 미디어 처리부(316), 디스플레이 제어부(317)는, 이 예에서는, 시스템 버스(319)에 접속되고, 이 시스템 버스(319)를 통하여, 서로 데이터의 교환을 할 수 있도록 되어 있다.

CPU(311)는, 프로그램에 따라, 스마트폰(300)에서 취급되는 다양한 정보를 처리하는 것이다. 메모리 제어부(312)는, CPU(311)가 정보 처리를 행할 때에 사용하는 메모리(501)를 제어하는 것이다. 전원 제어부(313)는, 스마트폰(300)의 전원을 제어하는 것이다.

외부 인터페이스(314)는, 외부 디바이스와 통신하기 위한 인터페이스이고, 이 예에서는, 무선 통신부(502) 및 이미지 센서(410)와 접속되어 있다. 무선 통신부(502)는, 휴대 전화의 기지국과 무선 통신을 하는 것이고, 예를 들면, 베이스밴드부나, RF(Radio Frequency) 프런트 엔드부 등을 포함하여 구성된다. 이미지 센서(410)는, 화상을 취득하는 것이고, 예를 들면 CMOS 센서를 포함하여 구성된다.

GPU(315)는, 화상 처리를 행하는 것이다. 미디어 처리부(316)는, 음성이나, 문자나, 도형 등의 정보를 처리하는 것이다. 디스플레이 제어부(317)는, MIPI 인터페이스(318)를 이용`하여, 디스플레이(504)를 제어하는 것이다. MIPI 인터페이스(318)는, 화상 신호를 디스플레이(504)에 송신하는 것이다. 화상 신호로서는, 예를 들면, YUV 형식이나 RGB 형식 등의 신호를 이용할 수 있다. MIPI 인터페이스(318)는, 예를 들면 수정 진동자를 포함하는 발진 회로(330)로부터 공급되는 기준 클록에 의거하여 동작하도록 되어 있다. 이 MIPI 인터페이스(318)와 디스플레이(504) 사이의 통신 시스템에는, 예를 들면, 상기 실시의 형태 등의 통신 시스템이 적용된다.

도 26은, 이미지 센서(410)의 한 구성례를 도시하는 것이다. 이미지 센서(410)는, 센서부(411)와, ISP(Image Signal Processor)(412)와, JPEG(Joint Photographic Experts Group) 인코더(413)와, CPU(414)와, RAM(Random Access Memory)(415)과, ROM(Read Only Memory)(416)과, 전원 제어부(417)와, I²C(Inter-Integrated Circuit) 인터페이스(418)와, MIPI 인터페이스(419)를 갖고 있다. 이들의 각 블록은, 이 예에서는, 시스템 버스(420)에 접속되고, 이 시스템 버스(420)를 이용`하여, 서로 데이터의 교환을 할 수 있도록 되어 있다.

센서부(411)는, 화상을 취득하는 것이고, 예를 들면 CMOS 센서에 의해 구성되는 것이다. ISP(412)는, 센서부(411)가 취득한 화상에 대해 소정의 처리를 행하는 것이다. JPEG 인코더(413)는, ISP(412)가 처리한 화상을 인코드하여 JPEG 형식의 화상을 생성하는 것이다. CPU(414)는, 프로그램에 따라 이미지 센서(410)의 각 블록을 제어하는 것이다. RAM(415)은, CPU(414)가 정보 처리를 행할 때에 사용한 메모리이다. ROM(416)은, CPU(414)에서의 실행된` 프로그램이나 캘리브레이션에 의해 얻어진 설정치 등을 기억하는 것이다. 전원 제어부(417)는, 이미지 센서(410)의 전원을 제어하는 것이다. I²C 인터페이스(418)는, 어플리케이션 프로세서(310)로부터 제어 신호를 수취하는 것이다. 또한, 도시하지 않지만, 이미지 센서(410)는, 어플리케이션 프로세서(310)로부터, 제어 신호에 더하여 클록 신호도 수취하도록 되어 있다. 구체적으로는, 이미지 센서(410)는, 다양한 주파수의 클록 신호에 의거하여 동작할 수 있도록 구성되어 있다. MIPI 인터페이스(419)는, 화상 신호를 어플리케이션 프로세서(310)에 송신하는 것이다. 화상 신호로서는, 예를 들면, YUV 형식이나 RGB 형식 등의 신호를 이용할 수 있다. MIPI 인터페이스(419)는, 예를 들면 수정 진동자를 포함하는 발진 회로(430)로부터 공급되는 기준 클록에 의거하여 동작하도록 되어 있다. 이 MIPI 인터페이스(419)와 어플리케이션 프로세서(310) 사이의 통신 시스템에는, 예를 들면, 상기 실시의 형태 등의 통신 시스템이 적용된다.

(적용례 2)

도 27은, 상기 실시의 형태 등의 통신 시스템이 적용되는 차량 제어 시스템(600)의 한 구성례를 도시하는 것이다. 차량 제어 시스템(600)은, 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차 등의 동작을 제어하는 것이다. 이 차량 제어 시스템(600)은, 구동계 제어 유닛(610)과, 바디계 제어 유닛(620)과, 배터리 제어 유닛(630)과, 차외(車外) 정보 검출 유닛(640)과, 차내 정보 검출 유닛(650)과, 통합 제어 유닛(660)을 갖고 있다. 이들의 유닛은, 통신 네트워크(690)를 통하여 서로 접속되어 있다. 통신 네트워크(690)는, 예를 들면, CAN(Controller Area Network), LIN(Local Interconnect Network), LAN(Local Area Network), FlexRay(등록상표) 등의 임의의 규격에 준거한 네트워크를 이용할 수 있다. 각 유닛은, 예를 들면, 마이크로 컴퓨터, 기억부, 제어 대상의 장치를 구동하는 구동 회로, 통신 I/F 등을 포함하여 구성된다.

구동계 제어 유닛(610)은, 차량의 구동계에 관련되는 장치의 동작을 제어하는 것이다. 구동계 제어 유닛(610)에는, 차량 상태 검출부(611)가 접속되어 있다. 차량 상태 검출부(611)는, 차량의 상태를 검출하는 것이고, 예를 들면, 자이로 센서, 가속도 센서, 액셀 페달이나 브레이크 페달의 조작량이나 조타각 등을 검출하는 센서 등을 포함하여 구성되는 것이다. 구동계 제어 유닛(610)은, 차량 상태 검출부(611)에 의해 검출된 정보에 의거하여, 차량의 구동계에 관련되는 장치의 동작을 제어하도록 되어 있다. 이 구동계 제어 유닛(610)과 차량 상태 검출부(611) 사이의 통신 시스템에는, 예를 들면, 상기 실시의 형태 등의 통신 시스템이 적용된다.

바디계 제어 유닛(620)은, 키레스 엔트리 시스템, 파워 윈도우 장치, 각종 램프 등, 차량에 장비된 각종 장치의 동작을 제어하는 것이다.

배터리 제어 유닛(630)은, 배터리(631)를 제어하는 것이다. 배터리 제어 유닛(630)에는, 배터리(631)가 접속되어 있다. 배터리(631)는, 구동용 모터에 전력을 공급하는 것이고, 예를 들면 2차 전지, 냉각 장치 등을 포함하여 구성되는 것이다. 배터리 제어 유닛(630)은, 배터리(631)로부터, 온도, 출력 전압, 배터리 잔량 등의 정보를 취득하고, 이들의 정보에 의거하여, 배터리(631)의 냉각 장치 등을 제어하도록 되어 있다. 이 배터리 제어 유닛(630)과 배터리(631) 사이의 통신 시스템에는, 예를 들면, 상기 실시의 형태 등의 통신 시스템이 적용된다.

차외 정보 검출 유닛(640)은, 차량의 외부의 정보를 검출하는 것이다. 차외 정보 검출 유닛(640)에는, 촬상부(641) 및 차외 정보 검출부(642)가 접속되어 있다. 촬상부(641)는, 차외의 화상을 촬상하는 것이고, 예를 들면, ToF(Time Of Flight) 카메라, 스테레오 카메라, 단안(單眼) 카메라, 적외선 카메라 등을 포함하여 구성되는 것이다. 차외 정보 검출부(642)는, 차외의 정보를 검출하는 것이고, 예를 들면, 날씨나 기상을 검출하는 센서나, 차량의 주위의 다른 차량, 장애물, 보행자 등을 검출하는 센서 등을 포함하여 구성되는 것이다. 차외 정보 검출 유닛(640)은, 촬상부(641)에 의해 얻어진 화상이나, 차외 정보 검출부(642)에 의해 검출된 정보에 의거하여, 예를 들면, 날씨나 기상, 노면 상황 등을 인식하고, 차량의 주위의 다른 차량, 장애물, 보행자, 표지나 노면상의 문자 등의 물체 검출을 행하고, 또는 그들과 차량 사이의 거리를 검출하도록 되어 있다. 이 차외 정보 검출 유닛(640)과, 촬상부(641) 및 차외 정보 검출부(642) 사이의 통신 시스템에는, 예를 들면, 상기 실시의 형태 등의 통신 시스템이 적용된다.

차내 정보 검출 유닛(650)은, 차량의 내부의 정보를 검출하는 것이다. 차내 정보 검출 유닛(650)에는, 운전자 상태 검출부(651)가 접속되어 있다. 운전자 상태 검출부(651)는, 운전자의 상태를 검출하는 것이고, 예를 들면, 카메라, 생체 센서, 마이크로폰 등을 포함하여 구성되는 것이다. 차내 정보 검출 유닛(650)은, 운전자 상태 검출부(651)에 의해 검출된 정보에 의거하여, 예를 들면, 운전자의 피로 정도, 운전자의 집중 정도, 운전자가 앉아서 졸고 있지 않는지의 여부 등을 감시하도록 되어 있다. 이 차내 정보 검출 유닛(650)과 운전자 상태 검출부(651) 사이의 통신 시스템에는, 예를 들면, 상기 실시의 형태 등의 통신 시스템이 적용된다.

통합 제어 유닛(660)은, 차량 제어 시스템(600)의 동작을 제어하는 것이다. 통합 제어 유닛(660)에는, 조작부(661), 표시부(662), 및 인스트루먼트 패널(663)이 접속되어 있다. 조작부(661)는, 탑승자가 조작하는 것이고, 예를 들면, 터치 패널, 각종 버튼이나 스위치 등을 포함하여 구성되는 것이다. 표시부(662)는, 화상을 표시하는 것이고, 예를 들면 액정 표시 패널 등을 이용하여 구성되는 것이다. 인스트루먼트 패널(663)은, 차량의 상태를 표시하는 것이고, 스피드 미터 등의 미터류나 각종 경고 램프 등을 포함하여 구성되는 것이다. 이 통합 제어 유닛(660)과, 조작부(661), 표시부(662), 및 인스트루먼트 패널(663) 사이의 통신 시스템에는, 예를 들면, 상기 실시의 형태 등의 통신 시스템이 적용된다.

이상, 몇 가지의 실시의 형태 및 변형례, 및 전자 기기에의 적용례를 들어 본 기술을 설명하였지만, 본 기술은 이들의 실시의 형태 등으로는 한정되지 않고, 여러 가지의 변형이 가능하다.

예를 들면, 상기한 각 실시의 형태에서는, 천이 신호(TxF9, TxR9, RxP9)가 "000" 또는 "010"인 경우에 프리엠퍼시스 동작을 행하도록 하였지만, 이것으로 한정되는 것이 아니고. 기타의 경우에도 프리엠퍼시스 동작을 행하도록 하여도 좋다.

또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 또 다른 효과가 있어도 좋다.

또한, 본 기술은 이하와 같은 구성으로 할 수 있다.

(1) 제1의 전압 상태, 제2의 전압 상태, 및 상기 제1의 전압 상태와 상기 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 데이터 신호를 송신하고, 상기 제3의 전압 상태에서의 전압을 변경 가능하게 구성된 드라이버부와,

상기 제3의 전압 상태에서의 전압을 변화시킴에 의해 상기 드라이버부에 엠퍼시스를 행하게 하는 제어부를 구비한 송신 장치.

(2) 상기 제어부는, 상기 제1의 전압 상태, 상기 제2의 전압 상태, 및 상기 제3의 전압 상태 사이의 변화에 응하여, 상기 드라이버부에 엠퍼시스를 행하게 하는지의 여부를 판단하는 상기 (1)에 기재된 송신 장치.

(3) 상기 데이터 신호는, 심볼의 시퀀스를 나타내고,

상기 제어부는, 상기 시퀀스에서의, 소정의 심볼 천이에 의거하여, 상기 드라이버부에 엠퍼시스를 행하게 하는지의 여부를 판단하는 상기 (2)에 기재된 송신 장치.

(4) 상기 드라이버부는,

제1의 출력 단자에서의 전압 상태를, 상기 제1의 전압 상태, 상기 제2의 전압 상태, 및 상기 제3의 전압 상태 중의 어느 하나로 선택적으로 설정하는 제1의 드라이버부와,

제2의 출력 단자에서의 전압 상태를, 상기 제1의 전압 상태, 상기 제2의 전압 상태, 및 상기 제3의 전압 상태 중의 어느 하나로 선택적으로 설정하는 제2의 드라이버부와,

제3의 출력 단자에서의 전압 상태를, 상기 제1의 전압 상태, 상기 제2의 전압 상태, 및 상기 제3의 전압 상태 중의 어느 하나로 선택적으로 설정하는 제3의 드라이버부를 가지며,

상기 제1의 출력 단자, 상기 제2의 출력 단자, 및 상기 제3의 출력 단자에서의 전압 상태는, 서로 다른 상기 (3)에 기재된 송신 장치.

(5) 상기 심볼의 천이를 나타내는 천이 신호에 의거하여 심볼 신호를 생성하는 신호 생성부를 또한 구비하고,

상기 제1의 드라이버부, 상기 제2의 드라이버부, 및 상기 제3의 드라이버부는, 상기 심볼 신호에 의거하여, 상기 제1의 출력 단자, 상기 제2의 출력 단자, 및 상기 제3의 출력 단자에서의 전압 상태를 각각 설정하고,

상기 제어부는, 상기 천이 신호에 의거하여, 상기 소정의 심볼 천이를 검출함에 의해, 상기 드라이버부에 엠퍼시스를 행하게 하는지의 여부를 판단하는 상기 (4)에 기재된 송신 장치.

(6) 상기 제어부는, 상기 제1의 출력 단자에서의 전압 상태, 상기 제2의 출력 단자에서의 전압 상태, 및 상기 제3의 출력 단자에서의 전압 상태가 모두 변화하는 심볼 천이에서, 상기 제3의 전압 상태에서의 전압을 변화시킴에 의해 상기 엠퍼시스를 행하게 하는 상기 (5)에 기재된 송신 장치.

(7) 상기 제어부는, 상기 제1의 출력 단자에서의 전압 상태, 상기 제2의 출력 단자에서의 전압 상태, 및 상기 제3의 출력 단자에서의 전압 상태가 모두 변화하는 심볼 천이에서, 상기 제1의 전압 상태에서의 전압 또는 상기 제2의 전압 상태에서의 전압도 변화시킴에 의해 상기 엠퍼시스를 행하게 하는 상기 (6)에 기재된 송신 장치.

(8) 상기 제1의 드라이버부는,

제1의 전원으로부터 상기 제1의 출력 단자에의 경로상에 마련된 제1의 회로와,

제2의 전원으로부터 상기 제1의 출력 단자에의 경로상에 마련된 제2의 회로를 가지며,

상기 제1의 전원으로부터 상기 제1의 회로 및 상기 제2의 회로를 통하여 상기 제2의 전원에 전류를 흘림에 의해, 상기 제1의 출력 단자에서의 전압 상태를 상기 제3의 전압 상태로 설정하는 상기 (4)부터 (7)의 어느 하나에 기재된 송신 장치.

(9) 상기 제어부는, 상기 제1의 회로에서의 임피던스와, 상기 제2의 회로에서의 임피던스의 임피던스비를 변화시킴에 의해, 상기 제3의 전압 상태에서의 전압을 변화시키는 상기 (8)에 기재된 송신 장치.

(10) 상기 제어부는, 상기 제1의 회로에서의 임피던스 및 상기 제2의 회로에서의 임피던스의 병렬 임피던스가 일정하게 되도록, 상기 임피던스비를 변화시키는 상기 (9)에 기재된 송신 장치.

(11) 상기 제1의 회로는, 각각이, 상기 제1의 전원으로부터 상기 제1의 출력 단자에의 경로상에 마련된 제1의 저항 소자 및 제1의 트랜지스터를 포함하는, 복수의 제1의 서브 회로를 가지며,

상기 제2의 회로는, 각각이, 상기 제2의 전원으로부터 상기 제1의 출력 단자에의 경로상에 마련된 제2의 저항 소자 및 제2의 트랜지스터를 포함하는, 복수의 제2의 서브 회로를 가지며,

상기 복수의 제1의 서브 회로 중의 1 이상에서의 상기 제1의 트랜지스터를 온 상태로 함과 함께, 상기 복수의 제2의 서브 회로 중의 1 이상에서의 상기 제2의 트랜지스터를 온 상태로 함에 의해, 상기 제1의 출력 단자에서의 전압 상태를 상기 제3의 전압 상태로 설정하는 상기 (8)부터 (10)의 어느 하나에 기재된 송신 장치.

(12) 상기 제어부는, 상기 제1의 회로에서의 복수의 제1의 트랜지스터 중의 온 상태로 하는 제1의 트랜지스터의 수를 늘림과 함께, 상기 제2의 회로에서의 복수의 제2의 트랜지스터 중의 온 상태로 하는 제2의 트랜지스터의 수를 줄임에 의해, 상기 제3의 전압 상태에서의 전압을 변화시키는 상기 (11)에 기재된 송신 장치.

(13) 상기 복수의 제1의 서브 회로는, 복수의 제1의 그룹으로 그룹 분류되고,

상기 복수의 제2의 서브 회로는, 복수의 제2의 그룹으로 그룹 분류되고,

상기 제어부는, 상기 제1의 회로에서의 복수의 제1의 트랜지스터를, 상기 제1의 그룹 단위로 온 오프 함과 함께, 상기 제2의 회로에서의 복수의 제2의 트랜지스터를, 상기 제2의 그룹 단위로 온 오프 하는 상기 (11) 또는 (12)에 기재된 송신 장치.

(14) 상기 복수의 제1의 그룹은, 제1의 소그룹과, 제2의 소그룹을 포함하고,

상기 제1의 소그룹에 속하는 상기 제1의 서브 회로의 수는, 상기 제2의 소그룹에 속하는 상기 제2의 서브 회로의 수와 다른 상기 (13)에 기재된 송신 장치.

(15) 상기 제1의 드라이버부는,

제2의 전원으로부터 상기 제1의 출력 단자에의 경로상에 마련된 제2의 회로와,

상기 제3의 전압 상태에서의 전압을 생성한 전압 생성부와, 스위치를 가지며, 상기 스위치를 온 상태로 함에 의해, 상기 제3의 전압 상태에서의 전압을 상기 제1의 출력 단자에 공급하는 제3의 회로를 갖는 상기 (4)에 기재된 송신 장치.

(16) 제1의 전압 상태, 제2의 전압 상태, 및 상기 제1의 전압 상태와 상기 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 데이터 신호를 송신하고,

상기 제3의 전압 상태에서의 전압을 변화시킴에 의해 엠퍼시스를 행하는 송신 방법.

(17) 송신 장치와

수신 장치를 구비하고,

상기 송신 장치는,

제1의 전압 상태, 제2의 전압 상태, 및 상기 제1의 전압 상태와 상기 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 데이터 신호를 송신하고, 상기 제3의 전압 상태에서의 전압을 변경 가능하게 구성된 드라이버부와,

상기 제3의 전압 상태에서의 전압을 변화시킴에 의해 상기 드라이버부에 엠퍼시스를 행하게 하는 제어부를 갖는 통신 시스템.

본 출원은, 일본 특허청에서 2016년 2월 2일에 출원된 일본 특허출원 번호 2016-017962호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.

당업자라면, 설계상의 요건이나 다른 요인에 응하여, 여러 가지의 수정, 콤비네이션, 서브콤비네이션, 및 변경을 상도 할 수 있는데, 그들은 첨부한 청구의 범위나 그 균등물의 범위에 포함되는 것으로 이해된다.

Claims

제1의 전압 상태, 제2의 전압 상태, 및 상기 제1의 전압 상태와 상기 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 데이터 신호를 송신하고, 상기 제3의 전압 상태에서의 전압을 변경 가능하게 구성된 드라이버부와,
상기 제3의 전압 상태에서의 전압을 변화시킴에 의해 상기 드라이버부에 엠퍼시스를 행하게 하는 제어부를 구비하는 것을 특징으로 하는 송신 장치.
제1항에 있어서,
상기 제어부는, 상기 제1의 전압 상태, 상기 제2의 전압 상태, 및 상기 제3의 전압 상태 사이의 변화에 응하여, 상기 드라이버부에 엠퍼시스를 행하게 하는지의 여부를 판단하는 것을 특징으로 하는 송신 장치.
제2항에 있어서,
상기 데이터 신호는, 심볼의 시퀀스를 나타내고,
상기 제어부는, 상기 시퀀스에서의 상기 심볼의 천이에 의거하여, 상기 제3의 전압 상태에서의 전압을 변화시키는 것을 특징으로 하는 송신 장치.
제3항에 있어서,
상기 드라이버부는,
제1의 출력 단자에서의 전압 상태를, 상기 제1의 전압 상태, 상기 제2의 전압 상태, 및 상기 제3의 전압 상태 중의 어느 하나로 선택적으로 설정하는 제1의 드라이버부와,
제2의 출력 단자에서의 전압 상태를, 상기 제1의 전압 상태, 상기 제2의 전압 상태, 및 상기 제3의 전압 상태 중의 어느 하나로 선택적으로 설정하는 제2의 드라이버부와,
제3의 출력 단자에서의 전압 상태를, 상기 제1의 전압 상태, 상기 제2의 전압 상태, 및 상기 제3의 전압 상태 중의 어느 하나로 선택적으로 설정하는 제3의 드라이버부를 가지며,
상기 제1의 출력 단자, 상기 제2의 출력 단자, 및 상기 제3의 출력 단자에서의 전압 상태는, 서로 다른 것을 특징으로 하는 송신 장치.
제4항에 있어서,
상기 심볼의 천이를 나타내는 천이 신호에 의거하여 심볼 신호를 생성하는 신호 생성부를 또한 구비하고,
상기 제1의 드라이버부, 상기 제2의 드라이버부, 및 상기 제3의 드라이버부는, 상기 심볼 신호에 의거하여, 상기 제1의 출력 단자, 상기 제2의 출력 단자, 및 상기 제3의 출력 단자에서의 전압 상태를 각각 설정하고,
상기 제어부는, 상기 천이 신호에 의거하여, 상기 심볼의 천이를 검출함에 의해, 상기 제3의 전압 상태에서의 전압을 변화시키는 것을 특징으로 하는 송신 장치.
제5항에 있어서,
상기 제어부는, 상기 제1의 출력 단자에서의 전압 상태, 상기 제2의 출력 단자에서의 전압 상태, 및 상기 제3의 출력 단자에서의 전압 상태가 모두 변화하는 심볼 천이에서, 상기 제3의 전압 상태에서의 전압을 변화시킴에 의해 상기 엠퍼시스를 행하게 하는 것을 특징으로 하는 송신 장치.
제6항에 있어서,
상기 제어부는, 상기 제1의 출력 단자에서의 전압 상태, 상기 제2의 출력 단자에서의 전압 상태, 및 상기 제3의 출력 단자에서의 전압 상태가 모두 변화하는 심볼 천이에서, 상기 제1의 전압 상태에서의 전압 또는 상기 제2의 전압 상태에서의 전압도 변화시킴에 의해 상기 엠퍼시스를 행하게 하는 것을 특징으로 하는 송신 장치.
제4항에 있어서,
상기 제1의 드라이버부는,
제1의 전원으로부터 상기 제1의 출력 단자에의 경로상에 마련된 제1의 회로와,
제2의 전원으로부터 상기 제1의 출력 단자에의 경로상에 마련된 제2의 회로를 가지며,
상기 제1의 전원으로부터 상기 제1의 회로 및 상기 제2의 회로를 통하여 상기 제2의 전원에 전류를 흘림에 의해, 상기 제1의 출력 단자에서의 전압 상태를 상기 제3의 전압 상태로 설정하는 것을 특징으로 하는 송신 장치.
제8항에 있어서,
상기 제어부는, 상기 제1의 회로에서의 임피던스와, 상기 제2의 회로에서의 임피던스의 임피던스비를 변화시킴에 의해, 상기 제3의 전압 상태에서의 전압을 변화시키는 것을 특징으로 하는 송신 장치.
제9항에 있어서,
상기 제어부는, 상기 제1의 회로에서의 임피던스 및 상기 제2의 회로에서의 임피던스의 병렬 임피던스가 일정하게 되도록, 상기 임피던스비를 변화시키는 것을 특징으로 하는 송신 장치.
제8항에 있어서,
상기 제1의 회로는, 각각이, 상기 제1의 전원으로부터 상기 제1의 출력 단자에의 경로상에 마련된 제1의 저항 소자 및 제1의 트랜지스터를 포함하는, 복수의 제1의 서브 회로를 가지며,
상기 제2의 회로는, 각각이, 상기 제2의 전원으로부터 상기 제1의 출력 단자에의 경로상에 마련된 제2의 저항 소자 및 제2의 트랜지스터를 포함하는, 복수의 제2의 서브 회로를 가지며,
상기 복수의 제1의 서브 회로 중의 1 이상에서의 상기 제1의 트랜지스터를 온 상태로 함과 함께, 상기 복수의 제2의 서브 회로 중의 1 이상에서의 상기 제2의 트랜지스터를 온 상태로 함에 의해, 상기 제1의 출력 단자에서의 전압 상태를 상기 제3의 전압 상태로 설정하는 것을 특징으로 하는 송신 장치.
제11항에 있어서,
상기 제어부는, 상기 제1의 회로에서의 복수의 제1의 트랜지스터 중의 온 상태로 하는 제1의 트랜지스터의 수를 늘림과 함께, 상기 제2의 회로에서의 복수의 제2의 트랜지스터 중의 온 상태로 하는 제2의 트랜지스터의 수를 줄임에 의해, 상기 제3의 전압 상태에서의 전압을 변화시키는 것을 특징으로 하는 송신 장치.
제11항에 있어서,
상기 복수의 제1의 서브 회로는, 복수의 제1의 그룹으로 그룹 분류되고,
상기 복수의 제2의 서브 회로는, 복수의 제2의 그룹으로 그룹 분류되고,
상기 제어부는, 상기 제1의 회로에서의 복수의 제1의 트랜지스터를, 상기 제1의 그룹 단위로 온 오프 함과 함께, 상기 제2의 회로에서의 복수의 제2의 트랜지스터를, 상기 제2의 그룹 단위로 온 오프 하는 것을 특징으로 하는 송신 장치.
제13항에 있어서,
상기 복수의 제1의 그룹은, 제1의 소그룹과, 제2의 소그룹을 포함하고,
상기 제1의 소그룹에 속하는 상기 제1의 서브 회로의 수는, 상기 제2의 소그룹에 속하는 상기 제2의 서브 회로의 수와 다른 것을 특징으로 하는 송신 장치.
제4항에 있어서,
상기 제1의 드라이버부는,
제1의 전원으로부터 상기 제1의 출력 단자에의 경로상에 마련된 제1의 회로와,
제2의 전원으로부터 상기 제1의 출력 단자에의 경로상에 마련된 제2의 회로와,
상기 제3의 전압 상태에서의 전압을 생성하는 전압 생성부와, 스위치를 가지며, 상기 스위치를 온 상태로 함에 의해, 상기 제3의 전압 상태에서의 전압을 상기 제1의 출력 단자에 공급하는 제3의 회로를 갖는 것을 특징으로 하는 송신 장치.
제1항에 있어서,
상기 제어부는, 상기 제3의 전압 상태에 더하여, 상기 제1의 전압 상태 또는 상기 제2의 전압 상태에서의 전압도 선택적으로 변화시킴에 의해 상기 드라이버부에 엠퍼시스를 행하게 하는 것을 특징으로 하는 송신 장치.
제1항에 있어서,
상기 제어부는, 상기 드라이버부의 출력 임피던스가 일정하게 되도록 제어하면서, 상기 제3의 전압 상태에서의 전압을 변화시키는 것을 특징으로 하는 송신 장치.
제 1항에 있어서,
상기 드라이버부는,
제1의 출력 단자에서의 전압 상태를, 상기 제1의 전압 상태, 상기 제2의 전압 상태, 및 상기 제3의 전압 상태 중의 어느 하나로 선택적으로 설정하는 제1의 드라이버부와,
제2의 출력 단자에서의 전압 상태를, 상기 제1의 전압 상태, 상기 제2의 전압 상태, 및 상기 제3의 전압 상태 중의 어느 하나로 선택적으로 설정하는 제2의 드라이버부와,
제3의 출력 단자에서의 전압 상태를, 상기 제1의 전압 상태, 상기 제2의 전압 상태, 및 상기 제3의 전압 상태 중의 어느 하나로 선택적으로 설정하는 제3의 드라이버부를 가지며,
상기 제1의 출력 단자, 상기 제2의 출력 단자, 및 상기 제3의 출력 단자에서의 전압 상태는, 서로 다르고,
상기 제어부는,
상기 제1의 드라이버부의 출력 임피던스가 일정하게 되도록 제어하면서, 상기 제1의 전압 상태에서의 전압을 변화시키고,
상기 제2의 드라이버부의 출력 임피던스가 일정하게 되도록 제어하면서, 상기 제2의 전압 상태에서의 전압을 변화시키고,
상기 제3의 드라이버부의 출력 임피던스가 일정하게 되도록 제어하면서, 상기 제3의 전압 상태에서의 전압을 변화시키는 것을 특징으로 하는 송신 장치.
제1의 전압 상태, 제2의 전압 상태, 및 상기 제1의 전압 상태와 상기 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 데이터 신호를 송신하고,
상기 제3의 전압 상태에서의 전압을 변화시킴에 의해 엠퍼시스를 행하는 것을 특징으로 하는 송신 방법.
송신 장치와
수신 장치를 구비하고,
상기 송신 장치는,
제1의 전압 상태, 제2의 전압 상태, 및 상기 제1의 전압 상태와 상기 제2의 전압 상태 사이의 제3의 전압 상태를 이용하여 데이터 신호를 송신하고, 상기 제3의 전압 상태에서의 전압을 변경 가능하게 구성된 드라이버부와,
상기 제3의 전압 상태에서의 전압을 변화시킴에 의해 상기 드라이버부에 엠퍼시스를 행하게 하는 제어부를 갖는 것을 특징으로 하는 통신 시스템.