JP2017118394A - 受信器及びその制御方法 - Google Patents

Abstract

【課題】ＤＦＥに用いられる比較回路の数の増加を抑制可能な受信器を提供する。
【解決手段】受信器１において、周波数特性変更部６０は、４値以上のデータ値がパルス振幅変調された入力信号の周波数特性を変更する。制御部６２は、周波数特性変更信号に対応する対象データ値の第１のタイミングにおける第１振幅成分に対する、第１のタイミング後の第２のタイミングにおける対象データ値の第２振幅成分の比率が所望の比率になるように周波数特性変更部を制御する。判定帰還型等化回路５００は、対象データ値と閾値とを比較した比較結果をそれぞれが出力する複数の比較回路５２と複数の選択回路５４とを有する。複数の選択回路５４は、第２のタイミングにおいて、対象データ値の比較結果に基づき、複数の比較回路のそれぞれから出力される比較結果の何れかを選択する。複数の比較回路５２の少なくとも１つは、複数の選択回路の何れか２つに比較結果を出力する。
【選択図】図１０

Description

本発明は、受信器及びその制御方法に関する。

近年、サーバーやコンピュータ等の情報処理システムを構成するＣＰＵ等の部品の性能、特にバンド幅は大きく向上している。そのため、情報処理システム全体の総バンド幅の向上のためには、ＣＰＵ等のチップ間及びチップ内の複数の素子や回路ブロック間のデータ送受信を行う送受信回路の高速化が必要となる。また、ボード間や筐体間のデータ送受信を行う送受信回路についても高速化が必要となる。高速なデータの通信を行う送受信回路においては、通信路において発生するデータ信号の劣化を補償すべく、信号等化回路(イコライザ)が用いられる。

イコライザの一つにspeculative型判定帰還型等化回路(Decision Feedback Equalizer : ＤＦＥ)がある。判定帰還型等化器は、コンパレータで判定される前のデータ信号に、過去のデータにより発生する符号間干渉(Inter-Symbol Interference: ＩＳＩ)による信号の劣化分だけオフセット電圧を与えることにより、ＩＳＩによる信号の劣化を補償する。ＤＦＥにおいては、データ信号を毎ビット補償する必要があるため、コンパレータの比較結果を選択する選択回路(ＭＵＸ)は、データの１ビット幅の時間(1 unit interval: １ＵＩ)毎に信号を選択する必要がある。従って、選択回路を制御するための信号経路の遅延時間は、データの１ＵＩの時間よりも小さくする必要がある。

speculative型の判定帰還型等化回路は、あらかじめ信号に、データがとり得る値の種類だけオフセット電圧を与え、データが決定された時点で、決定したデータに対応するオフセット電圧を与えた信号を選択する。これにより、データが決定されてからオフセット電圧を与えるのに比べてオフセット電圧を与える処理に要する時間が短縮できる。

特開２００９−２３１９５４号公報

Peter Park,"A 4PAM/2PAM coaxial cable receiver analog front-end targeting 40Gb/s in 90-nm CMOS", A thesis submitted in conformity with the requirements for the degree of Master of Applied Science Graduate Department of Electrical and Computer Engineering University of Toronto, July 30, 2008 Optical Internetworking Forum (OIF), "Evolution of System Electrical Interfaces Towards 400G Transport", ［平成２７年１１月２８日検索］、インターネット<ＵＲＬ ： ｈｔｔｐ：／/ｗｗｗ.ｏｉｆｏｒｕｍ.ｃｏｍ／ｐｕｂｌｉｃ／ｄｏｃｕｍｅｎｔｓ／３０９２１ｂ＿Ｃｏｍｂｉｎｅｄ＿Ｍｋｔ＿Ｆｏｃｕｓ＿ＥＣＯＣ＿Ｐａｎｅｌ＿ＯＩＦ.ｐｄｆ>

より高いデータレートでのデータ通信を実現すべく、ＮＲＺ（Non Return to Zero）等の２値変調の伝送方式に替わり、ＰＡＭ４とも称される４値のパルス振幅変調（Pulse Amplitude Modulation、ＰＡＭ）によるデータ通信の標準規格が策定されつつある。

４値以上のパルス振幅変調を使用するとき、発生しうるＩＳＩの数がＮＲＺの場合と比較して増加するので、speculative型ＤＦＥに用いられる比較回路の数はＮＲＺの場合と比較して大きく増加する。speculative型ＤＦＥに用いられる比較回路の数が増加することによって、比較回路での消費電力及び比較回路を駆動する回路の消費電力が増加するおそれがある。

一実施形態では、speculative型ＤＦＥに用いられる比較回路の数の増加を抑制可能な受信器を提供することを目的とする。

１つの態様では、受信器は、周波数特性変更部と、制御部と、判定帰還型等化回路とを有する。周波数特性変更部は、Ｎ（Ｎ：４以上の整数）値のデータ値がパルス振幅変調された入力信号の周波数特性を変更して周波数特性変更信号を生成する。制御部は、周波数特性変更信号に対応する対象データ値の第１のタイミングにおける第１振幅成分に対する、対象データ値の第１のタイミングよりも後の第２のタイミングにおける第２振幅成分の比率が所望の比率になるように周波数特性変更部を制御する。判定帰還型等化回路は、比較部と、（Ｎ−１）個の選択回路とを有し、周波数特性変更信号が入力される。比較部は、対象データ値と閾値とを比較した比較結果をそれぞれが出力する複数の比較回路を有する。（Ｎ−１）個の選択回路は、第２のタイミングにおいて、対象データ値の比較結果に基づき、複数の比較回路のそれぞれから出力される比較結果の何れかを選択する。複数の比較回路の少なくとも１つは、（Ｎ−１）個の選択回路の何れか２つに比較結果を出力する。

一実施形態では、speculative型ＤＦＥに用いられる比較回路の数の増加を抑制可能な受信器を提供することが可能になる。

チップ間及びチップ内等に設けられる通信システムの構成例を示す図である。 ＤＦＥにおける、ＣＤＲにより再生された受信クロックと、ＡＭＰからの受信データ信号の位相関係を示すタイムチャートである。 ２値変調型のspeculative型判定帰還型等化回路の構成例を示す図である。 ４値変調型のspeculative型判定帰還型等化回路の構成例を示す図である。 入力される４値変調信号と、出力信号との間の関係を示す図である。 ＩＳＩの一例を示す図である。 １ＵＩ期間における入力信号ＩＮのアイパターンと、１２個のコンパレータの閾値との関係の一例を示す図である。 第１実施形態に係る受信器を示す図である。 図８に示すＤＦＥの内部回路ブロック図である。 図８に示す制御部によるメインカーソルと第１ポストカーソルとの調整を示す図である。 図８に示す制御部による演算処理のフローチャートである。 第２実施形態に係る受信器を示す図である。 図１２に示す制御部による演算処理のフローチャートである。 第３実施形態に係る受信器を示す図である。 図１４に示すＤＦＥの内部回路ブロック図である。 図１４に示す制御部によるメインカーソルと第１ポストカーソルとの調整を示す図である。 図１４に示す制御部による演算処理のフローチャートである。 第４実施形態に係る受信器を示す図である。 図１８に示すＤＦＥの内部回路ブロック図である。 図１８に示す制御部によるメインカーソルと第１ポストカーソルとの調整を示す図である。 図１８に示す制御部による演算処理のフローチャートである。 （ａ）第５実施形態に係る受信器を示す図であり、（ｂ）は（ａ）のＩＳＩ調整部の内部回路図である。 第６実施形態に係る受信器を示す図である。 第７実施形態に係る受信器を示す図である。 第８実施形態に係る受信器を示す図である。 図２５に示すパターンフィルタ及び制御部による演算処理のフローチャートである。 ８値変調信号が入力されたときの、メインカーソルと第１ポストカーソルとの調整を示す第１の図である。 ８値変調信号が入力されたときの、メインカーソルと第１ポストカーソルとの調整を示す第２の図である。 ８値変調において、speculative型ＤＦＥに含まれる加算回路、比較回路及びラッチ回路の数を削減しない場合のＤＦＥの概略回路図である。 ８値変調において、図２７及び２８に示すようにメインカーソル及び第１ポストカーソルを調整することで、speculative型ＤＦＥに含まれる加算回路、比較回路及びラッチ回路の数を削減した場合のＤＦＥの概略回路図である。

以下図面を参照して、本発明に係る判定帰還型等化回路及びその制御方法について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されない。

（実施形態に係る受信器の概要）
実施形態に係る受信器は、４値以上のデータ値がパルス振幅変調された入力信号のメインカーソルと第１ポストカーソルとの比率を調整して、ＤＦＥの少なくとも１つの比較回路の比較結果を２つの選択回路で使用可能とする。実施形態に係る受信器では、ＤＦＥの少なくとも１つの比較回路の比較結果を２つの選択回路で使用可能とすることで、比較回路の数を削減し、受信器の消費電力を低減できる。

（実施形態に係る受信器に関連する通信システム及び受信器の構成及び機能）
図１は、通信システムの構成例を示す図である。

通信システム１００は、送信回路１０と、伝送経路１５と、受信回路２０と、を有する。通信システム１００は、チップ間及びチップ内等に設けられる。送信回路１０は、例えば、送信データをパラレル−シリアル変換した後、送信クロックに同期して伝送経路１５に出力する。受信回路２０は、伝送経路１５から伝送されたデータ信号を取り込む。

受信回路２０は、伝送経路１５から入力するデータ信号を増幅するプリアンプ(ＡＭＰ)２１と、判定帰還型等化回路（ＤＦＥ）２２と、クロックデータ再生 (Clock Data Recovery: ＣＤＲ)回路２３と、受信データ処理部２４とを有する。ＤＦＥ２２は、内部にコンパレータ（比較回路）を有し、コンパレータで判定される前のデータ信号に、過去のデータにより発生するＩＳＩによる信号の劣化分だけオフセット電圧を与えることで、ＩＳＩによる信号の劣化を補償する回路である。ＣＤＲ回路２３は、ＤＦＥ２２の出力する受信データの変化エッジから、送信クロックを再生する回路である。受信データ処理部２４は、ＤＦＥ２２の出力する受信データを処理する内部回路である。受信データをシリアル−パラレル変換するデマルチプレクサは、ＤＦＥ２２に設けられるが、受信データ処理部２４に設けられる場合もある。ここでは、ＤＦＥ２２の出力段に設けられるものとして説明する。

図２は、ＤＦＥ２２における、ＣＤＲ２３により再生された受信クロックＣＬＫと、ＡＭＰ２１からの受信データ信号の位相関係を示すタイムチャートである。図２は、受信データ信号が、受信クロックＣＬＫの１周期で変化するフルレートと呼ばれる例であり、受信データ信号の変化周期、すなわちＣＬＫの１周期が１ＵＩに相当する。

図３は、２値変調型のspeculative型判定帰還型等化回路の構成例を示す図である。

ＤＦＥは、２個の加算回路３１Ａ及び３１Ｂと、２個のコンパレータ（比較回路）３２Ａ及び３２Ｂと、２個のラッチ回路（ＦＦ）３３Ａ及び３３Ｂと、選択回路３４と、ラッチ回路３５とを有する。加算回路３１Ａは、受信データ信号にオフセット電圧V1を加え、加算回路３１Ｂは、受信データ信号にオフセット電圧-V1を加える。コンパレータ３２Ａは、加算回路３１Ａの出力するオフセット電圧V1を加えた受信データ信号を基準電圧と比較して、比較結果“０”又は“１”を出力する。コンパレータ３２Ｂは、加算回路３１Ｂの出力するオフセット電圧-V1を加えた受信データ信号を基準電圧と比較して、比較結果“０”又は“１”を出力する。ラッチ回路３３Ａは、コンパレータ３２Ａの出力を受信クロックＣＬＫの立ち上りに同期してラッチする（取り込む）。ラッチ回路３３Ｂは、コンパレータ３２Ｂの出力を受信クロックＣＬＫの立ち上りに同期してラッチする。選択回路３４は、ラッチ回路３５の出力に応じて、ラッチ回路３３Ａとラッチ回路３３Ｂの出力の一方を選択する。ラッチ回路３５は、選択回路３４の出力を受信クロックＣＬＫの立ち上りに同期してラッチする。

図３に示すように、ラッチ回路３３Ａ及び３３Ｂと、ラッチ回路３５は、受信クロックＣＬＫの立ち上りに同期して入力をラッチするので、ラッチ回路３５の出力は、ラッチ回路３３Ａ及び３３Ｂの出力の一方を１ＵＩ遅延させたデータである。すなわち、ラッチ回路３５の出力は、ラッチ回路３３Ａ及び３３Ｂの出力の一方の１ビット（ｂｉｔ）前のデータである。

図４は、４値変調型のspeculative型判定帰還型等化回路（ＤＦＥ）の構成例を示す図である。

図４のＤＦＥは、パルス振幅変調により４値変調(ＰＡＭ４)されたデータを示す４値変調信号を受信する。４値変調信号は、“０”から“３”の４レベルのデータ値をとり、“０”か“１”の判定は、Vc-Vrのシフト電圧を印加して行い、“１”か“２”の判定は、Vcのシフト電圧を印加して行い、“２”か“３”の判定は、Vc+Vrのシフト電圧を印加して行う。

このＤＦＥは、レベル変換回路４０と、３組の判定帰還型等化補正回路５１Ａ−５１Ｃと、３×４個のコンパレータ５２ＡＡ−５２ＣＤと、３×４個の第１ラッチ回路５３ＡＡ−５３ＣＤと、３個の選択回路５４Ａ−５４Ｃとを有する。このＤＦＥは、３個の第２ラッチ回路５５Ａ−５５Ｃを更に有する。レベル変換回路４０、判定帰還型等化補正回路５１Ａ−５１Ｃ、コンパレータ５２ＡＡ−５２ＣＤ及び第１ラッチ回路５３ＡＡ−５３ＣＤは、対象データ値と閾値とを比較した比較結果をそれぞれが出力する複数の比較回路を有する比較部を形成する。またＭＵＸ５４Ａ−５４Ｃは、比較結果に基づき、複数の比較回路のそれぞれから出力される比較結果の何れかを選択する。

レベル変換回路４０は、第１から第３レベル変換回路４１Ａ−４１Ｃを有し、第１から第３レベル変換回路４１Ａ−４１Ｃはそれぞれ加算回路を有する。第１レベル変換回路４１Ａは、受信データ信号（入力）に-Vrのシフト電圧を加えて第１シフト信号を生成する。第２レベル変換回路４１Ｂは、受信データ信号に0Vのシフト電圧を加えて、すなわち電圧を加えず、第２シフト信号を生成する。第３レベル変換回路４１Ｃは、受信データ信号に-Vrのシフト電圧を加えて第３シフト信号を生成する。

第１判定帰還型等化補正回路５１Ａは、４個の加算回路５１ＡＡ−５１ＡＤを有する。加算回路５１ＡＡ−５１ＡＤは、第１レベル変換回路４１Ａの出力に、+V1, +V2,-V2,-V1のオフセット電圧をそれぞれ加える判定帰還等化処理を行い、４つの等化補正信号を生成する。第２判定帰還型等化補正回路５１Ｂ及び第３判定帰還型等化補正回路５１Ｃは、第１判定帰還型等化補正回路５１Ａと同様の構成を有する。第２判定帰還型等化補正回路５１Ｂは第２レベル変換回路４１Ｂの出力に対して判定帰還等化処理を行い、第３判定帰還型等化補正回路５１Ｃは第３レベル変換回路４１Ｃの出力に対して判定帰還等化処理を行う。

４個のコンパレータ５２ＡＡ−５２ＡＤは、４個の加算回路５１ＡＡ−５１ＡＤの出力を基準電圧と比較して、大きければ“１”を、小さければ“０”を出力する。４個のコンパレータ５２ＢＡ−５２ＢＤ及び４個のコンパレータ５２ＣＡ−５２ＣＤは、４個の加算回路５１ＢＡ−５１ＢＤ及び４個の加算回路５１ＣＡ−５１ＣＤの出力を基準電圧と比較する。

４個の第１ラッチ回路５３ＡＡ−５３ＡＤは、ＣＬＫの立ち上りで、４個のコンパレータ５２ＡＡ−５２ＡＤの出力をラッチして保持する。４個の第２ラッチ回路５３ＢＡ−５３ＢＤは、ＣＬＫの立ち上りで、４個のコンパレータ５２ＢＡ−５２ＢＤの出力をラッチして保持する。４個の第３ラッチ回路５３ＣＡ−５３ＣＤは、ＣＬＫの立ち上りで、４個のコンパレータ５２ＣＡ−５２ＣＤの出力をラッチして保持する。

ＭＵＸ５４Ａは、３個の第２ラッチ回路５５Ａ−５５Ｃの出力に応じて、４個の第１ラッチ回路５３ＡＡ−５３ＡＤの出力を選択する。具体的には、ＭＵＸ５４Ａは、３個の第２ラッチ回路５５Ａ−５５Ｃの出力する１ＵＩ前の受信データの値が“３”の時には、第１ラッチ回路５３ＡＡの出力をラッチする。以下同様に、ＭＵＸ５４Ａは、１Ｕｉ前の受信データの値が“２”、“１”、“０”の時には、第１ラッチ回路５３ＡＢ、第１ラッチ回路５３ＡＣ、第１ラッチ回路５３ＡＤの出力をラッチする。同様に、ＭＵＸ５４Ｂ及び５４Ｃは、３個の第２ラッチ回路５５Ａ−５５Ｃに応じて、第２ラッチ回路５３ＢＡ−５３ＢＤ及び第３ラッチ回路５３ＣＡ−５３ＣＤの出力を選択する。

３個の第２ラッチ回路５５Ａ−５５Ｃは、ＣＬＫの立ち上りで、ＭＵＸ５４Ａ−５４Ｃの出力をラッチして保持する。

図５は、入力される４値信号と、３個の第２ラッチ回路５５Ａ−５５Ｃのそれぞれの出力信号＜ｓ３：ｓ１＞との間の関係を示す図である。

入力信号ＩＮのデータ値が“３”を示すとき、信号ｓ１〜ｓ３は全て“１”である。入力信号ＩＮのデータ値が“２”を示すとき、信号ｓ１が“−１”であり、信号ｓ２，ｓ３が“１”である。入力信号ＩＮのデータ値が“１”を示すとき、信号ｓ１，ｓ２が“−１”であり、信号ｓ３が“１”である。入力信号ＩＮのデータ値が“０”を示すとき、信号ｓ１〜ｓ３は全て“−１”である。

図６は、ＩＳＩの一例を示す図である。図６において、横軸は時間［ＵＩ］を示し、縦軸は電圧［Ｖ］を示す。図４は、入力信号ＩＮのデータ値が、−１［ＵＩ］まで“０”であり、０［ＵＩ］において“３”に遷移し、１［ＵＩ］において“０”に遷移して以降“０”となるユニットパルス信号が入力されたときに生じるＩＳＩの例を示す。

図６において、ｈ０は０［ＵＩ］において“３”に遷移した信号のメインカーソル（main-cursor）であり、ｈ１は０［ＵＩ］において“３”に遷移した信号の１ｓｔポストカーソル（1st post-cursor）である。メインカーソルは所定のタイミングにおける４値変調信号に対応する対象データ値の振幅成分を示し、１ｓｔポストカーソルは所定のタイミングの１〔ＵＩ〕後における対象データ値の振幅成分を示す。

図７は、１ＵＩ期間における入力信号ＩＮのアイパターンと、１２個のコンパレータ５２ＡＡ−５２ＣＤの閾値との関係の一例を示す図である。図７において、入力信号ＩＮの振幅はｈ０であり、Vcは０Ｖである。入力信号ＩＮのデータ値が“０”のとき入力信号ＩＮは−ｈ０［Ｖ］であり、入力信号ＩＮのデータ値が“１”のとき入力信号ＩＮは−ｈ０／３［Ｖ］である。入力信号ＩＮのデータ値が“２”のとき入力信号ＩＮはｈ０／３［Ｖ］であり、入力信号ＩＮのデータ値が“３”のとき入力信号ＩＮはｈ０［Ｖ］である。

第１ラッチ回路５３ＡＡ−５３ＡＤのそれぞれの閾値は、Vr+h1、Vr+h1/3、Vr-h1/3、Vr-h1である。Vrは2/3h0であるので、第１ラッチ回路５３ＡＡ−５３ＡＤのそれぞれの閾値は、2/3h0+h1、2/3h0+h1/3、2/3h0-h1/3、2/3h0-h1となる。

第２ラッチ回路５３ＢＡ−５３ＢＤのそれぞれの閾値は、0+h1、0+h1/3、0-h1/3、0-h1であるので、h1/3、-h1/3、-h1となる。

第３ラッチ回路５３ＣＡ−５３ＣＤのそれぞれの閾値は、-Vr+h1、-Vr+h1/3、-Vr-h1/3、-Vr-h1である。-Vrは-2/3h0であるので、第１ラッチ回路５３ＡＡ−５３ＡＤのそれぞれの閾値は、-2/3h0+h1、-2/3h0+h1/3、-2/3h0-h1/3、-2/3h0-h1となる。

（第１実施形態に係る受信器の構成及び機能）
図８は、第１実施形態に係る受信器を示す図である。

受信器１は、ＤＦＥ５００と、ＩＳＩ調整部６０と、ＩＳＩモニタ６１と、制御部６２、判定閾値調整回路６３とを有する。

ＩＳＩ調整部６０は、受信器１に入力される４値のデータ値がパルス振幅変調された４値変調信号である入力信号の周波数特性を変更して周波数特性変更信号を生成する周波数特性変更部である。ＩＳＩモニタ６１は、ＩＳＩ調整部６０が周波数特性を変更した周波数特性変更信号の波形を測定する。制御部６２は、周波数特性変更信号取得部６２１と、振幅比率判定部６２２と、判定閾値決定部６２３と、ＩＳＩモニタ停止部６２４と、周波数応答固定部６２５とを有する。制御部６２は、周波数特性変更信号の第１のタイミングにおける対象データ値を示す第１振幅成分に対する第１のタイミングよりも後の第２のタイミングにおける対象データ値を示す第２振幅成分の比率が所望の比率になるようにＩＳＩ調整部６０を制御する。第１のタイミングは対象データ値のメインカーソルｈ０を取得するタイミングであり、第２のタイミングは対象データ値の１ｓｔポストカーソルｈ１を取得するタイミングである。メインカーソルｈ０は現在のビットを示す入力信号の主振幅成分であり、１ｓｔポストカーソルｈ１はＩＳＩにより１ＵＩ遅延した１ビット前のビットを示す入力信号の振幅成分である。判定閾値調整回路６３は、ＩＳＩモニタ６１が測定した第１のタイミング及び第２のタイミングにおける周波数特性変更信号の振幅に応じた閾値をＤＦＥ５００に出力する。

図９は、ＤＦＥ５００の内部回路ブロック図である。

ＤＦＥ５００は、第１判定帰還型等化補正回路５１Ａの加算器５１ＡＣ及び５１ＡＤ、コンパレータ５２ＡＣ及び５２ＡＤ並びに第１ラッチ回路５３ＡＣ及びＡＤを有さないことが図４に示すＤＦＥと相違する。また、ＤＦＥ５００は、第３判定帰還型等化補正回路５１Ｃの加算器５１ＣＡ及び５１ＣＢ、コンパレータ５２ＣＡ及び５２ＣＢ並びに第１ラッチ回路５３ＣＡ及びＣＢを有さないことが図４に示すＤＦＥと相違する。また、ＤＦＥ５００は、第２ラッチ回路５３ＢＡ及び５３ＢＢがＭＵＸ５２Ａに接続され、第２ラッチ回路５３ＢＣ及び５３ＢＤがＭＵＸ５２Ｃに接続されることが図４に示すＤＦＥと相違する。ＤＦＥ５００の構成素子の構成及び機能は、同一符号が付された図４に示すＤＦＥの構成素子の構成及び機能と同一であるので、ここでは詳細な説明は省略する。レベル変換回路４０、判定帰還型等化補正回路５１Ａ−５１Ｃ、コンパレータ５２ＡＡ−５２ＣＤ及び第１ラッチ回路５３ＡＡ−５３ＣＤは、対象データ値と閾値とを比較した比較結果をそれぞれが出力する複数の比較回路を有する比較部を形成する。またＭＵＸ５４Ａ−５４Ｃは、比較結果に基づき、複数の比較回路のそれぞれから出力される比較結果の何れかを選択する。

図１０は、制御部６２によるメインカーソルｈ０と第１ポストカーソルｈ１との調整を示す図である。図１０において、第１閾値群７０１は、図４に示す第１レベル変換回路４１Ａ及び第１判定帰還型等化補正回路５１Ａによる閾値に対応する閾値を示す。第２閾値群７０２は、図４に示す第２レベル変換回路４１Ｂ及び第２判定帰還型等化補正回路５１Ｂによる閾値に対応する閾値を示す。第３閾値群７０３は、図４に示す第３レベル変換回路４１Ｃ及び第３判定帰還型等化補正回路５１Ｃによる閾値に対応する閾値を示す。

制御部６２は、メインカーソルｈ０及び第１ポストカーソルｈ１を調整して、第２閾値群７０２の２つを第１閾値群７０１の２つに一致させると共に、第２閾値群７０２の他の２つを第３閾値群７０３の２つに一致させる。制御部６２が第２閾値群７０２の２つを第１閾値群７０１の２つに一致させると共に、第２閾値群７０２の他の２つを第３閾値群７０３の２つに一致させることで、ＤＦＥに含まれる加算回路、比較回路及びラッチ回路の数が削減される。また、ＤＦＥに含まれる加算回路、比較回路及びラッチ回路の数が削減されることで、ＤＦＥの消費電力が低減される。

より具体的には、制御部６２は、コンパレータ５２ＡＣの閾値とコンパレータ５２ＢＡの閾値が一致し、且つコンパレータ５２ＡＤの閾値とコンパレータ５２ＢＢの閾値が一致するようにメインカーソルｈ０及び第１ポストカーソルｈ１を調整する。また、制御部６２は、コンパレータ５２ＢＣの閾値とコンパレータ５２ＣＡの閾値が一致し、且つコンパレータ５２ＢＤの閾値とコンパレータ５２ＣＢの閾値が一致するようにメインカーソルｈ０及び第１ポストカーソルｈ１を調整する。

コンパレータ５２ＡＣの閾値は、

で示され、コンパレータ５２ＡＣの閾値はｈ１で示されるので、制御部６２は、

となるように、メインカーソルｈ０及び第１ポストカーソルｈ１を調整する。同様に、制御部６２は、

となるようにメインカーソルｈ０及び第１ポストカーソルｈ１を調整する。すなわち、制御部６２は、

となるようにメインカーソルｈ０及び第１ポストカーソルｈ１を調整する。

図１１は、制御部６２による演算処理のフローチャートである。

まず、不図示の外部装置からＩＳＩ調整部６０にユニットパルス信号（…00100…）が入力される（Ｓ１０１）。次いで、周波数特性変更信号取得部６２１は、ユニットパルス信号が入力されたときのメインカーソルｈ０と第１ポストカーソルｈ１とをＩＳＩモニタ６１を介して取得する（Ｓ１０２）。次いで、振幅比率判定部６２２は、第１ポストカーソルｈ１がメインカーソルｈ０の１／２より大きいかを判定する（Ｓ１０３）。第１ポストカーソルｈ１がメインカーソルｈ０の１／２以下であるとき、振幅比率判定部６２２は、メインカーソルｈ０に対する第１ポストカーソルｈ１の比率を増加させるようにＩＳＩ調整部６０を調整する（Ｓ１０４）。一例では、振幅比率判定部６２２は、ＩＳＩ調整部６０の調整コードが示す値を１つ増加させる。

Ｓ１０１〜Ｓ１０４の処理が繰り返されて、振幅比率判定部６２２が第１ポストカーソルｈ１がメインカーソルｈ０の１／２より大きいと判定する（Ｓ１０３）と、処理はＳ１０５に進む。Ｓ１０５では、振幅比率判定部６２２は、メインカーソルｈ０に対する第１ポストカーソルｈ１の比率を減少させるようにＩＳＩ調整部６０を調整する（Ｓ１０４）。一例では、振幅比率判定部６２２は、ＩＳＩ調整部６０の調整コードが示す値を１つ減少させる。次いで、振幅比率判定部６２２は、第１ポストカーソルｈ１とメインカーソルｈ０の１／２とが一致するか否かを判定する（Ｓ１０６）。一例では、Ｓ１０４の処理とＳ１０５の処理が交互に３回実行されたときに、振幅比率判定部６２２は、第１ポストカーソルｈ１とメインカーソルｈ０の１／２とが一致すると判定する。振幅比率判定部６２２が第１ポストカーソルｈ１とメインカーソルｈ０の１／２とが一致しないと判定すると、処理はＳ１０１に戻り、Ｓ１０１〜Ｓ１０６の処理が繰り返される。

Ｓ１０６において、振幅比率判定部６２２が第１ポストカーソルｈ１とメインカーソルｈ０の１／２とが一致すると判定すると、処理はＳ１０７に進む。判定閾値決定部６２３は、振幅比率判定部６２２がメインカーソルｈ０と第１ポストカーソルｈ１とが一致したと判定したとき、メインカーソルｈ０及び第１ポストカーソルｈ１に応じた閾値を判定閾値に決定する（Ｓ１０７）。判定閾値決定部６２３は、決定された判定閾値に対応するメインカーソルｈ０及び第１ポストカーソルｈ１を示す信号を判定閾値調整回路６３に出力する。判定閾値調整回路６３は、入力された信号に対応するメインカーソルｈ０及び第１ポストカーソルｈ１に応じた閾値となるように、ＤＦＥ５００の８個のコンパレータ５２ＡＡ−５２ＣＤの閾値を調整する。

次いで、ＩＳＩモニタ停止部６２４は、周波数特性変更信号の波形測定を停止することを示すＩＳＩモニタ停止信号をＩＳＩモニタ６１に出力する（Ｓ１０８）。ＩＳＩモニタ６１は、ＩＳＩモニタ停止信号が入力されると、周波数特性変更信号の波形測定を停止する。そして、周波数応答固定部６２５は、周波数応答を固定することを示す周波数応答固定信号をＩＳＩ調整部６０に出力する（Ｓ１０９）。ＩＳＩ調整部６０は、周波数応答固定信号が入力されると、入力信号から周波数特性変更信号を生成するときの周波数応答を固定する。

（第１実施形態に係る受信器の作用効果）
受信器１では、制御部６２は、メインカーソルｈ０及び第１ポストカーソルｈ１を調整して、第２閾値群７０２の２つを第１閾値群７０１の２つに一致させると共に、第２閾値群７０２の他の２つを第３閾値群７０３の２つに一致させる。制御部６２がメインカーソルｈ０及び第１ポストカーソルｈ１を調整して第２閾値群７０２の４つの閾値を第１閾値群７０１及び第３閾値群７０３の２つの閾値と一致させることで、ＤＦＥに含まれる加算回路、比較回路及びラッチ回路の数が削減される。受信器１は、ＤＦＥに含まれる加算回路、比較回路及びラッチ回路の数を削減して、ＤＦＥの消費電力を低減する。

（第２実施形態に係る受信器の構成及び機能）
図１２は、第２実施形態に係る受信器を示す図である。

受信器２は、振幅比率判定部６４２を振幅比率判定部６２２の代わりに有する制御部６４が制御部６２の代わりに配置されることが受信器１と相違する。振幅比率判定部６４２以外の受信器２の構成要素は、同一符号が付された受信器１の構成要素と同一の構成及び機能を有するので、ここでは詳細な説明は省略する。

図１３は、制御部６４による演算処理のフローチャートである。

図１３に示すＳ２０１〜Ｓ２０３及びＳ２０６〜Ｓ２０９の処理は、図１１に示すＳ１０１〜Ｓ１０３及びＳ１０６〜Ｓ１０９の処理と同一の処理であるので、ここでは詳細な説明は省略する。

振幅比率判定部６４２は、第１ポストカーソルｈ１がメインカーソルｈ０の１／２より大きいと判定した（Ｓ２０３）とき、メインカーソルｈ０に対する第１ポストカーソルｈ１の比率を減少させるようにＩＳＩ調整部６０を調整する（Ｓ２０４）。次いで、処理はＳ２０１に戻る。また、振幅比率判定部６４２は、第１ポストカーソルｈ１がメインカーソルｈ０の１／２以下であると判定した（Ｓ２０３）とき、メインカーソルｈ０に対する第１ポストカーソルｈ１の比率を増加させるようにＩＳＩ調整部６０を調整する（Ｓ２０５）。次いで、処理はＳ２０６に進む。

（第３実施形態に係る受信器の構成及び機能）
図１４は、第３実施形態に係る受信器を示す図である。

受信器３は、ＤＦＥ５００の代わりにＤＦＥ５０１が配置されることが受信器１と相違する。また、受信器３は、振幅比率判定部６５２を振幅比率判定部６２２の代わりに有する制御部６５が配置されることが受信器１と相違する。ＤＦＥ５０１及び振幅比率判定部６５２以外の受信器３の構成要素は、同一符号が付された受信器１の構成要素と同一の構成及び機能を有するので、ここでは詳細な説明は省略する。

図１５は、ＤＦＥ５０１の内部回路ブロック図である。

ＤＦＥ５０１は、加算器５１ＡＤ、コンパレータ５２ＡＤ及び第１ラッチ回路ＡＤ、並びに加算器５１ＣＡ、コンパレータ５２ＣＡ並及び第１ラッチ回路５３ＣＡを有さないことが図４に示すＤＦＥと相違する。また、ＤＦＥ５００は、第２ラッチ回路５３ＢＡがＭＵＸ５２Ａに接続され、第２ラッチ回路５３ＢＣがＭＵＸ５２Ｃに接続されることが図４に示すＤＦＥと相違する。ＤＦＥ５０１の構成素子の構成及び機能は、同一符号が付された図４に示すＤＦＥの構成素子の構成及び機能と同一であるので、ここでは詳細な説明は省略する。

図１６は、制御部６５によるメインカーソルｈ０と第１ポストカーソルｈ１との調整を示す図である。図１６において、第１閾値群７１１は、図４に示す第１レベル変換回路４１Ａ及び第１判定帰還型等化補正回路５１Ａによる閾値に対応する閾値を示す。第２閾値群７１２は、図４に示す第２レベル変換回路４１Ｂ及び第２判定帰還型等化補正回路５１Ｂによる閾値に対応する閾値を示す。第３閾値群７１３は、図４に示す第３レベル変換回路４１Ｃ及び第３判定帰還型等化補正回路５１Ｃによる閾値に対応する閾値を示す。

制御部６５は、図４に示すＤＦＥにおいてコンパレータ５２ＡＤの閾値とコンパレータ５２ＢＡの閾値が一致し、且つコンパレータ５２ＢＤの閾値とコンパレータ５２ＣＡの閾値が一致するようにメインカーソルｈ０及び第１ポストカーソルｈ１を調整する。制御部６５は、

となるようにメインカーソルｈ０及び第１ポストカーソルｈ１を調整する。すなわち、制御部６５は、

となるようにメインカーソルｈ０及び第１ポストカーソルｈ１を調整する。

図１７は、制御部６５による演算処理のフローチャートである。

図１７に示すＳ３０１〜Ｓ３０２、Ｓ３０４〜Ｓ３０５及びＳ３０７〜Ｓ３０９の処理は、図１１に示すＳ１０１〜Ｓ１０２、Ｓ１０４〜Ｓ１０５及びＳ１０７〜Ｓ１０９の処理と同一の処理であるので、ここでは詳細な説明は省略する。

Ｓ３０３において、振幅比率判定部６５２は、第１ポストカーソルｈ１がメインカーソルｈ０の１／３より大きいかを判定する。振幅比率判定部６５２が第１ポストカーソルｈ１がメインカーソルｈ０の１／３以下であると判定したとき、処理はＳ３０４に進む。また、振幅比率判定部６５２が第１ポストカーソルｈ１がメインカーソルｈ０の１／３より大きいと判定したとき、処理はＳ３０５に進む。

Ｓ３０６において、振幅比率判定部６５２は、第１ポストカーソルｈ１とメインカーソルｈ０の１／３とが一致するかを判定する。振幅比率判定部６５２が第１ポストカーソルｈ１とメインカーソルｈ０の１／３とが一致しないと判定したとき、処理はＳ３０１に戻る。また、振幅比率判定部６５２が第１ポストカーソルｈ１とメインカーソルｈ０の１／３とが一致すると判定したとき、処理はＳ３０７に進む。

（第４実施形態に係る受信器の構成及び機能）
図１８は、第４実施形態に係る受信器を示す図である。

受信器４は、ＤＦＥ５００の代わりにＤＦＥ５０２が配置されることが受信器１と相違する。また、受信器４は、振幅比率判定部６６２を振幅比率判定部６２２の代わりに有する制御部６６が配置されることが受信器１と相違する。ＤＦＥ５０１及び振幅比率判定部６６２以外の受信器４の構成要素は、同一符号が付された受信器１の構成要素と同一の構成及び機能を有するので、ここでは詳細な説明は省略する。

図１９は、ＤＦＥ５０２の内部回路ブロック図である。

ＤＦＥ５０２は、第１判定帰還型等化補正回路５１Ａの加算器５１ＡＢ〜５１ＡＤ、コンパレータ５２ＡＢ〜５２ＡＤ及び第１ラッチ回路５３ＡＢ〜ＡＤを有さないことが図４に示すＤＦＥと相違する。また、ＤＦＥ５０２は、第３判定帰還型等化補正回路５１Ｃの加算器５１ＣＡ〜５１ＣＣ、コンパレータ５２ＣＡ〜５２ＣＣ及び第１ラッチ回路５３ＣＡ〜ＣＣを有さないことが図４に示すＤＦＥと相違する。また、ＤＦＥ５０２は、第２ラッチ回路５３ＢＡ〜５３ＢＣがＭＵＸ５２Ａに接続され、第２ラッチ回路５３ＢＢ〜５３ＢＤがＭＵＸ５２Ｃに接続されることが図４に示すＤＦＥと相違する。ＤＦＥ５０２の構成素子の構成及び機能は、同一符号が付された図４に示すＤＦＥの構成素子の構成及び機能と同一であるので、ここでは詳細な説明は省略する。

図２０は、制御部６６によるメインカーソルｈ０と第１ポストカーソルｈ１との調整を示す図である。図２０において、第１閾値群７２１は、図４に示す第１レベル変換回路４１Ａ及び第１判定帰還型等化補正回路５１Ａによる閾値に対応する閾値を示す。第２閾値群７２２は、図４に示す第２レベル変換回路４１Ｂ及び第２判定帰還型等化補正回路５１Ｂによる閾値に対応する閾値を示す。第３閾値群７２３は、図４に示す第３レベル変換回路４１Ｃ及び第３判定帰還型等化補正回路５１Ｃによる閾値に対応する閾値を示す。

制御部６６は、コンパレータ５２ＡＢの閾値とコンパレータ５２ＢＡの閾値、コンパレータ５２ＡＣの閾値とコンパレータ５２ＢＢの閾値、及びコンパレータ５２ＡＤの閾値とコンパレータ５２ＢＣの閾値が一致するようにメインカーソルｈ０及び第１ポストカーソルｈ１を調整する。また、制御部６２は、コンパレータ５２ＢＢの閾値とコンパレータ５２ＣＡの閾値、コンパレータ５２ＢＣの閾値とコンパレータ５２ＣＢの閾値、及びコンパレータ５２ＢＤの閾値とコンパレータ５２ＣＣの閾値が一致するようにメインカーソルｈ０及び第１ポストカーソルｈ１を調整する。制御部６２は、

となるようにメインカーソルｈ０及び第１ポストカーソルｈ１を調整する。すなわち、制御部６５は、

となるようにメインカーソルｈ０及び第１ポストカーソルｈ１を調整する。

図２１は、制御部６６による演算処理のフローチャートである。

図２１に示すＳ４０１〜Ｓ４０２、Ｓ４０４〜Ｓ４０５及びＳ４０７〜Ｓ４０９の処理は、図１１に示すＳ１０１〜Ｓ１０２、Ｓ１０４〜Ｓ１０５及びＳ１０７〜Ｓ１０９の処理と同一の処理であるので、ここでは詳細な説明は省略する。

Ｓ４０３において、振幅比率判定部６６２は、第１ポストカーソルｈ１がメインカーソルｈ０より大きいかを判定する。振幅比率判定部６６２が第１ポストカーソルｈ１がメインカーソルｈ０以下であると判定したとき、処理はＳ４０４に進む。また、振幅比率判定部６６２が第１ポストカーソルｈ１がメインカーソルｈ０より大きいと判定したとき、処理はＳ４０５に進む。

Ｓ４０６において、振幅比率判定部６６２は、メインカーソルｈ０と第１ポストカーソルｈ１とが一致するかを判定する。振幅比率判定部６６２がメインカーソルｈ０と第１ポストカーソルｈ１とが一致しないと判定したとき、処理はＳ４０１に戻る。また、振幅比率判定部６６２がメインカーソルｈ０がメインカーソルｈ０と第１ポストカーソルｈ１とが一致すると判定したとき、処理はＳ４０７に進む。

（第５実施形態に係る受信器の構成及び機能）

図２２（ａ）は第５実施形態に係る受信器を示す図であり、図２２（ｂ）は図２２（ａ）のＩＳＩ調整部の内部回路図である。

受信器５は、ＩＳＩ調整部６０の代わりにＩＳＩ調整部６７が配置されることが受信器１と相違する。ＩＳＩ調整部６７以外の受信器５の構成要素は、同一符号が付された受信器１の構成要素と同一の構成及び機能を有するので、ここでは詳細な説明は省略する。

ＩＳＩ調整部６７は、リニアイコライザ６７１を有する。受信器５では、制御部６２によりリニアイコライザ６７１の周波数特性を変化させることで、ＤＦＥ５００に入力される信号のメインカーソルｈ０と第１ポストカーソルｈ１とを調整することが可能となる。

（第６実施形態に係る受信器の構成及び機能）
図２３は、第６実施形態に係る受信器を示す図である。

受信器６は、ＤＦＥ５００ａ及び５００ｂ並びに判定閾値調整回路６３ａ及び６３ｂがＤＦＥ５００及び判定閾値調整回路６３の代わりに配置されることが受信器１と相違する。ＤＦＥ５００ａ及び５００ｂはＤＦＥ５００と同一の機能及び構成を有し、判定閾値調整回路６３ａ及び６３ｂは判定閾値調整回路６３と同一の機能及び構成を有する。ＤＦＥ５００ａ及び５００ｂ並びに判定閾値調整回路６３ａ及び６３ｂ以外の受信器６の構成要素は、同一符号が付された受信器１の構成要素と同一の構成及び機能を有するので、ここでは詳細な説明は省略する。

ＤＦＥ５００ａ及び判定閾値調整回路６３ａは同一のクロックで動作し、ＤＦＥ５００ｂ及び判定閾値調整回路６３ｂはＤＦＥ５００ａ及び判定閾値調整回路６３ａを動作させるクロックと同一周期且つ位相が半周期異なるクロックで動作する。

受信器６は、ＤＦＥ５００ａ及び判定閾値調整回路６３ａとＤＦＥ５００ｂ及び判定閾値調整回路６３ｂとをハーフレートで動作させることで時間インターリーブ動作が可能であり、ＤＦＥを動作させるためのタイミング条件が緩和される。

（第７実施形態に係る受信器の構成及び機能）
図２４は、第７実施形態に係る受信器を示す図である。

受信器７は、判定閾値調整回路６３ａ及び６３ｂの代わりに、受信器１と同様に判定閾値調整回路６３が配置されることが受信器６と相違する。判定閾値調整回路６３以外の受信器７の構成要素は、同一符号が付された受信器６の構成要素と同一の構成及び機能を有するので、ここでは詳細な説明は省略する。

受信器７は、判定閾値調整回路６３ａ及び６３ｂの代わりに判定閾値調整回路６３を配置して、判定閾値調整回路を共通化されるので、受信器６よりも全体の回路規模を小さくすることが可能となる。

（第８実施形態に係る受信器の構成及び機能）
図２５は、第８実施形態に係る受信器を示す図である。

受信器８は、ＩＳＩモニタ６１と制御部６２との間にパターンフィルタ６８が配置されることが受信器１と相違する。パターンフィルタ６８以外の受信器８の構成要素は、同一符号が付された受信器１の構成要素と同一の構成及び機能を有するので、ここでは詳細な説明は省略する。

パターンフィルタ６８は、ＩＳＩモニタ６１が測定した周波数特性変更信号の波形を示す波形信号と、ＤＦＥ５００の出力信号が入力される。パターンフィルタ６８は、ＤＦＥ５００の出力信号がユニットパルス信号であると判断したとき、ＩＳＩモニタ６１から入力される波形信号を制御部６９に出力する。

図２６は、パターンフィルタ６８及び制御部６９による演算処理のフローチャートである。

まず、擬似ランダム・バイナリ・シーケンス（Pseudo-random bit sequence : ＰＲＢＳ）信号、及び実際のデータ通信時の信号等の特定のトレーニング信号以外の任意の信号が、不図示の外部装置からＩＳＩ調整部６０に入力される（Ｓ５０１）。パターンフィルタ６８は、ＤＦＥ５００の出力信号がユニットパルス信号であるか否かを判定する（Ｓ５０２）。パターンフィルタ６８がＤＦＥ５００の出力信号がユニットパルス信号であると判定する（Ｓ５０２）まで、処理は５０２の処理を繰り返す。パターンフィルタ６８がＤＦＥ５００の出力信号がユニットパルス信号であると判定する（Ｓ５０２）と、処理はＳ５０３に進む。Ｓ５０３において、周波数特性変更信号取得部６２１は、ユニットパルス信号が入力されたときのメインカーソルｈ０と第１ポストカーソルｈ１とをＩＳＩモニタ６１及びパターンフィルタ６８を介して取得する。図２６に示すＳ５０４〜Ｓ５１０の処理は、図１１に示すＳ１０３〜Ｓ１０９の処理と同様な処理であるので、ここでは詳細な説明は省略する。

受信器８は、ＤＦＥ５００の出力信号がユニットパルス信号であるか否かを判定するパターンフィルタ６８を有するので、ユニットパルス信号等のトレーニング信号以外の任意の信号からメインカーソルｈ０及び第１ポストカーソルｈ１を調整可能である。

（実施形態に係る受信器の変形例）
受信器１〜８のそれぞれは、ＰＡＭ４とも称される４値のデータ値がパルス振幅変調された４値変調信号が入力されるが、実施形態に係る受信器は、４値以上のデータ値がパルス振幅変調されたＮ（Ｎ：４以上の整数）値変調信号が入力されてもよい。例えば、実施形態に係る受信器は、ＰＡＭ８とも称されてもよい８値のデータ値がパルス振幅変調された入力信号が入力されてもよい。

図２７は、８値のデータ値がパルス振幅変調された８値変調信号が入力されたときの、メインカーソルｈ０と第１ポストカーソルｈ１との調整を示す第１の図である。図２８は、８８値変調信号が入力されたときの、メインカーソルｈ０と第１ポストカーソルｈ１との調整を示す第２の図である。図２７は＋ｈ０〔Ｖ〕から−３／７×ｈ０〔Ｖ〕を示し、図２８は０〔Ｖ〕から−ｈ０〔Ｖ〕を示す。図２７及び２８に示す例では、

となるように、メインカーソルｈ０及び第１ポストカーソルｈ１を調整することで、speculative型ＤＦＥに含まれる加算回路、比較回路及びラッチ回路の数の削減が可能になる。

図２９は、speculative型ＤＦＥに含まれる加算回路、比較回路及びラッチ回路の数を削減しない場合のＤＦＥの概略回路図である。図３０は、図２７及び２８に示すようにメインカーソルｈ０及び第１ポストカーソルｈ１を調整することで、speculative型ＤＦＥに含まれる加算回路、比較回路及びラッチ回路の数を削減した場合のＤＦＥの概略回路図である。

ＰＡＭ８では、７個の閾値及び８値のデータ値を有するので、メインカーソルｈ０及び第１ポストカーソルｈ１を調整しない場合、ＤＦＥ５１１は、５６（＝７×８）個の加算回路、比較回路及びラッチ回路を有する。一方、メインカーソルｈ０及び第１ポストカーソルｈ１を調整した場合、ＤＦＥ５１２は、３２（＝４×８）個の加算回路、比較回路及びラッチ回路を有する。ＤＦＥ５１２は、図２７及び２８に示すようにメインカーソルｈ０及び第１ポストカーソルｈ１を調整することで、ＤＦＥ５１１よりも２４個の加算回路、比較回路及びラッチ回路を削減することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１〜８ 受信器
６０ ＩＳＩ調整部（周波数特性変更部）
５１ＡＡ〜５１ＣＤ 加算器
５２ＡＡ〜５２ＣＤ コンパレータ
５３ＡＡ〜５３ＣＤ ラッチ回路
６１ ＩＳＩモニタ
６２、６４〜６６ 制御部
６３ 判定閾値調整回路
５００〜５０２ ＤＦＥ（判定帰還型等化回路）
６２１ 周波数特性変更信号取得部
６２２、６４２、６５２、６６２ 振幅比率判定部
６２３ 判定閾値決定部
６２４ ＩＳＩモニタ停止部
６２５ 周波数応答固定部

Claims (10)

1. Ｎ（Ｎ：４以上の整数）値のデータ値がパルス振幅変調された入力信号の周波数特性を変更して周波数特性変更信号を生成する周波数特性変更部と、
   前記周波数特性変更信号に対応する対象データ値の第１のタイミングにおける第１振幅成分に対する、前記対象データ値の前記第１のタイミングよりも後の第２のタイミングにおける第２振幅成分の比率が所望の比率になるように前記周波数特性変更部を制御する制御部と、
   前記周波数特性変更信号が入力される判定帰還型等化回路と、を有し、
   前記判定帰還型等化回路は、
   前記対象データ値と閾値とを比較した比較結果をそれぞれが出力する複数の比較回路を有する比較部と、
   前記第２のタイミングにおいて、前記比較結果に基づき、前記複数の比較回路のそれぞれから出力される前記比較結果の何れかを選択する（Ｎ−１）個の選択回路と、を有し、
   前記複数の比較回路の少なくとも１つは、前記（Ｎ−１）個の選択回路の何れか２つに前記比較結果を出力する受信器。
2. 前記制御部は、
   ユニットパルス信号が前記入力信号として入力されたときの前記第１振幅成分と、前記第２振幅成分とを取得する周波数特性変更信号取得部と、
   前記第１振幅成分に対する前記第２振幅成分の比率が前記所望の比率であるか否かを判定する振幅比率判定部と、
   前記振幅比率判定部が前記第１振幅成分と前記第２振幅成分との比率が前記所望の比率であると判定したときに、前記周波数特性変更部の周波数応答を固定する周波数応答固定部とを有する、請求項１に記載の受信器。
3. 前記入力信号は、４値データ値がパルス振幅変調された４値変調信号であり、
   前記振幅比率判定部は、前記第２振幅成分が第１振幅成分の半分であるときに、前記第１振幅成分に対する前記第２振幅成分の比率が前記所望の比率であると判定する、請求項２に記載の受信器。
4. 前記入力信号は、４値データ値がパルス振幅変調された４値変調信号であり、
   前記振幅比率判定部は、前記第２振幅成分が第１振幅成分の１／３であるときに、前記第１振幅成分に対する前記第２振幅成分の比率が前記所望の比率であると判定する、請求項２に記載の受信器。
5. 前記入力信号は、４値データ値がパルス振幅変調された４値変調信号であり、
   前記振幅比率判定部は、前記第２振幅成分が第１振幅成分と同一であるときに、前記第１振幅成分に対する前記第２振幅成分の比率が前記所望の比率であると判定する、請求項２に記載の受信器。
6. 前記入力信号は、８値データ値がパルス振幅変調された８値変調信号であり、
   前記振幅比率判定部は、前記第２振幅成分が第１振幅成分の１／４であるときに、前記第１振幅成分に対する前記第２振幅成分の比率が前記所望の比率であると判定する、請求項２に記載の受信器。
7. 前記周波数特性変更部はリニアイコライザを含む、請求項１〜６の何れか一項に記載の受信器。
8. 前記判定帰還型等化回路に並列接続され且つ前記周波数特性変更信号が入力される第２判定帰還型等化回路を更に有し、
   前記第２判定帰還型等化回路は、
   前記対象データ値と閾値とを比較した比較結果をそれぞれが出力する複数の比較回路を有する第２比較部と、
   前記第２のタイミングにおいて、前記比較結果に基づき、前記複数の比較回路のそれぞれから出力される前記比較結果の何れかを選択する（Ｎ−１）個の第２選択回路と、を有し、
   前記複数の第２比較回路の少なくとも１つは、前記（Ｎ−１）個の第２選択回路の何れか２つに前記比較結果を出力する、請求項１〜７の何れか一項に記載の受信器。
9. 前記入力信号が所定のパターンであると判定したときに、前記周波数特性変更部から前記制御部に前記周波数特性変更信号を供給するパターンフィルタを更に有する、請求項１〜８の何れか一項に記載の受信器。
10. ユニットパルス信号が入力信号として入力され、
    入力信号の周波数特性を変更して周波数特性変更信号を生成し、
    前記周波数特性変更信号に対応する対象データ値の第１のタイミングにおける第１振幅成分と、前記対象データ値の前記第１のタイミングよりも後の第２のタイミングにおける第２振幅成分とを取得し、
    前記第１振幅成分に対する前記第２振幅成分の比率が所望の比率であるか否かを判定し、
    前記第１振幅成分と前記第２振幅成分との比率が前記所望の比率であると判定されたときに、入力信号から周波数特性変更信号を生成するときの周波数応答を固定する、
    ことを含む受信器の制御方法。

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