JP2023087419A - 受信装置及び受信方法 - Google Patents

Abstract

【課題】適応処理の精度を維持しつつ適応処理の処理時間を短縮する。【解決手段】実施形態の受信装置は、第１イコライザ回路と、第１サンプラ回路と、制御回路と、を含む。第１イコライザ回路は、外部から入力された第１信号をブーストして第２信号として出力する。第１サンプラ回路は、第２信号をサンプリングして、サンプリング結果を第１デジタル信号として出力する。制御回路は、第１イコライザ回路による第１信号のブースト量を第１信号の損失に適応させる適応処理を実行する。制御回路は、適応処理において、第１デジタル信号のうちセットしたパターンフィルタのデータパターンと一致する部分の符号間干渉に基づいて第１イコライザ回路のブースト量を調整し、第１イコライザ回路のブースト量に応じて、セットするパターンフィルタを動的に変化させる。【選択図】図１０

Description

実施形態は、受信装置及び受信方法に関する。

受信装置は、伝送路を介して送信装置に接続される。送信装置は、伝送路を介して受信装置に信号を送信する。受信装置は、伝送路を通過したことに伴い損失が発生した信号を受信する。受信装置は、受信した信号の損失を補償するイコライザ回路を備える。受信装置は、送信装置により送信された信号を受信する際に、イコライザ回路による信号の補償設定を、受信した信号の損失に適応させる適応処理を実行する。

特開第２０１９－０３３４７６号公報 特許第５６３８１３４号公報 特開第２０１４－１４３６７２号公報

信号の補償精度を維持しつつ適応処理の処理時間を短縮する受信装置及び受信方法を提供する。

実施形態の受信装置は、第１イコライザ回路と、第１サンプラ回路と、制御回路と、を含む。第１イコライザ回路は、外部から入力された第１信号をブーストして第２信号として出力する。第１サンプラ回路は、第２信号をサンプリングして、サンプリング結果を第１デジタル信号として出力する。制御回路は、第１イコライザ回路による第１信号のブースト量を第１信号の損失に適応させる適応処理を実行する。制御回路は、適応処理において、第１デジタル信号のうちセットしたパターンフィルタのデータパターンと一致する部分の符号間干渉に基づいて第１イコライザ回路のブースト量を調整し、第１イコライザ回路のブースト量に応じて、セットするパターンフィルタを動的に変化させる。

第１実施形態に係る受信装置を含む伝送システムの構成の一例を示すブロック図。 伝送路に入力される信号と伝送路から出力される信号の一例を示す波形図。 第１実施形態に係る受信装置の構成の一例を示すブロック図。 第１実施形態に係る受信装置が備えるイコライザ回路の構成の一例を示すブロック図。 第１実施形態に係る受信装置が備えるイコライザ回路に含まれたＣＴＬＥ回路の回路構成の一例を示す回路図。 第１実施形態に係る受信装置が備えるイコライザ回路に含まれたＣＴＬＥ回路の等化特性を説明するためのダイアグラム。 第１実施形態に係る受信装置が備えるイコライザ回路に含まれたＣＴＬＥ回路による補償結果の一例を示す波形図。 第１実施形態に係る受信装置が備えるイコライザ回路に含まれたＤＦＥ回路の回路構成の一例を示す回路図。 第１実施形態に係る受信装置の適応処理で使用されるパターンフィルタの一例を示すテーブル。 第１実施形態に係る受信装置の適応処理の流れの一例を示すフローチャート。 低損失環境下におけるパターンフィルタ毎の残留ＩＳＩとＥＱブーストコードとの関係性の一例を示すグラフ。 高損失環境下におけるパターンフィルタ毎の残留ＩＳＩとＥＱブーストコードとの関係性の一例を示すグラフ。 第１実施形態に係る受信装置におけるパターンフィルタの切り替え方法の一例を示す模式図。 第２実施形態に係る受信装置におけるサンプル点の一例を示す波形図。 第２実施形態に係る受信装置の適応処理におけるＥＱブーストコードの調整方法の一例を示す真理値表。 第３実施形態に係る受信装置の構成の一例を示すブロック図。 第３実施形態に係る受信装置の適応処理におけるＥＱブーストコードの調整方法の一例を示す真理値表。 第４実施形態に係る情報処理システムの構成の一例を示すブロック図。

以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。以下の説明では、略同一の機能及び構成を有する構成要素に、同一の参照符号が付加されている。参照符号に付加された“ハイフン＋数字”や“アルファベット”は、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。信号名の先頭に“／”が付された信号は、反転信号であることを示している。

［１］第１実施形態
以下に、第１実施形態に係る受信装置３について説明する。

［１－１］構成
［１－１－１］伝送システムＴＳの構成
図１は、第１実施形態に係る受信装置３を含む伝送システムＴＳの構成の一例を示すブロック図である。伝送システムＴＳは、高速シリアル通信により、データを一方の装置から他方の装置へ伝送する。図１に示すように、伝送システムＴＳは、送信装置１、伝送路２、及び受信装置３を備えている。伝送システムＴＳにおいて、送信装置１は、伝送路２を介して受信装置３に接続される。

送信装置１は、情報（データ）を符号化して送信することが可能な半導体集積回路を含む。送信装置１は、符号化した情報を送信信号ＴＲ及び／ＴＲとして、伝送路２に入力する。送信信号ＴＲ及び／ＴＲは、差動信号であり、例えば、パルス信号である。送信信号ＴＲ及び／ＴＲに含まれた各パルスは、変調されたデータに対応する。データの変調方式としては、例えば、パルス振幅変調（Pulse-Amplitude Modulation）が使用される。パルス振幅変調は、一定間隔のパルスの電圧（振幅）によりデータを伝送する変調方式である。データの変調方式としてパルス振幅変調が使用された場合、送信信号ＴＲ及び／ＴＲのパルス毎の電圧レベルが、１ビットデータ又は複数ビットデータに対応する。以下の説明では、１ビットデータが１パルスに変調される場合について説明する。

伝送路２は、送信信号ＴＲ及び／ＴＲを送信装置１から受信装置３へ伝送するための構造的又は空間的な伝送媒体である。伝送路２は、例えば、送信装置１と受信装置３との間を接続する配線を含む。伝送路２は、伝送媒体の構造や材質に応じた伝送特性を有する。伝送路２に入力された送信信号ＴＲ及び／ＴＲは、伝送路２を通過することによって、伝送路２の伝送特性（例えば、周波数特性）に応じた損失を受ける。伝送路２を通過した送信信号ＴＲ及び／ＴＲは、受信装置３に対する受信信号ＲＣＶ及び／ＲＣＶとして出力される。送信信号ＴＲ及び／ＴＲ及び受信信号ＲＣＶ及び／ＲＣは、アナログ信号として処理される。

受信装置３は、受信した信号から情報を復号することが可能な半導体集積回路を含む。受信装置３は、伝送路２から出力された受信信号ＲＣＶ及び／ＲＣＶを受信する。受信信号ＲＣＶ及び／ＲＣＶは、差動信号であり、伝送路２の伝送特性に応じた損失を受けた送信信号ＴＲ及び／ＴＲに対応する。受信装置３は、受信信号ＲＣＶ及び／ＲＣＶの損失を補償して、送信信号ＴＲ及び／ＴＲに含まれた情報を復号する。受信装置３は、受信信号ＲＣＶ及び／ＲＣＶを受信する際に、受信信号ＲＣＶ及び／ＲＣＶの補償に関する設定を、受信信号ＲＣＶ及び／ＲＣＶの損失に適応させる適応処理を実行する。

図２は、伝送路２に入力される信号と伝送路２から出力される信号の一例を示す波形図である。図２に示された波形図の縦軸は、信号の電圧（振幅）を示している。図２に示された波形図の横軸は、時間を示している。図２の（Ａ）は、伝送路２に入力される信号、すなわち送信信号ＴＲ及び／ＴＲの一例を示している。図２の（Ｂ）は、伝送路２から出力される信号、すなわち受信信号ＲＣＶ及び／ＲＣＶの一例を示している。

送信装置１が、連続した“０”データの間に１つの“１”データを挿入した情報を送信した場合、送信信号ＴＲ及び／ＴＲの波形は、例えば、図２の（Ａ）に示された波形になる。本例では、“１”データに対応する部分の電圧が、“０”データに対応する部分の電圧よりも高い。そして、“１”データに対応する部分が、エッジが先鋭なパルス信号となっている。また、例えば、“１”データに対応する部分のパルスの半値幅が、“１ＵＩ（Unit Interval）”に対応している。１ＵＩは、データを取り込むためのクロック信号の１周期に対応する時間である。

図２の（Ａ）に示された送信信号ＴＲ及び／ＴＲが伝送路２を通過すると、伝送路２から出力された受信信号ＲＣＶ及び／ＲＣＶの波形は、例えば、図２の（Ｂ）に示された波形になる。図２の（Ｂ）に付加された四角のプロットは、所定の周波数のクロック信号に基づいてサンプリングされたサンプル点に対応している。本例では、波形の“１”データに対応する部分に、メインカーソルｈ［０］が設定されている。カーソルに付加された数値の定義は、メインカーソルｈ［０］が設定された時刻に対して時間的に古い方が正であり、時間的に新しい方が負である。以下では、ｈ［－１］、ｈ［－２］、…のことを“プリカーソル”と呼び、ｈ［１］、ｈ［２］、…のことを“ポストカーソル”と呼ぶ。

伝送路２の伝送特性は、高周波成分を除去するローパスフィルタのような特性を有する。このため、送信信号ＴＲ及び／ＴＲは、伝送路２を通過することによって、高周波成分が失われた受信信号ＲＣＶ及び／ＲＣＶに変換される。言い換えると、受信信号ＲＣＶ及び／ＲＣＶは、送信信号ＴＲ及び／ＴＲと比較して、伝送路２による損失に応じてエッジが鈍った波形となる。その結果、伝送路２を通過した送信信号ＴＲ及び／ＴＲでは、符号間干渉（ＩＳＩ：Inter-Symbol Interference）が発生し得る。ＩＳＩは、本来個別のデータを有し時間的に隣接する区分（パルス）の間で、波形が影響しあう現象である。連続する“０”データの数と連続する“１”データの数とがランダムに変わる信号では、伝送路２の影響を受けて、ＩＳＩによる信号劣化が生じ得る。

［１－１－２］受信装置３の構成
図３は、第１実施形態に係る受信装置３の構成の一例を示すブロック図である。図３に示すように、受信装置３は、例えば、イコライザ回路１０、データ判定回路２０、直列入力並列出力回路（ＳＩＰＯ：Serial-In Parallel-Out）３０、ＣＤＲ（Clock Data Recovery）回路４０、デジタル信号処理部５０、上位層６０、及びパッドＰ１及びＰ２を備えている。

イコライザ回路１０は、ＡＦＥ（Analog Front End）である。イコライザ回路１０は、伝送路２の周波数特性を補償することが可能な周波数特性を備える増幅回路を含む。イコライザ回路１０には、受信信号ＲＣＶ及び／ＲＣＶがそれぞれパッドＰ１及びＰ２を介して入力される。イコライザ回路１０は、受信信号ＲＣＶ及び／ＲＣＶに基づいて、等化信号ＥＱＳを生成する。等化信号ＥＱＳは、伝送路２の周波数特性が補償された受信信号ＲＣＶ及び／ＲＣＶである。そして、イコライザ回路１０は、生成した等化信号ＥＱＳを、データ判定回路２０に出力する。イコライザ回路１０の詳細な構成については後述する。なお、図示が省略されているが、等化信号ＥＱＳは、差動入力に対する等化信号であるため、実際には差動信号である。

データ判定回路２０は、イコライザ回路１０から出力された等化信号ＥＱＳを、デジタル信号に変換する回路である。データ判定回路２０は、例えば、データサンプラ２１（“ＤＡＴＡ”）と、エッジサンプラ２２（“ＥＤＧＥ”）とを含む。データサンプラ２１は、クロック信号ＣＫ１に基づくタイミングで、等化信号ＥＱＳをデジタル信号ＤＳ１に変換する。デジタル信号ＤＳ１は、連続する複数のデジタル値を含む。クロック信号ＣＫ１の周波数は、データのサンプリング周波数に対応する。エッジサンプラ２２は、クロック信号ＣＫ２に基づくタイミングで、等化信号ＥＱＳをデジタル信号ＤＳ２に変換する。デジタル信号ＤＳ２は、連続する複数のデジタル値を含む。クロック信号ＣＫ２の周波数は、例えば、クロック信号ＣＫ１に対して同じ周波数、且つ位相が半周期ずれたクロック信号である。クロック信号ＣＫ２は、等化信号ＥＱＳに含まれた各パルスのエッジ（境界）部分のデジタル値の判定に使用される。デジタル信号ＤＳ（ＤＳ１及びＤＳ２）のそれぞれは、ＳＩＰＯ３０とＣＤＲ回路４０とに出力される。

ＳＩＰＯ３０は、シリアルに入力されたデジタル値をパラレルに出力する回路である。ＳＩＰＯ３０は、データ判定回路２０から出力された連続したデジタル値をバッファする。そして、ＳＩＰＯ３０は、バッファしたデジタル値を、所定の並列数でイコライザ制御回路５１に出力する。ＳＩＰＯ３０は、例えば、クロック信号ＣＫ３に基づいて動作し、データサンプラ２１から出力されたデジタル信号ＤＳ１と、エッジサンプラ２２から出力されたデジタル信号ＤＳ２とのそれぞれを取り扱う。クロック信号ＣＫ３は、例えば、クロック信号ＣＫ１と同じである。

ＣＤＲ回路４０は、受信信号ＲＣＶ及び／ＲＣＶに含まれたクロック信号の位相を検出し、受信装置３によるデータの受信に使用されるクロック信号の位相を調整することが可能な回路である。ＣＤＲ回路４０には、データ判定回路２０から出力されたデジタル信号ＤＳ１及びＤＳ２が入力される。ＣＤＲ回路４０は、デジタル信号ＤＳ１及びＤＳ２に基づいて、クロック信号の位相の補正量を算出する。そして、ＣＤＲ回路４０は、算出された位相の補正量に基づいて、データのサンプリングに使用されるクロック信号ＣＫ１を再生する。それから、ＣＤＲ回路４０は、再生したクロック信号ＣＫ１を、データサンプラ２１などに出力する。また、ＣＤＲ回路４０は、クロック信号ＣＫ１に基づいてクロック信号ＣＫ２及びＣＫ３を生成し、それぞれエッジサンプラ２２とＳＩＰＯ３０とに出力する。ＣＤＲ回路４０がクロック信号の位相を調整する処理の繰り返しは、“ＣＤＲループ”と呼ばれる。受信装置３が受信した受信信号ＲＣＶ及び／ＲＣＶの位相とクロック信号ＣＫ１の位相とが同期したことが検知されると、ＣＤＲ回路４０がロックされる。すなわち、クロック信号ＣＫ１に適用される位相の補正量がある範囲に固定される。なお、ＣＤＲ回路４０は、デジタル信号ＤＳ１及びＤＳ２に基づいてクロック信号ＣＫ２及びＣＫ３を生成してもよい。また、ＣＤＲ回路４０は、イコライザ回路１０の構成に依っては、フィードバック制御するための制御信号を生成し、イコライザ回路１０に入力してもよい。

デジタル信号処理部５０は、データ判定回路２０により復号されたデジタル信号を取り扱う回路である。デジタル信号処理部５０は、ＳＩＰＯ３０から受け取ったデータ（デジタル信号ＤＳ１）を、上位層６０に転送する。また、デジタル信号処理部５０は、イコライザ制御回路５１を含む。イコライザ制御回路５１は、受信装置３の適応処理に関する制御を司る回路である。イコライザ制御回路５１は、デジタル信号ＤＳ１及びＤＳ２に基づいて、イコライザ回路１０をフィードバック制御するための制御信号を生成する。イコライザ回路１０が生成する制御信号の詳細については後述する。

上位層６０は、受信装置３が送信装置１から受け取ったデータを取り扱う処理部である。上位層６０は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ、ＲＯＭ（Read Only Memory）、及びＲＡＭ（Random Access Memory）などを含む。本例では、上位層６０が受信装置３に含まれているが、これに限定されない。上位層６０は、受信装置３に外部接続されてもよい。

［１－１－３］イコライザ回路１０の構成
図４は、第１実施形態に係る受信装置３が備えるイコライザ回路１０の構成の一例を示すブロック図である。図４に示すように、イコライザ回路１０は、例えば、連続時間線形イコライザ（ＣＴＬＥ：Continuous Time Linear Equalizer）回路１１、及び判定帰還型イコライザ（ＤＦＥ：Decision Feedback Equalizer）回路１２を備えている。

ＣＴＬＥ回路１１は、線形等化器としての機能構成を有するアナログフィルタである。ＣＴＬＥ回路１１は、受信信号ＲＣＶ及び／ＲＣＶを受けると、当該受信信号ＲＣＶ及び／ＲＣＶの高周波数帯域の利得を増幅する（ブーストする）線形等化処理を行う。具体的には、ＣＴＬＥ回路１１は、ＥＱブーストコードに応じて受信信号ＲＣＶ及び／ＲＣＶの高周波数帯域をブーストして、等化信号ＥＱ１及び／ＥＱ１を生成する。そして、ＣＴＬＥ回路１１は、生成した等化信号ＥＱ１及び／ＥＱ１を、ＤＦＥ回路１２に送信する。ＥＱブーストコードは、イコライザ制御回路５１によって生成される制御信号であり、例えば、所定の範囲内の数値により示される。ＣＴＬＥ回路１１は、ＥＱブーストコードに基づいて、ＣＴＬＥ回路１１に含まれた可変抵抗器の抵抗値や可変容量の容量値などを調整し得る。

ＤＦＥ回路１２は、非線形等化器としての機能構成を有するデジタルフィルタである。ＤＦＥ回路１２は、入力信号に対してタップ係数に基づいて判定信号をフィードバックする非線形等化処理を行う。具体的には、ＤＦＥ回路１２は、１周期分の等化信号ＥＱ１及び／ＥＱ１に含まれるｎ個のデジタル値毎に、演算対象のデジタル値、及び演算対象のデジタル値の前後数シンボル分のデジタル値に基づく演算処理を実行する。ここで、“ｎ”は、任意の自然数である。そして、ＤＦＥ回路１２は、演算処理の結果として、等化信号ＥＱＳを生成する。タップ係数は、イコライザ制御回路５１によって生成される制御信号である。タップ係数は、入力信号において、基準時刻からｋ区間だけ過去に相当する部分が有するデジタル値に対して割り当てられる。なお、“ｋ”は、１以上ｎ以下の整数である。

なお、第１実施形態に係る受信装置３において、イコライザ制御回路５１は、ＣＴＬＥ回路１１に入力される受信信号ＲＣＶ及び／ＲＣＶに基づき、等化信号ＥＱ１及び／ＥＱ１を最適に等化するブースト量を決定する機能構成を有する。また、イコライザ制御回路５１は、ＤＦＥ回路１２に入力される等化信号ＥＱ１及び／ＥＱ１に基づき、等化信号ＥＱＳを最適に等化するタップ係数を決定する機能構成を有する。

なお、イコライザ回路１０は、その他の回路構成であってもよい。例えば、イコライザ回路１０は、可変ゲインアンプ（ＶＧＡ：Variable Gain Amplifier）や、ＡＤ（Analog to Digital）コンバータや、フィードフォワードイコライザ（ＦＦＥ：Feed Forward Equalizer）を含んでいてもよい。例えば、ＣＴＬＥ回路１１の出力がＶＧＡによって増幅され、ＶＧＡによって増幅された信号がＡＤコンバータに出力されてもよい。

（ＣＴＬＥ回路１１の構成）
図５は、第１実施形態に係る受信装置３が備えるイコライザ回路１０に含まれたＣＴＬＥ回路１１の回路構成の一例を示す回路図である。図５に示すように、ＣＴＬＥ回路１１は、例えば、抵抗器Ｒ１及びＲ２、トランジスタＴ１及びＴ２、可変容量素子ＶＣ、可変抵抗器ＶＲ、定電流源ＣＳ１及びＣＳ２、並びにノードＮＤ１～ＮＤ４を備えている。

抵抗器Ｒ１及びＲ２のそれぞれは、ＣＴＬＥ回路１１の負荷として使用される抵抗である。抵抗器Ｒ１は、電源ノードＶＤＤとノードＮＤ１との間に接続される。抵抗器Ｒ２は、電源ノードＶＤＤとノードＮＤ２との間に接続される。電源ノードＶＤＤは、電源ノードであり、電源ノードＶＤＤには、ＣＴＬＥ回路１１に対する電源電圧が印加される。なお、ＣＴＬＥ回路１１の負荷としては、インダクタが使用されてもよい。

トランジスタＴ１及びＴ２のそれぞれは、例えば、Ｎ型のＭＯＳトランジスタである。トランジスタＴ１のドレインは、ノードＮＤ１に接続される。トランジスタＴ１のソースは、ノードＮＤ３に接続される。トランジスタＴ１のゲートには、受信信号ＲＣＶが入力される。トランジスタＴ２のドレインは、ノードＮＤ２に接続される。トランジスタＴ２のソースは、ノードＮＤ４に接続される。トランジスタＴ２のゲートには、受信信号／ＲＣＶが入力される。ＣＴＬＥ回路１１は、ノードＮＤ１及びＮＤ２から、等化信号／ＥＱ１及びＥＱ１をそれぞれ出力する。

可変容量素子ＶＣは、ＥＱブーストコードに基づいて容量値が変更され得る容量素子である。可変容量素子ＶＣの一方電極は、ノードＮＤ３に接続される。可変容量素子ＶＣの他方電極は、ノードＮＤ４に接続される。可変抵抗器ＶＲは、ＥＱブーストコードに基づいて抵抗値が変更され得る抵抗器である。可変抵抗器ＶＲの一方電極は、ノードＮＤ３に接続される。可変抵抗器ＶＲの他方電極は、ノードＮＤ４に接続される。

定電流源ＣＳ１及びＣＳ２のそれぞれは、出力電流を一定に制御する電源回路である。定電流源ＣＳ１は、ノードＮＤ３と電源ノードＶＳＳとの間に接続される。定電流源ＣＳ２は、ノードＮＤ４と電源ノードＶＳＳとの間に接続される。電源ノードＶＳＳは、電源ノードであり、電源ノードＶＳＳには、電源電圧よりも低い接地電圧が印加される。接地電圧は、ＣＴＬＥ回路１１の基準電位である。

なお、ＣＴＬＥ回路１１の回路構成は、その他の構成であってもよい。ＣＴＬＥ回路１１は、イコライザ制御回路５１から入力されるＥＱブーストコードに応じて、その等化特性を適応的に調整可能に構成されていればよい。

図６は、第１実施形態に係る受信装置３が備えるイコライザ回路１０に含まれたＣＴＬＥ回路１１の等化特性を説明するためのダイアグラムである。図６の縦軸は、イコライザ回路１０における電圧利得[ｄＢ]を示している。図６の横軸は、周波数を示している。すなわち、図６は、ＣＴＬＥ回路１１の周波数性を示している。本明細書において、低周波数帯域は、例えば、数１００ＭＨｚよりも低い帯域である。高周波数帯域は、例えば、ナイキスト周波数を含むＧＨｚオーダーの周波数の帯域である。

図６に示すように、ＣＴＬＥ回路１１の等化特性は、低周波数領域の利得よりも高周波数帯域の利得が高くなるように設定される。本例において、ＣＴＬＥ回路１１は、ナイキスト周波数が１６ＧＨｚである場合に、ナイキスト周波数の近傍の利得が高くなるような等化特性を有している。ＣＴＬＥ回路１１のブースト量は、例えば、ＣＴＬＥ回路１１の等化特性における低周波数帯域の利得と高周波数帯域の利得との差として定義される。ＣＴＬＥ回路１１のブースト量が大きくなるほど、利得との差は大きくなる。

図７は、第１実施形態に係る受信装置３が備えるイコライザ回路１０に含まれたＣＴＬＥ回路１１による補償結果の一例を示す波形図である。図７の縦軸は、メインカーソルｈ［０］の電圧値に基づいて正規化された振幅（電圧）［Ｖ］を示している。図７の横軸は、カーソルを示している。図７に示すように、正規化されたメインカーソルｈ［０］の電圧値に対するポストカーソルｈ［１］、ｈ［２］、…のそれぞれの電圧値は、ブースト量が大きくなるに応じて小さくなり得る。しかしながら、ＣＴＬＥ回路１１のブースト量が大きくなりすぎると、信号の過補償にもなり得る。

ＣＴＬＥ回路１１による受信信号ＲＣＶ及び／ＲＣＶの補償は、ポストカーソルにおける振幅（電圧）をゼロにすることが好ましい。ポストカーソルｈ［１］以降の電圧は、残留符号間干渉（残留ＩＳＩ）とも呼ばれる。残留ＩＳＩの影響は、メインカーソルｈ［０］近傍が支配的である。このため、イコライザ制御回路５１は、適応処理において、メインカーソルｈ［０］近傍のＩＳＩが最小（限りなくゼロに近く）に収束するように、ＥＱブーストコード（ブースト量）を調整する。

なお、ＣＴＬＥ回路１１は、受信信号ＲＣＶの高周波数帯域を直接的に増幅する。従って、ＣＴＬＥ回路１１は、増幅された高周波数帯域に含まれる雑音成分も同時に増幅し得る。このため、等化信号ＥＱ１及び／ＥＱ１に含まれる雑音の影響を小さくするためには、ＣＴＬＥ回路１１に設定されるブースト量が小さい方が好ましい。

（ＤＦＥ回路１２の構成）
図８は、第１実施形態に係る受信装置３が備えるイコライザ回路１０に含まれたＤＦＥ回路１２の回路構成の一例を示す回路図である。図８に示すように、ＤＦＥ回路１２は、例えば、加算器１２１、判定回路１２２、フリップフロップ回路１２３（１２３－１、１２３－２及び１２３－３）、並びにバッファ回路１２４（１２４－１、１２４－２及び１２４－３）を備えている。

加算器１２１は、等化信号ＥＱ１及び／ＥＱ１に、複数のバッファ回路１２４の各々からのフィードバック信号を加算する。そして、加算器１２１は、加算により得られた信号を、判定回路１２２に出力する。

判定回路１２２は、加算器１２１から信号を受けると、受けた信号に含まれるデータが“０”であるか“１”であるかを判定し、当該判定結果に応じた判定信号を生成する。判定回路１２２は、現在から過去にわたる複数の区分においてデータを判定する。すなわち、判定信号は、各区分において判定されたデジタル値に対応する振幅レベルを有するパルス信号である。なお、信号が判定される区分は、判定回路１２２に別途入力されるクロック信号ＣＫ１に基づいて決定される。判定回路１２２は、生成した判定信号を、フリップフロップ回路１２３－１の入力（“Ｄ”）に出力する。

各フリップフロップ回路１２３は、クロック信号ＣＫ１に基づいて、デジタル値を入出力する。フリップフロップ回路１２３－１の出力（“Ｑ”）は、フリップフロップ回路１２３－２の入力に接続される。フリップフロップ回路１２３－２の出力は、フリップフロップ回路１２３－３の入力に接続される。これにより、フリップフロップ回路１２３－１、１２３－２及び１２３－３は、判定信号において１区分ずつずれたデジタル値を保持する。具体的には、フリップフロップ回路１２３－１、１２３－２及び１２３－３は、それぞれ基準時刻から１区分、２区分、３区分過去の時刻のデジタル値を保持する。また、フリップフロップ回路１２３－１、１２３－２及び１２３－３は、それぞれバッファ回路１２４－１、１２４－２及び１２４－３に関連付けられている。フリップフロップ回路１２３－１は、保持したデジタル値を、バッファ回路１２４－１にも出力する。フリップフロップ回路１２３－２は、保持したデジタル値を、バッファ回路１２４－２にも出力する。フリップフロップ回路１２３－３は、保持したデジタル値を、バッファ回路１２４－３にも出力する。

バッファ回路１２４－１、１２４－２及び１２４－３には、それぞれタップ係数ＴＣ１、ＴＣ２及びＴＣ３が入力される。タップ係数ＴＣ１～ＴＣ３は、イコライザ制御回路５１によって生成される制御信号である。バッファ回路１２４－１は、フリップフロップ回路１２３－１が保持するデジタル値に対して、タップ係数ＴＣ１を乗算した結果を反転させた信号をフィードバック信号として生成して、加算器１２１に出力する。バッファ回路１２４－２は、フリップフロップ回路１２３－２が保持するデジタル値に対して、タップ係数ＴＣ２を乗算した結果を反転させた信号をフィードバック信号として生成して、加算器１２１に出力する。バッファ回路１２４－３は、フリップフロップ回路１２３－３が保持するデジタル値に対して、タップ係数ＴＣ３を乗算した結果を反転させた信号をフィードバック信号として生成して、加算器１２１に出力する。

これにより、ＤＦＥ回路１２は、等化信号ＥＱ１及び／ＥＱ１に、バッファ回路１２４－１、１２４－２及び１２４－３のそれぞれのフィードバック信号を合成することができる。ＤＦＥ回路１２は、フィードバック信号が合成された等化信号ＥＱ１及び／ＥＱ１を、等化信号ＥＱＳとして出力する。等化信号ＥＱＳにおける符号間干渉は、フィードバック信号が合成されることにより低減され得る。図３に示されたデータ判定回路２０は、等化信号ＥＱＳに対して判定動作を行うことにより、符号間干渉が補償されたデジタル信号ＤＳを生成することができる。

なお、ＤＦＥ回路１２に含まれるタップ（フリップフロップ回路１２３及びバッファ回路１２４の組）の数は、３つに限定されず、その他の数であってもよい。ＤＦＥ回路１２は、少なくとも、イコライザ制御回路５１から指示される複数のタップ係数に応じてその等化特性を適応的に調整可能に構成されていればよい。

［１－２］受信方法
以下に、第１実施形態に係る受信装置３によるデータの受信方法として、イコライザ制御回路５１の適応処理について説明する。

［１－２－１］適応処理の概要
適応処理は、送信装置１により送信される通信データに含まれた特定のビットの並びに注目して、残留ＩＳＩが最小となるようにフィードバック制御する処理である。適応処理において使用される通信データは、例えばランダムパターンであり、規格によって異なる。イコライザ制御回路５１は、適応処理におけるＥＱパラメータの調整に、パターンフィルタを使用する。ＥＱパラメータは、適応処理においてイコライザ制御回路５１により調整されるパラメータである。ＥＱパラメータは、ＥＱブーストコードや、タップ係数を含む。パターンフィルタは、一致したデータパターンを抽出するフィルタである。パターンフィルタは、例えば、適応処理における残留ＩＳＩの計算に用いるカーソルの組み合わせに対応する。イコライザ制御回路５１は、ＳＩＰＯ３０から入力されたデジタル信号ＤＳ１のデータパターンのうち、パターンフィルタと一致する部分のＩＳＩの計算結果に基づいて、ＥＱパラメータを調整する。ＣＴＬＥ回路１１は、イコライザ制御回路５１による受信信号ＲＣＶ及び／ＲＣＶの特性（つまり、伝送路２の伝送特性）に基づいた適応処理により、最適な等化特性に設定（調整）され得る。

図９は、第１実施形態に係る受信装置３の適応処理で使用されるパターンフィルタの一例を示すテーブルである。パターンフィルタの設定としては、例えば、図９に示すように、パターンフィルタＰＦ１～ＰＦ４が考えられる。

パターンフィルタＰＦ１において着目するポストカーソルの組み合わせは、“ｈ［１］＋ｈ［２］”である。この場合、イコライザ制御回路５１は、デジタル信号ＤＳ１のデータパターンから、ｈ［－１］～ｈ［４］が“０１００＊＊（“＊”はワイルドカード）”となる並びを抽出して、ポストカーソルｈ［１］及びｈ［２］に関する残留ＩＳＩの検出に使用する。

パターンフィルタＰＦ２において着目するポストカーソルの組み合わせは、“ｈ［２］＋ｈ［３］”である。この場合、イコライザ制御回路５１は、デジタル信号ＤＳ１のデータパターンから、ｈ［－１］～ｈ［４］が“０１＊００＊”となる並びを抽出して、ポストカーソルｈ［２］及びｈ［３］に関する残留ＩＳＩの検出に使用する。

パターンフィルタＰＦ３において着目するポストカーソルの組み合わせは、“ｈ［１］＋ｈ［２］＋ｈ［３］”である。この場合、イコライザ制御回路５１は、デジタル信号ＤＳ１のデータパターンから、ｈ［－１］～ｈ［４］が“０１０００＊”となる並びを抽出して、ポストカーソルｈ［１］、ｈ［２］及びｈ［３］に関する残留ＩＳＩの検出に使用する。

パターンフィルタＰＦ４において着目するポストカーソルの組み合わせは、“ｈ［２］＋ｈ［３］＋ｈ［４］”である。この場合、イコライザ制御回路５１は、デジタル信号ＤＳ１のデータパターンから、ｈ［－１］～ｈ［４］が“０１＊０００”となる並びを抽出して、ポストカーソルｈ［２］、ｈ［３］及びｈ［４］に関する残留ＩＳＩの検出に使用する。

なお、第１実施形態に係る受信装置３の適応処理で使用されるパターンフィルタの設定は、その他の設定であってもよい。例えば、パターンフィルタとしては、反転パターンが利用されてもよい。具体的には、イコライザ制御回路５１は、図９に示された各パターンフィルタにおいて、各カーソルの“０”と“１”が入れ替えられたパターンフィルタを利用してもよい。イコライザ制御回路５１は、セットされたパターンフィルタと、セットされたパターンフィルタの反転パターンとの両方を適応処理に利用してもよい。第１実施形態に係る受信装置３では、イコライザ制御回路５１が、適応処理において複数種類のパターンフィルタを使用可能であればよい。

［１－２－２］適応処理の流れ
図１０は、第１実施形態に係る受信装置３の適応処理の流れの一例を示すフローチャートである。以下に、図１０を参照して、適応処理の流れについて説明する。

イコライザ制御回路５１は、上位層６０から適応処理のステートに入ったことを通知する信号を受け取ると、適応処理を開始する（開始）。

まず、イコライザ制御回路５１は、ＥＱパラメータを初期値に設定する（Ｓ１０）。ＥＱパラメータの初期値のうちＥＱブーストコードの初期値は、ブースト量が小さい方から開始されてもよいし、ブースト量が大きい方から開始されてもよいし、中間の値から開始されてもよい。

次に、イコライザ制御回路５１は、現在のＥＱブーストコードに応じたパターンフィルタをセットする（Ｓ１１）。言い換えると、Ｓ１１の処理において、イコライザ制御回路５１は、現在のＥＱブーストコードに関連付けられたパターンフィルタを選択する。

次に、イコライザ制御回路５１は、受信したデジタル信号ＤＳ１のうち、セットされたパターンフィルタと一致する部分を検索する（Ｓ１２）。

Ｓ１２においてセットされたパターンフィルタと一致する部分を検出すると、イコライザ制御回路５１は、ＥＱブーストコードの調整方法に従い、ＥＱブーストコードのＵＰ／ＤＯＷＮを判断する（Ｓ１３）。Ｓ１３の処理では、例えば、セットされたパターンフィルタに基づいて残留ＩＳＩが検出される。ＥＱブーストコードの調整方法の詳細については、第２実施形態及び第３実施形態で説明する。。

Ｓ１３の処理に基づきイコライザ制御回路５１は、ＥＱパラメータを調整する（Ｓ１４）。ＥＱパラメータの調整において、イコライザ制御回路５１は、例えば、ＥＱブーストコードを加算（ＵＰ）又は減算（ＤＯＷＮ）する。Ｓ１４の処理が完了すると、イコライザ制御回路５１は、Ｓ１５の処理に進む。

Ｓ１５の処理において、イコライザ制御回路５１は、Ｓ１１～Ｓ１４の処理を所定時間若しくは所定回数繰り返したか否かを確認する。

Ｓ１５の処理において、イコライザ制御回路５１は、Ｓ１１～Ｓ１４の処理が所定時間若しくは所定回数繰り返されていなかったことを確認した場合（Ｓ１５：ＮＯ）、Ｓ１１の処理に進む。

Ｓ１５の処理において、イコライザ制御回路５１は、Ｓ１１～Ｓ１４の処理が所定時間若しくは所定回数繰り返されたことを確認した場合（Ｓ１５：ＹＥＳ）、Ｓ１６の処理に進む。

Ｓ１６の処理において、イコライザ制御回路５１は、上位層６０に、適応処理の完了を通知する。すなわち、イコライザ制御回路５１は、適応処理が完了したことを通知する信号を発行して、発行した信号を上位層６０に送信する。Ｓ１６の処理が完了すると、イコライザ制御回路５１は、図１０の一連の処理を終了する（終了）。

以上で説明されたように、第１実施形態に係る受信装置３において、イコライザ制御回路５１は、適応処理において、デジタル信号ＤＳ１のうちセットしたパターンフィルタのデータパターンと一致する部分の符号間干渉に基づいてＣＴＬＥ回路１１のブースト量を調整し、ＣＴＬＥ回路１１１のブースト量に応じて、セットするパターンフィルタを動的に変化させている。なお、適応処理の完了は、セットされたパターンフィルタにおける残留ＩＳＩが収束したか否かに基づいて判定されてもよい。この場合、例えば、Ｓ１５の処理が残留ＩＳＩが収束したか否かの判定に置き換えられ、残留ＩＳＩが収束していなかった場合にＳ１１の処理に進み、残留ＩＳＩが収束していた場合にＳ１６の処理に進む。

［１－２－３］適応処理の具体例
図１１及び図１２は、それぞれ低損失環境下及び高損失環境下におけるパターンフィルタＰＦ１～ＰＦ４毎の残留ＩＳＩとＥＱブーストコードとの関係性の一例を示すグラフである。“低損失”は、信号の損失が小さいことを示している。“高損失”は、信号の損失が大きいことを示している。例えば、同じ伝送媒体が利用された場合に、低損失の伝送路２の長さは、高損失の伝送路２よりも短い。図１１及び図１２のそれぞれの縦軸は、残留ＩＳＩの量に対応する値を示している。図１１及び図１２のそれぞれの横軸は、ＥＱブーストコードの値を示している。なお、ＥＱブーストコードは、例えば、連続した数値であり、０～６４の範囲で与えられる。ＣＴＬＥ回路１１は、ＥＱブーストコードの数値に応じて、ブースト量を変更し得る。例えば、ＥＱブーストコードの数値が大きいほど、ブースト量が大きくなるように設定される。

伝送路２が低損失である場合、図１１に示すように、パターンフィルタＰＦ１～ＰＦ４の何れにおいても、残留ＩＳＩがゼロ（収束点）に収束し得る。また、ポストカーソルｈ［１］を含まないパターンフィルタＰＦ２及びＰＦ４の残留ＩＳＩは、ポストカーソルｈ［１］を含むパターンフィルタＰＦ１及びＰＦ３よりも大きいブースト量で収束している。伝送路２が低損失である場合、残留ＩＳＩは比較的小さい値となる。このため、メインカーソル近傍のポストカーソルｈ［１］を含むパターンフィルタが使用された方が、より適正なイコライズ状態に収束しやすくなる。従って、伝送路２が低損失である場合、パターンフィルタにポストカーソルｈ［１］が含まれていることが好ましい。

伝送路２が高損失である場合、図１２に示すように、パターンフィルタＰＦ２及びＰＦ４の残留ＩＳＩは、収束点に収束している。一方で、パターンフィルタＰＦ１及びＰＦ３の残留ＩＳＩは、収束点に収束していない。パターンフィルタＰＦ２及びＰＦ４の組と、パターンフィルタＰＦ１及びＰＦ３の組との相違点は、ポストカーソルｈ［１］を含んでいるか否かである。伝送路２が高損失である場合、ポストカーソルｈ［１］の残留ＩＳＩは非常に大きい電圧レベルとなる。ポストカーソルｈ［１］が残留ＩＳＩの検出に用いられた場合、このように非常に大きな残留ＩＳＩをＣＴＬＥ回路１１で補正しようとすると、ナイキスト周波数でのブースト量を大きくする必要がある。その結果、ポストカーソルｈ［２］以降がアンダーシュートし、過補償が発生してしまう。従って、伝送路２が高損失である場合、パターンフィルタにポストカーソルｈ［１］が含まれていないことが好ましい。

図１３は、第１実施形態に係る受信装置３におけるパターンフィルタの切り替え方法の一例を示す模式図である。図１３は、ＥＱブーストコードの数値とパターンフィルタＰＦとの関連付けの一例を示している。この例は、適応処理において２種類のパターンフィルタＰＦ３（ｈ［１］＋ｈ［２］＋ｈ［３］）及びＰＦ４（ｈ［２］＋ｈ［３］＋ｈ［４］）を使用する場合を例示している。図１３に示すように、本例において、イコライザ制御回路５１は、例えば、ブースト量が相対的に小さい範囲であるＥＱブーストコードが“０”～“３１”の範囲に含まれる数値である場合に、パターンフィルタＰＦ３を選択する。一方で、イコライザ制御回路５１は、ブースト量が相対的に大きい範囲であるＥＱブーストコードが“３２”～“６４”の範囲に含まれる数値である場合に、パターンフィルタＰＦ４を選択する。このように、第１実施形態に係る受信装置３において、イコライザ制御回路５１は、ＥＱブーストコードの数値に応じて、パターンフィルタを切り替えることができる。

なお、ＥＱブーストコードとパターンフィルタとの関連付けは、予め適宜設定される。パターンフィルタは、互いに異なるＥＱブーストコードの範囲に関連付けられて３種類以上用意されてもよい。適応処理において使用されるパターンフィルタに設定されるカーソルの数は、同じ数に統一されてもよいし、異なっていてもよい。また、各パターンフィルタで使用されるカーソルの数は、多くなる程、適応処理で使用されるデータパターンにおいてパターンフィルタと一致する箇所が減り、ＥＱパラメータの更新頻度が減る。このため、パターンフィルタとして使用されるカーソルの数は、適応処理による信号の補償品質が維持できる範囲で少なく設定されることが好ましい。

［１－３］第１実施形態の効果
以上で説明された第１実施形態に係る受信装置３に依れば、信号の補償精度を維持しつつ適応処理の処理時間を短縮することができる。以下に、第１実施形態の効果の詳細について説明する。

送信装置及び受信装置間の信号の伝送は、様々な規格のシリアル通信の高速化に伴い、帯域内の信号の損失が増加している。信号の損失を補正するために、受信装置には、イコライザ回路が搭載されている。通信品質は、イコライザ回路の設定が信号の損失に応じて適切に調整すること（適応処理）によって向上し得る。伝送路の仕様に応じて信号の損失量が異なるため、受信装置は、様々な信号の損失に対応できることが好ましい。また、イコライザ回路は、適応処理中のデータパターンから、イコライザ回路の適応制御に適したビットパターンを抽出するために、パターンフィルタを用いることがある。

しかしながら、最適なパターンフィルタの設定は、信号の品質（チャネル条件）によって異なっている。例えば、予め決められたパターンフィルタで適応処理を実行する場合、高損失な伝送路の適応を優先させたパターンフィルタを使用することが考えられる。高損失な伝送路に最適化されたパターンフィルタが低損失な伝送路を対象とした適応処理に利用された場合、信号を受信することは可能であるが、最適な補償量が設定されなくなるおそれがある。他の方法としては、複数のパターンフィルタを用いて、複数回の適応処理を行い、アイモニタによって受信信号のアイパターンの開口状態を調べて、信号の補償量を決定することも考えられる。この場合、信号の品質毎に最適な補償量が適用され得るが、アイモニタ機能の実装のために受信装置のコストが増加する。また、通信の開始前に実行される適応処理の処理時間が長くなるため、通信が開始できるまでの時間が長くなることがある。

また、受信装置は、信号を受信する際に、２段階のイコライズ処理を実行することが考えられる。２段階のイコライズ処理は、プリイコライズ処理と、ファインイコライズ処理とを含む。プリイコライズ処理は、大まかなＣＴＬＥ回路の適応処理であり、伝送路の特性を推定するために実行される。ファインイコライズ処理は、ＣＴＬＥ回路及びＤＦＥ回路の適応処理であり、プリイコライズ処理によって決定されたＣＴＬＥ回路のブースト量に基づいて実行される。プリイコライズ処理を実行することは、ファインイコライズ処理における適応精度を向上させることができる一方で、適応処理全体に要する時間が長くなる。

そこで、第１実施形態に係る受信装置３は、予めＣＴＬＥ回路１１のブースト量に対応付けられたパターンフィルタを定義する。つまり、受信装置３の適応処理では、ＥＱブーストコードに応じてパターンフィルタが動的に変更される。これにより、第１実施形態に係る受信装置３は、例えば、プリイコライズ処理相当の処理によって、ＣＴＬＥ回路１１のブースト量の調整量を収束させることができる。

具体的には、イコライザ制御回路５１は、適応処理の進行に伴いＥＱブーストコードが小さく調整された場合、すなわち伝送路２が低損失である場合に、例えば、ポストカーソルｈ［１］を使用するパターンフィルタを選択して、残留ＩＳＩの検出を行う。一方で、イコライザ制御回路５１は、適応処理の進行に伴いＥＱブーストコードが大きく調整された場合、すなわち伝送路２が高損失である場合に、例えば、ポストカーソルｈ［１］を使用しないパターンフィルタを選択して、残留ＩＳＩの検出を行う。

その結果、第１実施形態に係る受信装置３は、適応処理の進行に応じて信号の損失の特性に応じたパターンフィルタを適切に選択することができる。これにより、第１実施形態に係る受信装置３は、残留ＩＳＩを極力抑制することができ、且つ、ＣＴＬＥ回路１１に最適なＥＱブーストコードを設定することができる。また、受信装置３は、プリイコライズ処理相当の処理によりＣＴＬＥ回路１１のブースト量を決定することができるため、適応処理の時間を短縮することもできる。従って、第１実施形態に係る受信装置３は、信号の補償精度を維持しつつ適応処理の処理時間を短縮することができる。

なお、第１実施形態に係る受信装置３では、上位層６０が、適応処理の完了が通知されたことに応じて、次のステートの処理に移行することができる。例えば、上位層６０は、適応処理が完了したことを検知すると、適応処理が完了したことを送信装置１に通知する。これにより、送信装置１は、適応処理に割り当てられた時間が経過するまで待機することなく、適応処理の次の処理を開始することができる。また、上位層６０は、適応処理が異常に終了した場合に、より低いデータレートでの通信を送信装置１に要求してもよい。このように、第１実施形態に係る受信装置３において、上位層６０は、適応処理の結果に応じて、送信装置１側に向けた応答を送信することによって、次にどのステートの処理を実行するのかを決定することができる。

［２］第２実施形態
第２実施形態に係る受信装置３Ａは、第１実施形態と同様の構成を有する。第２実施形態に係る受信装置３Ａは、第１実施形態で説明された適応処理において、イコライザ回路１０を通過した信号のエッジ情報を用いてＥＱブーストコードを調整する。以下に、第２実施形態に係る受信装置３Ａについて、第１実施形態と異なる点を説明する。

［２－１］受信方法
図１４は、第２実施形態に係る受信装置３Ａにおけるサンプル点の一例を示す波形図である。図１４に示された波形図の縦軸は、信号の電圧（振幅）を示している。図１４に示された波形図の横軸は、時間を示している。図１４に付加された四角のプロットは、クロック信号ＣＫ１に対応するサンプル点（データサンプル点）に対応している。図１４に付加されたドットのプロットは、クロック信号ＣＫ２に対応するサンプル点（エッジサンプル点）に対応している。クロック信号ＣＫ２はクロック信号ＣＫ１に対して半周期ずれた信号であるため、エッジサンプル点は、図１４に示すように隣り合うデータサンプル点の間のそれぞれに配置される。具体的には、メインカーソルｈ［０］とプリカーソルｈ［－１］との間に、エッジサンプル点ｅ［－１］が配置される。メインカーソルｈ［０］とプリカーソルｈ［１］との間に、エッジサンプル点ｅ［１］が配置される。

そして、第２実施形態に係る受信装置３Ａにおいて、イコライザ制御回路５１Ａは、適応処理において、デジタル信号ＤＳ２のサンプル点のうち、デジタル信号ＤＳ１に関してセットしたパターンフィルタと一致した部分のメインカーソルを挟んでいる２つのサンプル点のサンプリング結果に基づいて、ＣＴＬＥ回路１１のブースト量を調整する。

図１５は、第２実施形態に係る受信装置３Ａの適応処理におけるＥＱブーストコードの調整方法の一例を示す真理値表である。図１５に示すように、第２実施形態に係る受信装置３Ａにおいて、イコライザ制御回路５１Ａは、ＥＱブーストコードを、所定のデータパターンと、エッジ情報とに基づいて調整する。

具体的には、エッジサンプル点ｅ［－１］及びｅ［１］のそれぞれが“０”データであることは、ＣＴＬＥ回路１１の出力信号の振幅が小さいことを示している。このため、イコライザ制御回路５１Ａは、例えば、適応処理中に受信したデータパターンにおいて、ｈ［－１］～ｈ［４］におけるデータのデジタル値が“０１００００”であり、且つエッジサンプル点ｅ［－１］及びｅ［１］のそれぞれが“０”データ（“Ｌ”レベルの電圧）であるパターンを検出すると、ＥＱブーストコードをインクリメント（例えば＋１）する。

一方で、エッジサンプル点ｅ［－１］及びｅ［１］のそれぞれが“１”データであることは、ＣＴＬＥ回路１１の出力信号の振幅が大きいことを示している。このため、イコライザ制御回路５１Ａは、例えば、適応処理中に受信したデータパターンにおいて、ｈ［－１］～ｈ［４］におけるデータのデジタル値が“０１００００”であり、且つエッジサンプル点ｅ［－１］及びｅ［１］のそれぞれが“１”データ（“Ｈ”レベルの電圧）であるパターンを検出すると、ＥＱブーストコードをデクリメント（例えば－１）する。

また、データパターンがデータサンプル点とエッジサンプル点とのそれぞれにおいてその他の状態である場合に、イコライザ制御回路５１Ａは、ＥＱブーストコードを変更無しとする。このように、イコライザ制御回路５１Ａは、データサンプル点の情報と、エッジサンプル点の情報とのそれぞれに基づいてＣＴＬＥ回路１１によるブースト量が不足しているか、過剰であるか、又は適正であるかを判断し、ＥＱパラメータ（ＥＱブーストコード）にフィードバックする。

［２－２］第２実施形態の効果
以上で説明されたように、第２実施形態に係る受信装置３Ａでは、イコライザ回路１０を通過した信号のエッジ情報を用いてＥＱブーストコードを調整することができる。そして、第２実施形態に係る受信装置３Ａは、第１実施形態と同様に適応処理を実行することによって、第１実施形態と同様の効果を得ることができる。

［３］第３実施形態
第３実施形態に係る受信装置３Ｂは、第１実施形態で説明された適応処理において、イコライザ回路１０の出力信号の振幅情報を用いてＥＱブーストコードを調整する。以下に、第３実施形態に係る受信装置３Ｂについて、第１実施形態と異なる点を説明する。

［３－１］構成
図１６は、第３実施形態に係る受信装置３Ｂの構成の一例を示すブロック図である。図１６に示すように、受信装置３Ｂは、第１実施形態に係る受信装置３に対して、ＶＲＥＦ生成回路７０とエラーサンプラ２３（“ＥＲＲ”）とが追加された構成を有する。

ＶＲＥＦ生成回路７０は、基準電圧ＶＲＥＦを生成する電圧発生器である。基準電圧ＶＲＥＦは、等化信号ＥＱＳの振幅を調整するための基準として使用される電圧である。ＶＲＥＦ生成回路７０は、生成した基準電圧ＶＲＥＦを、エラーサンプラ２３に入力する。また、ＶＲＥＦ生成回路７０は、デジタル信号処理部５０Ｂに含まれたイコライザ制御回路５１Ｂの制御に基づいて、基準電圧ＶＲＥＦのレベルを調整し得る。本例において、基準電圧ＶＲＥＦの制御には、ＶＲＥＦコードが使用される。ＶＲＥＦコードは、例えば、連続した数値である。ＶＲＥＦコードの数値と、基準電圧ＶＲＥＦのレベルが関連付けられる。例えば、ＶＲＥＦコードの数値が大きいほど、基準電圧ＶＲＥＦのレベルが高くなるように設定される。

エラーサンプラ２３は、データ判定回路２０Ｂに含まれる。エラーサンプラ２３は、例えば、データサンプラ２１と同様に、クロック信号ＣＫ１に基づいて動作する。エラーサンプラ２３は、イコライザ回路１０から出力された等化信号ＥＱＳの振幅が基準電圧ＶＲＥＦを超えているか否かを判定する。そして、エラーサンプラ２３は、判定結果をデジタル信号ＤＳ３として、ＳＩＰＯ３０Ｂに送信する。デジタル信号ＤＳ３は、時間的に連続する複数のデジタル値を含む。ＳＩＰＯ３０は、デジタル信号ＤＳ３のデジタル値をバッファして、バッファしたデジタル値を、所定の並列数でイコライザ制御回路５１に出力する。

第３実施形態に係る受信装置３Ｂのその他の構成は、イコライザ制御回路５１を除いて、第１実施形態に係る受信装置３と同様である。

［３－２］受信方法
第３実施形態に係る受信装置３Ｂにおいて、イコライザ制御回路５１Ｂは、デジタル信号ＤＳ１及びＤＳ３に基づいて、ＣＴＬＥ回路１１のブースト量と前記電圧生成回路の前記基準電圧のレベルとを調整する。

図１７は、第３実施形態に係る受信装置３Ｂの適応処理におけるＥＱブーストコードの調整方法の一例を示す真理値表である。図１７に示すように、第３実施形態に係る受信装置３Ｂにおいて、イコライザ制御回路５１Ｂは、ＥＱブーストコードを、所定のデータパターンと、振幅情報とに基づいて調整する。

具体的には、例えば、ｈ［０］～ｈ［３］におけるデータのデジタル値が“１１１１”データであり、且つｈ［０］におけるエラーサンプラ２３の判定結果が“１”データであることは、現在の基準電圧ＶＲＥＦのレベルが低いことを示している。この場合、イコライザ制御回路５１Ｂは、ＶＲＥＦコードをインクリメント（例えば＋１）する。

一方で、例えば、ｈ［０］～ｈ［３］におけるデータのデジタル値が“１１１１”データであり、且つｈ［０］におけるエラーサンプラ２３の判定結果が“０”データであることは、現在の基準電圧ＶＲＥＦのレベルが高いことを示している。この場合、イコライザ制御回路５１Ｂは、ＶＲＥＦコードをデクリメント（例えば－１）する。

そして、例えば、ｈ［０］～ｈ［３］におけるデータのデジタル値が“１０００”データであり、且つｈ［０］におけるエラーサンプラ２３の判定結果が“１”データであることは、現在のブースト量が大きいことを示している。この場合、イコライザ制御回路５１Ｂは、ＥＱブーストコードをデクリメント（例えば－１）する。

一方で、例えば、ｈ［０］～ｈ［３］におけるデータのデジタル値が“１０００”データであり、且つｈ［０］におけるエラーサンプラ２３の判定結果が“０”データであることは、現在のブースト量が小さいことを示している。この場合、イコライザ制御回路５１Ｂは、ＥＱブーストコードをインクリメント（例えば＋１）する。

また、データパターンがデータサンプル点とエラーサンプル点とのそれぞれにおいてその他の状態である場合には、イコライザ制御回路５１Ｂは、ＥＱブーストコード及びＶＲＥＦコードを変更無しとする。このように、イコライザ制御回路５１Ｂは、データサンプル点の情報と、エラーサンプル点（すなわち振幅）の情報とのそれぞれに基づいてＣＴＬＥ回路１１によるブースト量が不足しているか、過剰であるか、又は適正であるかを判断し、ＥＱパラメータ（ＥＱブーストコード）にフィードバックする。

以上で説明されたように、第３実施形態におけるイコライザ制御回路５１Ｂは、適応処理において、ＶＲＥＦコードを調整するためのパターンフィルタと、ＥＱブーストコードを調整するためのパターンフィルタとの２種類を使用し得る。第３実施形態におけるイコライザ制御回路５１Ｂは、適応処理において、ＶＲＥＦ及びＥＱパターンフィルタのどちらか若しくは両方を、ＥＱブーストコードに応じて動的に変更可能である。

［３－３］第３実施形態の効果
以上で説明されたように、第３実施形態に係る受信装置３では、イコライザ回路１０の出力信号の振幅情報を用いてＥＱブーストコードを調整することができる。そして、第３実施形態に係る受信装置３は、第１実施形態と同様に適応処理を実行することによって、第１実施形態と同様の効果を得ることができる。

［４］第４実施形態
第４実施形態は、第１～第３実施形態で説明された受信装置３、３Ａ及び３Ｂの利用例に関する。以下に、第４実施形態として、受信装置３、３Ａ及び３Ｂを利用した情報処理システム４について説明する。

［４－１］構成
図１８は、第４実施形態に係る情報処理システム４の構成の一例を示すブロック図である。図１８に示すように、情報処理システム４は、例えば、ホストデバイスＨＤ、及びメモリシステムＭＳを含む。メモリシステムＭＳは、ホストデバイスＨＤに接続され得る。

ホストデバイスＨＤは、メモリシステムＭＳの外部の情報処理装置である。ホストデバイスＨＤは、例えば、パーソナルコンピュータ、又はデータセンタに設置されるサーバである。ホストデバイスＨＤは、様々な要求をメモリシステムＭＳに送信する。

メモリシステムＭＳは、記憶装置である。メモリシステムＭＳは、例えば、ＳＤ^ＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）デバイス、ＳＳＤ（solid state drive）である。メモリシステムＭＳは、ホストデバイスＨＤからの要求に応じてデータの書込み動作、読出し動作、消去動作などを実行する。メモリシステムＭＳは、例えば、メモリデバイスＭＤ、及びメモリコントローラＭＣを含む。

メモリデバイスＭＤは、例えば、不揮発性メモリである。メモリデバイスＭＤは、例えば、ＮＡＮＤフラッシュメモリである。メモリデバイスＭＤは、複数のメモリセルを備え、データを不揮発に記憶する。

メモリコントローラＭＣは、例えばＳｏＣ（system-on-a-chip）のような集積回路である。メモリコントローラＭＣは、ホストデバイスＨＤからの要求に基づいて、メモリデバイスＭＤを制御する。具体的には、メモリコントローラＭＣは、例えば、ホストデバイスＨＤからの書き込み要求に基づいて、データをメモリデバイスＭＤに書き込む。また、メモリコントローラＭＣは、ホストデバイスＨＤからの読み出し要求に基づいて、データをメモリデバイスＭＤから読み出す。そして、メモリコントローラＭＣは、読み出したデータをホストデバイスＨＤに送信する。

メモリコントローラＭＣは、例えば、ホストインタフェース回路（ホストＩ／Ｆ）８０、ＣＰＵ（Central Processing Unit）８１、ＲＡＭ（Random Access Memory）８２、バッファメモリ８３、及びメモリインタフェ－ス回路（メモリＩ／Ｆ）８４を含む。以下に説明されるメモリコントローラＭＣの機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組み合せ構成のいずれでも実現可能である。

ホストインタフェース回路８０は、半導体集積回路である。ホストインタフェース回路８０は、メモリコントローラＭＣとホストデバイスＨＤとの間の通信を司る。ホストデバイスＨＤから要求を受信する際、ホストインタフェース回路８０の一部の回路は、受信装置３、３Ａ、及び３Ｂのいずれかに対応する受信装置３Ｃとして機能する。受信装置３Ｃは、ホストバスＢＵＳを介してホストデバイスＨＤと接続される。ホストバスＢＵＳは、例えば、ＳＤ^ＴＭインタフェース、ＳＡＳ（serial attached SCSI(small computer system interface)）、ＳＡＴＡ（serial ATA(advanced technology attachment)）、又はＰＣＩｅ^ＴＭ（peripheral component interconnect express）に準拠する。

ＣＰＵ８１は、メモリコントローラＭＣの全体の動作を制御する。例えば、ＣＰＵ８１は、ホスト装置（送信装置１）から受信した書き込み要求に応答して、コマンド、アドレス等を含む書き込み命令を発行する。発行された書き込み命令は、メモリデバイスＭＤに転送され、メモリデバイスＭＤが、書き込み命令に基づいた書き込み動作を実行する。ＣＰＵ８１は、読み出し動作についても、書き込み動作と同様に実行し得る。

ＲＡＭ８２は、例えば、揮発性メモリである。ＲＡＭ８２は、ＣＰＵ８１の作業領域として使用される。ＲＡＭ８２は、複数のメモリデバイスＭＤを管理するためのファームウェアや、各種の管理テーブル等を保持する。ＲＡＭ８２としては、例えば、ＳＲＡＭ（Static Random Access Memory)や、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリが使用される。ＲＡＭ８２は、メモリコントローラＭＣに外部接続されてもよい。

バッファメモリ８３は、例えば、揮発性メモリである。バッファメモリ８３は、例えば、ＳＲＡＭ（static random access memory）である。メモリコントローラＭＣがメモリデバイスＭＤから受信したデータや、メモリコントローラＭＣがホストデバイスＨＤから受信したデータなどをバッファリングする。バッファメモリ８３は、メモリコントローラＭＣに外部接続されてもよいし、ＲＡＭ８２と統合されてもよい。

メモリインタフェース回路８４は、半導体集積回路である。メモリインタフェース回路８４は、メモリコントローラＭＣとメモリデバイスＭＤとの間の通信を司る。メモリデバイスＭＤからデータを受信する際、メモリインタフェース回路８４の一部の回路は、受信装置３、３Ａ、及び３Ｂのいずれかに対応する受信装置３Ｄとして機能する。受信装置３Ｄは、メモリバスＭＢを介してメモリデバイスＭＤと接続される。メモリバスＭＢは、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。

［４－２］第４実施形態の効果
以上で説明されたように、受信装置３は、メモリシステムＭＳとホストデバイスＨＤとの間の通信で使用されるホストインタフェース回路８０に使用されてもよいし、メモリコントローラＭＣとメモリデバイスＭＤとの間の通信で使用されるメモリインタフェース回路８４に使用されてもよい。受信装置３は、ホストデバイスＨＤやメモリデバイスＭＤに搭載されてもよい。受信装置３は、同じプリント基板上に設けられた複数の装置又は回路により構成されてもよいし、互いに異なるプリント基板上に設けられた複数の装置又は回路により構成されてもよい。このように、受信装置３は、様々な特性の伝送路２に適用され得る。図１８に示すように、ホストバスＢＵＳ及びメモリバスＭＢは、伝送路２の一例である。何れの場合においても、受信装置３は、信号の補償精度を維持しつつ適応処理の処理時間を短縮することができる。

［５］その他
上記実施形態で説明された受信装置３の構成は、あくまで一例である。例えば、受信装置３において、ＳＩＰＯ３０が省略されてもよい。また、上記実施形態では、受信装置３に差動信号が入力される場合について例示したが、これに限定されない。受信装置３には、単相信号が入力されてもよい。受信装置３は、単相信号が入力される場合においても、イコライザ制御回路５１が上記実施形態と同様に動作することによって、上記実施形態と同様の効果を得ることができる。上記実施形態では、パルス毎の電圧レベルが１ビットデータに対応する場合について例示したが、これに限定されない。受信装置３は、１パルスに複数ビットデータが割り当てられる場合においても、第１実施形態のように動的にパターンフィルタを変更することによって、第１実施形態と同様の効果を得ることができる。

イコライザ制御回路５１としては、ＣＰＵ（Central Processing Unit）やＭＰＵ（Micro Processing Unit）やＧＰＵ（Graphical Processing Unit）等の汎用プロセッサが使用されてもよい。各実施形態において説明された処理のそれぞれは、専用のハードウェアによって実現されてもよい。例えば、イコライザ制御回路５１としては、ＡＳＩＣ（Application Specific Integrated Circuit）、プログラマブル論理デバイス（例えば、ＳＰＬＤ（Simple Programmable Logic Device）、ＣＰＬＤ（Complex Programmable Logic Device）、ＦＰＧＡ（Field Programmable Gate Array）等）が使用されてもよい。各実施形態で説明された動作は、ソフトウェアにより実行される処理と、ハードウェアによって実行される処理とが混在していてもよいし、どちらか一方のみであってもよい。

本明細書において“Ｈ”レベルの電圧は、２値でデータを判定する際に、閾値以上の電圧に対応する。“Ｌ”レベルの電圧は、２値でデータを判定する際に、閾値よりも低い電圧に対応する。本明細書において、“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。受信装置３によって受信されたデータを処理する装置は、“データ処理装置”と呼ばれてもよい。“適応処理”は、“適応制御”と呼ばれてもよい。データ処理装置は、例えば、第４実施形態で説明されたメモリコントローラＭＣやメモリデバイスＭＤである。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…送信装置、２…伝送路、３…受信装置、４…情報処理システム、１０…イコライザ回路、１１…ＣＴＬＥ回路、１２…ＤＦＥ回路、２０…データ判定回路、２１…データサンプラ、２２…エッジサンプラ、２３…エラーサンプラ、４０…ＣＤＲ回路、５０…デジタル信号処理部、５１…イコライザ制御回路、６０…上位層、７０…ＶＲＥＦ生成回路、８０…ホストインタフェース回路、８１…ＣＰＵ、８２…ＲＡＭ、８３…バッファメモリ、８４…メモリインタフェース回路、１２１…加算器、１２２…判定回路、１２３…フリップフロップ回路、１２４…バッファ回路、ＣＫ…クロック信号、ＣＳ…定電流源、ＤＳ…デジタル信号、ＥＱ１，ＥＱＳ…等化信号、Ｒ１，Ｒ２…抵抗器、Ｔ１，Ｔ２…トランジスタ、ＴＣ…タップ係数、Ｐ１，Ｐ２…パッド

Claims (9)

1. 外部から入力された第１信号をブーストして第２信号として出力する第１イコライザ回路と、
   前記第２信号をサンプリングして、サンプリング結果を第１デジタル信号として出力する第１サンプラ回路と、
   前記第１イコライザ回路による前記第１信号のブースト量を前記第１信号の損失に適応させる適応処理を実行する制御回路と、を備え、
   前記制御回路は、前記適応処理において、前記第１デジタル信号のうちセットしたパターンフィルタのデータパターンと一致する部分の符号間干渉に基づいて前記第１イコライザ回路のブースト量を調整し、前記第１イコライザ回路のブースト量に応じて、セットするパターンフィルタを動的に変化させる、受信装置。
2. 前記制御回路は、前記適応処理において、前記第１イコライザ回路のブースト量が第１の閾値よりも大きい場合に第１パターンフィルタをセットし、前記第１イコライザ回路のブースト量が前記第１の閾値以下である場合に前記第１パターンフィルタと異なる第２パターンフィルタをセットする、
   請求項１に記載の受信装置。
3. 前記第１イコライザ回路は、連続時間線形イコライザ回路を含む、
   請求項１又は請求項２に記載の受信装置。
4. 前記第２信号をタップ係数に基づいて補償する判定帰還型イコライザをさらに備え、
   前記制御回路は、前記適応処理において、前記タップ係数を前記第１信号の損失に適応させる、
   請求項３に記載の受信装置。
5. 前記第２信号をサンプリングして、サンプリング結果を第２デジタル信号として出力する第２サンプラ回路をさらに備え、
   前記第１サンプラ回路は、第１クロック信号に基づいて前記第２信号をサンプリングし、前記第２サンプラ回路は、前記第１クロック信号と同じ周波数且つ異なる位相である第２クロック信号に基づいて前記第２信号をサンプリングし、
   前記制御回路は、前記第１デジタル信号と、前記第２デジタル信号とに基づいて、前記第１イコライザ回路のブースト量を調整する、
   請求項１乃至請求項４の何れか一項に記載の受信装置。
6. 前記制御回路は、前記適応処理において、前記第２デジタル信号のうち、前記第１デジタル信号の前記セットしたパターンフィルタと一致した部分のメインカーソルを挟んでいる２つのサンプル点のサンプリング結果に基づいて、前記第１イコライザ回路のブースト量を調整する、
   請求項５に記載の受信装置。
7. 基準電圧を生成する電圧生成回路と、
   前記第２信号を前記第１サンプラ回路と同じタイミングで、前記基準電圧を基準としてサンプリングして、サンプリング結果を第３デジタル信号として出力する第３サンプラ回路と、
   前記制御回路は、前記適応処理において、前記第１デジタル信号と前記第３デジタル信号とに基づいて、前記電圧生成回路の前記基準電圧のレベルと前記第１イコライザ回路のブースト量とを調整する、
   請求項１乃至請求項４の何れか一項に記載の受信装置。
8. 前記制御回路は、前記適応処理において、前記第３デジタル信号のうち、第３パターンフィルタと一致した部分のメインカーソルのサンプリング結果に基づいて、前記電圧生成回路の前記基準電圧のレベルと前記ブースト量とを調整する、
   請求項７に記載の受信装置。
9. 外部から入力された第１信号をブーストして第２信号を生成することと、
   前記第２信号をサンプリングして、第１デジタル信号を生成することと、
   前記第１デジタル信号のうちセットしたパターンフィルタのデータパターンと一致する部分の符号間干渉に基づいて前記第１信号のブースト量を調整することと、
   前記第１信号のブースト量に応じて、セットするパターンフィルタを動的に変化させることと、を備える、
   受信方法。

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