JP2012089927A - データ判定回路および受信装置 - Google Patents

Abstract

【課題】パイプライン型ＡＤＣを用いたデータ判定回路および受信装置における消費電力の低減を図る。
【解決手段】パイプライン型Ａ／Ｄ変換回路６０１，６０２を有するデータ判定回路２０であって、前記パイプライン型Ａ／Ｄ変換回路は、該パイプライン型Ａ／Ｄ変換回路における少なくとも上位２ビットのパイプラインステージ６０２（1st stage, 2nd stage）から出力される判定結果に応じて、それよりも下位ビットのパイプラインステージ６０２（3rd stage, …， Nth stage）の動作を停止する。
【選択図】図１４

Description

この出願で言及する実施例は、データ判定回路および受信装置に関する。

通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴って、装置内外での信号送受信のデータレートが高くなっている。すなわち、例えば、集積回路チップ内やチップ間、或いは、装置内や装置間では、ビットレートの高い信号を送受信するようになって来ている。

一方、データレートが高くなると、例えば、伝送線路における信号損失が増大するため、受信感度が劣化することになる。

このような状況下における受信装置としては、例えば、クロックおよびデータを復元（ＣＤＲ： Clock and Data Recovery）し、劣化したデータを補償して適切なタイミングで判定するものが使用されている。

また、受信装置における等化回路として、出力データが『＋１（１）』または『−１（０）』を判定してその結果をフィードバックする判定帰還等化器（ＤＦＥ： Decision Feedback Equalizer）が、入力されるノイズを増幅しない点から広く用いられている。

さらに、近年、Ａ／Ｄ変換回路（アナログ／デジタル変換器：Analog-to-Digital Converter）の高速化に伴い、入力データの振幅情報をＡ／Ｄ変換回路によってデジタル化し、デジタル回路にて等化処理を行う方式の受信装置も提供されている。

ところで、従来、Ａ／Ｄ変換回路を有するデータ判定回路（受信装置）、或いは、判定帰還等化器を適用した受信装置としては、様々なものが提案されている。

国際公開第２００８／０３２４９２号パンフレット 特開２００５−３４８１５６号公報 特開昭６１−１０７８０７号公報

前述したように、入力データの振幅情報をＡ／Ｄ変換回路によってデジタル化し、そのデジタル化された振幅情報をデジタル回路で等化処理する方式の受信装置（データ判定回路）が提供されている。

この方式の受信装置は、アナログ回路設計を削減してデジタル回路主体とすることができるため、設計性やテクノロジポーティングなどに優れている。しかしながら、入力データの振幅情報をデジタル化するＡ／Ｄ変換回路は、消費電力が大きいという課題がある。

すなわち、高速動作が可能なＡ／Ｄ変換回路としては、例えば、フラッシュ型やパイプライン型が知られている。ここで、消費電力に関しては、パイプライン型の方が低いが、それでも、受信装置におけるＡ／Ｄ変換回路の消費電力の割合は大きい。

また、Ａ／Ｄ変換回路の消費電力削減にはビット数を減らすことが効果的であるが、ビット数の低下に伴い量子化誤差が増大して受信感度が劣化するため、チャネル損失に対して要求されるビット数よりも減らすことはできない。

本実施形態によれば、パイプライン型Ａ／Ｄ変換回路を有するデータ判定回路が提供される。前記パイプライン型Ａ／Ｄ変換回路は、該パイプライン型Ａ／Ｄ変換回路における少なくとも上位２ビットのパイプラインステージから出力される判定結果に応じて、それよりも下位ビットのパイプラインステージの動作を停止する。

開示のデータ判定回路および受信装置は、消費電力を低減することができるという効果を奏する。

図１は、受信装置の一例を示すブロック図である。 図２は、図１の受信装置におけるＡ／Ｄ変換回路を示すブロック図である。 図３は、図２のＡ／Ｄ変換回路におけるＳ／Ｈ回路を示すブロック図である。 図４は、図２のＡ／Ｄ変換回路における各パイプラインステージを示すブロック図である。 図５は、図２のＡ／Ｄ変換回路におけるシフトレジスタを示すブロック図である。 図６は、図５のシフトレジスタの動作を説明するための図である。 図７は、ｍタップ構成のＤＦＥの一例を示すブロック図である。 図８は、１タップ構成のＤＦＥを説明するための図である。 図９は、Ａ／Ｄ変換回路のコード例を示す図である。 図１０は、本実施例のデータ判定回路を適用した受信装置の一例を示すブロック図である。 図１１は、図１０の受信装置における４並列Ａ／Ｄ変換回路および１タップＤＦＥを示すブロック図である。 図１２は、図１１における１つのＡ／Ｄ変換回路および１タップＤＦＥを示すブロック図である。 図１３は、図１２のＡ／Ｄ変換回路における各パイプラインステージを示すブロック図である。 図１４は、データ判定回路の第１実施例を示すブロック図である。 図１５は、図１４のデータ判定回路の変形例を示すブロック図である。 図１６は、図１５の判定帰還等化器における判定部を示すブロック図である。 図１７は、データ判定回路の第２実施例を示すブロック図である。 図１８は、図１７のデータ判定回路の判定帰還等化器における判定部を示すブロック図である。 図１９は、データ判定回路の第３実施例を示すブロック図である。 図２０は、図１９のデータ判定回路の判定帰還等化器における判定部の動作を説明するための図である。 図２１は、図１９のデータ判定回路をＮビットに拡張したときの判定部の動作を説明するための図（その１）である。 図２２は、図１９のデータ判定回路をＮビットに拡張したときの判定部の動作を説明するための図（その２）である。 図２３は、データ判定回路の第４実施例を示すブロック図である。 図２４は、図２３のデータ判定回路の判定帰還等化器におけるリセット信号生成回路を示すブロック図である。 図２５は、図２３のデータ判定回路の判定帰還等化器における判定部を示すブロック図である。 図２６は、図２５の判定部における適応ロジック回路を示すブロック図である。

まず、データ判定回路および受信装置の実施例を詳述する前に、受信装置の一例およびその受信装置が有する課題を詳述する。

図１は、受信装置の一例を示すブロック図であり、入力データの振幅情報をＡ／Ｄ変換回路によってデジタル化し、デジタル回路にて等化処理を行う方式の受信装置を示すものである。

図１において、参照符号１０１はイコライザ回路（リニアイコライザ）、１０２はデータ判定回路、１２１はＡ／Ｄ変換回路、１２２は等化回路、１２３は判定部、１０３は位相検出回路、１０４はフィルタ、そして、１０５は位相調整回路を示す。

ここで、データ判定回路１０２は、Ａ／Ｄ変換回路１２１、等化回路１２２および判定部１２３を含んでいる。また、位相検出回路１０３，フィルタ１０４および位相調整回路は、データ判定回路の出力の位相を検出して、Ａ／Ｄ変換回路１２１で使用するクロック（サンプリングクロックｃｌｋ）を生成するクロックリカバリ回路として機能する。

イコライザ回路１０１は、入力データＤｉを線形等化（一次等化）し、その一次等化された入力データｄinをＡ／Ｄ変換回路１２１に供給する。Ａ／Ｄ変換回路１２１は、位相調整回路１０５からのクロックｃｌｋに従って入力データｄinのサンプリングを行い、多ビットのデジタルデータを等化回路１２２に供給する。

等化回路１２２は、供給された多ビットのデジタルデータを用いた等化計算によりデータの等化を行い、さらに、判定部１２３は、等化回路１２２で等化されたデータの符号判定を行う。

判定部１２３は、判定データＤｄを出力するが、この判定データＤｄは、位相検出回路１０３にも供給され、この位相検出回路１０３によりデータ信号から位相情報を検出するようになっている。

位相検出回路１０３の出力は、フィルタ１０４によりジッターが除かれて位相調整コードＰＨＣＤとして位相調整回路１０５に供給される。そして、位相調整回路１０５は、入力される基準クロックＣＫｒの位相を調整（位相同期）してサンプリングクロックｃｌｋを出力する。

すなわち、位相検出回路１０３，フィルタ１０４および位相調整回路１０５により、Ａ／Ｄ変換回路１２１に供給されるサンプリングクロックｃｌｋの位相を調整し、等化処理された入力データｄinを適切なタイミングでサンプリングするようになっている。

図２は、図１の受信装置におけるＡ／Ｄ変換回路１２１を示すブロック図であり、パイプライン型Ａ／Ｄ変換回路の一例を示すものである。図２に示されるように、Ａ／Ｄ変換回路１２１は、サンプル／ホールド（Ｓ／Ｈ）回路２０１、Ｎ段のパイプラインステージ（1st stage, 2nd stage, …, Nth stage）２０２、および、シフトレジスタ２０３を有する。なお、これら全ての回路は、クロック（サンプリングクロック）ｃｌｋに同期して動作する。

Ｓ／Ｈ回路２０１は、入力データ信号ｄinの信号レベルをサンプリングし、そのサンプリングされたデータは、１段目のパイプラインステージ（1st stage）２０２に入力される。なお、各パイプラインステージ２０２は、クロックｃｌｋの１サイクル毎にデータｄinのデジタルデータ（ｄ[N-1:0]）を最上位ビット（ＭＳＢ：ｄ[N-1]）から最下位ビット（ＬＳＢ：ｄ[0]）まで順に１ビットずつ出力する。

このとき、各デジタルデータの位相は、クロックｃｌｋの１サイクルずつずれているため、シフトレジスタ２０３で同期させて位相同期したＮビットのデジタルデータｄoutを出力する。

図３は、図２のＡ／Ｄ変換回路１２１におけるＳ／Ｈ回路２０１を示すブロック図であり、また、図４は、図２のＡ／Ｄ変換回路１２１における各パイプラインステージ２０２を示すブロック図である。

図３に示されるように、Ｓ／Ｈ回路２０１は、スイッチ２１１，２１２、容量２１３およびバッファアンプ（アンプ）２１４を有する。

サンプルモードにおいて、入力信号ｉｎ（データｄin）は、クロックｃｌｋに同期して動作するスイッチ２１１，２１２により容量２１３にサンプリングされる。また、ホールドモード（増幅モード）において、サンプリングされたデータは、アンプ２１４で増幅して出力される。

図４に示されるように、各パイプラインステージ２０２は、スイッチ２２１ａ，２２１ｂ，２２２ａ，２２２ｂ、容量２２３ａ，２２３ｂおよびアンプ２２４を有する。さらに、各パイプラインステージ２０２は、タイミング調整回路２２５、判定器（スライサ）２２６およびＤ／Ａ変換回路（デジタル／アナログ変換器：Digital-to-Analog Converter）２２７を有する。

ここで、スイッチ２２１ａ，２２２ａ、容量２２３ａおよびアンプ２２４は、上述したＳ／Ｈ回路２０１におけるスイッチ２１１，２１２、容量２１３およびアンプ２１４に対応する。

サンプルモードにおいて、入力信号ｉｎは、前段のパイプラインステージ２０２（または、Ｓ／Ｈ回路２０１）のアンプ２２４（２１４）で増幅され、徐々に信号レベルが増大する。そして、十分に増幅されたタイミングで判定器２２６によりデータ判定が行われる。

ここで、クロックｃｌｋは、全てのパイプラインステージ２０２で同期しており、上述した判定器２２６による判定タイミングの信号を生成するタイミング調整回路２２５が設けられている。

判定されたデータは判定データｄとして出力されると共に、Ｄ／Ａ変換回路２２７に入力され、パイプラインステージ毎に適切なアナログレベルの信号へと変換される。

一方、Ｓ／Ｈ回路では、サンプルモードにおいて、スイッチ２２１ａ，２２２ａおよび２２１ｂ，２２２ｂを介して入力信号ｉｎの信号レベルを容量２２３ａおよび２２３ｂに蓄えてサンプリングを行う。

次に、ホールドモードにおいて、入力信号ｉｎのサンプリングされたデータからスイッチ２２１ｂ，２２２ｂを介してＤ／Ａ変換回路２２７の出力レベルが差し引かれ、残りの信号レベルがアンプ２２４で増幅されて次段のパイプラインステージ２０２に供給される。

以上より、各パイプラインステージでは、データ判定の判定後の残りの信号レベルが増幅され、次段でのデータ判定に使用される。これにより、多ビットのＡ／Ｄ変換を実現することができる。

図５は、図２のＡ／Ｄ変換回路におけるシフトレジスタ２０３を示すブロック図であり、また、図６は、図５のシフトレジスタの動作を説明するための図である。図５に示されるように、シフトレジスタ２０３は、複数のフリップフロップ（ＦＦ）回路を有している。

ここで、ＦＦ回路は、入力データをクロックｃｌｋの１サイクルだけ保持するものであり、１段のＦＦ回路により、データを１サイクル遅延させることができる。なお、ＦＦ回路は、全てクロックｃｌｋに同期している。

入力されるデータｄ[N-1:0]は、ＭＳＢ（ｄ[N-1]から順にクロックｃｌｋの１サイクルずつずれている。すなわち、図６に示されるように、入力データｄ[N-1]，ｄ[N-2]，ｄ[N-3]のデータａ，ｂ，ｃ，…は、クロックｃｌｋの１サイクルずつずれている。

そこで、図５に示されるように、シフトレジスタ２０３では、ＭＳＢから順に通過するＦＦ回路の数を１つずつ減らすようになっている。

すなわち、データｄ[N-1]は、Ｎ個のＦＦ回路を介してＮクロックサイクル遅れて出力され、また、データｄ[N-2]は、Ｎ−１個のＦＦ回路を介してＮ−１クロックサイクル遅れて出力される。

さらに、データｄ[1]は、２個のＦＦ回路を介して２クロックサイクル遅れて出力され、そして、データｄ[0]は、１個のＦＦ回路を介して１クロックサイクル遅れて出力される。

これにより、図６に示されるように、出力データｄ'[N-1]，ｄ'[N-2]，ｄ'[N-3]であるａ，ｂ，ｃ，…は、全て同期して出力されることになる。なお、図６では、上位３ビットだけが描かれているが全てのビットの出力データｄ'[N-1:0]に関しても同期して出力されるのはいうまでもない。

図７は、ｍタップ構成のＤＦＥ（判定帰還等化器）２０４の一例を示すブロック図である。ここで、ＤＦＥ２０４は、例えば、図１における等化回路１２２および判定部１２３に相当する。

図７に示されるように、ＤＦＥ２０４は、加算器４１、判定器４２、アンプ４３１，４３２，…４３ｍ、および、複数のフリップフロップ（ＦＦ）回路を有する。ここで、アンプ４３１，４３２，…４３ｍは、それぞれ等化係数ｃ₁，ｃ₂，…，ｃ_mの増幅率を有する。

判定器４２は、等化信号ｙｎを『１』または『−１』として判定し、判定データ（出力データ）ｄｎを出力する。判定器４２の出力（ｄｎ）は、順にＦＦ回路を介してアンプ４３１〜４３ｍに供給され、アンプ４３１〜４３ｍの出力は、加算器４１により加算された後、判定器４２に供給される。

各ＦＦ回路は、それぞれ入力データを１クロックサイクルだけ保持して出力する。これにより、ＤＦＥ２０４は、過去の判定データｄ_n-1，ｄ_n-2，…，ｄ_n-mに基づいて次の等化計算を行い、等化信号ｙｎを算出する。
ｙ_n＝ｘ_n−ｃ₁ｄ_n-1−ｃ₂ｄ_n-2−…−ｃ_mｄ_n-m

ここで、等化計算に用いている過去の判定データｄ_n-1，ｄ_n-2，…，ｄ_n-mには、入力信号のノイズ成分が含まれていないため、入力信号に含まれるノイズ成分が増幅されることはない。なお、等化係数ｃ₁，ｃ₂，…，ｃ_mは、例えば、適応ロジック回路などにより最適な値に設定される。

図８は、１タップ構成のＤＦＥ２０４'を説明するための図であり、図８(a)はＤＦＥ２０４'のブロック図を示し、また、図８(b)は送信信号、図８(c)は受信信号、そして、図８(d)は等化信号の例を示す。

図８(a)および図７との比較から明らかなように、１タップ構成のＤＦＥ２０４'は、上述したｍタップ構成のＤＦＥ２０４において、フィードバックループを直前のクロックサイクルの判定データｄ_n-1だけとし等化処理したものに相当する。なお、図８のＤＦＥ２０４'においては、入力信号ｘ_nに対して等化係数ｃ₀を与えるためのアンプ４３０が設けられている。

すなわち、１タップ構成のＤＦＥ２０４'は、加算器４１、判定器４２、アンプ４３０，４３１、および、１つのＦＦ回路を有する。ここで、ＦＦ回路は、判定器４２の出力データｄｎを１クロックサイクルだけ保持し、直前（１クロックサイクル前）の判定データｄ_n-1をアンプ４３１に供給する。

アンプ４３１の出力は、加算器４１によりアンプ４３０の出力と加算された後、判定器４２に供給される。これにより、１タップ構成のＤＦＥ２０４'は、直前の判定データｄ_n-1に基づいて、次の等化計算を行う。
ｙ_n＝ｃ₀ｘ_n−ｃ₁ｄ_n-1

まず、図８(b)のように、送信信号としてユニットパルス信号『−１，１，−１，−１，−１，−１』が出力され、例えば、途中の伝送経路で信号が劣化し、図８(c)のように、受信信号が『−１，０．６，−０．６，−１，−１，−１』となった場合を考える。

ここで、ｃ₀＝１．２５、ｃ₁＝０．２５とすると、図８(ｄ)および以下の式のように、等化信号ｙｎを判定器４２で判定した出力データｄｎは、『−１，１，−１，…』となり、送信信号を正しく復元することができる。

ｙ₀＝１．２５×（−１）−０．２５×（−１）＝−１
ｙ₁＝１．２５×０．６−０．２５×（−１）＝１
ｙ₂＝１．２５×（−０．６）−０．２５×１＝−１

すなわち、受信信号に対して等化計算を行うことによって、送信信号と同じレベルに復元することができるのが分かる。また、実際の信号波形は、上述したユニットパルス信号の重ね書きで表現することができるため、ユニットパルス信号が復元できれば、他のデータパターンについても復元可能である。

なお、上述した１タップ構成のＤＦＥ２０４'では、入力信号ｘ_nをｃ₀倍する回路（アンプ４３０）が設けられているが、これはＤＦＥの動作を分かりやすくするために追加したもので、後述する本実施例においては不要である。なぜなら、本実施例のデータ判定回路では、デジタル信号処理により等化計算を行い、その結果が閾値より高いか低いかでデータ判定を行うため、振幅情報は不要になるからである。

前述したように、ｍタップ構成のＤＦＥ２０４において、等化信号ｙｎは、過去の判定データｄ_n-1，ｄ_n-2，…，ｄ_n-mおよび等化係数等化係数ｃ₁，ｃ₂，…，ｃ_mに基づいて、以下の式により算出することができる。そして、ＤＦＥは、上記等化計算の結果から『−１』および『１』を判定する。
ｙ_n＝ｘ_n−ｃ₁ｄ_n-1−ｃ₂ｄ_n-2−…−ｃ_mｄ_n-m

ところで、ＤＦＥによる判定は、上位数ビットのみで判定結果が変わらない状況であれば、下位ビットは不要である。

図９は、Ａ／Ｄ変換回路のコード例を示す図である。図９に示されるように、Ａ／Ｄ変換回路のＭＳＢを符号コードとすると、等化計算後のＭＳＢの値の０／１が確定すればよい。

ここで、過去の判定データ（ｄ_n-1，ｄ_n-2，…，ｄ_n-m）は、符号コードが『０』のときは『−１』で、『１』のときは『＋１』である。つまり、過去の判定データは、等化計算において、等化係数を加算するか減算するかを決定する値になる。

さらに、入力データの絶対値（符号コードを除いた値）が等化係数の絶対値の合計値ｓｕｍ｜ｃ｜＝｜ｃ₁｜＋｜ｃ₂｜＋…＋｜ｃ_m｜より大きいとき、入力データの符号コードと等化計算後の符号コードは等しいことになる。

したがって、図９において、入力データの絶対値がｓｕｍ｜ｃ｜より大きい場合は（図９中のハッチング領域では）、等化計算は行わずに、入力データの符号コードを判定データにすればよい。

具体的に、図９において、例えば、上位２ビットが『１１』のとき、判定データは『１』になり、『０１』のとき、判定データは『０』になる。すなわち、判定データは、入力データが『１１ＸＸ…』のとき『１』に確定し、また、入力データが『０１ＸＸ…』のとき『０』に確定する。

従って、それ以降の下位ビット（上位３ビット以降のビット）は不要であるため、以降のパイプラインステージは停止させてもよいことになる。

以下、データ判定回路および受信装置の実施例を、添付図面を参照して詳述する。図１０は、本実施例のデータ判定回路を適用した受信装置の一例を示すブロック図である。図１０において、参照符号１はイコライザ回路、２は４並列のＡ／Ｄ変換回路および１タップの判定帰還等化器（４並列ＡＤＣ＋ＤＦＥ）、３は位相検出回路、４はフィルタ、そして、５は位相調整回路を示す。

イコライザ回路１は、入力データＤｉを線形等化（一次等化）し、その一次等化された入力データｄinを４並列ＡＤＣ＋ＤＦＥ２に供給する。ここで、４並列ＡＤＣ＋ＤＦＥ２は、前述した図１におけるＡ／Ｄ変換回路１２１、等化回路１２２および判定部１２３に相当する。

なお、位相検出回路３、フィルタ４および位相調整回路５は、図１を参照して説明した位相検出回路１０３、フィルタ１０４および位相調整回路１０５と同様であり、クロックリカバリ回路として機能する。すなわち、４並列ＡＤＣ＋ＤＦＥ２は、位相調整回路５から出力されるクロック（サンプリングクロックｃｌｋ）により制御される。また、イコライザ回路１によって補償可能な信号損失は変化するが、受信装置によるデータ判定に対して直接的に影響を与えるものではない。

図１１は、図１０の受信装置における４並列Ａ／Ｄ変換回路および１タップＤＦＥを示すブロック図である。図１１に示されるように、４並列ＡＤＣ＋ＤＦＥ２は、４つのＡＤＣ＋ＤＦＥ２０〜２３を有し、それぞれ位相が９０度異なるクロックｃｌｋ（ｃｌｋ２７０，ｃｌｋ１８０，ｃｌｋ０９０，ｃｌｋ０００）により並列に動作する。

各ＡＤＣ＋ＤＦＥ２０〜２３は、それぞれデータ判定回路に相当し、本実施例の受信装置は、それぞれ位相が９０度異なるクロックｃｌｋにより並列動作する４つのデータ判定回路により構成されている。

ここで、ＡＤＣ＋ＤＦＥ２０にはＡＤＣ＋ＤＦＥ２１の出力out[1]が供給され、また、ＡＤＣ＋ＤＦＥ２１にはＡＤＣ＋ＤＦＥ２２の出力out[2]が供給され、さらに、ＡＤＣ＋ＤＦＥ２２には、ＡＤＣ＋ＤＦＥ２３の出力out[3]が供給されている。なお、ＡＤＣ＋ＤＦＥ２３には、ＡＤＣ＋ＤＦＥ２０の出力out[0]が供給されている。

すなわち、４つのＡＤＣ＋ＤＦＥ２０〜２３には４相のクロックが入力され、時間インターリーブ動作することにより高速な入力データの受信（判定）を可能としている。そして、各ＡＤＣ＋ＤＦＥ２０〜２３は、１サンプル前の判定データ（out[3:0]）を隣のレーンから受け取って処理するようになっている。

図１２は、図１１における１つのＡ／Ｄ変換回路（パイプライン型Ａ／Ｄ変換回路）および１タップＤＦＥを示すブロック図である。図１２に示されるように、ＡＤＣ＋ＤＦＥ２０は、図１を参照して説明したデータ判定回路に対応する。なお、ＡＤＣ＋ＤＦＥ２１〜２３は、ＡＤＣ＋ＤＦＥ２０と同様の構成とされている。

図１２に示されるように、ＡＤＣ＋ＤＦＥ２０は、Ｓ／Ｈ回路６０１、Ｎ段のパイプラインステージ６０２、および、パイプライン制御機能を有する判定帰還等化器６０３を有する。

なお、ＡＤＣ＋ＤＦＥ２０から出力される信号ｏｕｔ_oは、図１１のデータout[0]に相当し、また、ＡＤＣ＋ＤＦＥ２０に供給される信号（１クロックサイクル前の受信データ）ｏｕｔ_-1は、図１１のＡＤＣ＋ＤＦＥ２１から出力されるデータout[1]に相当する。

図１３は、図１２のＡ／Ｄ変換回路における各パイプラインステージを示すブロック図である。図１３と前述した図４との比較から明らかなように、本実施例における各パイプラインステージ６０２は、図４のパイプラインステージ２０２に対して、リセット信号ｒｓｔによりクロックｃｌｋのレベルを固定するスイッチ２２８が設けられている。

すなわち、各段（３段目〜Ｎ段目）のパイプラインステージ６０２は、リセット信号ｒｓｔ（ｒｓｔ₃〜ｒｓｔ_N）が入力されたとき、スイッチ２２８によりクロックを固定（遮断）して、そのパイプラインステージの動作を停止するようになっている。

図１４は、データ判定回路の第１実施例を示すブロック図であり、図１１の受信装置における１つのＡＤＣ＋ＤＦＥ２０（２１〜２３）に相当する。

図１４に示すＡＤＣ＋ＤＦＥ２０は、Ｎビットのパイプライン型Ａ／Ｄ変換回路を有し、上位２ビットのみでデータ判定が可能な場合には、リセット信号（ｒｓｔ₃，ｒｓｔ₄，…，ｒｓｔ_N）により各パイプラインステージを停止させるようになっている。

すなわち、上位２ビットのみでデータ判定が可能な場合、デジタルデータｄ[N-1]が符号ビットになり、デジタルデータｄ[N-2]が『０』または『１』かによって、後段のパイプラインステージを停止できるか否かが決定される。

そして、上位２ビットのみでデータ判定が可能な場合には、２段目のパイプラインステージ（2nd stage）６０２の出力データｄ[N-2]（リセット信号ｒｓｔ₃）により３段目のパイプラインステージ（3rd stage）６０２を停止させる。さらに、このデータｄ[N-2]を順次ＦＦ回路（シフトレジスタ）で１クロックサイクルずつ遅延させ、それぞれ４段目〜Ｎ段目のパイプラインステージ６０２も順に停止させる。

なお、図６を参照して説明したように、Ａ／Ｄ変換回路の出力データ（判定部６００の入力データ）ｄ'[N-1]，ｄ'[N-2]，ｄ'[N-3]，…，ｄ'[1]，ｄ'[0]であるａ，ｂ，ｃ，…は、全て同期が取られている。

このように、上位２ビットのみでデータ判定が可能な場合、データｄ[N-2]が３段目のパイプラインステージ６０２を停止させるリセット信号ｒｓｔ₃になる。なお、リセット信号を入力するタイミングは、各データｄ[N-3:0]に同期させる必要があるため、４段目以降のパイプラインステージ６０２のリセット信号ｒｓｔ₄，…，ｒｓｔ_Nは、リセット信号ｒｓｔ₃を対応する段数のＦＦ回路で遅延させて生成する。

これにより、任意の時点のデータにおける３ビット目以降のデータを出力するパイプラインステージ（3rd stage, 4th stage, …, N-1th stage, Nth stage）６０２を停止して消費電力を低減することができる。

ここで、各パイプラインステージ（3rd stage 〜 Nth stage）６０２は、リセット信号ｒｓｔ₃ 〜ｒｓｔ_Nが入力すると、例えば、クロックｃｌｋが固定されて動作を停止する。また、判定部６００には、同期したデータ（ｄ'[N-1:0]）が入力され、ｄ'[N-2]＝１のときには、ｄ'[N-1]を判定データｏｕｔ₀（Ｄｄ）として出力し、また、ｄ'[N-2]＝０のときには、通常のＤＦＥ（判定帰還等化器）と同様の動作をする。

図１５は、図１４のデータ判定回路の変形例を示すブロック図であり、図１２におけるパイプライン制御機能を有する判定帰還等化器６０３を示すものである。すなわち、図１５では、データ判定回路２０において、Ｓ／Ｈ回路６０１および各段のパイプラインステージ６０２が削除されている。

ここで、判定帰還等化器６０３からのリセット信号ｒｓｔ₃〜ｒｓｔ_Nは、図１４を参照して説明したように、３段目（3rd stage）〜Ｎ段目（Nth stage）のパイプラインステージ６０２に供給され、それらのパイプラインステージを停止させるために使用される。

図１５に示されるように、判定帰還等化器６０３は、上位２ビットのみでデータ判定が可能な場合、３段目〜Ｎ段目のパイプラインステージ６０２からの出力データｄ[N-3:0]（ｄ'[N-3:0]）が不要となるため、対応するＦＦ回路も停止するようになっている。

まず、判定帰還等化器６０３には、各パイプラインステージ６０２から出力されるデジタルコードがＭＳＢ（ｄ[N-1]）からＬＳＢ（ｄ[0]）まで順に１サイクルずつずれて入力される。

上述したように、上位２ビット目（ｄ[N-2]）が『１』のときには、等化処理が不要になる後段のパイプラインステージを停止させる。すなわち、３段目のパイプラインステージ６０２は、データｄ[N-2]（リセット信号ｒｓｔ₃）により停止され、また、４段目以降のパイプラインステージ６０２は、データｄ[N-2]を各ＦＦ回路で遅延して生成したリセット信号ｒｓｔ₄〜ｒｓｔ_Nにより停止される。

このとき、下位ビットのデータは不要となるため、下位ビットのデータの位相同期を行うＦＦ回路（シフトレジスタ）に供給されるクロックｃｌｋもスイッチ６０４で遮断（固定）し、さらなる低消費電力化を行うようになっている。

具体的に、３段目〜Ｎ段目のパイプラインステージ６０２からの出力データｄ[N-3:0]を受け取って遅延するＦＦ回路のクロックｃｌｋを、リセット信号ｒｓｔ₄〜ｒｓｔ_N-1で制御される各スイッチ６０４により固定し、それらのＦＦ回路を停止する。

このように、データ判定に関係のないビットのパイプラインステージ６０２を停止するだけでなく、停止するパイプラインステージ６０２の出力データを遅延させる（同期させる）ＦＦ回路も停止することで、より一層消費電力を低減することが可能になる。

図１６は、図１５の判定帰還等化器における判定部６００を示すブロック図である。図１６に示されるように、判定部６００は、ＮビットＦＦ回路６１１、加算器６１２、判定器６１３、セレクタ６１４、アンプ６１５およびスイッチ６１６，６１７を有する。ここで、アンプ６１５は、等化係数ｃ₁の増幅率を有している。

判定部６００には、同期したデータｄ'[N-1:0]が入力される。まず、データｄ'[N-2]が『１』のとき、判定データｏｕｔ₀としてセレクタ６１４がデータｄ'[N-1]を選択すると共に、スイッチ６１６，６１７をオフし、等化計算を行わないようにして消費電力を低減する。

なお、データｄ'[N-2]が『０』のときは、スイッチ６１６，６１７をオンして通常の等化計算を行い、さらに、セレクタ６１４によりその計算結果を判定データとして出力するように選択する。

図１７は、データ判定回路の第２実施例を示すブロック図であり、判定帰還等化器６０３ａを示すものである。上述した第１実施例では、上位２ビットに対して等化計算が必要かどうかを判断したが、第２実施例では、上位３ビットに対して等化計算が必要かどうかを判断する。

すなわち、第２実施例の判定帰還等化器６０３ａは、上位３ビットのみでデータ判定が可能な場合、４段目以降のパイプラインステージ、並びに、４段目以降のパイプラインステージからの出力データｄ[N-4:0]を受け取るＦＦ回路を停止するようになっている。すなわち、シフトレジスタにおける４段目以降のパイプラインステージからの出力データｄ[N-4:0]を受け取る一部のＦＦ回路を停止して、消費電力を低減するようになっている。

図１７に示されるように、本第２実施例の判定帰還等化器６０３ａにおいて、４段目〜Ｎ段目のパイプラインステージを停止するためのリセット信号ｒｓｔ₄〜ｒｓｔ_Nは、同期させたデータｄ[N-2]およびｄ[N-3]を受け取るアンドゲートの出力とされている。

すなわち、本第２実施例では、上位２ビット目のデータｄ[N-2]と上位３ビット目のデータｄ[N-3]が共に『１』のときのみ、リセット信号ｒｓｔ₄〜ｒｓｔ_Nを出力するようになっている。すなわち、図１５を参照して説明した第１実施例でリセット信号を生成するために用いたｄ'[N-2]の代わりに、ｄ'[N-2]とｄ'[N-3]の論理積を取った信号を用いる。なお、それ以外は、実質的に第１実施例と同様である。

具体的に、リセット信号ｒｓｔ₄は、２段目のパイプラインステージの出力データｄ[N-2]を１段のＦＦ回路で遅延した信号と、３段目のパイプラインステージの出力データｄ[N-3]との論理積を取った信号になる。

また、リセット信号ｒｓｔ₅は、２段目のパイプラインステージの出力データｄ[N-2]を２段のＦＦ回路で遅延した信号と、３段目のパイプラインステージの出力データｄ[N-3]を１段のＦＦ回路で遅延した信号との論理積を取った信号になる。

そして、リセット信号ｒｓｔ_Nは、２段目のパイプラインステージの出力データｄ[N-2]をＮ−３段のＦＦ回路で遅延した信号と、３段目のパイプラインステージの出力データｄ[N-3]をＮ−４段のＦＦ回路で遅延した信号との論理積を取った信号になる。

なお、ＦＦ回路に関しても、４段目〜Ｎ段目のパイプラインステージからの出力データｄ[N-4:0]を受け取って遅延するＦＦ回路は、リセット信号ｒｓｔ₅〜ｒｓｔ_N-1で制御される各スイッチ６０４によりクロックｃｌｋを固定（遮断）することで停止される。

図１８は、図１７の判定帰還等化器における判定部６００ａを示すブロック図である。図１８と前述した図１６との比較から明らかなように、本第２実施例の判定部６００ａは、基本的には第１実施例の判定部６００と同様であるが、リセット信号ｒｓｔ_Nを外部から入力するようになっている。

すなわち、スイッチＳＷ６１６，６１７を制御するリセット信号ｒｓｔ_Nは、データｄ'[N-2]をそのまま使用するのではなく、データｄ'[N-2]およびｄ'[N-3]の論理積を取った信号となっている。

図１９は、データ判定回路の第３実施例を示すブロック図であり、判定帰還等化器６０３ｂを示すものである。なお、図１９では、説明を簡単化するために、Ａ／Ｄ変換回路は６ビットのデータ（ｄ[5:0]）を出力し、ＤＦＥは１タップ構成とし、上位２ビット目のみで等化計算が必要かどうかを判断できる場合を示している。

本第３実施例は、等化計算の一部を判定部６００ｂに入力する前に行うことによって、判定部６００ｂで等化計算を行うことなく、場合分けを行うのみでデータ判定を可能とするものである。

ここで、判定帰還等化器６０３ｂからのリセット信号ｒｓｔ₃〜ｒｓｔ₆は、３段目（3rd stage）〜６段目（6th stage）のパイプラインステージ６０２に供給され、それらのパイプラインステージを停止させるために使用される。

図１９に示されるように、判定帰還等化器６０３ｂは、前述した図１５の判定帰還等化器６０３に対してビット調整部６０５および加算器６０６が追加されている。

ビット調整部６０５は、データｄ[3:1]の位相同期がとれた段階で、この３ビットのデータｄ[3:1]に対して、最下位ビット（ＬＳＢ）のデータ（ｄ[0]）として『０』を加えて４ビットのデータ（ｄ[3:1]＋ＬＳＢ(ｄ[0]＝『０』))を生成する。

加算器６０６は、ビット調整部６０５で生成された４ビットのデータｄ[3:0]と等化係数ｃ₁との減算（負の等化係数−ｃ₁の加算）を行い、その計算結果『正』，『負』，『０』を、ＦＦ回路を介して判定部６００ｂに２ビットデータｄｄ'として出力する。

図２０は、図１９のデータ判定回路の判定帰還等化器における判定部の動作を説明するための図であり、判定部６００ｂにおける真理値表を示すものである。なお、図２０において、上から下の行に行くに従ってプライオリティは低くなる。

まず、前提条件として、各パイプラインステージ（６０２）の出力を最上位ビット（ＭＳＢ）から順にｄ[5:0]とし、また、振幅が−３１〜＋３１のとき、等化係数ｃ₁を０＜ｃ₁＜１６とする。さらに、出力の１段前の（アライメント（同期調整）された）データをｄ'[5:0]とし、そして、１クロックサイクル前のデータをｏｕｔ_-1とする。

リセット関連の動作としては、ｄ[4]＝１のとき、各段のリセット信号ｒｓｔをオン（スイッチによりクロックｃｌｋの供給を遮断）して、３〜６段目のパイプラインステージおよび対応するＦＦ回路を停止し、データｄ'[5]を判定データとして出力する。

判定部６００ｂの出力動作としては、ｄ[0]とｏｕｔ_-1に応じてセレクタで出力を選択する。なお、以下の記載において、データinv(ｄ'[5])は、データｄ'[5]の反転データを表す。さらに、(ｄ'[5])xnor(ｄ'[0])は、データｄ'[5]とデータｄ'[0]の排他的論理和の否定（エクスクルーシブノア）を表し、また、ｄ'[5])xnor(ｏｕｔ_-1)は、データｄ'[5]とデータｏｕｔ_-1の排他的論理和の否定を表す。

ｄ'[4]＝１、または、ｄ'[3:1]＞ｃ₁のとき、ｄ'[5]を判定データとして出力
ｄ'[4]＝０、かつ、invｄ'[5]＝ｏｕｔ_-1のとき、ｄ'[5]を判定データとして出力
ｄ'[4]＝０、かつ、ｄ'[5]＝ｏｕｔ_-1、かつ、ｄ'[3:1]＜ｃ₁のとき、inv(ｄ'[5])を判定データとして出力
ｄ'[4]＝０、かつ、ｄ'[5]＝ｏｕｔ_-1、かつ、ｄ'[3:1]＝ｃ₁のとき、(ｄ'[5])xnor(ｄ'[0])を判定データとして出力

すなわち、判定部６００ｂは、ｄ'[4]，ｄ'[3:1]−ｃ₁，(ｄ'[5])xnor(ｏｕｔ_-1)，ｄ[0]およびｏｕｔ₀に関して、図２０の真理値表に示される動作を行うことになる。

具体的に、図２０に示されるように、まず、上位２ビット目のデータｄ[N-2]）が『１』のとき、すなわち、データｄ'[4]＝１のときは、ＭＳＢのデータｄ[N-1]、すなわち、入力データの符号ｄ'[5]を判定データとして出力する。

また、ｄ'[3:1]−ｃ₁が正(ｄ'[3:1]−ｃ₁＞０：加算器６０６からＦＦ回路を介して判定部６００ｂに供給される２ビットデータｄｄ'が(０１))のときは、等化計算を行っても符号が変化しないため、同様にｄ'[5]を判定データとして出力する。

次に、１ビット前の判定データｏｕｔ_-1と現在の入力データの符号ｄ'[5]が異なるとき、すなわち、(ｄ'[5])xnor(ｏｕｔ_-1)＝０のとき、入力データに対する等化処理において絶対値に対して加算処理となるため符号が変化することはない。従って、(ｄ'[5])xnor(ｏｕｔ_-1)＝０のときも、ｄ'[5]を判定データとして出力する。

また、ｄ'[3:1]−ｃ₁が負(ｄ'[3:1]−ｃ₁＜０：２ビットデータｄｄ'が(１０))で、かつ、ｄ'[5]とｏｕｔ_-1が等しい((ｄ'[5])xnor(ｏｕｔ_-1)＝１)とき、等化計算によって符号が反転するのでｄ'[5]の反転（invｄ'[5]）を判定データとして出力する。

そして、ｄ'[3:1]−ｃ₁が０(ｄ'[3:1]−ｃ₁＝０：２ビットデータｄｄ'が(００))のとき、符号が反転するか否かの境界にいるため、ＬＳＢであるｄ'[0]の値が１ならｄ'[5]を出力し、ｄ'[0]の値が０ならｄ'[5]の反転（invｄ'[5]）を判定データとして出力する。

以上により、判定部６００ｂにおいて等化計算のための数値計算を行うことなく、データを判定することが可能となる。その結果、本第３実施例のデータ判定回路（判定帰還等化器）は、前述した第１および第２実施例のデータ判定回路に比してＦＦ回路を低減することができ、また、レイテンシ（判定データを出力するまでの時間）を１サイクル分削減することが可能になる。

さらに、第１および第２実施例では、使用した１サンプル前の判定データが入力されてから等化計算をしてデータ判定を行っていたのに対して、本第３実施例では、等化計算なしでデータ判定を行うため、動作速度をより一層向上させることができる。

図２１および図２２は、図１９のデータ判定回路をＮビットに拡張したときの判定部の動作を説明するための図であり、判定部における真理値表を示すものである。すなわち、図２１および図２２は、Ａ／Ｄ変換回路がＮビットのデータ（ｄ[N-1:0]）を出力し、ＤＦＥが１タップ構成の場合を示すものである。なお、図２０および図２１においても、図２０と同様に、上から下の行に行くに従ってプライオリティは低くなる。

ここで、図２１では、前述した図２０と同様に、上位２ビット目のデータｄ'[N-2]に注目しているが、図２２では、上位Ｌビット（ｄ'[N-2]〜ｄ'[N-L]）に拡張している。なお、前提として、図２１では、振幅が−（２^N-1−１）〜＋（２^N-1−１）のとき、等化係数ｃ₁を０＜ｃ₁＜（２^N-2）とし、また、図２２では、振幅が−（２^N-1−１）〜＋（２^N-1−１）のとき、等化係数ｃ₁を０＜ｃ₁＜（２^N-2＋２^N-13＋…＋２^N-Lとしている。

図２１と前述した図２０との比較から明らかなように、図２１の真理値表は、図２０の真理値表におけるｄ'[4]をｄ'[N-2]とし、ｄ'[3:1]をｄ'[N-3:1]とし、ｄ'[5]をｄ'[N-1]と書き換えたものに相当する。

すなわち、図１９および図２０を参照して説明した６ビットのデータ（ｄ'[5:0]）を処理するデータ判定回路は、そのままＮビットのデータ（ｄ'[N-1:0]）を処理するデータ判定回路に対してそのまま適用可能なことが分かる。

さらに、図２２と図２１との比較から明らかなように、データを判定するビット数が上位Ｌビットの場合、図２１におけるｄ'[N-2]をｄ'[N-2] AND ｄ'[N-3] AND … AND ｄ'[N-L]とし、ｄ'[N-3:1]−ｃ₁をｄ'[N-2:1]−ｃ₁にすることで実現可能なのが分かる。

ところで、例えば、上述した第３実施例をｍタップのＤＦＥ（判定帰還等化器：データ判定回路）に拡張する場合、そのままでは不可能である。すなわち、第３実施例では、１タップＤＦＥの等化係数ｃ₁の符号が正であるという前提であったのに対して、ｍタップ構成のＤＦＥでは、等化係数の符号が負をとる可能性があるためである。

そのため、第３実施例の構成とは大きく変化するが、ｍタップ構成時でも事前に等化計算を行うことによって動作速度を向上させることは可能である。具体的に、例えば、投機型判定帰還等化器（Speculative ＤＦＥ）の構成によって実現可能である。

これは、等化計算に用いる過去の判定データが『０』および『１』の全ての組み合わせについて判定データを事前に計算して生成しておき、過去の判定データが入力されたときに対応する判定データを出力するものである。この構成を、例えば、第１実施例の等化計算を行う個所に適用することによって同等の効果を得ることが可能である。しかしながら、１タップ構成のときは、第３実施例の構成を用いた方がより一層消費電力や面積を抑えることができる。

図２３は、データ判定回路の第４実施例を示すブロック図であり、また、図２４は、図２３のデータ判定回路の判定帰還等化器におけるリセット信号生成回路を示すブロック図である。さらに、図２５は、図２３のデータ判定回路の判定帰還等化器における判定部を示すブロック図であり、そして、図２６は、図２５の判定部における適応ロジック回路を示すブロック図である。

ところで、前述した第１および第２実施例は、上位２ビットまたは上位３ビットに対して等化計算が必要かどうかを判断するようになっており、この上位２または３ビットは、回路構成によって固定とされている。

そこで、図２３〜図２６に示す第４実施例では、等化計算が必要かどうかの判断に応じて、使用する上位２ビットと上位３ビットが変更可能とされている。なお、図示しないが、上位４ビット以上に対しても切り替えて制御を行うことが可能なのはいうまでもない。

図２３と図１７との比較から明らかなように、本第４実施例の判定帰還等化器６０３ｃ（データ判定回路）では、ＦＦ回路群からの上位２および３ビット目のデータ(ｄ[N-2]，ｄ[N-3])の信号を受け取るリセット信号生成回路（reset generator）６０７が設けられている。

ここで、リセット信号生成回路６０７は、各パイプラインステージおよびＦＦ回路を停止するためのリセット信号ｒｓｔを生成するものである。なお、それ以外の回路構成（ＦＦ回路を停止させるスイッチ６０４など）は、図１７を参照して説明したのと同様である。

図２４に示されるように、リセット信号生成回路６０７は、アンドゲート６７１およびセレクタ６７２を有する。リセット信号生成回路６０７は、判定器６００ｃからの制御信号ｃｔｒｌ_bitを受け取り、リセット信号ｒｓｔとして、ｄ[N-2]、または、ｄ[N-2] AND ｄ[N-3]（ｄ[N-2]とｄ[N-3]の論理積）の一方を選択して出力する。

図２５と図１８との比較から明らかなように、本第４実施例の判定部６００ｃは、第２実施例の６００ａに対して適応ロジック回路６１８およびビット数判定器６１９が追加されている。

適応ロジック回路６１８は、等化係数ｃ₁を最適な値へとアップデートする回路であり、２タップ以上のＤＦＥ構成でも適用可能であり、さらに、他の回路構成とすることもできる。

ところで、適応ロジック回路６０８のアルゴリズムとしては、例えば、ＬＭＳ（Least Mean Square）やＣＭＡ（Constant Modulus Algorithm）といったものが知られている。

図２６は、ＬＭＳにより構成した適応ロジック回路６０８の例を示すものであり、加算器（減算器）７０１，７０４、乗算器７０２，７０３、セレクタ７０５およびＦＦ回路７０６により、次の等化係数のアップデートの計算式を実現する。
ｃ_1(n)＝ｃ_1(n-1)−μ（ｄ_n−ｙ_n）ｄ_n-1

ここで、ｃ_1(n)はアップデート後の等化係数、ｃ_1(n-1)は１サイクル前の等化係数、μはアップデート時のステップサイズ、ｙ_nは現在の等化計算後のデータ、ｄ_nは現在の判定データ、そして、ｄ_n-1は１サイクル前の判定データを示している。

なお、図２６に示す適応ロジック回路６０８において、回路構成としては、上記計算式を実現する回路の他に、出力部に設けたセレクタ７０５等が追加されている。これにより、例えば、リセット信号ｒｓｔが入力された場合には、係数のアップデートを行わずに１サイクル前の等化係数ｃ_1(n-1)を選択して出力するようになっている。

ちなみに、ｍタップＤＦＥにおける等化係数のアップデートの計算式は、次のようになる。
ｃ_1(n)＝ｃ_1(n-1)−μ（ｄ_n−ｙ_n）ｄ_n-1
ｃ_2(n)＝ｃ_2(n-1)−μ（ｄ_n−ｙ_n）ｄ_n-2
ｃ_3(n)＝ｃ_3(n-1)−μ（ｄ_n−ｙ_n）ｄ_n-3
………
ｃ_m(n)＝ｃ_m(n-1)−μ（ｄ_n−ｙ_n）ｄ_n-m

なお、ビット数判定器６１９では、等化係数の絶対値が２^N-2よりも大きいかどうかにより上位２ビットもしくは上位３ビットに対して、等化計算を行うかどうかの制御信号ｃｔｒｌ_bitを出力する。

このように、本第４実施例によれば、上位２ビットまたは上記３ビットのみでデータ判定が可能な場合、３段目以降または４段目以降のパイプラインステージを停止すると共に、対応するＦＦ回路も停止して、消費電力を低減するようになっている。なお、停止するＦＦ回路は、停止するパイプラインステージの出力データを遅延させて同期を取るためのＦＦ回路である。

なお、データを判定するビット数は、上位２ビット或いは上位３ビットに限定されるものではなく、様々に変更することができ、それに対応して動作を停止するパイプラインステージおよびＦＦ回路が決められることになる。

以上、述べたように、各実施例によれば、パイプライン型Ａ／Ｄ変換回路を有するデータ判定回路（受信装置）において、後段の動作回数を削減することができ、消費電力を低減することが可能になる。なお、データパターンとしては、例えば、『００』や『１１』といった同じビットが続く場合には、信号の絶対値が大きくなるため、後段のパイプラインステージを停止可能であり、上述した各実施例による効果が顕著になる。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
パイプライン型Ａ／Ｄ変換回路を有するデータ判定回路であって、
前記パイプライン型Ａ／Ｄ変換回路は、該パイプライン型Ａ／Ｄ変換回路における少なくとも上位２ビットのパイプラインステージから出力される判定結果に応じて、それよりも下位ビットのパイプラインステージの動作を停止する、ことを特徴とするデータ判定回路。

（付記２）
付記１に記載のデータ判定回路において、
前記パイプライン型Ａ／Ｄ変換回路は、
入力信号をサンプリングして保持するサンプルホールド回路と、
少なくとも３段のパイプラインステージと、を有し、
前記少なくとも上位２ビットのパイプラインステージは、前記サンプルホールド回路からの信号レベルを判定する最上位ビットパイプラインステージ、および、該最上位ビットパイプラインステージからの信号レベルを判定する上位２ビット目パイプラインステージを含む、ことを特徴とするデータ判定回路。

（付記３）
付記２に記載のデータ判定回路において、
前記パイプライン型Ａ／Ｄ変換回路は、さらに、
前記各パイプラインステージから出力される判定結果を同期させるシフトレジスタを有し、
前記パイプライン型Ａ／Ｄ変換回路における前記少なくとも上位２ビットのパイプラインステージから出力される判定結果に応じて、それよりも下位ビットのパイプラインステージから出力される判定結果を同期させるために使用する前記シフトレジスタにおける一部の回路の動作を停止する、ことを特徴とするデータ判定回路。

（付記４）
付記３に記載のデータ判定回路において、
前記シフトレジスタは、
前記各パイプラインステージから出力される判定結果を、当該各パイプラインステージの出力タイミングに応じて遅延させ、全てのパイプラインステージから出力される判定結果を同期させて出力する複数のフリップフロップ回路を有し、
前記パイプライン型Ａ／Ｄ変換回路における少なくとも上位２ビットのパイプラインステージから出力される判定結果に応じて、それよりも下位ビットのパイプラインステージから出力される判定結果を遅延させる前記フリップフロップ回路の動作を停止する、ことを特徴とするデータ判定回路。

（付記５）
付記２〜４のいずれか１項に記載のデータ判定回路において、さらに、
前記パイプライン型Ａ／Ｄ変換回路における少なくとも上位２ビットのパイプラインステージから出力される判定結果から等化計算を行う等化回路と、
該等化計算によって判定データの符号が入力データの符号に等しいかどうかを判断し、等しいと判断可能な場合には後段のパイプラインステージの動作を停止すると共に等化計算を行わずに入力データの符号を判定データとして出力し、また、等しいかどうか判断不可能な場合には入力データの等化計算を行った後にデータ判定を行う判定部と、を有することを特徴とするデータ判定回路。

（付記６）
付記５に記載のデータ判定回路において、
前記判定部は、
前記判定データの符号と前記入力データの符号が等しいかどうかの判断において、前記等化計算に用いる等化係数の絶対値の合計と、サンプリングデータの少なくとも上位２ビットにおける入力データの絶対値との大小関係を用いることを特徴とするデータ判定回路。

（付記７）
付記５に記載のデータ判定回路において、
前記判定部は、
前記シフトレジスタにおいて等化計算に必要な処理の一部を事前に行っておき、等化計算を行わずに論理判定のみでデータ判定を行うことを特徴とするデータ判定回路。

（付記８）
付記１〜７のいずれか１項に記載のデータ判定回路において、
前記下位ビットのパイプラインステージの動作を停止するのに用いる前記パイプラインステージから出力される判定結果のビット数の設定を可変にすることを特徴とするデータ判定回路。

（付記９）
データ判定回路と、該データ判定回路の出力の位相を検出して、前記パイプライン型Ａ／Ｄ変換回路で使用するクロックを生成するクロックリカバリ回路と、を有する受信装置であって、
前記データ判定回路は、
パイプライン型Ａ／Ｄ変換回路を有するデータ判定回路であって、
前記パイプライン型Ａ／Ｄ変換回路は、該パイプライン型Ａ／Ｄ変換回路における少なくとも上位２ビットのパイプラインステージから出力される判定結果に応じて、それよりも下位ビットのパイプラインステージの動作を停止する、ことを特徴とする受信装置。

（付記１０）
付記９に記載の受信装置において、
前記パイプライン型Ａ／Ｄ変換回路は、
入力信号をサンプリングして保持するサンプルホールド回路と、
少なくとも３段のパイプラインステージと、を有し、
前記少なくとも上位２ビットのパイプラインステージは、前記サンプルホールド回路からの信号レベルを判定する最上位ビットパイプラインステージ、および、該最上位ビットパイプラインステージからの信号レベルを判定する上位２ビット目パイプラインステージを含む、ことを特徴とする受信装置。

１，１０１ イコライザ回路（リニアイコライザ）
２ ４並列のＡ／Ｄ変換回路および１タップの判定帰還等化器（４並列ＡＤＣ＋ＤＦＥ）
３，１０３ 位相検出回路
４，１０４ フィルタ
５，１０５ 位相調整回路
２０〜２３ ＡＤＣ＋ＤＦＥ
４１ 加算器
４２ 判定器
１０２ データ判定回路
１２１ Ａ／Ｄ変換回路
１２２ 等化回路
１２３ 判定部
２０１，６０１ サンプル／ホールド（Ｓ／Ｈ）回路
２０２，６０２ パイプラインステージ
２０３ シフトレジスタ
２０４ ｍタップ構成のＤＦＥ（判定帰還等化器）
２０４’ １タップ構成のＤＦＥ
４３０，４３１，４３２，…４３ｍ、６１５ アンプ
６００ 判定部
６０３，６０３ａ，６０３ｂ，６０３ｃ 判定帰還等化器（ＤＦＥ）
６０４，６１６，６１７ スイッチ
６０５ ビット調整部
６０６ 加算器
６０７ リセット信号生成回路
６１１ ＮビットＦＦ回路
６１２ 加算器
６１３ 判定器
６１４ セレクタ
６１８ 適応ロジック回路
６１９ ビット数判定器

Claims (5)

1. パイプライン型Ａ／Ｄ変換回路を有するデータ判定回路であって、
   前記パイプライン型Ａ／Ｄ変換回路は、該パイプライン型Ａ／Ｄ変換回路における少なくとも上位２ビットのパイプラインステージから出力される判定結果に応じて、それよりも下位ビットのパイプラインステージの動作を停止する、ことを特徴とするデータ判定回路。
2. 請求項１に記載のデータ判定回路において、
   前記パイプライン型Ａ／Ｄ変換回路は、
   入力信号をサンプリングして保持するサンプルホールド回路と、
   少なくとも３段のパイプラインステージと、を有し、
   前記少なくとも上位２ビットのパイプラインステージは、前記サンプルホールド回路からの信号レベルを判定する最上位ビットパイプラインステージ、および、該最上位ビットパイプラインステージからの信号レベルを判定する上位２ビット目パイプラインステージを含む、ことを特徴とするデータ判定回路。
3. 請求項２に記載のデータ判定回路において、
   前記パイプライン型Ａ／Ｄ変換回路は、さらに、
   前記各パイプラインステージから出力される判定結果を同期させるシフトレジスタを有し、
   前記パイプライン型Ａ／Ｄ変換回路における前記少なくとも上位２ビットのパイプラインステージから出力される判定結果に応じて、それよりも下位ビットのパイプラインステージから出力される判定結果を同期させるために使用する前記シフトレジスタにおける一部の回路の動作を停止する、ことを特徴とするデータ判定回路。
4. 請求項２または３に記載のデータ判定回路において、さらに、
   前記パイプライン型Ａ／Ｄ変換回路における少なくとも上位２ビットのパイプラインステージから出力される判定結果から等化計算を行う等化回路と、
   該等化計算によって判定データの符号が入力データの符号に等しいかどうかを判断し、等しいと判断可能な場合には後段のパイプラインステージの動作を停止すると共に等化計算を行わずに入力データの符号を判定データとして出力し、また、等しいかどうか判断不可能な場合には入力データの等化計算を行った後にデータ判定を行う判定部と、を有することを特徴とするデータ判定回路。
5. データ判定回路と、該データ判定回路の出力の位相を検出して、前記パイプライン型Ａ／Ｄ変換回路で使用するクロックを生成するクロックリカバリ回路と、を有する受信装置であって、
   前記データ判定回路は、
   パイプライン型Ａ／Ｄ変換回路を有するデータ判定回路であって、
   前記パイプライン型Ａ／Ｄ変換回路は、該パイプライン型Ａ／Ｄ変換回路における少なくとも上位２ビットのパイプラインステージから出力される判定結果に応じて、それよりも下位ビットのパイプラインステージの動作を停止する、ことを特徴とする受信装置。

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