JPH0346428A - 位相制御装置 - Google Patents
位相制御装置Info
- Publication number
- JPH0346428A JPH0346428A JP1181733A JP18173389A JPH0346428A JP H0346428 A JPH0346428 A JP H0346428A JP 1181733 A JP1181733 A JP 1181733A JP 18173389 A JP18173389 A JP 18173389A JP H0346428 A JPH0346428 A JP H0346428A
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- phase
- data
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- 238000005070 sampling Methods 0.000 claims abstract description 32
- 230000005540 biological transmission Effects 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 12
- 238000004364 calculation method Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラ伝送方式を用いて伝送され、伝送路
を介して受信したデータにより波形等化されたデータの
位相制御を行なう位相制御方式に関する。
を介して受信したデータにより波形等化されたデータの
位相制御を行なう位相制御方式に関する。
従来のこの種の位相制御方式は、伝送路等化後の波形を
サンプリング処理し、その波形のバランスを演算により
求め、サンプリング点が本来のデータの中心より遅れて
いるか進んでいるかを検出し、サンプリングの位相を適
正なものにするという位相制御を行なっていた。例えば
、波形の差分を求めて、位相の制御を行なう波長分割多
重伝送方式（ＷＤＭ）を用いて位相同期回路（ＰＬＬ）
を構成する方法等が用いられている。
サンプリング処理し、その波形のバランスを演算により
求め、サンプリング点が本来のデータの中心より遅れて
いるか進んでいるかを検出し、サンプリングの位相を適
正なものにするという位相制御を行なっていた。例えば
、波形の差分を求めて、位相の制御を行なう波長分割多
重伝送方式（ＷＤＭ）を用いて位相同期回路（ＰＬＬ）
を構成する方法等が用いられている。
従来例を第３図を参照して説明する。第３図はサンプリ
ング波形の一例を示す波形図である。第３図において、
伝送レー）Ｔｉの２倍をサンプリングレートＴｓとする
。時間軸上の伝送レートＴ、に従ってサンプリング処理
する。データ点ａｌ ｔ １２ ＋ ”３ ＊ ”
・およびデータ点ａ、 ｌ ａ２ ＋８３＋ ・・・
の中間のサンプリング点としてデータ点ａｌ’ ＋
ａｔ’ 、 ａ３’ ＊ ・・・を設定する。相検
出器では、このとき下記の演算を行なう。
ング波形の一例を示す波形図である。第３図において、
伝送レー）Ｔｉの２倍をサンプリングレートＴｓとする
。時間軸上の伝送レートＴ、に従ってサンプリング処理
する。データ点ａｌ ｔ １２ ＋ ”３ ＊ ”
・およびデータ点ａ、 ｌ ａ２ ＋８３＋ ・・・
の中間のサンプリング点としてデータ点ａｌ’ ＋
ａｔ’ 、 ａ３’ ＊ ・・・を設定する。相検
出器では、このとき下記の演算を行なう。
ａ、＞＝＋１ （ａ、＞ｏ）、０ （ａ、＝０）、
−ｔ（ａ、、＜Ｏ） である。
−ｔ（ａ、、＜Ｏ） である。
このとき、データに対して、サンプリングの位相が進ん
でいる場合には、演算結果は、正値になり、逆に位相が
遅れている場合には、演算結果は負値となり、また位相
が合った場合には、演算結果は、零値となる。このため
、この演算結果を使用し、位相制御発振器では、演算結
果が零値となるように位相を合わせる。
でいる場合には、演算結果は、正値になり、逆に位相が
遅れている場合には、演算結果は負値となり、また位相
が合った場合には、演算結果は、零値となる。このため
、この演算結果を使用し、位相制御発振器では、演算結
果が零値となるように位相を合わせる。
（く参考文献〉電子通信学会全国大会１９８４年輪文Ｎ
α５５９ 置数、鈴木他） 〔発明が解決しようとする課題〕 上述した従来の位相制御方式は、等化後の波形のバラン
スにより位相制御を行なうようになっているので、本来
のデータの中心より伝送レートの１／２クロックずれの
場所でサンプリング処理を行なった場合には、演算結果
が零値となり、制御できなくなるという欠点がある。
α５５９ 置数、鈴木他） 〔発明が解決しようとする課題〕 上述した従来の位相制御方式は、等化後の波形のバラン
スにより位相制御を行なうようになっているので、本来
のデータの中心より伝送レートの１／２クロックずれの
場所でサンプリング処理を行なった場合には、演算結果
が零値となり、制御できなくなるという欠点がある。
例えば、第３図の従来例により説明すれば、クロックが
１７２ずれたデータ点ａＩ’ ＋ ａ、／ １ ａ３’
・・・は、＜Ｓｉｇｎ ａ、＞のａＩ、値となるので、
＜Ｓｉｇｎａ、＞は常に零値となり、 となるので制御ができなくなる。
１７２ずれたデータ点ａＩ’ ＋ ａ、／ １ ａ３’
・・・は、＜Ｓｉｇｎ ａ、＞のａＩ、値となるので、
＜Ｓｉｇｎａ、＞は常に零値となり、 となるので制御ができなくなる。
本発明の目的は上記欠点を解消した位相制御方式を提供
することにある。
することにある。
本発明による位相制御方式は、バイポーラ符号に変換さ
れローパスフィルタを通過した符号０／１の入力データ
系列を伝送路を介して受信したときＡ／Ｄ変換器が受信
したデータを別に入力する伝送レートの２倍の速度をも
つサンプリングクロックによりディジタル標本化しこの
ディジタル標本化されたデータを等化器が入力してディ
ジタルフィルタにより波形等化したのち判定器が等化さ
れたデータを符号０／１に判定して前記入力データ系列
を再生する伝送路の受信部で位相制御発振器がＡ／Ｄ変
換部に前記サンプリングクロックを供給してディジタル
標本化での位相を制御する位相制御方式において、前記
等化器の出力データを入力し波形等化されたデータの中
心点と前記サンプリングクロックとの位相差を検出出力
する位相検出器と、前記サンプリングクロックが前記波
形等化されたデータの中心から１／２クロックずれの状
態を検出出力する半クロック検出器と、これら位相検出
器および半クロッ″り検出器の出力を入力してサンプリ
ングクロックを形威し前記Ａ／Ｄ変換器へ送出する位相
制御発振器とを有する。
れローパスフィルタを通過した符号０／１の入力データ
系列を伝送路を介して受信したときＡ／Ｄ変換器が受信
したデータを別に入力する伝送レートの２倍の速度をも
つサンプリングクロックによりディジタル標本化しこの
ディジタル標本化されたデータを等化器が入力してディ
ジタルフィルタにより波形等化したのち判定器が等化さ
れたデータを符号０／１に判定して前記入力データ系列
を再生する伝送路の受信部で位相制御発振器がＡ／Ｄ変
換部に前記サンプリングクロックを供給してディジタル
標本化での位相を制御する位相制御方式において、前記
等化器の出力データを入力し波形等化されたデータの中
心点と前記サンプリングクロックとの位相差を検出出力
する位相検出器と、前記サンプリングクロックが前記波
形等化されたデータの中心から１／２クロックずれの状
態を検出出力する半クロック検出器と、これら位相検出
器および半クロッ″り検出器の出力を入力してサンプリ
ングクロックを形威し前記Ａ／Ｄ変換器へ送出する位相
制御発振器とを有する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。ま
た、第２図は、本発明の演算方法を説明する波形の一例
を示す波形図である。
た、第２図は、本発明の演算方法を説明する波形の一例
を示す波形図である。
第１図において、本発明による位相制御方式は、受信部
２において、位相検出器ＩＬ半クロック検出器１２、お
よび位相制御発振器１３を有する。
２において、位相検出器ＩＬ半クロック検出器１２、お
よび位相制御発振器１３を有する。
第１図に第２図を併せ参照して詳細を説明する。
送信部１に入力される入力データ３は、バイポーラ変換
器４でバイポーラ−符号に変換され、ローパスフィルタ
５を通り帯域制限された後、伝送路６へ出力される。伝
送路６を通ったデータは、受信１２に入力され、Ａ／Ｄ
変換器７によりデジタル符号化され、次いでデジタルフ
ィルタを用いた等化器８により、伝送路による歪みが補
正される。
器４でバイポーラ−符号に変換され、ローパスフィルタ
５を通り帯域制限された後、伝送路６へ出力される。伝
送路６を通ったデータは、受信１２に入力され、Ａ／Ｄ
変換器７によりデジタル符号化され、次いでデジタルフ
ィルタを用いた等化器８により、伝送路による歪みが補
正される。
補正データは判定器９により識別判定され、出力テ′−
夕１０として出力される。また、このとき等化器８の出
力は、位相検出器１１および半クロック検出器１２に人
力され、演算が行なわれて位相制御発振器１３に制御信
号として入力される。位相制御発振器１３から出力され
た制御信号は、サンプリングクロックとしてＡ／Ｄ変換
器７のサンプリングタイミングを制御する。
夕１０として出力される。また、このとき等化器８の出
力は、位相検出器１１および半クロック検出器１２に人
力され、演算が行なわれて位相制御発振器１３に制御信
号として入力される。位相制御発振器１３から出力され
た制御信号は、サンプリングクロックとしてＡ／Ｄ変換
器７のサンプリングタイミングを制御する。
このシステムにおいての位相制御の方法を第２図を参照
して説明する。
して説明する。
第２図において、伝送レートＴａの２倍をサンプリング
レートＴ、とする。時間軸上の伝送レー）Ｔｌｌに従っ
てサンプリング処理するデータ点ａＩ ｒ ａ２＋ ａ
３＋・・・の中間点をサンプリング点ａ 、 ／ａ２
ｒ ａ３ ＋ ・・・とする。半クロック検
出器１２では下記の演算を行なう。
レートＴ、とする。時間軸上の伝送レー）Ｔｌｌに従っ
てサンプリング処理するデータ点ａＩ ｒ ａ２＋ ａ
３＋・・・の中間点をサンプリング点ａ 、 ／ａ２
ｒ ａ３ ＋ ・・・とする。半クロック検
出器１２では下記の演算を行なう。
＜Ｓｌｇｎ ａｎ ＞ Ｘ （ａｎ’ ａｎ
）ただし、＜Ｓｉｇｎ ａ＋、＞＝＋１ （ａｈ
＞０）、０（ａ、＝０）、−１（ａ、＜Ｏ）である。
）ただし、＜Ｓｉｇｎ ａ＋、＞＝＋１ （ａｈ
＞０）、０（ａ、＝０）、−１（ａ、＜Ｏ）である。
このとき、データ点ａｌ １ ａ２ ｒ ａ３ ＋
・・・でサンプリング処理した場合には正しい位相の
状態であるが、データ点ａｌ’ ＋ ａ２’ Ｈ’
＋ ・・・をす３ ンプリング処理した場合には、１／２クロックずれの状
態である。さて、この場合、バイポーラ符号の特性によ
り、１／２クロックずれがない場合には、演算結果は零
値または負値となり、逆に１７２クロックずれの場合に
は、演算結果は、零値、負値または正値となる。このた
め正値となった場合だけ半クロック検出器１２は１／２
クロック切換えの制御信号を出力する。
・・・でサンプリング処理した場合には正しい位相の
状態であるが、データ点ａｌ’ ＋ ａ２’ Ｈ’
＋ ・・・をす３ ンプリング処理した場合には、１／２クロックずれの状
態である。さて、この場合、バイポーラ符号の特性によ
り、１／２クロックずれがない場合には、演算結果は零
値または負値となり、逆に１７２クロックずれの場合に
は、演算結果は、零値、負値または正値となる。このた
め正値となった場合だけ半クロック検出器１２は１／２
クロック切換えの制御信号を出力する。
例えば、第２図においてデータ点ａｌ ＊ ａ２ ＋
ａ３＋ ・・・の場合には、演算結果はデータ点ａ、で
は負値、データ点ａ２では零値、データ点ａ、では負値
となる。逆にデータ点ａ、／ 、ａ２／ 、ａ、／・・
・の場合には、データ点ｈ′ では零値、データ点ａ
２／では正値、データ点ａ、′では負値となるので、デ
ータ点ａ２′ で正値を検出することにより、１／２
クロックずれの制御を行なう。ただし、ａイー０を検出
するために所定のしきい値を設けている。これはデータ
点ａ、、は完全に零値にはならないこともあるので零レ
ベルの範囲を定める必要があるからである。
ａ３＋ ・・・の場合には、演算結果はデータ点ａ、で
は負値、データ点ａ２では零値、データ点ａ、では負値
となる。逆にデータ点ａ、／ 、ａ２／ 、ａ、／・・
・の場合には、データ点ｈ′ では零値、データ点ａ
２／では正値、データ点ａ、′では負値となるので、デ
ータ点ａ２′ で正値を検出することにより、１／２
クロックずれの制御を行なう。ただし、ａイー０を検出
するために所定のしきい値を設けている。これはデータ
点ａ、、は完全に零値にはならないこともあるので零レ
ベルの範囲を定める必要があるからである。
また、１／２クロックずれがない場合には、バイポーラ
特性により演算結果が正値になることはなく、また１／
２クロックずれの場合、且つ符号１・０あるいは、符号
−１，０のパターンがある場合には、演算結果が正値と
なるため、全ての符号“０”および符号“１．−１．
１．−１．・・・のパターン以外では、必ず正値があら
れれる。
特性により演算結果が正値になることはなく、また１／
２クロックずれの場合、且つ符号１・０あるいは、符号
−１，０のパターンがある場合には、演算結果が正値と
なるため、全ての符号“０”および符号“１．−１．
１．−１．・・・のパターン以外では、必ず正値があら
れれる。
位相検出器１１では、従来例と同様に伝送路等化後の波
形をサンプリング処理し、その波形のバランス状態によ
り、位相制御を行なう。従来例で説明した様に、位相検
出器１１では下記の演算を行なう。
形をサンプリング処理し、その波形のバランス状態によ
り、位相制御を行なう。従来例で説明した様に、位相検
出器１１では下記の演算を行なう。
ただし、Ｎは、演算を行なうデータの数、＜Ｓｌｇｎ
ａ、＞＝＋１ （ａｎ＞Ｏ）、Ｏ（ａｎ＝０）−１
（ａ、＜０）である。
ａ、＞＝＋１ （ａｎ＞Ｏ）、Ｏ（ａｎ＝０）−１
（ａ、＜０）である。
このとき、データに対して、サンプリングの位相が進ん
でいる場合には、演算結果は、正値になり、逆に位相が
遅れている場合には、演算結果は負値となり、また位相
が合った場合には、演算結果は零値となる。このため、
この演算結果を使用して位相制御発振器１３は、演算結
果が零値となるように位相を合わせ、また、半クロック
検出器１２からの制御信号により、サンプリングクロッ
クの切換えを行なうことでＡ／Ｄ変換器７のサイプリン
グタイミング、すなわち位相の制御を行なっている。
でいる場合には、演算結果は、正値になり、逆に位相が
遅れている場合には、演算結果は負値となり、また位相
が合った場合には、演算結果は零値となる。このため、
この演算結果を使用して位相制御発振器１３は、演算結
果が零値となるように位相を合わせ、また、半クロック
検出器１２からの制御信号により、サンプリングクロッ
クの切換えを行なうことでＡ／Ｄ変換器７のサイプリン
グタイミング、すなわち位相の制御を行なっている。
以上説明したように本発明は、半クロック検出器により
、検出した半クロックずれを受信して位相制御発振器が
制御をかけることにより、安定した位相制御を行ない、
安定したサンプリングクロックの供給ができるという効
果がある。
、検出した半クロックずれを受信して位相制御発振器が
制御をかけることにより、安定した位相制御を行ない、
安定したサンプリングクロックの供給ができるという効
果がある。
第１図は本発明の位相制御方式の一実施例を示すブロッ
ク図、第２図は演算方法を説明する波形の一例を示す波
形図、第３図は従来の演算方法を説明する波形の一例を
示す波形図である。 １・・・・・・送信部、２・・・・・・受信部、３・・
・・・・入力データ、４・・・・・・バイポーラ変換器
、５・・・・・・ローパスフィルタ、６・・・・・・伝
送路、７・・・・・・アナログデジタル変換器、８・・
・・・・等化器、９・・・・・・判定器、１０・・・・
・・出力データ、１１・・・・・・位相検出器、１２・
・・・・・半クロック検出器、１３・・・・・・位相制
御発振器。
ク図、第２図は演算方法を説明する波形の一例を示す波
形図、第３図は従来の演算方法を説明する波形の一例を
示す波形図である。 １・・・・・・送信部、２・・・・・・受信部、３・・
・・・・入力データ、４・・・・・・バイポーラ変換器
、５・・・・・・ローパスフィルタ、６・・・・・・伝
送路、７・・・・・・アナログデジタル変換器、８・・
・・・・等化器、９・・・・・・判定器、１０・・・・
・・出力データ、１１・・・・・・位相検出器、１２・
・・・・・半クロック検出器、１３・・・・・・位相制
御発振器。
Claims (1)
- バイポーラ符号に変換されローパスフィルタを通過し
た符号０／１の入力データ系列を伝送路を介して受信し
たときＡ／Ｄ変換器が受信したデータを別に入力する伝
送レートの２倍の速度をもつサンプリングクロックによ
りディジタル標本化しこのディジタル標本化されたデー
タを等化器が入力してディジタルフィルタにより波形等
化したのち判定器が等化されたデータを符号０／１に判
定して前記入力データ系列を再生する伝送路の受信部で
位相制御発振器がＡ／Ｄ変換部に前記サンプリングクロ
ックを供給してディジタル標本化での位相を制御する位
相制御方式において、前記等化器の出力データを入力し
波形等化されたデータの中心点と前記サンプリングクロ
ックとの位相差を検出出力する位相検出器と、前記サン
プリングクロックが前記波形等化されたデータの中心か
ら１／２クロックずれの状態を検出出力する半クロック
検出器と、これら位相検出器および半クロック検出器の
出力を入力してサンプリングクロックを形成し前記Ａ／
Ｄ変換器へ送出する位相制御発振器とを有することを特
徴とする位相制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181733A JP2522398B2 (ja) | 1989-07-13 | 1989-07-13 | 位相制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181733A JP2522398B2 (ja) | 1989-07-13 | 1989-07-13 | 位相制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0346428A true JPH0346428A (ja) | 1991-02-27 |
| JP2522398B2 JP2522398B2 (ja) | 1996-08-07 |
Family
ID=16105937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1181733A Expired - Lifetime JP2522398B2 (ja) | 1989-07-13 | 1989-07-13 | 位相制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522398B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011228799A (ja) * | 2010-04-15 | 2011-11-10 | Fujitsu Ltd | 受信回路 |
| JP2012089927A (ja) * | 2010-10-15 | 2012-05-10 | Fujitsu Ltd | データ判定回路および受信装置 |
-
1989
- 1989-07-13 JP JP1181733A patent/JP2522398B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011228799A (ja) * | 2010-04-15 | 2011-11-10 | Fujitsu Ltd | 受信回路 |
| JP2012089927A (ja) * | 2010-10-15 | 2012-05-10 | Fujitsu Ltd | データ判定回路および受信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2522398B2 (ja) | 1996-08-07 |
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