JPH0346428A - 位相制御装置 - Google Patents

位相制御装置

Info

Publication number
JPH0346428A
JPH0346428A JP1181733A JP18173389A JPH0346428A JP H0346428 A JPH0346428 A JP H0346428A JP 1181733 A JP1181733 A JP 1181733A JP 18173389 A JP18173389 A JP 18173389A JP H0346428 A JPH0346428 A JP H0346428A
Authority
JP
Japan
Prior art keywords
phase
data
clock
sampling
detector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1181733A
Other languages
English (en)
Other versions
JP2522398B2 (ja
Inventor
Yasuhiro Tsujimura
辻村 泰弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP1181733A priority Critical patent/JP2522398B2/ja
Publication of JPH0346428A publication Critical patent/JPH0346428A/ja
Application granted granted Critical
Publication of JP2522398B2 publication Critical patent/JP2522398B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラ伝送方式を用いて伝送され、伝送路
を介して受信したデータにより波形等化されたデータの
位相制御を行なう位相制御方式に関する。
〔従来の技術〕
従来のこの種の位相制御方式は、伝送路等化後の波形を
サンプリング処理し、その波形のバランスを演算により
求め、サンプリング点が本来のデータの中心より遅れて
いるか進んでいるかを検出し、サンプリングの位相を適
正なものにするという位相制御を行なっていた。例えば
、波形の差分を求めて、位相の制御を行なう波長分割多
重伝送方式(WDM)を用いて位相同期回路(PLL)
を構成する方法等が用いられている。
従来例を第3図を参照して説明する。第3図はサンプリ
ング波形の一例を示す波形図である。第3図において、
伝送レー)Tiの2倍をサンプリングレートTsとする
。時間軸上の伝送レートT、に従ってサンプリング処理
する。データ点al t  12 +  ”3 * ”
・およびデータ点a、 l  a2 +83+ ・・・
の中間のサンプリング点としてデータ点al’ +  
at’ 、  a3’ *  ・・・を設定する。相検
出器では、このとき下記の演算を行なう。
a、>=+1  (a、>o)、0  (a、=0)、
−t(a、、<O)  である。
このとき、データに対して、サンプリングの位相が進ん
でいる場合には、演算結果は、正値になり、逆に位相が
遅れている場合には、演算結果は負値となり、また位相
が合った場合には、演算結果は、零値となる。このため
、この演算結果を使用し、位相制御発振器では、演算結
果が零値となるように位相を合わせる。
(く参考文献〉電子通信学会全国大会1984年輪文N
α559 置数、鈴木他) 〔発明が解決しようとする課題〕 上述した従来の位相制御方式は、等化後の波形のバラン
スにより位相制御を行なうようになっているので、本来
のデータの中心より伝送レートの1/2クロックずれの
場所でサンプリング処理を行なった場合には、演算結果
が零値となり、制御できなくなるという欠点がある。
例えば、第3図の従来例により説明すれば、クロックが
172ずれたデータ点aI’ + a、/ 1 a3’
・・・は、<Sign a、>のaI、値となるので、
<Signa、>は常に零値となり、 となるので制御ができなくなる。
本発明の目的は上記欠点を解消した位相制御方式を提供
することにある。
〔課題を解決するための手段〕
本発明による位相制御方式は、バイポーラ符号に変換さ
れローパスフィルタを通過した符号0/1の入力データ
系列を伝送路を介して受信したときA/D変換器が受信
したデータを別に入力する伝送レートの2倍の速度をも
つサンプリングクロックによりディジタル標本化しこの
ディジタル標本化されたデータを等化器が入力してディ
ジタルフィルタにより波形等化したのち判定器が等化さ
れたデータを符号0/1に判定して前記入力データ系列
を再生する伝送路の受信部で位相制御発振器がA/D変
換部に前記サンプリングクロックを供給してディジタル
標本化での位相を制御する位相制御方式において、前記
等化器の出力データを入力し波形等化されたデータの中
心点と前記サンプリングクロックとの位相差を検出出力
する位相検出器と、前記サンプリングクロックが前記波
形等化されたデータの中心から1/2クロックずれの状
態を検出出力する半クロック検出器と、これら位相検出
器および半クロッ″り検出器の出力を入力してサンプリ
ングクロックを形威し前記A/D変換器へ送出する位相
制御発振器とを有する。
〔実施例〕
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例を示すブロック図である。ま
た、第2図は、本発明の演算方法を説明する波形の一例
を示す波形図である。
第1図において、本発明による位相制御方式は、受信部
2において、位相検出器IL半クロック検出器12、お
よび位相制御発振器13を有する。
第1図に第2図を併せ参照して詳細を説明する。
送信部1に入力される入力データ3は、バイポーラ変換
器4でバイポーラ−符号に変換され、ローパスフィルタ
5を通り帯域制限された後、伝送路6へ出力される。伝
送路6を通ったデータは、受信12に入力され、A/D
変換器7によりデジタル符号化され、次いでデジタルフ
ィルタを用いた等化器8により、伝送路による歪みが補
正される。
補正データは判定器9により識別判定され、出力テ′−
夕10として出力される。また、このとき等化器8の出
力は、位相検出器11および半クロック検出器12に人
力され、演算が行なわれて位相制御発振器13に制御信
号として入力される。位相制御発振器13から出力され
た制御信号は、サンプリングクロックとしてA/D変換
器7のサンプリングタイミングを制御する。
このシステムにおいての位相制御の方法を第2図を参照
して説明する。
第2図において、伝送レートTaの2倍をサンプリング
レートT、とする。時間軸上の伝送レー)Tllに従っ
てサンプリング処理するデータ点aI r a2+ a
 3+・・・の中間点をサンプリング点a 、 /a2
  r  a3  +  ・・・とする。半クロック検
出器12では下記の演算を行なう。
<Slgn  an  > X  (an’   an
 )ただし、<Sign  a+、>=+1  (ah
>0)、0(a、=0)、−1(a、<O)である。
このとき、データ点al 1  a2 r  a3 +
 ・・・でサンプリング処理した場合には正しい位相の
状態であるが、データ点al’ +  a2’ H’ 
+  ・・・をす3 ンプリング処理した場合には、1/2クロックずれの状
態である。さて、この場合、バイポーラ符号の特性によ
り、1/2クロックずれがない場合には、演算結果は零
値または負値となり、逆に172クロックずれの場合に
は、演算結果は、零値、負値または正値となる。このた
め正値となった場合だけ半クロック検出器12は1/2
クロック切換えの制御信号を出力する。
例えば、第2図においてデータ点al *  a2 +
a3+ ・・・の場合には、演算結果はデータ点a、で
は負値、データ点a2では零値、データ点a、では負値
となる。逆にデータ点a、/ 、a2/ 、a、/・・
・の場合には、データ点h′ では零値、データ点a 
2/では正値、データ点a、′では負値となるので、デ
ータ点a2′  で正値を検出することにより、1/2
クロックずれの制御を行なう。ただし、aイー0を検出
するために所定のしきい値を設けている。これはデータ
点a、、は完全に零値にはならないこともあるので零レ
ベルの範囲を定める必要があるからである。
また、1/2クロックずれがない場合には、バイポーラ
特性により演算結果が正値になることはなく、また1/
2クロックずれの場合、且つ符号1・0あるいは、符号
−1,0のパターンがある場合には、演算結果が正値と
なるため、全ての符号“0”および符号“1.−1. 
1.−1.・・・のパターン以外では、必ず正値があら
れれる。
位相検出器11では、従来例と同様に伝送路等化後の波
形をサンプリング処理し、その波形のバランス状態によ
り、位相制御を行なう。従来例で説明した様に、位相検
出器11では下記の演算を行なう。
ただし、Nは、演算を行なうデータの数、<Slgn 
 a、>=+1  (an>O)、O(an=0)−1
(a、<0)である。
このとき、データに対して、サンプリングの位相が進ん
でいる場合には、演算結果は、正値になり、逆に位相が
遅れている場合には、演算結果は負値となり、また位相
が合った場合には、演算結果は零値となる。このため、
この演算結果を使用して位相制御発振器13は、演算結
果が零値となるように位相を合わせ、また、半クロック
検出器12からの制御信号により、サンプリングクロッ
クの切換えを行なうことでA/D変換器7のサイプリン
グタイミング、すなわち位相の制御を行なっている。
〔発明の効果〕
以上説明したように本発明は、半クロック検出器により
、検出した半クロックずれを受信して位相制御発振器が
制御をかけることにより、安定した位相制御を行ない、
安定したサンプリングクロックの供給ができるという効
果がある。
【図面の簡単な説明】
第1図は本発明の位相制御方式の一実施例を示すブロッ
ク図、第2図は演算方法を説明する波形の一例を示す波
形図、第3図は従来の演算方法を説明する波形の一例を
示す波形図である。 1・・・・・・送信部、2・・・・・・受信部、3・・
・・・・入力データ、4・・・・・・バイポーラ変換器
、5・・・・・・ローパスフィルタ、6・・・・・・伝
送路、7・・・・・・アナログデジタル変換器、8・・
・・・・等化器、9・・・・・・判定器、10・・・・
・・出力データ、11・・・・・・位相検出器、12・
・・・・・半クロック検出器、13・・・・・・位相制
御発振器。

Claims (1)

    【特許請求の範囲】
  1.  バイポーラ符号に変換されローパスフィルタを通過し
    た符号0/1の入力データ系列を伝送路を介して受信し
    たときA/D変換器が受信したデータを別に入力する伝
    送レートの2倍の速度をもつサンプリングクロックによ
    りディジタル標本化しこのディジタル標本化されたデー
    タを等化器が入力してディジタルフィルタにより波形等
    化したのち判定器が等化されたデータを符号0/1に判
    定して前記入力データ系列を再生する伝送路の受信部で
    位相制御発振器がA/D変換部に前記サンプリングクロ
    ックを供給してディジタル標本化での位相を制御する位
    相制御方式において、前記等化器の出力データを入力し
    波形等化されたデータの中心点と前記サンプリングクロ
    ックとの位相差を検出出力する位相検出器と、前記サン
    プリングクロックが前記波形等化されたデータの中心か
    ら1/2クロックずれの状態を検出出力する半クロック
    検出器と、これら位相検出器および半クロック検出器の
    出力を入力してサンプリングクロックを形成し前記A/
    D変換器へ送出する位相制御発振器とを有することを特
    徴とする位相制御方式。
JP1181733A 1989-07-13 1989-07-13 位相制御装置 Expired - Lifetime JP2522398B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1181733A JP2522398B2 (ja) 1989-07-13 1989-07-13 位相制御装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1181733A JP2522398B2 (ja) 1989-07-13 1989-07-13 位相制御装置

Publications (2)

Publication Number Publication Date
JPH0346428A true JPH0346428A (ja) 1991-02-27
JP2522398B2 JP2522398B2 (ja) 1996-08-07

Family

ID=16105937

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1181733A Expired - Lifetime JP2522398B2 (ja) 1989-07-13 1989-07-13 位相制御装置

Country Status (1)

Country Link
JP (1) JP2522398B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011228799A (ja) * 2010-04-15 2011-11-10 Fujitsu Ltd 受信回路
JP2012089927A (ja) * 2010-10-15 2012-05-10 Fujitsu Ltd データ判定回路および受信装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011228799A (ja) * 2010-04-15 2011-11-10 Fujitsu Ltd 受信回路
JP2012089927A (ja) * 2010-10-15 2012-05-10 Fujitsu Ltd データ判定回路および受信装置

Also Published As

Publication number Publication date
JP2522398B2 (ja) 1996-08-07

Similar Documents

Publication Publication Date Title
US6496552B2 (en) Timing circuit
US20140097878A1 (en) Serializer-deserializer clock and data recovery gain adjustment
WO1991016766A1 (en) Clock recovery circuit without jitter peaking
JPH11275030A (ja) 光受信装置
EP0381637A1 (en) A method of controlling the frequency of a coherent radio receiver and apparatus for carrying out the method
JPS60182833A (ja) リング形式データ通信回路網におけるクロツク回復装置
US5859551A (en) Digital PLL circuit
JPH0346428A (ja) 位相制御装置
US5463664A (en) DQPSK delay detection circuit that produces stable clock signal in response to both I and Q signals
WO2004034631A1 (en) Clock signal extraction device and method for extracting a clock signal from a data signal
JP3792904B2 (ja) 受信装置、及び通信装置
KR100261287B1 (ko) 신호 천이 방식에 의한 위상 비교 검출기 및 검출방법
KR20040046168A (ko) 다중레벨 변조 기법을 위한 타이밍 동기루프 제어 장치를이용한 심볼 타이밍 동기 장치 및 그 방법
JPS63204837A (ja) 同期装置
GB2389252A (en) A frequency modulation system and method
KR20060015306A (ko) 수신된 데이터의 위상을 추적하는 위상 추적기, 이러한위상 추적기를 포함하는 시스템, 디바이스, 프로세서, 위상추적 방법 및 프로세서 프로그램 제품
EP0968568B1 (en) Emulating narrow band phase-locked loop behavior on a wide band phase-locked loop
JPH05227241A (ja) チャネル周波数の粗同調方法
CA2283316C (en) Emulating narrow band phase-locked loop behavior on a wide band phase-locked loop
JP2001177592A (ja) 周波数偏差検出器および周波数偏差検出方法
JPH08335932A (ja) 局間クロック同期回路
JP2000101554A (ja) サンプリングクロック再生回路
KR20230057573A (ko) 디지털 cdr 회로 및 그것을 포함하는 피드백 루프 회로
JP3102756B2 (ja) クロック抽出回路
JPS62278838A (ja) クロツク信号再生回路