JP5561282B2 - 判定帰還型波形等化器 - Google Patents
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Description
図5は本発明の第1の実施形態による判定帰還型波形等化器の基本ブロック図である。
図11は、多相クロックを利用したデュオバイナリ波形への判定帰還等化器の実施形態を示している。本実施形態は各多相クロックにて判定されたデータを1タップ分負帰還する構成である。n個(n:自然数)のデータ受信ブロックduo(1)〜duo(n)に入力データが並列に入力され、これらのn個のブロックには位相が相異なるクロックが入力される。各第kクロックが入力されるデータ受信ブロックduo(k)の2つの出力H2k+とH2k−がそれぞれ2クロック後のデータ受信ブロックduo(k+2)の電流制御端子CCB2へ負帰還される。
図14に多相クロックを利用した場合のデュオバイナリ波形への判定帰還等化器の他の実施形態を示す。本実施形態は、各多相クロックにて判定されたデータを2ビット分負帰還する構成で、n個(n:自然数)のデータ受信ブロックduo(0)〜duo(n)に入力データが並列に入力される。これらのn個のブロックには位相の相異なるクロックが入力されている。図15に多相クロックの例として4相クロックのタイミング図を示す。
多相化した場合でも高速化の問題点として、デュオバイナリ判定器4の遅延時間が大きいことがある。その場合の実施形態を示す。図18は多相クロック利用時の図13のブロックの詳細構成を示している。この例ではデュオバイナリ信号判定器4がサンプリングラッチ9および10とセットリセットラッチ(SRラッチ)11および12で構成されている。サンプリングラッチ10、11にはクロック13が入力され、SRラッチ11、12にはクロック14が入力されるが、図19に示すようにSRラッチはクロック同期である必要はない。サンプリングラッチ10,11はプリチャージ型のラッチで構成され、クロック13の電位状態によって、クロック13が「H」でサンプリング、クロック13が「L」でプリチャージを行う。また、その逆であってもよい。デュオバイナリ信号判定器4の出力として、図18のh(k)11+(−)を利用し、本発明による直後のビットのISIを等化せずに、2ビット後の入力へのISI(第2ポストカーソル)を等化する方式を利用しても帰還が間に合わない場合には、サンプリングラッチ9および10の出力であるh(k)10+およびh(k)10−を利用して等化する。この場合、サンプリングラッチ9および10がプリチャージ期間にはデータは「H」もしくは「L」へリセットされているため、正しく判定帰還されない。したがって、サンプリング期間に2ビット目(第2ポストカーソル)を制御し波形等化する。特に、多相クロックシステムにおいては、たとえば8相クロック構成では、8ビットに1回しかデータをサンプリングしない構成であるので、一般的には4ビット分のサンプリング期間を利用でき、その間に第2ポストカーソルを波形等化できる。このように、多相化することで、プリチャージ期間を避けたサンプリングラッチ出力での波形等化を利用することでさらに高速化することが可能となる。
101 伝送路
102 受信回路
1 増幅回路
2 被制御端子
3−0〜3−n 電流制御ブロック
4 デュオバイナリ信号判定器
5 シフトレジスタ
Claims (10)
- 受信データを入力する増幅回路と、
フリップフロップを含み、該増幅回路の出力が該フリップフロップに入力され、該フリップフロップにより該増幅回路の出力を判定するデュオバイナリ信号判定器と、
該フリップフロップに保持された判定結果を逐次シフトさせるシフトレジスタと、
該シフトレジスタの各出力を入力とし、出力を該増幅回路の出力に帰還し、その電位を制御する複数の電流制御ブロックと、を有し、
前記デュオバイナリ信号判定器は、クロックに同期して前記判定をし、前記クロックの次のクロックで前記判定結果を前記シフトレジスタに出力する、判定帰還型波形等化器。 - 前記増幅回路が、出力電位を外部から制御できる、請求項1に記載の判定帰還型波形等化器。
- 前記デュオバイナリ信号判定器が、高参照電位と前記増幅回路の出力電位を比較する第1の比較器と、低参照電位と前記増幅回路の出力電位を比較する第2の比較器で構成される、請求項1または2に記載の判定帰還型波形等化器。
- 前記第1、第2の比較器がクロックに同期して信号を判定する、請求項3に記載の判定帰還型波形等化器。
- 前記第1、第2の比較器がフリップフロップまたはサンプリングラッチで構成される、請求項3または4に記載の判定帰還型波形等化器。
- 前記第1、第2の比較器が、高参照電位、低参照電位と前記増幅回路の出力を比較するフリップフロップまたはサンプリングラッチで構成される、請求項3から5のいずれかに記載の判定帰還型波形等化器。
- 前記シフトレジスタがクロックに同期するフリップフロップで構成される、請求項1に記載の判定帰還型波形等化器。
- 前記電流制御ブロックが、前記デュオバイナリ信号判定器の出力を入力とするフリップフロップの出力と、その出力を受けるシフトレジスタの出力を入力とする、請求項1に記載の判定帰還型波形等化器。
- 前記電流制御ブロックが、前記デュオバイナリ信号判定器の高参照電位に対する判定出力と前記デュオバイナリ信号判定器の低参照電位に対する判定出力の論理積をとる構成を有する、請求項1から8のいずれかに記載の判定帰還型波形等化器。
- 前記電流制御ブロックがデジタル入力により電流を制御できる機構を有する、請求項1から8のいずれかに記載の判定帰還型波形等化器。
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