TWI467972B - 具有縮減面積與低功耗的決策反饋等化器電路與方法 - Google Patents

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Description

具有縮減面積與低功耗的決策反饋等化器電路與方法
本發明一般係關於高速資料的等化技術，更具體而言係關於決策反饋等化器電路的實施，以及具有改善功率效率的高速資料通訊之方法。
當數位運算引擎的處理能力隨著技術改善而成長，並且發展出日益互連的網路來運用此能力，伺服器和資料通訊路由器這類系統，需要較高的頻寬資料傳輸。而由於通道頻寬受限，所以將序列連結資料率提升到每秒幾gigabits有所難度。電通道(例如傳輸線)的頻寬會因為許多實體影響而減少，包含表面效應、介電損失以及阻抗不連續造成的反射效果。在時間方面，有限的通道頻寬導致傳輸的脈衝超過一個單元間隔(Unit interval，UI)，並且接收的信號會遭遇符際干擾(Intersymbol interference，ISI)。
一個用來補償有限通道頻寬造成的信號失真的有效方法，係在輸入/輸出(I/O)電路內增加等化功能。在接收器內使用決策反饋等化器(Decision-feedback equalizer，DFE)這類非線性等化器，特別適合用來等化高損失通道。不同於線性等化器，DFE會將通道響應平坦化(並且降低信號失真)，不會放大雜訊或串音，這在通道損失超過20-30 dB時是一項關鍵優勢。
請參閱圖1，其中例示習知多分接DFE 10。在由一連串閂鎖器14形成的位移暫存延遲線內，決策限幅器(或閂鎖器)12的二進位輸出。位移暫存器(14)內儲存的先前決策位元搭配加權分接係數(H1、H2、...、HN)反饋，並且利用加總放大器(或加總器) 16新增至已接收的輸入信號。若分接權重(H1、H2等)的幅度與極性經過適當調整來與通道特性吻合，則將消除來自資料串流(稱為「後標記ISI(Post-cursor，ISI)」)內先前位元的ISI，並且利用限幅器12以低位元錯誤率(Bit error rate，BER)來偵測該等位元。分接權重的調整可由適當的適應性演算法手動或自動執行。
一般而言，供給消除ISI的分接數量越多，等化的效果越大。實際的DFE實施通常運用多達10個反饋分接，以便達成不同電通道在每秒數個gigabits資料率上之等化。不幸的是，多分接DFE內使用的大量閂鎖器和反饋電路消耗大多數功率與晶片面積。在某些應用當中，像是具有數千個I/O的高端處理器晶片，習知多分接DFE的功率與面積成本非常高，這是因為I/O電路會耗用絕大多數的系統功率與面積預算。
I/O電路的面積與功率需求在高密度、細間距矽封裝技術的採用之下更加吃緊，這些技術可支援數以萬計高資料率I/O用於本機晶片對晶片互連。這種高密度封裝技術的一種範例為矽載體，圖2內描述其基本概念。
請參閱圖2，兩晶片20和22固定至矽載體24並且用表面配線26連接在一起。此表面配線26的間距(使用標準CMOS後段製程(Back-end-of-line，BEOL)處理)只有幾微米，允許在晶片20與22之間形成高密度矽載體連結陣列。矽穿透孔28用於垂直連接晶片20與22與習知第一層封裝之間的功率與信號。由於尺寸微小，用於形成矽載體連結的表面線路26展現出顯著的每單位長度阻抗。
1/n速率決策反饋等化器(DFE)包含複數個分支，每一分支包含一加總器電路，其配置成新增一反饋信號至一接收的輸入，以及一閂鎖器，其配置成根據一時脈信號接收該加總器電路的一輸出。一反饋電路包含：一多工器，其配置成接收每一分支的一輸出作為輸入，該多工器具有一時脈選擇輸入並且配置成將每一分支的該輸出多工來組成一全速率位元序列；以及一濾波器，其配置成從要提供給每一分支的該加總器電路之該已接收輸入當中，消除符際干擾(ISI)。
一種用於決策反饋等化之方法，包含：提供具有複數個分支的一1/n速率決策反饋等化電路；使用一加總器電路將來自一或多分支的一反饋信號與一已接收輸入相加；根據一時脈信號使用一閂鎖器接收該加總器電路的一輸出；將該閂鎖器的一輸出反饋至一多工器，其接收每一分支的該輸出作為輸入，該多工器設置成將每一分支的該輸出多工來組合一全速率位元序列；以及使用具有一頻域轉換功能的一連續時間無限脈衝響應(Infinite impulse response，IIR)濾波器，消除來自該已接收的輸入之符際干擾(ISI)。
一組合的限幅器和加總器電路包含連接至要加總的複數個差動電流之差動輸出線。一可重設的電流比較器負載直接耦合至該差動輸出線，該電流比較器負載配置成直接接收來自該差動輸出線的已加總差動電流，使得根據該已加總差動電流的一符號，在該差動輸出線之間產生一正或負差動電壓來鎖定一二進位零或一。
一雙再生閂鎖器包含兩串接的差動再生閂鎖器級，達成改善速度與敏感度。該級包含一第一級，其具有一第一類型的第一輸入電晶體、交叉耦合的負載電晶體以及一第二類型的重置電晶體，以及包含一第二級，其具有該第二類型的第二輸入電晶體以及該第一類型的交叉耦合負載電晶體，使得該第一級位於一不通透狀態時，該重置電晶體將該第一級的輸出預充至一電源供應電壓，該第二級的該第二輸入電晶體關閉來將輸出維持在指出先前儲存位元的位準。啟動該第一級之後，該第一級和該第二級的該交叉耦合負載電晶體開始再生一輸入信號，同時該第一級的一輸出共模下降來開啟該第二級的該第二輸入電晶體。該第二級包含該第一類型的該等交叉耦合負載電晶體，並且在該第一級的該輸出達到一臨界信號位準之後切換，來提供額外再生增益。
從下列搭配附圖說明的例示具體實施例之實施方式中，將會清楚了解到這些和其他特徵及優點。
本發明提供決策反饋等化器(DFE)電路以及方法，其運用一個濾波器取代在從通道中消除ISI時所運用之一或多個反饋迴路。在一個具體實施例內，1/n速率DFE(例如半速率、四分之一速率等)包含無限脈衝響應(Infinite impulse response，IIR)濾波器，其過濾至加總放大器的反饋信號。此外，提供組合的加總器/限幅器電路，其進一步協助減少面積與功耗。同時提供雙再生閂鎖器。
本發明的具體實施例可採用整個硬體具體實施例、整個軟體具體實施例或包含硬體與軟體元件的具體實施例之形式。在較佳具體實施例內，本發明在軟體內實施，這包含但不受限於韌體、保留軟體、微碼等等。
再者，本發明可採用電腦程式產品形式，其可從電腦可使用或電腦可讀取媒體存取，提供電腦或任何指令執行系統所使用或連接的程式碼。為了說明起見，電腦可使用或電腦可讀取媒體可為包含、儲存、通訊、傳播或傳輸程式的任何裝置，來讓指令執行系統、設備或裝置使用或相連。該媒體可為電、磁、光學、電磁、紅外線或半導體系統(或設備或裝置)。電腦可讀取媒體的範例包含半導體或固態記憶體、磁帶、可移除式電腦磁片、隨機存取記憶體(Random access memory，RAM)、唯讀記憶體(Read-only memory，ROM)、硬碟以及光碟。目前光碟的範例包含唯讀記憶光碟(Compact disc read-only memory，CD-ROM)、可抹寫式光碟(Compact disk-read/write，CD-R/W)以及DVD。
適合儲存以及/或執行程式碼的資料處理系統可包含至少一個直接或間接透過系統匯流排耦合至記憶體元件的處理器。該記憶體元件可包含實際執行程式碼運用的本機記憶體、大量儲存體以及提供至少某些程式碼暫存的快取記憶體，以便減少執行期間必須從大量儲存體擷取的時間碼次數。輸入/輸出或I/O裝置(包含但不受限於鍵盤、顯示器、指標裝置等等)可直接或透過中間I/O控制器連接至系統。
網路配接卡也可耦合至系統，讓該資料處理系統變成耦合至其他資料處理系統，或透過中間私用或公用網路耦合至遠端印表機或儲存裝置。數據機、纜線數據機以及乙太網路卡只是一些目前可用的網路配接卡種類。
此處所描述的電路可為積體電路晶片設計的一部分。晶片設計可用圖形電腦程式語言建立，並且儲存在電腦儲存媒體當中(像是碟片、磁帶、實體硬碟或像是儲存存取網路內的虛擬硬碟)。若設計師不製造晶片或使用光微影遮罩來製造晶片，設計師利用實體方式(例如利用提供儲存設計的儲存媒體副本)或電子方式(例如透過網際網路)將結果設計直接或間接傳輸給這種實體。然後將所儲存的設計轉換成適當格式(例如圖形資料系統II(GDSII))來製作光微影遮罩，這通常包含要在晶圓上形成的許多該晶片設計副本。光微影遮罩用於界定要蝕刻或要處理的晶圓區域(以及/或其上的層)。
製造商可用原料晶圓形式(也就是當成具有多重未封裝晶片的單一晶圓)、裸晶粒或已封裝形式散佈產生的積體電路晶片。在後者案例中，晶片固定在單晶片封裝內(像是塑膠載體，具有導線黏貼至主機板或其他更高層載體)或固定在多晶片封裝內(像是一或兩表面都具有表面互連或內嵌互連的陶瓷載體)。在任何案例中，晶片與其他晶片、分散電路元件和/或其他信號處理裝置整合成為像是主機板這類中間產品或末端產品的一部分。末端產品可為包含積體電路晶片的任何產品，範圍從玩具與其他低階應用到具有顯示器、鍵盤或其他輸入裝置和中央處理器的進階電腦產品。
此時請參閱圖3A和圖3B，其中相同編號代表相同或類似元件，分別顯示頻域(即是S21參數)和時域內20 mm長連結的通道響應，用於圖2之載體連結26。由於串聯阻抗，因此有顯著的(~6 dB) DC衰減，並且在5 GHz上的損失為17 dB。在時域內，每秒10 gigabits上對於單一「1」位元的響應顯示超過許多位元週期的後標記ISI。若要補償這種通道，DFE需要許多分接，但是在這種高密度I/O環境內伴隨的功率與面積成本卻不切實際。
時域通道響應的仔細研究，建議一種等化這種高阻抗通道之創新解決方案。利用在主標記之後超過2單位間隔(UI)的所有時間上之衰變指數，將該通道的脈衝響應模型化。因為第一階RC低通濾波器的脈衝響應具有衰變指數的形狀，所以DFE反饋路徑內可運用濾波器來產生所需之信號，用以消除已接收的資料輸入內之後標記ISI。例如：具備第一階RC低通反饋濾波器的DFE將10 mm晶片上互連的資料率提升至每秒2 gigabits。因為習知DFE實施當中需要的大量分接已由簡單RC濾波器所取代，如此節省大量功率與面積。
請參閱圖4，在DFE電路100的DFE反饋路徑108內提供具備頻域轉移函數G(s)的連續時間無限脈衝響應(Infinite impulse response，IIR)濾波器104。加總放大器106將來自路徑108的反饋與資料輸入加總。通道響應無法近似第一階RC低通濾波器時，則提供較高階濾波器以便更完美消除ISI。
請參閱圖5，針對許多通道，若習知離散分接(例如H1、H2)和IIR濾波器204都位於DFE 200的反饋路徑208內，甚至可達成更好的ISI消除。離散分接(例如H1和H2)的第一耦合可調整(與IIR濾波器204無關)，來補償就在主標記之後的通道脈衝響應的快速變更區內之後標記，因為這些早期的後標記並未落在稍後之後標記所遵循的指數衰變曲線內。事實上，圖3B內所示20 mm矽載體通道的脈衝響應例示此點，因為第一後標記(標示為H1)並未確實落在標示為H2e-t/τ 的曲線內，其中τ為衰變指數的時間常數。因此，這種矽載體連結的確實等化可運用具備離散分接(H1)的DFE 200，該分接可獨立於IIR濾波器204之外調整，負責補償通道響應內剩餘的後標記。
雖然具備IIR濾波器204的DFE 200為用來等化許多通道的面積與功率效益結構，包含圖2的範例矽載體連結，全速率DFE架構並不適合將此概念擴充至較高資料率。在接近技術限制(像是目前CMOS技術當中的每秒10 gigabits)的資料率上，半速率DEE架構比全速率結構更具備功率效益。因為並無全速率再生信號可用來驅動IIR濾波器的輸入，所以具備IIR濾波器的半速率DFE的實施難度極高。
請參閱圖6，根據例示具體實施例顯示半速率DFE 300。半速率DFE 300正常將輸入資料解多工成為兩平行資料串流302(尤其是偶資料位元DE 和奇資料位元DO )。將一個半速率資料串流饋送至IIR濾波器304，並未賦予所要的響應，因為IIR濾波器304的脈衝響應所需之正確ISI消除需要完整位元序列，不只是偶資料位元或奇資料位元。如所述，在實際實施半速率方面，獲得適合驅動IIR濾波器304的輸入是一項挑戰。半速率架構300提供功率與面積效率方式來獲得這種信號。
使用由半速率時脈CLK驅動的一對限幅器(或閂鎖器)306來取樣資料輸入。限幅器306於CLK的相對相位(例如CLK和)上驅動，使得頂端限幅器306產生偶資料位元DE ，而底端限幅器306產生奇資料位元DO 。使用限幅器306之前的加總器312，將DFE反饋信號加入已接收的資料輸入。第一DFE反饋分接(H1)為習知離散型，並且可獨立調整來與通道脈衝響應的第一後標記匹配。在半速率架構內，先前的資料位元由相對的半個DFE決定，因此偶資料路徑的H1分接(標示為H1E )從奇資料位元反饋，反之亦然。由於通道脈衝響應內剩餘後標記所產生的ISI利用VIIR ，也就是IIR濾波器304的輸出，來補償。
正確消除ISI需要IIR濾波器304的脈衝響應捲積(concolve)完整的資料輸入位元序列。為達成此目的，運用具備由CLK驅動的選擇器之2:1多工器(MUX) 310來交錯偶與奇資料位元(DE 和DO )，形成適合驅動IIR濾波器304輸入的全速率資料(DFR )。
在圖7的時序圖內，利用時脈與資料復原(Clock-and-data recovery，CDR)電路或某些其他機構調整CLK的相位，使得在中央取樣輸入資料位元。選擇驅動MUX選擇的CLK信號相位，使得相對於DE 和DO 位元的第一次到達將DFR 延遲一個UI，如圖7內所示。因為這種一個UI延遲，則IIR濾波器輸出(VIIR )最早補償的後標記為第二個(對應至習知多分接DFE內的H2分接)。
圖6的具體實施例代表將IIR濾波器304新增至半速率DFE結構之面積與功率效益方式，唯一的電路負擔(當然IIR濾波器304本身除外)為用來形成全速率資料的2:1 MUX 310。若2:1 MUX 310和IIR濾波器304功能結合在單一電路內，則這種小負擔可忽略不計。
請參閱圖8，顯示其中在單一電流模式邏輯(Current mode logic，CML)級400內組合的2:1 MUX 410和IIR濾波器404之範例電路實施示意圖。電路400是完全差動，如此其差動輸出幅度與ID ，也就是兩尾端電流源406和408內的差動，成比例。共模(common-mode)電流(ICM )和電阻RCM 都被設定，使得可得到來自IIR濾波器404的所要共模輸出位準。雖然ID 可用來縮放差動輸出信號的幅度，不過利用調整阻抗RD 和電容CD (例如切換電阻與切換電容)可調整IIR濾波器404的RC時間常數。吾人應該注意，在此合併的MUX/IIR濾波器電路400內，代表全速率資料的唯一信號為送入RC負載的淨電流。
圖6架構內的加總放大器312和限幅器306可用習知電路技術來實施。依照範例，圖9例示這些元件如何實施成為CML電路。請參閱圖9，利用將多個電晶體差動對之汲極(或若在雙極技術內實施時的集極)連接在一起(虛線)，在電流領域內達成信號加總。接收IIR濾波器(VIIR )的資料輸入(DIN )和輸出之差動對使用電阻452作電阻性衰減(resistively degenerated)，讓電壓更能夠線性轉換成電流。在其他用來作為電流切換器454的差動對當中，並未運用電阻性衰減。資料輸入(DIN 和)具有電阻RIN 連接至電壓VTERM 作為阻抗終端負載(impedance termination)。由DFE反饋信號H1切換的差動對的尾端電流，被調整用來設定所需的分接權重以補償ISI的第一後標記。利用VOS 切換的差動對提供DC電流，來補償由於裝置誤配造成的靜態偏移。加總電流利用負載電阻RL1 轉換成電壓。利用限幅器458取樣加總器456的輸出電壓(VS 和)，在此將其實現為標準CML閂鎖器。
如圖9內所示串接DFE加總放大器456和限幅器458屬於習知上的實施，但是除非消耗大量功率，否則具有將顯著延遲加入DFE中關鍵路徑460之缺點。若要達成可靠的操作，在做出下一個資料決定之前必須在限幅器輸入上精確建立DFE的反饋信號。如圖9內的虛線所示，DFE的關鍵路徑460為延遲必須小於1UI的H1反饋迴路。利用降低反饋信號的設定時間，加總放大器456輸出上的RC時間長度可將顯著延遲加入此關鍵路徑460。若要減少RC時間常數來符合關鍵時間需求，則必須經常將負載阻抗RL1 降低至低值。若要符合放大器增益與電壓擺動需求，必須等比例增加操作電流來達成RL1 之減少，造成較高功耗。資料限幅器458的輸入級包含阻抗負或RL2 。
請參閱圖10，顯示根據一個具體實施例的限幅器和加總器組合電路500之示意圖。符合關鍵時間需求的更高功率效益方式為，利用將加總器輸出電流直接注入可重設的電流比較器PMOS負載作為限幅器502，來消除RC延遲。CLK高時(並且其互補為低)，PMOS重置電晶體506將輸出節點拉高至正電源供應。CLK低時(並且其互補為高)，加總器輸出電流開始將這些節點上的寄生電容放電至較低電壓。根據加總差動電流的符號，開始發展正或負差動電壓。輸出共模足夠低時，限幅器502內的交叉耦合PMOS電晶體507開啟並且提供再生增益，藉此鎖定二進位零或一(根據差動電壓的極性)。消除加總與閂鎖功能之間的RC延遲使其更容易符合DFE關鍵路徑之時間限制，如此允許用較低的功耗達成所要的資料率。將這些功能結合成單一電路級也可節省晶片面積。
圖10的某些示意細節證明DFE效能，例如：接收DIN 輸入信號並且由CLK切換的通道閘取樣與維持508，用來在評估階段維持輸入至線性電感器常數，這在小輸入過驅動等級時相對較長。這種輸入信號維持減少接收器的頻率相依損失。依照圖9內的CML加總放大器，使用電阻性衰退來改善DIN 和VIIR 轉換成電流的線性。
請參閱圖11，具有IIR濾波器604的DFE 600之半速率架構使用根據其他具體實施例的組合加總器/限幅器電路500。因為組合加總器/限幅器電路500不會在重設期間維持有效資料輸出位元，在加總器/限幅器電路500的輸出上放置次閂鎖器602，在CLK的兩相位期間維持DE 和DO 有效。雖然每一次閂鎖器602都在不通透(或封閉)狀態，而其對應加總器/限幅器電路500都重設，則在評估其對應加總器/限幅器電路500時切換至通透(或開放)狀態。因此，次閂鎖器602只將少傳播延遲加入DE 和DO 資料輸出。
吾人應該瞭解，圖10內例示的具體實施例態樣適合多分接DFE以及具有IIR濾波器的DFE，換言之，結合加總器和限幅器與DFE內是否使用IIR濾波器無關。例如：若由利用DFE反饋信號H2(以及類似顯示的H1)控制的差動電流開關取代接收IIR濾波器604(VIIR )的輸出之差動對，則可獲得適合用於習知雙分接DFE內的組合加總器/限幅器電路(500)。若要具有超過兩個分接的DFE，則可利用加入更多差動對至電流加總器504來修改組合加總器/限幅器500。組合加總器/限幅器電路500的應用可用來實現對於減少功率與面積相當有用的習知多分接DFE，而消除加總與鎖定功能之間的RC延遲，使其更容易符合任何DFE的關鍵時間限制。
許多標準閂鎖器設計可用來實施圖11內所示的次閂鎖器602，包含CML和靜態CMOS型。不過，這些標準型閂鎖器在應用方面有缺點，例如：通常考慮CML閂鎖器為最快可用類型，但是其高靜態功耗與功率效率DFE的設計目標不一致，這是考量具有IIR濾波器的DFE之背後動機之一。靜態CMOS閂鎖器更具有功率效率，但是其速度較低會增加關鍵路徑延遲，如此降低DFE的最大操作頻率。
請參閱圖12，顯示具有串接差動再生級702和704的閂鎖結構700之示意圖，其達成比靜態CMOS閂鎖器還要高的速度與敏感度。在圖12內顯示的範例具體實施例中，第一級輸入電晶體為NMOS裝置706，並且第二級輸入電晶體為PMOS裝置708，但是在不改變基本操作原理之下可交換這些裝置類型。閂鎖器700在不通透狀態內時CLK維持在高狀態(並且其互補為低)，如此PMOS開關710將第一級702的輸出預充至正電源供應。因為第一級702的輸出在電源供應上，所以關閉第二級704的PMOS輸入裝置708，如此這一級將其輸出維持在指示先前位元決策之位準上。CLK變成低時(並且其互補為高)，由於負載內PMOS電晶體711的交叉耦合，所以第一級702開啟並且開始再生輸入信號。同時，進入第一級的輸出共模，然後開啟第二級704的輸入電晶體708。第一級702的輸出再生至充分高的位準，則切換級704的邏輯狀態。因為此級704(未接收時脈信號)在其負載內具有交叉耦合的NMOS電晶體712，則使用額外再生來放大其輸出。一旦完成再生並且完成切換，傳導通過串接的電晶體中斷(transistor ceases)，如此此閂鎖器只消耗動態功率，非靜態功率。為此，該閂鎖器比CML閂鎖器更具有功率效率。
在一個具體實施例內，從像是加總器/限幅器(圖11內的500)這類組件接收弱再生信號時，閂鎖器700就特別有用。在特別有用的具體實施例內，閂鎖器700的第一級702與先前組件(例如加總器/限幅器500)同時再生，如此由第一級702進一步放大該弱再生輸入信號。模擬閂鎖器700與加總器/限幅器500結合來確認此優點。
在模擬中，至加總器/限幅器500的輸入信號非常小，使得只有微弱再生其輸出。利用第一級702的再生來放大至閂鎖器700的微弱再生輸入信號，但是不利用時脈CLK成為高狀態(並且其互補為低)來完全再生至軌對軌信號位準。由於額外再生，第二級704的輸出進一步放大並且接近軌對軌信號位準。第二級的這些軌對軌輸出信號在半供應電壓之上的共模上彼此交錯，使其適合直接驅動NMOS差動電流開關(像是實現圖9和圖10內H1分接的開關)，以及任何CML或CMOS邏輯電路。
吾人應該瞭解，圖12內例示的雙再生閂鎖器適用於DFE以及具有IIR濾波器的DFE以外之系統。如圖1內所示，習知多分接DFE包含大量閂鎖器，並且這些閂鎖器的延遲屬於DFE內每一關鍵時間路徑的延遲。由於相較於其他功率效率閂鎖器(像是靜態CMOS閂鎖器)具有較優異的速度與敏感度，雙再生閂鎖器700可併入習知DFE架構或其他電路，來增強操作頻率而不增加功耗。再者，再生閂鎖器700可為許多數位與混合信號系統的基本建構區塊。因為閂鎖器的速度與敏感度通常對於整個系統的效能有較大影響，許多這些系統可從雙再生閂鎖器700的優異功能特性獲致好處。
若要展現具有IIR濾波器的半速率DFE之功能性並且評估其效能，則用65 nm塊狀CMOS技術來設計與製造測試晶片。因為已經運用圖10的組合加總器/限幅器500，所以圖11內顯示選擇用於設計的特定DFE架構。如圖8內所示，2:1 MUX和IIR濾波器結合在單一級400內，並且次閂鎖器實施成為圖12的雙再生閂鎖器700。利用在高品質印刷電路板(PCB)上的30"、40"和50"線路之上傳輸資料，來測試具有IIR濾波器的DFE之等化能力，這些線路具有類似於矽載體連結內所預期之平順頻率衰減(rolloff)特性。圖13內顯示這些通道的頻率響應(S21資料)。圖式右半邊內的浴缸曲線(bathtub curve)顯示依照DFE以每秒10 gigabits等化PRBS7資料時，測量BER是時脈取樣位置的函數。針對50"線路，具有IIR濾波器的DFE在BER=10-9 時產生45%水平開孔，並且開孔中央內無誤差操作，如此只消耗6.8 mW的功率。相較之下，使用與具有IIR濾波器的DFE相同之基本組件和功耗位準來實施習知雙分接DFE。表格1以每秒10gigabits資料率針對PRBS7和PRBS31資料圖樣，比較具有IIR濾波器的DFE之測量水平開孔與習知雙分接DFE的開孔。在所有測試通道上，具有IIR濾波器的DFE在效能上超越雙分接DFE，凸顯本發明的效果。
熟習此項技術者將瞭解所揭示具體實施例的其他直接修改與變化，像是使用四分之一速率取代半速率架構。這種修改與變化並不悖離本發明的精神與範疇。
在說明過具有縮減面積並且低功耗的DFE之電路及方法之較佳具體實施例後(在此僅用於例示，並不作為限制)，請注意到在經過上述說明之後，熟習此項技術者就可進行修改與變化。因此吾人可了解到，在申請專利範圍內說明的本發明範疇與精神內，可對本發明公佈的特定具體實施例進行修改。在依照專利法規細節與特殊要求來說明本發明之態樣後，將在所附申請專利範圍中公佈由專利法所聲明與保護的部分。
10．．．決策反饋等化器
12．．．限幅器
14．．．閂鎖器
16．．．加總器
20．．．晶片
22．．．晶片
24．．．矽載體
26．．．表面配線
26．．．載體連結
28．．．矽穿透孔
100．．．DFE電路
104．．．無限脈衝響應濾波器
106．．．加總放大器
108．．．路徑
200．．．決策反饋等化器
204．．．IIR濾波器
208．．．反饋路徑
300．．．半速率DFE
302．．．資料串流
304．．．IIR濾波器
306．．．限幅器
312．．．加總器
310．．．多工器
400．．．單一電流模式邏輯(CML)級
400．．．MUX/IIR濾波器電路
404．．．IIR濾波器
406．．．尾端電源
408．．．尾端電源
410．．．多工器
452．．．電阻
454．．．電流切換器
456．．．加總器
458．．．限幅器
460．．．關鍵路徑
500．．．組合的限幅器和加總器電路
502．．．限幅器
506．．．PMOS重置電晶體
504．．．電流加總器
507．．．PMOS電晶體
508．．．通道閘取樣與維持
600．．．決策反饋等化器
604．．．IIR濾波器
602．．．次閂鎖器
700．．．閂鎖結構
702．．．差動再生級
704．．．差動再生級
706．．．NMOS裝置
708．．．PMOS裝置
711．．．PMOS電晶體
710．．．PMOS開關
712．．．NMOS電晶體
在參考下列圖式的較佳具體實施例說明中，將對所揭示項目有更詳盡了解，其中：
圖1為顯示具有調整來匹配通道響應後標記之分接權重的一習知多分接DFE之方塊圖；
圖2為具有用載體連結來連接兩晶片的一矽載體之透視圖；
圖3A和圖3B顯示20 mm長矽載體通道的特性，其中圖3A顯示S21響應對上頻率並且圖3B顯示脈衝響應對上時間；
圖4為顯示在一反饋路徑內具有一類比連續時間IIR濾波器的一DEE之方塊圖；
圖5為顯示在一反饋路徑內具有習知離散分接和一IIR濾波器的一DFE之方塊圖；
圖6為顯示使用IIR濾波器代表一個例示具體實施例的DFE半速率架構之方塊圖；
圖7為用於圖6內所示半速率DFE架構的時序圖；
圖8為顯示其中在單一級內組合一2:1 MUX和一IIR濾波器的範例電路實施之示意圖；
圖9為顯示根據先前技術一DFE加總放大器與限幅器的範例CML電路實施之示意圖；
圖10為顯示根據一個具體實施例將一DFE電流加總器與限幅器組合到單一級的示意圖；
圖11為顯示使用IIR濾波器代表一個運用圖10的組合加總器/限幅器電路之DFE半速率架構之方塊圖；
圖12為顯示根據一個具體實施例的一雙再生閂鎖器之示意圖；以及
圖13顯示30"、40"和50" PCB通道的頻率響應，以及根據本原理利用具有IIR濾波器的半速率DFE等化之已測量BER浴缸曲線(bathtub curve)。
300．．．半速率DFE
302．．．資料串流
304．．．IIR濾波器
306．．．限幅器
310．．．多工器
312．．．加總器

Claims (11)

  1. 一種1/n速率決策反饋等化器(DFE)，其中包含：複數個分支，每一分支包括：一加總器電路，其配置成新增一反饋信號至一已接收的輸入；一閂鎖器，其配置成接收該加總器電路的一輸出，各個分支的該輸出受不同相位的一時脈訊號所驅動以提供不同的部分位元序列；以及一反饋電路，包括：一多工器，其配置成接收每一分支的該不同的部分位元序列作為輸入，該多工器具有一時脈選擇輸入，並且設置成將每一分支的該不同的部分位元序列多工來組成一全速率位元序列；以及一濾波器，其配置成從要提供給每一分支的該加總器電路之該已接收輸入當中，消除符際干擾(ISI)。
  2. 如申請專利範圍第1項之DFE，其中該濾波器包含具有一頻域轉換功能的一連續時間無限脈衝響應(IIR)濾波器。
  3. 如申請專利範圍第1項之DFE，另包含至少一耦合至該閂鎖器的額外閂鎖器，每一額外閂鎖器都具有一反饋迴路，用於提供一反饋分接至該加總器電路，來新增該反饋分接至該已接收的輸入。
  4. 如申請專利範圍第1項之DFE，其中該閂鎖器包括一限幅器。
  5. 如申請專利範圍第4項之DFE，其中該限幅器和該加總器電路組合在一單一級內。
  6. 如申請專利範圍第5項之DFE，其中每一分支都包含具有該限幅器和該加總器電路的該單一級，並且另包含位於該單一級的該輸出上之一次閂鎖器，來在一時脈循環階段期間維持資料有效。
  7. 如申請專利範圍第6項之DFE，其中該次閂鎖器包含一雙再生閂鎖器。
  8. 如申請專利範圍第1項之DFE，其中該多工器和該濾波器組合在一單一級內。
  9. 一種用於決策反饋等化之方法，包含：提供具有複數個分支的一1/n速率決策反饋等化電路；使用一加總器電路將來自一或多分支的一反饋信號與一已接收的輸入相加；使用一閂鎖器接收該加總器電路的一輸出，各個分支的該輸出受不同相位的一時脈訊號所驅動以提供不同的部分位元序列；將該閂鎖器的一輸出反饋至一多工器，其接收輸入每一分支的該不同的部分位元序列作為輸入，該多工器設置成將每一分支的該不同的部分位元序列多工來組合一全速率位元序列；以及 使用具有一頻域轉換功能的一連續時間無限脈衝響應(IIR)濾波器，消除來自該已接收輸入的符際干擾(ISI)。
  10. 如申請專利範圍第9項之方法，另包含提供一反饋分接給該加總器電路，來從至少一額外閂鎖器新增該反饋分接至該已接收的輸入。
  11. 如申請專利範圍第9項之方法，其中該閂鎖器和該加總器電路組合在一單一級內，並且該方法另包含使用一雙再生閂鎖器再生該單一級的一輸出。
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