JP5506825B2 - 面積および電力消費量が削減されたdfeのための回路および方法 - Google Patents

面積および電力消費量が削減されたdfeのための回路および方法 Download PDF

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Description

本発明は、一般に、高速データのための等化技法に関し、より具体的には、電力効率が改善された高速データ通信のための判定帰還型等化器(decision feedback equalizer)回路および方法の実装に関する。
デジタル・コンピューティング・エンジンの処理能力は技術の進歩とともに増大し、この能力を利用するために相互接続ネットワークがますます開発されているので、サーバおよびデータ通信ルータなどのシステム内ではより高い帯域幅でのデータ伝送が必要である。チャネル帯域幅が限られているため、毎秒数ギガビット以上に直列リンク・データ転送速度を高めることは難しくなっている。電気的チャネル(たとえば、伝送回線)の帯域幅は、表皮効果、誘電損失、およびインピーダンスの不連続による反射を含む、いくつかの物理的効果によって削減することができる。時間領域では、チャネル帯域幅が限られているために2つ以上の単位間隔(UI)において送信パルスが拡大し、受信信号では符号間干渉(ISI)が発生する。
限られたチャネル帯域幅による信号ひずみを補償する効果的な方法は、入出力(I/O)回路に等化機能を追加することである。判定帰還型等化器(DFE)として知られる非線形等化器を受信機内で使用することは高損失チャネルの等化に特に適している。線形等化器とは異なり、DFEは雑音または漏話を増幅せずにチャネル応答を平らにすること(ならびに信号ひずみを削減すること)ができ、これはチャネル損失が20〜30dBを超えるときに重大な利点である。
図1を参照すると、従来のマルチタップDFE10が示されている。意思決定スライサ(またはラッチ)12の2進出力は、一連のラッチ14から形成されるシフト・レジスタ遅延線に取り込まれる。シフト・レジスタ(14)に保管されている前に判定されたビットは、加重タップ係数(H1、H2、・・・、Hn)とともにフィードバックされ、加算増幅器(または加算器)16により受信入力信号に加えられる。タップ重み(H1、H2など)の大きさおよび極性がチャネル特性と一致するように適切に調整された場合、データ・ストリーム内の前のビットからのISI(「ポストカーソル(post-cursor)ISI」と呼ぶ)は取り消され、そのビットは低いビット・エラー率(BER)でスライサ12によって検出することができる。このタップ重みの調整は、手動でまたは適切な適応アルゴリズムにより自動的に実行することができる。
一般に、ISIの取り消しに適用可能なタップの数が大きいほど、等化はより効果的なものになる。実用的なDFE実装例では、毎秒マルチギガビットのデータ転送速度で困難な電気的チャネルの等化を実施するために、しばしば10個ものフィードバック・タップを使用する。残念なことに、マルチタップDFE内で多数のラッチおよびフィードバック回路を使用すると相当な電力およびチップ面積を消費する。数千個のI/Oを有するハイエンド・プロセッサ・チップなどの適用例では、I/O回路がシステム電力および面積の予算のほとんどを消費することになるので、従来のマルチタップDFEの電力および面積のコストは法外に高くなる。
ローカルのチップ間相互接続のために数万個の高データ転送速度I/Oをサポートできると予想される高密度ファインピッチ・シリコン・パッケージ化技術の導入により、I/O回路の面積および電力要件はさらに厳しいものになるであろう。このような高密度パッケージ化技術の一例はシリコン・キャリア(silicon carrier)であり、その基本概念は図2に概略が示されている。
図2を参照すると、2つのチップ20および22は、シリコン・キャリア24に取り付けられ、表面配線26でまとめて接続されている。この表面配線26は、標準的なCMOSバックエンドオブライン(BEOL)加工で製作され、そのピッチはわずか2ミクロンであり、チップ20および22の間にシリコン・キャリア・リンクの高密度アレイを形成することができる。チップ20および22と従来の第1レベル・パッケージ化との間で垂直に電力および信号を接続するために、シリコン貫通ビア28が使用される。その微細な寸法のために、シリコン・キャリア・リンクを形成するために使用される表面配線26は、単位長あたり相当な抵抗を呈する。
面積および電力消費量が削減されたDFEのための回路および方法を提供する。
1/nレート判定帰還型等化器(DFE)は複数の分岐を含む。各分岐は、受信入力にフィードバック信号を加えるように構成された加算器回路と、クロック信号により加算器回路の出力を受け取るように構成されたラッチとを含む。フィードバック回路は、各分岐の出力を入力として受け取るように構成されたマルチプレクサであって、クロック化選択入力(clocked select input)を有し、各分岐の出力を多重化してフルレート・ビット・シーケンスをアセンブルするように構成されたマルチプレクサと、各分岐の加算器回路に提供すべき受信入力から符号間干渉(ISI)の取り消しを行うように構成されたフィルタとを含む。
判定帰還等化のための方法は、複数の分岐を有する1/nレート判定帰還等化回路を設けることと、加算器回路を使用して1つまたは複数の分岐からのフィードバック信号と受信入力とを合計することと、クロック信号によりラッチで加算器回路の出力を受け取ることと、各分岐の出力を入力として受け取るマルチプレクサであって、各分岐の出力を多重化してフルレート・ビット・シーケンスをアセンブルするように構成されたマルチプレクサにラッチの出力をフィードバックすることと、周波数領域伝達関数を備えた連続時間無限インパルス応答(IIR)フィルタを使用して受信入力から符号間干渉(ISI)を取り消すことを含む。
結合スライサ加算器回路(combined slicer and summer circuit)は、合計すべき複数の差動電流に接続された差動出力線を含む。リセット可能な電流比較器負荷は差動出力線に直接結合され、電流比較器負荷は、合計した差動電流の符号に応じて正または負の差動電圧が差動出力線の間に発生して2進の0または1をラッチするように、合計した差動電流を差動出力線から直接受け取るように構成される。
ダブル再生ラッチ(double regenerating latch)は、改善された速度と感度を達成するために2つのカスケード式差動再生ラッチ・ステージを含む。これらのステージは、第1のタイプの第1の入力トランジスタと、第2のタイプのクロスカップル型ロード・トランジスタ(cross-coupled load transistor)およびリセット・トランジスタ(reset transistor)とを有する第1のステージと、第2のタイプの第2の入力トランジスタと、第1のタイプのクロスカップル型ロード・トランジスタとを有する第2のステージとを含み、第1のステージがリセット・トランジスタによって第1のステージの出力が電源電圧にプレチャージされる不透明な状態になっているときに、前の保管ビットを示すレベルに出力を保持するために第2のステージの第2の入力トランジスタが遮断されるようになっている。第1のステージが活動化されると、第1のステージおよび第2のタイプのクロスカップル型ロード・トランジスタが入力信号を再生し始め、同時に、第1のステージの出力同相モードが低下して第2のステージの第2の入力トランジスタをオンにする。第2のステージは、第1のタイプのクロスカップル型ロード・トランジスタを含み、追加の再生利得を提供するために第1のステージの出力がしきい信号レベルを達成した後で切り替えられる。
上記その他の特徴および利点は、その例示的な諸実施形態について以下に示す詳細な説明から明らかになり、その説明は添付図面に関連して読むべきものである。
本発明は、以下の図面に関連して以下に示す好ましい諸実施形態の説明において詳細を提供するものである。
タップ重みがチャネル応答のポストカーソルと一致するように調整された従来のマルチタップDFEを示すブロック図である。 2つのチップがキャリア・リンクによって接続されたシリコン・キャリアの斜視図である。 長さ20mmのシリコン・キャリア・チャネルの特性を示す図であり、S21応答対周波数を示す図である。 長さ20mmのシリコン・キャリア・チャネルの特性を示す図であり、インパルス応答対時間を示す図である。 アナログ連続時間IIRフィルタがフィードバック経路内にあるDFEを示すブロック図である。 従来のディスクリート・タップとIIRフィルタの両方がフィードバック経路内にあるDFEを示すブロック図である。 例示的な一実施形態を表すIIRフィルタを備えたDFEのハーフレート・アーキテクチャを示すブロック図である。 図7に示されているハーフレートDFEアーキテクチャのタイミング図である。 2:1MUXとIIRフィルタが単一ステージで結合されている回路実装例を示す概略図である。 従来技術によるDFE加算増幅器とスライサの電流モード論理(CML)回路実装例を示す概略図である。 一実施形態により単一ステージに結合されたDFE電流加算器と意思決定スライサを示す概略図である。 図11の結合加算器/スライサ回路を使用する代替一実施形態を表すIIRフィルタを備えたDFEのハーフレート・アーキテクチャを示すブロック図である。 一実施形態によるダブル再生ラッチを示す概略図である。 本発明の原理によりIIRフィルタを備えたハーフレートDFEによって等化された測定BERバスタブ曲線と、30”、40”、および50”のPCBチャネルの周波数応答を示す図である。
本発明の原理は、チャネルからISIを除去する際に使用される1つまたは複数のフィードバック・ループを置き換えるために1つのフィルタを使用する判定帰還型等化器(DFE)回路および方法を提供する。一実施形態では、1/nレートDFE(たとえば、ハーフレート、クォータレート(quarter rate)など)(すなわち、n>1)は、加算増幅器へのフィードバック信号をフィルタリングする無限インパルス応答(IIR)フィルタを含む。加えて、結合加算器/スライサ回路が提供され、これは面積およびエネルギ消費量の削減をさらに支援する。ダブル再生ラッチも提供される。
本発明の諸実施形態は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態、またはハードウェアとソフトウェアの両方の要素を含む実施形態の形を取ることができる。好ましい一実施形態では、本発明は、ファームウェア、常駐ソフトウェア、マイクロコードなどを含むがこれらに限定されないソフトウェアで実装される。
さらに、本発明は、コンピュータまたは任意の命令実行システムによりあるいはそれに関連して使用するためのプログラム・コードを提供するコンピュータ使用可能媒体またはコンピュータ可読媒体からアクセス可能なコンピュータ・プログラム(computer program product)の形を取ることができる。この説明のために、コンピュータ使用可能媒体またはコンピュータ可読媒体は、命令実行システム、装置、またはデバイスによりあるいはそれに関連して使用するためのプログラムを収容、保管、通信、伝搬、または伝送可能な任意の装置にすることができる。この媒体は、電子、磁気、光、電磁、赤外線、または半導体システム(あるいは装置またはデバイス)にすることができる。コンピュータ可読媒体の例としては、半導体またはソリッド・ステート・メモリ、磁気テープ、取り外し可能コンピュータ・ディスケット、ランダム・アクセス・メモリ(RAM)、読み取り専用メモリ(ROM)、剛性磁気ディスク、および光ディスクを含む。光ディスクの現在の例としては、コンパクト・ディスク読み取り専用メモリ(CD−ROM)、書き換え可能コンパクト・ディスク(CD−R/W)、およびDVDを含む。
プログラム・コードの保管あるいは実行またはその両方に適したデータ処理システムは、システム・バスを介して記憶素子に直接または間接的に結合された少なくとも1つのプロセッサを含むことができる。記憶素子としては、プログラム・コードの実際の実行中に使用されるローカル・メモリと、大容量記憶装置と、実行中に大容量記憶装置からコードを検索する回数を削減するために少なくとも何らかのプログラム・コードの一時記憶を提供するキャッシュ・メモリとを含むことができる。入出力またはI/O装置(キーボード、ディスプレイ、ポインティング・デバイスなどを含むがこれらに限定されない)は、直接あるいは介在する入出力コントローラを介してシステムに結合することができる。
データ処理システムが介在する私設網または公衆網を介してその他のデータ処理システムあるいはリモート・プリンタまたは記憶装置に結合された状態になれるようにするために、ネットワーク・アダプタもシステムに結合することができる。モデム、ケーブル・モデム、およびイーサネット・カードは、現在使用可能なタイプのネットワーク・アダプタのうちのいくつかに過ぎない。
本明細書に記載されている回路は、集積回路チップ用の設計の一部にすることができる。チップ設計は、グラフィカル・コンピュータ・プログラミング言語で作成し、コンピュータ記憶媒体(ディスク、テープ、物理ハード・ディスク、またはストレージ・アクセス・ネットワーク内などの仮想ハード・ディスクなど)に保管することができる。設計者がチップを製作しないかまたはチップを製作するために使用されるフォトリソグラフィ・マスクを製作しない場合、設計者は、結果として得られる設計を物理的手段による(たとえば、設計を保管している記憶媒体のコピーを提供することによる)かまたは電子的に(たとえば、インターネットを介して)このようなエンティティに直接または間接的に伝送する。保管された設計は、その後、フォトリソグラフィ・マスクの製作のために適切なフォーマット(たとえば、グラフィック・データ・システムII(GDSII))に変換されるが、これは典型的に、ウェハ上に形成される当該チップ設計の複数のコピーを含む。フォトリソグラフィ・マスクは、エッチングまたはその他の加工を施されるウェハ(あるいはその上の層またはその両方)の領域を画定するために使用される。
結果として得られる集積回路チップは、粗ウェハ形式で(すなわち、複数のパッケージ化されていないチップを有する単一ウェハとして)、ベア・ダイとして、またはパッケージ化形式で、製作者によって配布することができる。後者の場合、チップは、シングル・チップ・パッケージ(リード線がマザーボードまたはその他の高レベル・キャリアに取り付けられたプラスチック・キャリアなど)またはマルチチップ・パッケージ(表面相互接続または埋設相互接続のうちの一方または両方を有するセラミック・キャリアなど)内に取り付けられる。いずれの場合も、チップは、その後、(a)マザーボードなどの中間製品または(b)最終製品のうちの一方の一部として、他のチップ、個別回路素子、あるいはその他の信号処理デバイスまたはこれらの組み合わせと統合される。最終製品は、玩具およびその他のローエンド適用例から、ディスプレイ、キーボードまたはその他の入力装置、および中央処理装置を有する先進コンピュータ製品に及ぶ、集積回路チップを含む製品であればどのような製品にもなり得る。
次に、同様の番号が同じかまたは同様の要素を表している図面を参照するが、最初に図3および図4を参照すると、それぞれ、図2のキャリア・リンク26について、周波数領域(すなわち、S21パラメータ)および時間領域の両方における長さ20mmリンクのチャネル応答が示されている。直列抵抗のために、相当な(〜6dB)DC減衰が発生し、5GHzにおける損失は17dBである。時間領域では、毎秒10ギガビットにおける単独「1」ビットに対する応答は、数ビット周期にわたるポストカーソルISIを示している。このようなチャネルを補償するために、DFEは多くのタップを必要とすると思われるが、これに付随する電力および面積のコストは、このような高密度I/O環境では非実用的なものになるであろう。
時間領域チャネル応答について綿密に研究すると、このような高抵抗チャネルの等化に対する新規の解決策が示唆される。このチャネルのインパルス応答は、メイン・カーソル(main cursor)から3単位間隔(UI)以上後のすべての時間において減衰指数関数(decayingexponential)によって適切にモデル化される。1次RCローパス・フィルタのインパルス応答は減衰指数関数の形を有するので、受信データ入力内のポストカーソルISIを取り消すために必要な信号を生成するためにDFEフィードバック経路内にフィルタを使用することができる。たとえば、1次RCローパス・フィードバック・フィルタを備えたDFEは、10mmのオンチップ相互接続のデータ転送速度を毎秒2ギガビットまで延長する。従来のDFE実装例で必要な多数のタップは単純なRCフィルタで置き換えられるので、電力および面積の大幅な節約が達成される。
図5を参照すると、周波数領域伝達関数G(s)を備えた連続時間無限インパルス応答(IIR)フィルタ104がDFE回路100のDFEフィードバック経路108内に設けられている。加算増幅器106は、経路108からのフィードバックとデータ入力とを合計する。チャネル応答が1次RCローパス・フィルタによって厳密に近似できない場合、高次フィルタによってISIのより良好な取り消しを行うことができる。
図6を参照すると、従来のディスクリート・タップ(たとえば、H1、H2)とIIRフィルタ204の両方がDFE200のフィードバック経路208内に配置された場合、多くのチャネルについて、ISIのさらに良好な取り消しを達成することができる。これらの早期ポストカーソルはその後のポストカーソルによって追従される指数関数的に減衰する曲線に沿って低下するので、第1の対のディスクリート・タップ(たとえば、H1およびH2・・・Hn)は、メイン・カーソル直後のチャネル・インパルス応答の急速に変化する領域内のポストカーソルを補償するために(IIRフィルタ204とは無関係に)調整することができる。第1のポストカーソル(H1と表示されている)はH2e−t/t(ただし、tは減衰指数関数の時定数である)と表示されている曲線に沿って正確に低下するわけではないので、実際に、図4に示されている20mmシリコン・キャリア・チャネルのインパルス応答はこのポイントを例証している。したがって、このようなシリコン・キャリア・リンクの正確な等化では、チャネル応答内のポストカーソルの残りを補償する役割を担うIIRフィルタ204とは無関係に調整可能な第1のディスクリート・タップ(H1)を備えたDFE200を使用することができる。
IIRフィルタ204を備えたDFE200は、図2のシリコン・キャリア・リンクの例を含む、多くのチャネルを等化するために面積および電力効率の良い構造体であり、フルレートDFEアーキテクチャはこの概念をより高いデータ転送速度に拡張するには適切ではない可能性がある。技術の限界に近いデータ転送速度(現代のCMOS技術において毎秒10ギガビットなど)では、ハーフレートDFEアーキテクチャは、フルレート構造体より電力効率が良いことが判明している。フルレートで再生された信号はIIRフィルタの入力を励起するためにまったく使用可能ではないので、IIRフィルタを備えたハーフレートDFEを実装することは非常に難しいことである。
図7を参照すると、例示的な一実施形態によりハーフレートDFE300が示されている。ハーフレートDFE300は、当然、入力データを2つの並列データ・ストリーム302(具体的には、偶数データ・ビットDと奇数データ・ビットD)に逆多重化する。ISIを正確に取り消すには、IIRフィルタ304のインパルス応答が、偶数データ・ビットまたは奇数データ・ビットだけではなく、完全なビット・シーケンスで畳み込まれることが要求されるので、ハーフレート・データ・ストリームの1つをIIRフィルタ304に供給しても所望の応答は得られない。前述の通り、IIRフィルタ304の入力を励起するのに適した信号を入手することは、ハーフレート実装例を実用的なものにする際の難題である。ハーフレート・アーキテクチャ300は、このような信号を入手するための電力および面積効率の良い手段を提供する。
ハーフレート・クロックCLKによって励起された1対の意思決定スライサ(またはラッチ)306は、データ入力をサンプリングするために使用される。スライサ306は、CLKの逆相、たとえば、CLKおよび
Figure 0005506825

で励起され、したがって、上部スライサ306は偶数データ・ビットDを生成し、下部スライサ306は奇数データ・ビットDを生成する。スライサ306の前にある加算器312は、DFEフィードバック信号を受信データ入力に加えるために使用される。第1のDFEフィードバック・タップ(H1)は、従来のディスクリート・タイプであり、チャネル・インパルス応答の第1のポストカーソルと一致するように独立して調整することができる。ハーフレート・アーキテクチャでは、前のデータ・ビットは反対側のDFEハーフによって判定され、したがって、偶数データ経路用のH1タップ(H1と示されている)は奇数データ・ビットからフィードバックされ、逆もまた同様である。チャネル・インパルス応答内のポストカーソルの残りによるISIは、IIRフィルタ304の出力であるVIIRによって補償される。
ISIを正確に取り消すには、IIRフィルタ304のインパルス応答がデータ入力の完全なビット・シーケンスで畳み込まれることが必要である。これを実施するには、セレクタがCLKによって励起された2:1マルチプレクサ(MUX)310を使用して、偶数データ・ビットと奇数データ・ビット(DとD)をインターリーブし、IIRフィルタ304の入力を励起するのに適したフルレート・データ(DFR)を形成する。
図8のタイミング図では、入力データ・ビットが目の中心でサンプリングされるように、CLKの位相がクロックアンドデータ回復(CDR)回路によって調整される。図8に示されている通り、DおよびDビットの最初の到着に対してDFRが1UI分だけ遅延するように、MUXのセレクタを励起するCLK信号の位相が選択される。この1UI分の遅延により、IIRフィルタ出力(VIIR)によって補償される最も早いポストカーソルが(従来のマルチタップDFEにおけるH2タップに対応する)第2のポストカーソルになる。
唯一の回路オーバヘッド(当然のことながら、IIRフィルタ304自体を除いて)はフルレート・データを形成するために使用される2:1MUX310であるので、図7の実施形態は、ハーフレートDFE構造体にIIRフィルタ304を追加するための面積および電力効率の良い方法を表している。2:1MUX310およびIIRフィルタ304の機能が単一回路に結合された場合、このわずかなオーバヘッドさえ無視できるレベルまで削減することができる。
図9を参照すると、この概略図は、2:1MUX410とIIRフィルタ404が単一電流モード論理(CML)ステージ400に結合されている回路実装例を示している。この回路400は完全に差動回路であり、したがって、その差動出力振幅は2つのテール電流源406および408の差であるIに比例する。同相モード電流(ICM)および抵抗器RCMは、IIRフィルタ404から所望の同相モード出力レベルが得られるように設定される。Iを使用して差動出力信号の大きさをスケーリングすることができ、(たとえば、スイッチ抵抗器およびスイッチ・キャパシタにより)抵抗RおよびキャパシタンスCをチューニングすることによってIIRフィルタ404のRC時定数を調整することができる。この組み合わせMUX/IIRフィルタ回路400では、フルレート・データを表す唯一の信号はRC負荷に送出される正味電流であることに留意されたい。
図7のアーキテクチャにおける加算増幅器312および意思決定スライサ306は、従来の回路技法によって実装することができる。一例として、図10は、これらの要素をどのようにCML回路として実装できるかを示している。図10に関しては、複数の差動対のトランジスタのドレイン(またはバイポーラ技術で実装する場合はコレクタ)同士を接続する(「点打ちする」)ことによって、信号加算が電流領域で実施される。データ入力(DIN)およびIIRフィルタの出力(VIIR)を受け入れる差動対は、電圧から電流へさらに直線的に変換するために抵抗器452によって抵抗変性される。抵抗変性(resistive degeneration)は、電流スイッチ454として使用される他の差動対では使用されない。データ入力(DINおよびDINバー)は、インピーダンス成端のための電圧VTERMに接続された抵抗器RINを有する。DFEフィードバック信号H1によって切り替えられた差動対のテール電流は、ISIの第1のポストカーソルを補償するために必要なタップ重みを設定するように調整される。VOSによって切り替えられた差動対は、デバイス・ミスマッチによる静的オフセットを補償するためのDC電流を提供する。加算された電流は、負荷抵抗器RL1によって電圧に変換される。加算器456の出力電圧(VおよびVバー)は意思決定スライサ458によってサンプリングされ、このスライサはここでは標準的なCMLラッチとして実現されている。
図10に示されている通り、DFE加算増幅器456および意思決定スライサ458をカスケードすることは従来の慣行であるが、相当な電力を放散しない場合、DFEのクリティカル・パス460にかなりの遅延を追加するという欠点を有する。信頼できる動作を達成するために、DFEのフィードバック信号は、次のデータ判定が行われる前にスライサ入力側に正確に確立される必要がある。図10に点線で示されている通り、DFEのクリティカル・パス460はH1フィードバック・ループであり、その遅延は1UIより小さくなければならない。加算増幅器456の出力におけるRC時定数は、フィードバック信号の整定時間を劣化させることにより、このクリティカル・パス460に相当な遅延を追加する可能性がある。クリティカル・タイミング要件を満たすことができるようにRC時定数を削減するために、負荷抵抗RL1を低い値まで削減しなければならない場合が多い。増幅器利得および電圧変動要件を満たすためには、動作電流を相応に増加して、電力損を高くすることにより、RL1の削減を達成しなければならない。データ・スライサ458の入力ステージは抵抗型負荷RL2を含む。
図11を参照すると、この概略図は、一実施形態により結合スライサ加算器回路500を示している。クリティカル・タイミング要件を満たす方法としてより電力効率の良いものは、スライサ502として作用するリセット可能な電流比較器PMOS負荷に加算器の出力電流を直接注入することによってRC遅延を除去することである。CLKがハイである(そして、その反転信号(complement)がローである)場合、PMOSリセット・トランジスタ506は出力ノードを正の電源電圧まで引き上げる。CLKがローになる(そして、その反転信号がハイになる)と、加算器の出力電流は、電圧を下げるためにこれらのノード上で寄生キャパシタを放電し始める。合計した差動電流の符号に応じて正または負の差動電圧が発生し始める。出力同相モードが十分な低さに低下すると、スライサ502内のクロスカップル型PMOSトランジスタ507がオンになり、再生利得を提供し、それにより、(差動電圧の極性に応じて)2進の0または1をラッチする。加算機能とラッチ機能との間のRC遅延を除去すると、DFEクリティカル・パスのタイミング制約を満たすことがより容易になり、したがって、より低い電力消費量で所望のデータ転送速度を達成することができる。これらの機能を単一回路ステージに結合すると、チップ面積も節約される。
図11に示されている概略の詳細のいくつかはDFEパフォーマンスを改善するものである。たとえば、DIN入力信号を受け取り、CLKによって切り替えられるパスゲート・サンプルアンドホールド508は、線形トランスコンダクタ(linear transconductor)への入力を評価フェーズ中に一定に保持するために使用され、これは、小さい入力オーバドライブ・レベルで比較的長くなる可能性がある。このように入力信号を保持することにより、受信機の周波数依存損失が削減される。図10のCML加算増幅器のように、DINおよびVIIRが電流に変換されるときの線形性を改善するために抵抗変性が使用される。
図12を参照すると、IIRフィルタ604を備えたDFE600のハーフレート・アーキテクチャでは、他の実施形態により結合加算器/スライサ回路500を使用する。結合加算器/スライサ回路500はリセット中に有効なデータ出力ビットを維持しないので、CLKの両方のフェーズ中にDおよびDを有効に保持するために加算器/スライサ回路500の出力側にスレーブ・ラッチ602が配置されている。それに対応する加算器/スライサ回路500がリセットしている間に各スレーブ・ラッチ602は不透明な(または閉じられた)状態になっており、それに対応する加算器/スライサ回路500が評価しているときにそのラッチは透明な(または開いた)状態に切り替えられる。したがって、スレーブ・ラッチ602はDおよびDデータ出力にわずかな伝播遅延を追加するだけである。
図11に示されている実施形態の諸態様はマルチタップDFEならびにIIRフィルタを備えたDFEに適用可能であることを理解されたい。換言すれば、加算器とスライサを結合することは、DFE内でIIRフィルタを使用することとは無関係の有用性がある。たとえば、IIRフィルタ604の出力(VIIR)を受け取る差動対がDFEフィードバック信号H2によって制御された差動電流スイッチ(およびH1について示されたものと同様のもの)によって置き換えられた場合、従来の2タップDFEで使用するのに適した結合加算器/スライサ回路(500)が得られるであろう。3つ以上のタップを備えたDFEが所望である場合、より多くの差動対を電流加算器504に追加することによって、結合加算器/スライサ500を変更することができるであろう。加算機能とラッチ機能との間のRC遅延を除去すると、DFEのクリティカル・タイミング制約を満たすことがより容易になるので、結合加算器/スライサ回路500の適用例を使用すると、電力および面積が有用に削減された従来のマルチタップDFEを実現できるであろう。
多くの標準的なラッチ設計を使用すると、CMLおよび静的CMOSタイプを含む、図12に示されているスレーブ・ラッチ602を実装することができる。しかし、これらの標準タイプのラッチは、この適用例では不利点がある可能性がある。たとえば、CMLラッチは通常、使用可能な最高速タイプと見なされているが、その高い静的電力損は電力効率の良いDFEという設計目標と一貫しておらず、その設計目標はIIRフィルタを備えたDFEを考慮する際のモチベーションの1つである。静的CMOSラッチはより電力効率が良いが、その速度が低いためにクリティカル・パス遅延が増加する可能性があり、その結果、DFEの最大動作周波数が低下する。
図13を参照すると、この概略図は、静的CMOSラッチより高い速度および感度を達成する2つのカスケード式差動再生ステージ702および704を備えたラッチ構造体700を示している。図13に示されている実施形態の例では、第1のステージの入力トランジスタはNMOSデバイス706であり、第2のステージの入力トランジスタはPMOSデバイス708であるが、これらのデバイス・タイプは基本動作原理を変更せずに逆にすることができる。ラッチ700が不透明な状態にあるときにCLKはハイに保持され(そして、その反転信号はローに保持され)、その結果、PMOSスイッチ710は第1のステージ702の出力を正の電源電圧にプレチャージする。第1のステージ702の出力が電源側にあるので、第2のステージ704のPMOS入力装置708は遮断され、その結果、このステージは前のビット判定などの前の保管ビットを示すレベルにその出力を保持するだけになる。CLKがローになる(そして、その反転信号がハイになる)と、第1のステージ702はオンになり、負荷内のPMOSトランジスタ711のクロスカップリングにより入力信号を再生し始める。同時に、第1のステージの出力同相モードが低下し、それにより、第2のステージ704の入力トランジスタ708をオンにする。第1のステージ702の出力が十分高いレベルまで再生されると、ステージ704の論理状態が切り替えられる。このステージ704は(クロック信号をまったく受け取らない)その負荷内のクロスカップル型NMOSトランジスタ712を有するので、その出力は追加の再生によって増幅される。再生が終了し、切り替えが完了すると、トランジスタによる伝導が停止し、その結果、このラッチは動的電力のみを放散し、静的電力はまったく放散しない。このため、このラッチはCMLラッチよりかなり電力効率が良くなる。
一実施形態では、ラッチ700は、加算器/スライサ(図12の500)などのコンポーネントから弱再生信号(weakly regenerating signal)を受け取るときに特に有用である。特に有用な一実施形態では、ラッチ700の第1のステージ702は、弱再生入力信号が第1のステージ702によってさらに増幅されるように、前のコンポーネント(たとえば、加算器/スライサ500)と同時に再生する。この恩恵は、加算器/スライサ500と結合されたラッチ700をシミュレートすることによって確認された。
このシミュレーションでは、その出力が弱再生のみになるように、加算器/スライサ500への入力信号は非常に小さいものである。ラッチ700への弱再生入力信号は第1のステージ702の再生によって増幅されるが、CLKがハイになる(そして、その反転信号がローになる)ときまでにレール間信号レベル(rail-to-rail signal level)まで完全に再生されるわけではない。余分な再生により、第2のステージ704の出力はさらに増幅され、レール間信号レベルに近づく。このような第2のステージのレール間出力信号は電源電圧の半分より高い同相モードで相互に交差し、それによりそれらはNMOS差動電流スイッチ(図10および図11でH1タップを実現しているものなど)ならびに任意のCMLまたはCMOS論理回路を直接励起するのに適したものになる。
図13に示されているダブル再生ラッチはDFE以外ならびにIIRフィルタを備えたDFE以外のシステムに適用可能であることを理解されたい。図1に示されている通り、従来のマルチタップDFEは多数のラッチを含み、これらのラッチの遅延はDFE内のすべてのクリティカル・タイミング・パスの一部である。他の電力効率の良いラッチ(静的CMOSラッチなど)と比較してその速度および感度が優れているので、電力損を増加せずに動作周波数を高めるために、ダブル再生ラッチ700を従来のDFEアーキテクチャまたはその他の回路に取り入れることができる。さらに、再生ラッチ700は、多くのデジタルおよび混成信号システムの基本的なビルディング・ブロックにすることができる。ラッチの速度および感度はシステム全体のパフォーマンスに大きい影響を及ぼす場合が多いので、これらのシステムの多くは、ダブル再生ラッチ700の優れた機能特性による恩恵を受けるであろう。
IIRフィルタを備えたハーフレートDFEの機能性を実証し、そのパフォーマンスを評価するために、テスト・チップを設計し、65nmバルクCMOS技術で製作した。図11の結合加算器/スライサ500を使用したので、この設計のために選択された特定のDFEアーキテクチャは図12に示されているものである。図9に示されている通り、2:1MUXおよびIIRフィルタを単一ステージ400に結合し、図13のダブル再生ラッチ700としてスレーブ・ラッチを実装した。高品質のプリント回路基板(PCB)上の30”、40”、および50”トレースによりデータを送信することにより、IIRフィルタを備えたDFEの等化機能をテストしたが、これはシリコン・キャリア・リンクで予想されるものと同様の滑らかな周波数ロールオフ特性を有する。これらのチャネルの周波数応答(S21データ)は図14に示されている。同図の右半分のバスタブ曲線は、DFEが毎秒10ギガビットでPRBS7データを等化するときのクロック・サンプリング位置の関数として測定BERをグラフ化したものである。50”トレースの場合、IIRフィルタを備えたDFEは、BER=10−9のときに45%の水平アイ開口部(horizontal eye opening)を生成し、目の中心で誤りのない動作が行われたが、わずか6.8mWの電力を消費した。比較のために、IIRフィルタを備えたDFEと同じベース・コンポーネントおよび電力消費量レベルを使用して、従来の2タップDFEを実装した。表1は、PRBS7およびPRBS31の両方のデータ・パターンについて毎秒10ギガビットのデータ転送速度で、IIRフィルタを備えたDFEの測定水平アイ開口部と、従来の2タップDFEのものとを比較している。すべてのテスト・チャネルについて、IIRフィルタを備えたDFEは2タップDFEより性能が優れており、本発明の原理の有効性を強調していた。
Figure 0005506825
ハーフレート・アーキテクチャの代わりにクォータレートを使用することなど、開示された諸実施形態のその他の直接的な変更例および変形例は当業者に理解されるであろう。このような変更例および変形例は本発明の原理の精神および範囲を逸脱するものではない。
面積および電力消費量が削減されたDFEのための回路および方法の好ましい諸実施形態(例示的なものであって、限定するものではない)について説明してきたが、当業者であれば上記の教示を考慮して変更および変形を行うことができることは留意すべきである。したがって、開示された特定の諸実施形態において、特許請求の範囲に概略を述べた本発明の範囲および思想の内である変更を行うことができることを理解されたい。特許法で要求されている詳細さおよび特殊性により本発明の諸態様についてこのように説明してきたが、特許証で保護されることが請求され要望されているものは特許請求の範囲に明記されている。

Claims (14)

  1. 1/nレート判定帰還型等化器(DFE)であって、
    複数の分岐を含み、各分岐が、
    受信入力にフィードバック信号を加えるように構成された加算器回路と、
    クロック信号により前記加算器回路の出力を受け取るように構成されたラッチと、
    フィードバック回路と、
    を含み、前記フィードバック回路が、
    各分岐の出力を入力として受け取るように構成されたマルチプレクサであって、クロック化選択入力を有し、各分岐の出力を多重化してフルレート・ビット・シーケンスをアセンブルするように構成されたマルチプレクサと、
    各分岐の前記加算器回路に提供すべき前記受信入力から符号間干渉(ISI)を除去するために、前記マルチプレクサより供給される前記フルレート・ビット・シーケンスを濾波して前記フィードバック信号を出力する連続時間無限インパルス応答(IIR)フィルタを含むフィルタと、
    を含む、1/nレート判定帰還型等化器(DFE)。
  2. 前記ラッチに結合された少なくとも1つの追加のラッチをさらに含み、各追加のラッチが、前記加算器回路にフィードバック・タップを提供して、前記受信入力に前記フィードバック・タップを加えるためのフィードバック・ループを有する、請求項1記載のDFE。
  3. 前記ラッチがスライサを含み、前記スライサが単一ステージで前記加算器回路と結合される、請求項1または2のいずれかに記載のDFE。
  4. 各分岐が、前記スライサおよび前記加算器回路を備えた前記単一ステージを含み、クロック・サイクルのフェーズ中にデータを有効に保持するために前記単一ステージの出力側に配置されたスレーブ・ラッチをさらに含む、請求項3記載のDFE。
  5. 前記スレーブ・ラッチがダブル再生ラッチを含む、請求項4記載のDFE。
  6. 前記マルチプレクサおよび前記フィルタが単一ステージで結合される、請求項1ないし5のいずれかに記載のDFE。
  7. 判定帰還等化のための方法であって、
    複数の分岐を有する1/nレート判定帰還等化回路を設けることと、
    加算器回路を使用して1つまたは複数の分岐からのフィードバック信号と受信入力とを合計することと、
    クロック信号によりラッチで前記加算器回路の出力を受け取ることと、
    各分岐の前記出力を入力として受け取るマルチプレクサであって、各分岐の前記出力を多重化してフルレート・ビット・シーケンスをアセンブルするように構成されたマルチプレクサに前記ラッチの前記出力をフィードバックすることと、
    前記マルチプレクサより供給される前記フルレート・ビット・シーケンスを濾波して前記フィードバック信号を出力する連続時間無限インパルス応答(IIR)フィルタを使用して前記受信入力から符号間干渉(ISI)を除去すること、
    を含む、方法。
  8. 前記加算器回路にフィードバック・タップを提供して、少なくとも1つの追加のラッチから前記受信入力に前記フィードバック・タップを加えることをさらに含む、請求項7記載の方法。
  9. 前記ラッチおよび前記加算器回路が単一ステージで結合され、ダブル再生ラッチを使用して前記単一ステージの出力を再生することをさらに含む、請求項7または8に記載の方法。
  10. 前記ダブル再生ラッチが、改善された速度と感度を達成するために2つのカスケード式差動再生ラッチ・ステージ(702、704)を含み、前記ステージが、
    第1のタイプの第1の入力トランジスタ(706)と、第2のタイプのクロスカップル型ロード・トランジスタ(711)およびリセット・トランジスタとを有する第1のステージ(702)と、前記第2のタイプの第2の入力トランジスタ(708)と、前記第1のタイプのクロスカップル型ロード・トランジスタ(712)とを有する第2のステージ(704)とを含み、前記第1のステージが前記リセット・トランジスタによって前記第1のステージの出力が電源電圧にプレチャージされる不透明な状態になっているときに、前の保管ビットを示すレベルに出力を保持するために前記第2のステージの前記第2の入力トランジスタが遮断されるようになっており、前記第1のステージが活動化されると、前記第1のステージおよび前記第2のタイプの前記クロスカップル型ロード・トランジスタが入力信号を再生し始め、同時に、前記第1のステージの出力同相モードが低下して前記第2のステージの前記第2の入力トランジスタをオンにし、前記第2のステージが、前記第1のタイプの前記クロスカップル型ロード・トランジスタを含み、追加の再生利得を提供するために前記第1のステージの前記出力がしきい信号レベルを達成した後で切り替えられる、請求項5に記載のDFE。
  11. 前記ダブル再生ラッチが前記スライサから出力を受け取り、前記第1のステージと前記スライサが同時に再生するように前記スライサが再生している間に前記第1のステージが再生に入る、請求項10記載のDFE。
  12. 前記スライサと前記加算器回路とが結合した結合スライサ加算器回路を含み、前記結合スライサ加算器回路が、
    合計すべき複数の差動電流に接続された差動出力線と、
    前記差動出力線に直接結合されたリセット可能な電流比較器負荷であって、合計した差動電流の符号に応じて正または負の差動電圧が前記差動出力線の間に発生して2進の0または1をラッチするように、前記合計した差動電流を前記差動出力線から直接受け取るように構成されたリセット可能な電流比較器負荷と、
    を含む、請求項3〜5、10、11のいずれか1項に記載のDFE。
  13. 前記差動電流が、線形トランスコンダクタによって生成された入力信号と、前記DFE内でフィードバックとして提供されるタップ信号およびフィルタ信号のうちの少なくとも1つとを含む、請求項12記載のDFE。
  14. 評価フェーズ中に前記線形トランスコンダクタへの前記入力信号を一定に保持するためにクロックにより切り替えられた前記入力信号を受け取るように前記線形トランスコンダクタに結合されたパスゲート・サンプルアンドホールド回路をさらに含む、請求項13記載のDFE。
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Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7869498B2 (en) * 2006-09-14 2011-01-11 Lsi Corporation Low power decision feedback equalization (DFE) through applying DFE data to input data in a data latch
US8401065B2 (en) * 2011-02-14 2013-03-19 Fujitsu Limited Clock recovery circuit for receiver using decision feedback equalizer
US8731041B2 (en) * 2011-04-21 2014-05-20 Stmicroelectronics (Canada) Inc. Parallel closed-loop DFE filter architecture
US8798484B2 (en) * 2012-02-16 2014-08-05 International Business Machines Corporation Optical receiver using infinite impulse response decision feedback equalization
US8737549B2 (en) * 2012-04-30 2014-05-27 Lsi Corporation Receiver having limiter-enhanced data eye openings
US8537886B1 (en) * 2012-07-05 2013-09-17 Altera Corporation Reconfigurable equalization architecture for high-speed receivers
CN102780663B (zh) * 2012-07-09 2015-02-25 清华大学深圳研究生院 一种应用于高速串行接口的连续时间均衡电路
US8643422B1 (en) * 2012-07-12 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Slicer and method of operating the same
US9106461B2 (en) * 2012-07-20 2015-08-11 Fujitsu Limited Quarter-rate speculative decision feedback equalizer
US9059874B2 (en) * 2012-08-15 2015-06-16 Marvell World Trade Ltd. Switched continuous time linear equalizer with integrated sampler
US8824540B2 (en) * 2012-08-22 2014-09-02 International Business Machines Corporation Decision feedback equalizers with high-order continuous time feedback
US8786365B2 (en) * 2012-09-04 2014-07-22 Nanya Technology Corporation External programmable DFE strength
US9094239B1 (en) * 2012-10-01 2015-07-28 Altera Corporation Apparatus and method for polarity tap control
US8929428B2 (en) * 2012-10-30 2015-01-06 International Business Machines Corporation Feed-forward equalization in a receiver
US9319248B2 (en) * 2012-12-21 2016-04-19 Nvidia Corporation Decision feedback equalizer using current mode processing with CMOS compatible output level
CN103229473B (zh) * 2012-12-28 2015-04-08 华为技术有限公司 判决反馈均衡器和接收机
US8976855B2 (en) 2013-03-14 2015-03-10 Intel Corporation Power and area efficient receiver equalization architecture with relaxed DFE timing constraint
US9237045B2 (en) * 2013-03-15 2016-01-12 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for internal AC coupling with active DC restore and adjustable high-pass filter for a PAM 2/4 receiver
US9660624B1 (en) 2014-03-21 2017-05-23 Altera Corporation Methods and apparatus for implementing feedback loops
GB2525428A (en) 2014-04-24 2015-10-28 Ibm Decision-Feedback Analyzer and methods for operating the same
US9197458B1 (en) * 2014-05-01 2015-11-24 Samsung Display Co., Ltd. Edge equalization via adjustment of unroll threshold for crossing slicer
US9231793B1 (en) 2014-05-19 2016-01-05 Albert Vareljian Full bridge decision feedback equalizer
US9531570B2 (en) * 2014-05-27 2016-12-27 Samsung Display Co., Ltd CML quarter-rate predictive feedback equalizer architecture
US9680668B2 (en) * 2014-12-16 2017-06-13 Intel Corporation Delay resilient decision feedback equalizer
US9374250B1 (en) * 2014-12-17 2016-06-21 Intel Corporation Wireline receiver circuitry having collaborative timing recovery
US9397824B1 (en) * 2015-01-28 2016-07-19 Texas Instruments Incorporated Gear shifting from binary phase detector to PAM phase detector in CDR architecture
US10341145B2 (en) * 2015-03-03 2019-07-02 Intel Corporation Low power high speed receiver with reduced decision feedback equalizer samplers
US9882795B1 (en) * 2015-04-17 2018-01-30 Xilinx, Inc. Signal loss detector
US10431707B2 (en) 2015-04-30 2019-10-01 Hewlett Packard Enterprise Development Lp Monolithically integrated photodetector and receiver
US9628302B2 (en) 2015-05-21 2017-04-18 International Business Machines Corporation Decision feedback equalizer
US9660843B2 (en) * 2015-06-05 2017-05-23 Texas Instruments Incorporated Apparatus for processing a serial data stream
US9584306B2 (en) * 2015-06-18 2017-02-28 Altera Corporation Phase detection in an analog clock data recovery circuit with decision feedback equalization
US9699007B2 (en) * 2015-08-31 2017-07-04 Huawei Technologies Co., Ltd. Pipeline multiplexer loop architecture for decision feedback equalizer circuits
US9722828B2 (en) * 2015-09-23 2017-08-01 Qualcomm Incorporated Switch capacitor decision feedback equalizer with internal charge summation
US9595975B1 (en) 2015-09-30 2017-03-14 Samsung Display Co., Ltd. Low-latency high-gain current-mode logic slicer
CN105681238B (zh) 2016-02-03 2018-11-09 晨星半导体股份有限公司 一种模拟均衡器
CN107220193B (zh) * 2016-03-21 2019-06-11 综合器件技术公司 用于单端信号均衡的装置和方法
TWI617159B (zh) * 2016-06-15 2018-03-01 晨星半導體股份有限公司 模擬等化器
EP3480962B1 (en) * 2016-06-30 2021-04-07 Socionext Inc. Equalizing circuit, reception circuit, and semiconductor integrated circuit
US9876656B1 (en) * 2016-07-11 2018-01-23 Xilinx, Inc. Differential feedback equalizer and method of implementing a differential feedback equalizer
US9860087B1 (en) 2016-08-31 2018-01-02 International Business Machines Corporation Low power speculative decision feedback equalizer
US10075308B2 (en) 2016-09-30 2018-09-11 Intel Corporation Supply voltage adaptation via decision feedback equalizer
US10187234B1 (en) * 2017-11-13 2019-01-22 Huawei Technologies Co., Ltd. Decision feedback equalizers and methods of decision feedback equalization
KR102636148B1 (ko) * 2017-11-21 2024-02-14 삼성전자주식회사 신호 수신기의 동작 방법, 펄스 폭 제어기, 및 그것들을 포함하는 전자 장치
US10615778B2 (en) * 2018-02-19 2020-04-07 Analog Devices, Inc. Crest factor reduction
US10476707B2 (en) 2018-03-05 2019-11-12 Samsung Display Co., Ltd. Hybrid half/quarter-rate DFE
CN108964627B (zh) * 2018-06-06 2022-03-15 杭州电子科技大学 针对屏蔽差分硅通孔的rc无源均衡器结构及其设计方法
JP2020048021A (ja) 2018-09-18 2020-03-26 キオクシア株式会社 等化回路及び受信機
US10904044B2 (en) * 2019-01-31 2021-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Serdes receiver with optimized CDR pulse shaping
TWI681651B (zh) 2019-03-13 2020-01-01 瑞昱半導體股份有限公司 決策回授等化器
KR102203394B1 (ko) * 2019-04-05 2021-01-15 고려대학교 산학협력단 4 레벨 펄스 진폭 변조 신호 기반의 판정 궤환 등화 회로 및 그 동작 방법
US10848353B1 (en) * 2019-06-28 2020-11-24 Intel Corporation Multi-tap decision feedback equalizer (DFE) architecture with split-path summer circuits
TWI722689B (zh) 2019-11-29 2021-03-21 財團法人工業技術研究院 適用於偏移正交振幅調變濾波器組多載波空間多工系統之偵測器及干擾消除方法
US11212143B1 (en) 2020-06-29 2021-12-28 Huawei Technologies Co., Ltd. Sliding block decision equalizer
DE112021006023T5 (de) * 2020-11-19 2023-09-07 Microchip Technology Incorporated Entscheidungsrückkopplungsabgriffsysteme und zugehörige einrichtungen und verfahren
CN112714085B (zh) * 2020-12-11 2022-06-28 硅谷数模(苏州)半导体有限公司 判决反馈均衡电路
US11870615B2 (en) 2021-06-11 2024-01-09 Samsung Electronics Co., Ltd. Summing circuit and equalizer including the same
US11973623B2 (en) 2021-06-11 2024-04-30 Samsung Electronics Co., Ltd. Latch circuit and equalizer including the same
US11729029B2 (en) 2021-08-31 2023-08-15 Analog Bits Inc. Method and apparatus for low latency charge coupled decision feedback equalization
US11973621B2 (en) 2021-12-17 2024-04-30 Samsung Display Co., Ltd. Power efficient slicer for decision feedback equalizer
JP2023139897A (ja) * 2022-03-22 2023-10-04 キオクシア株式会社 受信装置および受信方法
US11770274B1 (en) 2022-05-24 2023-09-26 Apple Inc. Receiver with half-rate sampler circuits
KR20240036276A (ko) 2022-09-13 2024-03-20 고려대학교 산학협력단 시간 도메인에서 반사 신호를 효과적으로 제거하는 수신기

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0330528A (ja) * 1989-06-28 1991-02-08 Hitachi Ltd 等化器及びその性能評価方法
US5031194A (en) * 1989-08-11 1991-07-09 Bell Communications Research, Inc. Wideband digital equalizers for subscriber loops
US5134319A (en) 1990-01-10 1992-07-28 Fujitsu Limited Bicmos differential amplifier having improved switching speed
US5293402A (en) 1991-05-02 1994-03-08 Bell Communications Research, Inc. Wideband digital equalizers for subscriber loops
US5491653A (en) * 1994-10-06 1996-02-13 International Business Machines Corporation Differential carry-save adder and multiplier
US6115418A (en) 1998-02-09 2000-09-05 National Semiconductor Corporation Simplified equalizer for twisted pair channel
US6724844B1 (en) * 1998-06-30 2004-04-20 Koninklijke Philips Electronics N.V. Method and device for improving DFE performance in a trellis-coded system
CN1060300C (zh) 1998-09-11 2001-01-03 国家科学技术委员会高技术研究发展中心 选取抽头系数的判决反馈均衡器
US7006565B1 (en) 1999-04-15 2006-02-28 Ati Technologies Inc. Hybrid soft and hard decision feedback equalizer
US6137319A (en) * 1999-04-30 2000-10-24 Intel Corporation Reference-free single ended clocked sense amplifier circuit
GB2349996A (en) 1999-05-12 2000-11-15 Sharp Kk Voltage level converter for an active matrix LCD
KR100772850B1 (ko) * 1999-12-24 2007-11-02 코닌클리케 필립스 일렉트로닉스 엔.브이. 데이터 수신기에서의 소거 기반 순시 루프 제어
US6757909B1 (en) 1999-12-29 2004-06-29 Sony Corporation Internet set-top box having an in-band tuner and cable modem
US6751255B1 (en) * 2000-03-09 2004-06-15 Orckit Communications, Ltd. Decision feedback analyzer with filter compensation
US7027500B1 (en) * 2000-12-12 2006-04-11 Ati Research, Inc. Linear prediction based initialization of a single-axis blind equalizer for VSB signals
US6856649B2 (en) * 2001-03-30 2005-02-15 Koninklijke Philips Electronics N.V. Initialization scheme for a hybrid frequency-time domain equalizer
US6580294B1 (en) * 2001-12-18 2003-06-17 Intel Corporation Zipper domino carry generate cell for fast adders
KR100916377B1 (ko) * 2002-04-16 2009-09-07 톰슨 라이센싱 결정 피드백 등화기 및 결정 피드백 등화를 위한 방법
US20040027185A1 (en) 2002-08-09 2004-02-12 Alan Fiedler High-speed differential sampling flip-flop
JP3764135B2 (ja) 2002-10-31 2006-04-05 Necエレクトロニクス株式会社 レベルシフタ
US7346105B2 (en) 2003-04-25 2008-03-18 Dotcast, Inc. Decision feedback equalization with fractionally-spaced feedback data
US7889786B2 (en) * 2003-08-29 2011-02-15 Diablo Technologies Inc. Operating frequency reduction for transversal FIR filter
US20050232347A1 (en) 2004-04-15 2005-10-20 Mediatek Incorporation Apparatus and method for noise enhancement reduction in an adaptive equalizer
US7177352B1 (en) * 2004-05-28 2007-02-13 Pmc-Sierra, Inc. Pre-cursor inter-symbol interference cancellation
KR100698630B1 (ko) 2004-06-28 2007-03-21 삼성전자주식회사 스텝사이즈 조정기능을 구비한 등화기 및 등화방법
US7106099B1 (en) 2004-10-22 2006-09-12 Xilinx, Inc. Decision-feedback equalization clocking apparatus and method
KR100640591B1 (ko) 2004-10-23 2006-11-01 삼성전자주식회사 감소된 면적을 가지는 부분 탭 적응 등화기
WO2006078845A2 (en) * 2005-01-20 2006-07-27 Rambus Inc. High-speed signaling systems with adaptable pre-emphasis and equalization
US7542508B2 (en) * 2005-04-21 2009-06-02 Lsi Logic Corporation Continuous-time decision feedback equalizer
JP2006332731A (ja) * 2005-05-23 2006-12-07 Nagasaki Institute Of Applied Science Cmosラッチ式コンパレータ
US7800411B1 (en) * 2006-01-30 2010-09-21 National Semiconductor Corporation System and method for providing a strobed comparator with reduced offset and reduced charge kickback
US7358790B2 (en) 2006-02-17 2008-04-15 Himax Technologies Limited High performance level shift circuit with low input voltage
US7362153B2 (en) * 2006-05-01 2008-04-22 Intel Corporation Receiver latch circuit and method
US7782935B1 (en) * 2006-08-31 2010-08-24 Altera Corporation Half-rate DFE with duplicate path for high data-rate operation
US7715474B2 (en) * 2007-02-07 2010-05-11 International Business Machines Corporation Decision feedback equalizer (DFE) architecture
US7822114B2 (en) * 2007-06-12 2010-10-26 International Business Machines Corporation Decision feedback equalizer using soft decisions
US20080310485A1 (en) 2007-06-15 2008-12-18 Qualcomm Incorporated System and methods for controlling modem hardware
US7936812B2 (en) * 2007-07-02 2011-05-03 Micron Technology, Inc. Fractional-rate decision feedback equalization useful in a data transmission system
JP4956840B2 (ja) * 2008-03-14 2012-06-20 日本電気株式会社 判定帰還等化装置及び方法
JP5400567B2 (ja) 2009-10-23 2014-01-29 株式会社東芝 半導体スイッチ

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