DE112021006023T5

DE112021006023T5 - Entscheidungsrückkopplungsabgriffsysteme und zugehörige einrichtungen und verfahren

Info

Publication number: DE112021006023T5
Application number: DE112021006023.6T
Authority: DE
Inventors: Johannes G. Ransijn; Ravish Soni
Original assignee: Microchip Technology Inc
Current assignee: Microchip Technology Inc
Priority date: 2020-11-19
Filing date: 2021-11-18
Publication date: 2023-09-07
Also published as: CN116569526B; US20220158875A1; WO2022109578A1; US11621872B2; CN116569526A

Abstract

Entscheidungsrückkopplungsabgriffsysteme (DFE-Abgriffsysteme) und zugehörige Einrichtungen und Verfahren werden offenbart. Eine Einrichtung schließt Ausgangsknoten, um Ausgangssignale bereitzustellen, einen komplementären Metall-Oxid-Halbleiter (CMOS)-DFE-Abgriff, der elektrisch mit den Ausgangsknoten verbunden ist, und einen Stromintegrationssummierer, der elektrisch mit den Ausgangsknoten verbunden ist, ein. Der Stromintegrationssummierer soll die Ausgangsknoten auf ein Gleichtaktspannungspotenzial zurücksetzen.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNG
Diese Anmeldung beansprucht unter 35 U.S.C. § 119(e) den Nutzen der vorläufigen US-Patentanmeldung Nr. 63/198,871 , eingereicht am 19. November 2020 mit dem Titel „DECISION FEEDBACK EQUILIZATION TAPS AND CURRENT INTEGRATING SUMMERS AND RELATED SYSTEMS, METHODS, AND DEVICES“ deren gesamte Offenbarung hiermit durch Bezugnahme darauf hierin aufgenommen wird.
TECHNISCHES GEBIET
Diese Offenbarung bezieht sich allgemein auf Entscheidungsrückkopplungsabgriffe (DFE-Abgriffe) und Stromintegrationssummierer und genauer auf die Stromintegrationssummierer, die auf Gleichtaktspannungspotenziale anstatt auf Stromversorgungs-Spannungspotenziale zurückgesetzt werden.
STAND DER TECHNIK
Kanalverbindungen mit großer Reichweite, die mit hohen Datenraten arbeiten, weisen einen Verlust bei der Nyquist-Frequenz auf, die Inter-Symbol-Interferenz (ISI) verursachen kann und sich auf die Entscheidungsrückkopplung (DFE) verlassen kann, um den Verlust zu entzerren oder die ISI abzubrechen. Infolgedessen besteht ein Marktbedarf an Serialisierer-Deserialisierer-Vorrichtungen (SERDES-Vorrichtungen) mit hoher Datenrate, die DFE-Abgriffe einschließen, die mit schnellen Datenraten arbeiten.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Während diese Offenbarung mit Ansprüchen schließt, die bestimmte Beispiele besonders hervorheben und eindeutig beanspruchen, können verschiedene Merkmale und Vorteile von Beispielen innerhalb des Schutzumfangs dieser Offenbarung leichter aus der folgenden Beschreibung entnommen werden, wenn sie in Verbindung mit den beigefügten Zeichnungen gelesen wird, in denen:

1 ein Blockdiagramm eines Kommunikationssystems gemäß einigen Beispielen ist;
2 eine schematische Veranschaulichung eines komplementären Metall-Oxid-Halbleiter (CMOS)-Entscheidungsrückkopplungsabgriffsystems (DFE-Abgriffsystems) eines Empfängers des Kommunikationssystems von 1 gemäß einigen Beispielen ist;
3 eine Darstellung ist, die ein Taktsignal und eine Differenzausgabe des CMOS-DFE-Abgriffsystems von 2 veranschaulicht, gemäß einigen Beispielen; und
4 ein Flussdiagramm ist, das ein Verfahren zum Betreiben eines drahtlosen CMOS-DFE-Abgriffsystems gemäß einigen Beispielen veranschaulicht.

ART(EN) ZUM AUSFÜHREN DER ERFINDUNG
In der folgenden detaillierten Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil dieses Dokuments bilden und in denen zur Veranschaulichung spezifische Beispiele von Beispielen gezeigt sind, in denen die vorliegende Offenbarung praktiziert werden kann. Diese Beispiele sind hinreichend detailliert beschrieben, um es Durchschnittsfachleuten zu ermöglichen, die vorliegende Offenbarung in die Praxis umzusetzen. Es können jedoch auch andere hierin ermöglichte Beispiele genutzt werden, und Änderungen der Struktur, des Materials und des Prozesses können vorgenommen werden, ohne vom Schutzumfang der Offenbarung abzuweichen.
Die hierin dargestellten Veranschaulichungen sollen keine tatsächlichen Ansichten eines bestimmten Verfahrens oder Systems oder einer bestimmten Vorrichtung oder Struktur sein, sondern sind lediglich idealisierte Darstellungen, die zum Beschreiben der Beispiele der vorliegenden Offenbarung verwendet werden. In einigen Fällen können ähnliche Strukturen oder Komponenten in den verschiedenen Zeichnungen zur Vereinfachung für den Leser die gleiche oder eine ähnliche Nummerierung beibehalten; die Ähnlichkeit in der Nummerierung bedeutet jedoch nicht notwendigerweise, dass die Strukturen oder Komponenten in Größe, Zusammensetzung, Konfiguration oder einer anderen Eigenschaft identisch sind.
Die folgende Beschreibung kann Beispiele einschließen, um es Durchschnittsfachleuten zu ermöglichen, die offenbarten Beispiele auszuüben. Die Verwendung der Begriffe „beispielhaft“, „als Beispiel“ und „zum Beispiel“ bedeutet, dass die zugehörige Beschreibung erläuternd ist, und obwohl der Schutzumfang der Offenbarung die Beispiele und ihre rechtlichen Äquivalente umfassen soll, ist die Verwendung dieser Begriffe nicht dazu bestimmt, den Schutzumfang eines Beispiels oder dieser Offenbarung auf die spezifizierten Komponenten, Schritte, Merkmale, Funktionen oder dergleichen einzuschränken.
Es versteht sich von selbst, dass die Komponenten der Beispiele, wie sie hierin allgemein beschrieben und in der Zeichnung veranschaulicht sind, in einer Vielzahl unterschiedlicher Konfigurationen angeordnet und gestaltet werden können. Somit soll die folgende Beschreibung verschiedener Beispiele den Schutzumfang der vorliegenden Offenbarung nicht einschränken, sondern ist lediglich für verschiedene Beispiele repräsentativ. Während die verschiedenen Gesichtspunkte der Beispiele in den Zeichnungen dargestellt sein können, sind die Zeichnungen nicht notwendigerweise maßstabsgetreu gezeichnet, sofern nicht ausdrücklich angegeben.
Des Weiteren sind die gezeigten und beschriebenen spezifischen Implementierungen nur Beispiele und sollten nicht als die einzige Möglichkeit zur Implementierung der vorliegenden Offenbarung ausgelegt werden, sofern hierin nicht anders angegeben. Elemente, Schaltungen und Funktionen können in Blockdiagrammform gezeigt sein, um die vorliegende Offenbarung nicht durch unnötige Details undeutlich werden zu lassen. Umgekehrt sind gezeigte und beschriebene spezifische Implementierungen nur beispielhaft und sollten nicht als die einzige Möglichkeit zur Implementierung der vorliegenden Offenbarung ausgelegt werden, sofern hierin nicht anders angegeben. Außerdem sind Blockdefinitionen und die Aufteilung von Logik zwischen verschiedenen Blöcken beispielhaft für eine spezifische Implementierung. Es ist für den Durchschnittsfachmann ohne Weiteres ersichtlich, dass die vorliegende Offenbarung durch zahlreiche andere Aufteilungslösungen ausgeübt werden kann. Auf Details zu zeitlichen Erwägungen und dergleichen wurde größtenteils verzichtet, soweit solche Details für ein vollständiges Verständnis der vorliegenden Offenbarung nicht erforderlich sind und innerhalb der Fähigkeiten von Durchschnittsfachleuten liegen.
Der Durchschnittsfachmann wird verstehen, dass Informationen und Signale unter Verwendung einer Vielfalt verschiedener Technologien und Techniken dargestellt werden können. Einige Zeichnungen können Signale zur Übersichtlichkeit der Darstellung und Beschreibung als ein einzelnes Signal veranschaulichen. Ein Durchschnittsfachmann wird verstehen, dass das Signal einen Bus von Signalen darstellen kann, wobei der Bus eine Vielfalt von Bitbreiten aufweisen kann und die vorliegende Offenbarung auf einer beliebigen Anzahl von Datensignalen, einschließlich eines einzelnen Datensignals, implementiert werden kann.
Die verschiedenen veranschaulichenden logischen Blöcke, Module und Schaltungen, die in Verbindung mit den hierin offenbarten Beispielen beschrieben sind, können mit einem Universalprozessor, einem Spezialprozessor, einem Digitalsignalprozessor (DSP), einer integrierten Schaltung (IC), einer anwendungsspezifischen integrierten Schaltung (ASIC), einem feldprogrammierbaren Gate-Array (FPGA) oder einer anderen programmierbaren Logikvorrichtung, einer diskreten Gate- oder Transistorlogik, diskreten Hardwarekomponenten oder einer beliebigen Kombination davon, die zum Durchführen der hierin beschriebenen Funktionen ausgelegt sind, implementiert oder durchgeführt werden. Ein Universalprozessor (der hierin auch als Hostprozessor oder einfach als Host bezeichnet werden kann) kann ein Mikroprozessor sein, aber alternativ kann es sich auch um einen beliebigen herkömmlichen Prozessor, einen Controller, einen Mikrocontroller oder eine Zustandsmaschine handeln. Ein Prozessor kann auch als eine Kombination von Rechenvorrichtungen, wie eine Kombination aus einem DSP und einem Mikroprozessor, eine Vielzahl von Mikroprozessoren, ein oder mehrere Mikroprozessoren in Verbindung mit einem DSP-Kern oder eine beliebige andere derartige Konfiguration implementiert sein. Ein Universalcomputer einschließlich eines Prozessors wird als ein Spezialcomputer betrachtet, während der Universalcomputer dazu dient, Rechenanweisungen (z. B. einen Softwarecode) auszuführen, die sich auf Beispiele der vorliegenden Offenbarung beziehen.
Die Beispiele können in Bezug auf einen Prozess beschrieben sein, der als ein Flussdiagramm, ein Fließschema, ein Strukturdiagramm oder ein Blockdiagramm dargestellt ist. Obwohl ein Flussdiagramm Vorgangshandlungen als einen sequentiellen Prozess beschreiben kann, können viele dieser Handlungen in einer anderen Abfolge, parallel oder im Wesentlichen gleichzeitig durchgeführt werden. Außerdem kann die Reihenfolge der Handlungen geändert werden. Ein Prozess kann einem Verfahren, einem Thread, einer Funktion, einer Prozedur, einer Subroutine, einem Unterprogramm, einer anderen Struktur oder Kombinationen davon entsprechen. Des Weiteren können die hierin offenbarten Verfahren in Hardware, Software oder beidem implementiert werden. Bei Implementierung in Software können die Funktionen als eine oder mehrere Anweisungen oder als Code auf computerlesbaren Medien gespeichert oder übertragen werden. Computerlesbare Medien schließen sowohl Computerspeichermedien als auch Kommunikationsmedien, einschließlich aller Medien, welche die Übertragung eines Computerprogramms von einem Ort zu einem anderen unterstützen, ein.
Jede Bezugnahme auf ein Element hierin unter Verwendung einer Bezeichnung, wie „erste/r/s“, „zweite/r/s“ usw., schränkt die Menge oder Reihenfolge dieser Elemente nicht ein, es sei denn, eine solche Einschränkung wird ausdrücklich angegeben. Vielmehr können diese Bezeichnungen hierin als ein zweckmäßiges Verfahren zum Unterscheiden zwischen zwei oder mehr Elementen oder Instanzen eines Elements verwendet werden. Eine Bezugnahme auf ein erstes und ein zweites Element bedeutet also nicht, dass dort nur zwei Elemente eingesetzt werden dürfen oder dass das erste Element dem zweiten Element in irgendeiner Art und Weise vorausgehen muss. Außerdem kann ein Satz von Elementen, sofern nicht anders angegeben, ein oder mehrere Elemente einschließen.
Wie hierin verwendet, bedeutet der Begriff „im Wesentlichen“ in Bezug auf einen gegebenen Parameter, eine gegebene Eigenschaft oder eine gegebene Bedingung und schließt in einem für den Durchschnittsfachmann verständlichen Ausmaß ein, dass der gegebene Parameter, die gegebene Eigenschaft oder die gegebene Bedingung mit einem geringen Maß an Varianz, wie zum Beispiel innerhalb annehmbarer Fertigungstoleranzen, erfüllt ist. Beispielhaft kann in Abhängigkeit von dem bestimmten Parameter, der bestimmten Eigenschaft oder der bestimmten Bedingung, der bzw. die im Wesentlichen erfüllt ist, der Parameter, die Eigenschaft oder die Bedingung zu mindestens 90 % erfüllt, zu mindestens 95 % erfüllt oder sogar zu mindestens 99 % erfüllt sein.
Wie zuvor erwähnt, gibt es einen Marktbedarf an Serialisierer-Deserialisierer-Vorrichtungen (SERDES-Vorrichtungen) mit hoher Datenrate, die DFE-Abgriffe einschließen, die mit schnellen Datenraten arbeiten (z. B. 32 oder mehr Gigatransfers pro Sekunde). Eine Möglichkeit, die Geschwindigkeit von Abgriffen zu erhöhen, besteht darin, die DFE-Abgriffe mit mehr Leistung anzusteuern (z. B. um die Anstiegsgeschwindigkeit von Signalen zu erhöhen). Das Ansteuern der DFE-Abgriffe mit mehr Leistung würde jedoch die Leistungseffizienz verringern, insbesondere für hohe DFE-Designs mit hohen Abgriffzahlen. Um einen schnelleren Betrieb des DFE-Abgriffs zu ermöglichen, ohne eine solche Leistungseffizienzverringerung zu verursachen, kann ein Stromintegrationssummierer unter Verwendung eines Gleichtaktspannungspotenzials anstatt eines Leistungsversorgungs-Spannungspotenzials (z. B. eines Leistungsversorgungs-Hochspannungspotenzials VDD) zurückgesetzt werden. Das Gleichtaktspannungspotenzial kann im Wesentlichen auf der Mitte zwischen einem Leistungsversorgungs-Hochspannungspotenzial VDD und einem Leistungsversorgungs-Niederspannungspotenzial VSS eingestellt werden (z. B. bei im Wesentlichen 55 % einer Reichweite von dem Leistungsversorgungs-Niederspannungspotenzial VSS und dem Leistungsversorgungs-Hochspannungspotenzial VDD, das 0,55 Mal VDD betragen würde, wenn VSS null Volt beträgt, um einen beliebigen Spannungspotenzialabfall über einen Schalter zu berücksichtigen, der das Gleichtaktspannungspotenzial liefert). Als nicht einschränkende Beispiele kann VDD fünf Volt (5 V), 3,3 V, 1,5 Volt oder ein beliebiges anderes Spannungspotenzialniveau über VSS sein.
Stromintegrationssummierer mit Ausgangsknoten, die während einer Rücksetzphase auf ein Leistungsversorgungs-Spannungspotenzial (z. B. VDD) zurücksetzen, können bewirken, dass ein Ausgangsgleichtaktspannungspotenzial von einem Verhältnis eines Integrationsstroms zu einer Ausgangskapazität und dem Integrationszeitraum abhängt. Somit kann das Gleichtaktspannungspotenzial mit der Prozessspannungstemperatur (PVT) und der Datenrate variieren und kann eine Kalibrierung erfordern, um einen gewünschten Wert zu erreichen. Außerdem können Differenz- und Gleichtaktspannungspotenziale nur am Ende eines Einheitenintervall-Integrationszeitraums (1UI-Integrationszeitraums) (z. B. einer Bitperiode) gültig sein. Wenn außerdem ein Leistungsversorgungs-Spannungspotenzial verwendet wird, um den Stromintegrationssummierer zurückzusetzen, tragen DFE-Abgriffe sowohl einen Signalstrom (Differenzstrom) als auch einen Gleichtaktstrom. Vorrichtungen (z. B. Transistoren) dieser DFE-Abgriffe sind so bemessen, dass sie sowohl den Signalstrom als auch den Gleichtaktstrom tragen, was die Verwendung von ausreichend großen Vorrichtungen erfordert, um das Schalten eines relativ großen Stroms aufzunehmen. Wie hierin verwendet, beziehen sich die Begriffe „Größe“ und „bemessen“, wenn sie unter Bezugnahme auf einen Transistor verwendet werden, auf eine Größe eines Gates des Transistors, insbesondere die Breite des Gates. Die relativ große Größe der Vorrichtungen, um sowohl den Signalstrom als auch den Gleichtaktstrom aufzunehmen, kann die Betriebsgeschwindigkeit (z. B. Schaltgeschwindigkeit) der Vorrichtungen begrenzen. Außerdem kann der relativ große Strom (einschließlich sowohl des Signal- und des Gleichtaktstroms) selbst die Betriebsgeschwindigkeit der Vorrichtungen begrenzen und eine relativ große Leistungsmenge verbrauchen.
Verschiedene hierin offenbarte Beispiele sind auf komplementäre Metall-Oxid-Halbleiter-Abgriffe (CMOS-Abgriffe) für eine DFE mit einem Stromintegrationssummierer gerichtet. Die hierin offenbarten CMOS-DFE-Abgriffe setzen auf ein gewünschtes Gleichtaktspannungspotenzial für den Stromintegrationssummierer anstatt auf Leistungsversorgungs-Spannungspotenzial zurück. Infolgedessen können die DFE-Abgriffe im Wesentlichen nur Signalstrom und wenig oder keinen Gleichtaktstrom tragen. Da die Vorrichtungen der DFE-Abgriffe im Wesentlichen nur den Signalstrom und wenig oder keinen Gleichtaktstrom tragen, können die in DFE-Abgriffen der vorliegenden Offenbarung verwendeten Vorrichtungen weniger Strom tragen als diejenigen der DFE-Abgriffe, die in Verbindung mit Leistungsversorgungs-Spannungspotenzial-Zurücksetzungen von Stromintegrationssummierem verwendet werden. Folglich können verschiedene hierin offenbarte Beispiele Vorrichtungen der DFE-Abgriffe einschließen, die kleiner sind als diejenigen der DFE-Abgriffe, die in Verbindung mit Leistungsversorgungs-Spannungspotenzial-Zurücksetzungen von Stromintegrationssummierem verwendet werden. Die relativ kleine Größe der Vorrichtungen der DFE-Abgriffe gemäß hierin offenbarten Beispielen kann einen schnelleren Betrieb aufweisen und aufgrund der kleinen Größe und aufgrund der kleineren Ströme, die dadurch umgeschaltet werden, weniger Leistung verbrauchen. Darüber hinaus erfordern hierin offenbarte Beispiele möglicherweise keine Kalibrierung für das ausgegebene Gleichtaktspannungspotenzial.
Die hierin offenbarten CMOS-DFE-Abgriff-Designs können in Hochgeschwindigkeits-Empfängervorrichtungen verwendet werden. Als nicht einschränkendes Beispiel können die hierin offenbarten CMOS-DFE-Abgriff-Designs in Hochgeschwindigkeits-SERDES-Vorrichtungen (z. B. Hochgeschwindigkeits-Datenkommunikationsempfängern) verwendet werden. Als spezifisches, nicht einschränkendes Beispiel können die hierin offenbarten CMOS-DFE-Abgriff-Designs in Empfängern von „Peripheral Component Interconnect Express“ (PCIe) der Generation fünf verwendet werden, die bei 32 Gigatransfers pro Sekunde (GT/s) arbeiten können.
1 ist ein Blockdiagramm eines Kommunikationssystems 100 gemäß einigen Beispielen. Das Kommunikationssystem 100 schließt einen Sender 102, einen Empfänger 106 und einen Kommunikationskanal 104 ein, der den Sender 102 elektrisch mit dem Empfänger 106 verbindet. In einigen Beispielen ist der Empfänger 106 ein Empfänger des „Peripheral Communication Interface Express“ (PCIe-Empfänger). Der Empfänger 106 empfängt über den Kommunikationskanal 104 ein Eingangssignal 108 von dem Sender 102. Der Empfänger 106 schließt ein CMOS-DFE-Abgriffsystem 200 ein. Wie unter Bezugnahme auf 2 ausführlicher erörtert wird, schließt das CMOS-DFE-Abgriffsystem 200 einen Stromintegrationssummierer ein, um Ausgangsknoten 110 des CMOS-DFE-Abgriffsystems 200 auf ein Gleichtaktspannungspotenzial zurückzusetzen, das im Wesentlichen auf der Hälfte zwischen einem Leistungsversorgungs-Hochspannungspotenzial und einem Leistungsversorgungs-Niederspannungspotenzial liegt.
2 ist eine schematische Veranschaulichung der Schaltung des CMOS-DFE-Abgriffsystems 200 des Empfängers 106 des Kommunikationssystems 100 von 1 gemäß einigen Beispielen. Das CMOS-DFE-Abgriffsystem 200 schließt die Ausgangsknoten 110, einen Stromintegrationssummierer 202 und einen CMOS-DFE-Abgriff 204 ein. Der Stromintegrationssummierer 202 und der CMOS-DFE-Abgriff 204 sind elektrisch mit den Ausgangsknoten 110 verbunden, wobei die Ausgangsknoten 110 jeweils mit jeweiligen Kondensatoren C elektrisch verbunden sind. Der Stromintegrationssummierer 202 soll die Ausgangsknoten 110 auf ein Gleichtaktspannungspotenzial VCM zurücksetzen.
Der Stromintegrationssummierer 202 schließt sowohl Pull-up-Stromquellen 210 als auch Pull-down-Stromquellen 208 ein. Die Pull-up-Stromquellen 210 können Pull-up-Vorspannungsströme I_BIAS-UP beziehen, und die Pull-down-Stromquellen 208 können Pull-down-Vorspannungsströme I_BIAS-DOWN beziehen. Die Ausgangsknoten 110 sind jeweils zwischen jeweiligen der Pull-up-Stromquellen 210 und der Pull-down-Stromquellen 208 elektrisch verbunden. Dementsprechend kann der Stromintegrationssummierer 202 im Wesentlichen immer einen festen statischen Strom ziehen (z. B. zwei Mal I_bias-up) im Gegensatz zu einem Stromintegrationssummierer, der auf ein Leistungsversorgungs-Spannungspotenzial (z. B. ein Leistungsversorgungs-Hochspannungspotenzial VDD) zurücksetzt. Dieser feste statische Strom kann jedoch aufgrund von relativ niedrigeren Strömen kompensiert werden, die durch den CMOS-DFE-Abgriff 204 gezogen werden, insbesondere wenn das CMOS-DFE-Abgriffsystem 200 eine große Anzahl von Abgriffen einschließt.
Der Stromintegrationssummierer 202 schließt auch Transistoren N7 und N8 ein, die jeweils zwischen den Pull-up-Stromquellen 210 und den Pull-down-Stromquellen 208 elektrisch verbunden sind. Gate-Anschlüsse der Transistoren N7 und N8 empfangen das Eingangssignal 108, das ein Differenzsignal ist. Die Ausgangsknoten 110 sind jeweils zwischen den Pull-up-Stromquellen 210 und den Transistoren N7 und N8 elektrisch verbunden.
Der Stromintegrationssummierer 202 schließt einen Gleichtaktspannungspotenzial-VCM-Knoten 212 ein, der selektiv mit jedem der Ausgangsknoten 110 elektrisch verbindbar ist, als Reaktion auf ein Taktsignal CLKB. Als nicht einschränkendes Beispiel kann der Stromintegrationssummierer 202 elektrisch steuerbare Schalter 214a, 214b einschließen, die jeweils elektrisch von den Ausgangsknoten 110 mit dem Gleichtaktspannungspotenzial-VCM-Knoten 212 verbunden sind. Der Stromintegrationssummierer 202 schließt auch einen elektrisch steuerbaren Schalter 214c ein, der elektrisch von einem der Ausgangsknoten 110 mit einem anderen der Ausgangsknoten 110 verbunden ist. Ein Differenzschalter, wie der elektrisch steuerbare Schalter 214c, ist wirksamer beim Zurücksetzen des Differenzsignals für eine gegebene Schaltergröße als die elektrisch steuerbaren Gleichtaktschalter 214a, 214b allein. In Abwesenheit des elektrisch steuerbaren Schalters 214c können die elektrisch steuerbaren Schalter 214a, 214b viermal größer sein als mit dem elektrisch steuerbaren Schalter 214c. Als nicht einschränkendes Beispiel können die elektrisch steuerbaren Schalter 214a bis 214c Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) sein. Die elektrisch steuerbaren Schalter 214a bis 214c werden unter Verwendung des Taktsignals CLKB gesteuert (z. B. kann das Taktsignal CLKB an Gate-Anschlüssen von MOSFETs bereitgestellt werden, die für die elektrisch steuerbaren Schalter 214a bis 214c verwendet werden).
Der Stromintegrationssummierer 202 arbeitet abwechselnd in einem Integriermodus und in einem Rücksetzmodus. Während des Integriermodus hält der Stromintegrationssummierer 202 ein erstes Ausgangssignal 206 auf einem ersten der Ausgangsknoten 110 höher als das Gleichtaktspannungspotenzial VCM und ein zweites Ausgangssignal 216 auf einem zweiten der Ausgangsknoten 110 niedriger als das Gleichtaktspannungspotenzial VCM für im Wesentlichen eine Gesamtheit des Integriermodus aufrecht. Während des Rücksetzmodus setzt der Stromintegrationssummierer 202 die Ausgangsknoten 110 auf das Gleichtaktspannungspotenzial VCM zurück, indem die elektrisch steuerbaren Schalter 214a bis 214c geschlossen werden. In einigen Beispielen ist das Gleichtaktspannungspotenzial VCM im Wesentlichen auf der Hälfte zwischen dem Leistungsversorgungs-Hochspannungspotenzial VDD und dem Leistungsversorgungs-Niederspannungspotenzial VSS. In einigen Beispielen ist das Gleichtaktspannungspotenzial VCM im Wesentlichen bei 55 % des Weges von der Leistungsversorgungs-Niederspannungspotenzial VSS zu dem Leistungsversorgungs-Hochspannungspotenzial VDD, um jeden Spannungspotenzialabfall über die elektrisch steuerbaren Schalter 214a bis 214c aufzunehmen.
Der CMOS-DFE-Abgriff 204 schließt Transistoren N1 bis N6, P1 bis P6 ein. Der CMOS-DFE-Abgriff 204 schließt auch sowohl eine Pull-up-Stromquelle 218 ein, die einen Strom ΔI_UP bezieht, und eine Pull-down-Stromquelle 220, die einen Strom ΔI_DOWN bezieht, ein. Die Transistoren P1 bis P6 können Pull-up-Transistoren (z. B. P-Typ-Metall-Oxid-Halbleiter-Feldeffekttransistoren) sein. Die Transistoren P3 und P4 können ein Paar Pull-up-Transistoren sein, und die Transistoren P5 und P6 können auch ein Paar Pull-up-Transistoren sein. Die Transistoren N1 bis N6 können Pull-down-Transistoren (z. B. N-Typ-Metall-Oxid-Halbleiter-Feldeffekttransistoren) sein. Die Transistoren N3 und N4 können ein Paar Pull-down-Transistoren sein, und die Transistoren N5 und N6 können auch ein Paar Pull-down-Transistoren sein.
Die Pull-up-Stromquelle 218 ist elektrisch von einem Leistungsversorgungs-Hochspannungspotenzialknoten VDD mit Source-Anschlüssen der Transistoren P1 und P2 verbunden. Source-Anschlüsse der Transistoren P3 und P4 sind elektrisch mit einem Drain-Anschluss des Transistors P1 verbunden. Drain-Anschlüsse der Transistoren P3 und P4 sind jeweils mit den Ausgangsknoten 110 elektrisch verbunden. Source-Anschlüsse der Transistoren P5 und P6 sind elektrisch mit einem Drain-Anschluss des Transistors P2 verbunden. Drain-Anschlüsse der Transistoren P5 und P6 sind jeweils mit den Ausgangsknoten 110 elektrisch verbunden.
Die Pull-down-Stromquelle 220 ist elektrisch von einem -Leistungsquellen-Niederspannungspotenzial-Knoten VSS mit Source-Anschlüssen der Transistoren N1 und N2 verbunden. Source-Anschlüsse der Transistoren N3 und N4 sind elektrisch mit einem Drain-Anschluss des Transistors N1 verbunden. Drain-Anschlüsse der Transistoren N3 bzw. N4 sind mit den Ausgangsknoten 110 elektrisch verbunden, wobei der Drain-Anschluss des Transistors N3 elektrisch mit dem Drain-Anschluss des Transistors P3 verbunden ist, und der Drain-Anschluss des Transistors N4 elektrisch mit dem Drain-Anschluss des Transistors P4 verbunden ist. Source-Anschlüsse der Transistoren N5 und N6 sind elektrisch mit einem Drain-Anschluss des Transistors N2 verbunden. Drain-Anschlüsse der Transistoren N5 bzw. N6 sind mit den Ausgangsknoten 110 elektrisch verbunden, wobei der Drain-Anschluss des Transistors N5 elektrisch mit dem Drain-Anschluss des Transistors P5 verbunden ist, und der Drain-Anschluss des Transistors N6 elektrisch mit dem Drain-Anschluss des Transistors P6 verbunden ist. Dementsprechend schließen die Paare von Pull-up-Transistoren (P3 und P4, und P5 und P6) Pull-up-Drain-Anschlüsse ein, und die Paare von Pull-down-Transistoren (N3 und N4, N5 und N6) schließen Pull-down-Drain-Anschlüsse ein. Die Pull-down-Drain-Anschlüsse sind elektrisch mit den Pull-up-Drain-Anschlüssen verbunden, und die Pull-down-Drain-Anschlüsse und die Pull-up-Drain-Anschlüsse sind jeweils elektrisch mit den Ausgangsknoten 110 verbunden.
Gate-Anschlüsse der Transistoren N1 und P1 können elektrisch miteinander verbunden sein. Ein Abgriffsignal TAP kann den Gate-Anschlüssen der Transistoren N1 und P1 bereitgestellt werden. Gate-Anschlüsse der Transistoren N2 und P2 können auch elektrisch miteinander verbunden sein. Ein Abgriffsignal TAPB kann den Gate-Anschlüssen der Transistoren N2 und P2 bereitgestellt werden. Gate-Anschlüsse der Transistoren N3, N6, P4 und P5 können elektrisch miteinander verbunden sein. Ein Signal D kann den Gate-Anschlüssen der Transistoren N3, N6, P4 und P5 bereitgestellt werden. Gate-Anschlüsse der Transistoren N4, N5, P3 und P6 können elektrisch miteinander verbunden sein. Ein Signal DB kann den Gate-Anschlüssen der Transistoren N4, N5, P3 und P6 bereitgestellt werden. Das Signal D stellt das Verlaufsbit dar und das Signal DB stellt das Komplement des Verlaufsbits dar. Die Signale TAP bzw. TAPB steuern jeweils die Polarität der durchzuführenden Entzerrung.
Die Transistoren N1 bis N6, P1 bis P6 des CMOS-DFE-Abgriffs 204 sind so bemessen, dass sie im Wesentlichen nur Signalstrom tragen (z. B. bemessen sind, um einen Signalstrom, aber keinen Gleichtaktstrom, aufzunehmen). Dementsprechend sind die Transistoren N1 bis N6, P1 bis P6 des CMOS-DFE-Abgriffs 204 kleiner als diejenigen, die in einem DFE-Abgriffsystem verwendet würden, das einen Stromintegrationssummierer aufweist, der auf ein Leistungsversorgungs-Spannungspotenzial zurücksetzt. Da der CMOS-DFE-Abgriff 204 im Wesentlichen nur den Signalstrom und wenig bis keinen Gleichtaktstrom trägt, wird ein kleinerer Strom durch den CMOS-DFE-Abgriff 204 verglichen mit dem eines DFE-Angriffs, der einen Stromintegrationssummierer aufweist, der auf ein Leistungsversorgungs-Spannungspotenzial zurückgesetzt wird, übertragen.
Eine Abgriffgewichtung des CMOS-DFE-Abgriffs 204 kann definiert sein als: $A b g r i f f g e w i c h t u n g = ((Δ I_{U P} + Δ I_{D O W N}) * 1 U I) / C,$
wobei C die Kapazität der Kondensatoren C auf jedem der Ausgangsknoten 110 ist. Eine Rückkopplungsschleife kann verwendet werden, um das Gleichtaktspannungspotenzial VCM zu erzeugen. Zum Beispiel kann der Gleichtaktspannungspotenzialknoten 212 elektrisch mit einem Ausgangsanschluss eines Operationsverstärkers 222 verbunden sein, ein nicht invertierender Eingangsanschluss des Operationsverstärkers 222 kann mit einem Referenz-Gleichtaktspannungspotenzial VCM_REF bereitgestellt werden, und ein invertierender Eingangsanschluss des Operationsverstärkers 222 kann durch Widerstände 224 elektrisch mit den Ausgangsknoten 110 verbunden sein. Der Operationsverstärker 222 kann das Gleichtaktspannungspotenzial VCM erzeugen, indem er den Gleichtaktspannungspotenzialknoten 212 auf das Referenz-Gleichtaktspannungspotenzial VCM_REF ansteuert, das unter Verwendung einer Widerstands-Spannungsteilerschaltung bereitgestellt werden kann. Das Gleichtaktspannungspotenzial VCM kann gültig sein (z. B. im Wesentlichen gleich dem Referenz-Gleichtaktspannungspotenzial VCM_REF) zu jedem Zeitpunkt, falls ΔI_UP und ΔI_DOWN übereinstimmen. Eine analoge Schleife (z. B. eine Rückkopplungsschleife) kann ΔI_UP und ΔI_DOWNB zwingen, mindestens im Wesentlichen gleich zueinander zu sein. Außerdem erfordert das CMOS-DFE-Abgriffsystem 200 möglicherweise kein Kalibrierungsschema für das Ausgangsgleichtaktspannungspotenzial VCM, da die analoge Schleife das Gleichtaktspannungspotenzial VCM regulieren kann.
3 ist ein Diagramm 300, das ein Taktsignal 302 (z. B. CLKB in 2) und ein Differenzausgangssignal 304 (z. B. die Differenz zwischen dem ersten Ausgangssignal 206 und dem zweiten Ausgangssignal 216 von 2) des CMOS-DFE-Abgriffsystems 200 von 2 gemäß einigen Beispielen veranschaulicht. Unter Bezugnahme auf 2 und 3 zusammen arbeitet das CMOS-DFE-Abgriffsystem 200 in einem Integriermodus 306, der während eines Logikniveau-Hochspannungspotenzials (z. B. im Wesentlichen VDD) des Taktsignals 302 auftreten kann, so dass die elektrisch steuerbaren Schalter 214a bis 214c offen sind. Das CMOS-DFE-Abgriffsystem 200 arbeitet auch in einem Rücksetzmodus 308 während eines Logikniveau-Niederspannungspotenzials (z. B. im Wesentlichen VSS) des Taktsignals 302, sodass die elektrisch steuerbaren Schalter 214a bis 214c geschlossen sind. Das Taktsignal 302 kann während des Rücksetzmodus 308 den Stromintegrationssummierer 202 elektrisch steuern, um die Ausgangsknoten 110 elektrisch mit einem Gleichtaktspannungspotenzial VCM zu verbinden, anstatt mit einem Leistungsversorgungs-Spannungspotenzial (z. B. VDD). Außerdem kann das Taktsignal 302 während des Integriermodus 306 den Stromintegrationssummierer 202 elektrisch steuern, um den Stromintegrationssummierer 202 von dem Gleichtaktspannungspotenzial VCM zu trennen.
Das Differenzausgangssignal 304 schließt das erste Ausgangssignal 206 und das zweite Ausgangssignal 216 ein, die in dem CMOS-DFE-Abgriffsystem 200 von 2 veranschaulicht sind. Während des Rücksetzmodus 308 können das erste Ausgangssignal 206 und das zweite Ausgangssignal 216 auf das Gleichtaktspannungspotenzial VCM zurückgesetzt werden, da der Stromintegrationssummierer 202 auf das Gleichtaktspannungspotenzial VCM zurücksetzt. Während des Integriermodus 306 kann das erste Ausgangssignal 206 auf eine erstes Niveau 310 geladen werden, das größer als das Gleichtaktspannungspotenzial VCM ist. Außerdem kann während des Integriermodus 306 das zweite Ausgangssignal OUTN auf ein zweites Niveau 312 entladen werden, das kleiner als das Gleichtaktspannungspotenzial VCM ist. Der Stromintegrationssummierer 202 kann das Spannungspotenzial des Eingangssignals 108 in einen Differenzstrom zu/von den Ausgangsknoten 110 umwandeln, der die Kondensatoren C gemäß dem ersten Ausgangssignal 206 und dem zweiten Ausgangssignal 216 laden kann.
Es wird darauf hingewiesen, dass das Gleichtaktspannungspotenzial VCM zu einem beliebigen Zeitpunkt während des Integriermodus 306 gültig ist, da das erste Ausgangssignal 206 während des Integriermodus 306 im Wesentlichen immer größer ist als das Gleichtaktspannungspotenzial VCM und das zweite Ausgangssignal 216 während des Integriermodus 306 im Wesentlichen immer kleiner ist als das Gleichtaktspannungspotenzial VCM. Infolgedessen hängt das Gleichtaktspannungspotenzial VCM des CMOS-DFE-Abgriffsystems 200 von 2 nicht von dem Integrationsstrom oder der Datenrate ab und das Gleichtaktspannungspotenzial VCM braucht nicht kalibriert zu werden. Vielmehr kann das Gleichtaktspannungspotenzial VCM mit einer analogen Schleife verwaltet werden, um eine Stromnichtübereinstimmung zwischen ΔI_UP und ΔI_DOWN zu reduzieren. Die Ausgangssignale 206, 216 an den Ausgangsknoten 110 sind daher Differenzsignale ohne Gleichtaktkomponente. Die Transistoren N1 bis N6, P1 bis P6 des CMOS-DFE-Abgriffs 204 können einen kleineren Strom als diejenigen eines CMOS-DFE-Abgriffsystems schalten, das auf ein Stromversorgungs-Spannungspotenzial zurückgesetzt wird, und können somit kleiner und schneller sein.
Das CMOS-DFE-Abgriffsystem 200, das einen CMOS-DFE-Abgriff 204 mit Rücksetzen auf eine gewünschte VCM einschließt, kann schneller arbeiten als ein CMOS-DFE-Abgriffsystem mit Rücksetzen auf ein Leistungsversorgungs-Spannungspotenzial, ohne einen Leistungsabfall zu verursachen (z. B. ohne den CMOS-DFE-Abgriff 204 mit mehr Leistung anzusteuern). Außerdem ist das Ausgangs-Gleichtaktspannungspotenzial VCM im Wesentlichen zu jedem Zeitpunkt gültig, da die Nichtübereinstimmung zwischen Pull-up- und Pull-down-Strömen mit Rückkopplung in einer analogen Schleife reduziert werden kann. Genauer gesagt wird ein Durchschnitt einer Summe der Ströme in der Rückkopplungsschleife, die das Gleichtaktspannungspotenzial VCM bereitstellt, auf null gezwungen. Dementsprechend wird ein Gleichtaktspannungspotenzial-Kalibrierungsschema umgangen. Dies steht im Gegensatz zu einem CMOS-DFE-Abgriffsystem, das auf ein Stromversorgungs-Spannungspotenzial zurückgesetzt wird, in dem der Gleichtaktspannungspotenzial VCM nur an einem Ende des 1UI eines Integriermodus gültig ist. Im Gegensatz zu hierin offenbarten Beispielen hängt das Gleichtaktspannungspotenzial in einem Beispiel, in dem das CMOS-DFE-Abgriffsystem auf ein Leistungsversorgungs-Spannungspotenzial zurückgesetzt wird, von dem Integrationsstrom, der Datenrate und der Kapazität ab und muss kalibriert werden. Außerdem würden im Gegensatz zu hierin offenbarten Beispielen, die entsprechenden Abgriffvorrichtungen (Transistoren) einen relativ großen Strom schalten, was erfordern würde, dass die Transistoren des Abgriffs relativ groß sind, was die Geschwindigkeit begrenzen und ihre Leistungsanforderungen erhöhen würde.
4 ist ein Flussdiagramm, das ein Verfahren 400 zum Betreiben eines CMOS-DFE-Abgriffsystems (z. B. des CMOS-DFE-Abgriffsystems 200 von 2) gemäß einigen Ausführungsformen veranschaulicht. Bei Vorgang 402 schließt das Verfahren 400 ein Bereitstellen eines Gleichtaktspannungspotenzials (z. B. des Gleichtaktspannungspotenzials VCM von 2) an einen Gleichtaktspannungspotenzialknoten (z. B. den Gleichtaktspannungspotenzialknoten 212 von 2) ein.
Bei Vorgang 404 schließt das Verfahren 400 ein Wechseln zwischen einem Integriermodus (z. B. dem Integriermodus 306 von 3) und einem Rücksetzmodus (z. B. dem Rücksetzmodus 308 von 3) als Reaktion auf ein Taktsignal (z. B. das Taktsignal CLKB von 2, das Taktsignal 302 von 3) ein. Als nicht einschränkendes Beispiel kann, wenn das Taktsignal auf einem hohen Logikniveau liegt, das CMOS-DFE-Abgriffsystem in einer Integrationsphase arbeiten, und wenn das Taktsignal auf einem niedrigen Logikniveau liegt, kann das CMOS-DFE-Abgriffsystem in einem Rücksetzmodus arbeiten.
Bei Vorgang 406 schließt das Verfahren 400 elektrisch isolierende Ausgangsknoten (z. B. die Ausgangsknoten 110 von 1 und 2) des CMOS-DFE-Abgriffsystems aus dem Gleichtaktspannungspotenzialknoten in dem Integriermodus des CMOS-DFE-Abgriffsystems ein.
Bei Vorgang 408 schließt das Verfahren 400 ein elektrisches Verbinden der Ausgangsknoten des CMOS-DFE-Abgriffsystems mit dem Gleichtaktspannungspotenzialknoten in dem Rücksetzmodus des CMOS-DFE-Abgriffsystems ein. In einigen Beispielen schließt das elektrische Verbinden der Ausgangsknoten des CMOS-DFE-Abgriffsystems mit dem Gleichtaktspannungspotenzialknoten ein Schließen der elektrisch steuerbaren Schalter ein, um bei Vorgang 410 die Ausgangsknoten elektrisch mit dem Gleichtaktspannungspotenzialknoten zu verbinden.
AUSFÜHRUNGSBEISPIELE
Es folgt eine nicht erschöpfende, nicht einschränkende Liste von Beispielen. Bei nicht jedem der nachstehend aufgeführten Beispiele wird ausdrücklich und einzeln angegeben, dass es mit allen anderen der nachstehend aufgeführten Beispiele und vorstehend erörterten Beispiele kombinierbar ist. Es ist jedoch vorgesehen, dass diese Beispiele mit allen anderen Beispielen kombinierbar sind, es sei denn, es wäre für den Durchschnittsfachmann offensichtlich, dass die Beispiele nicht kombinierbar sind.
Beispiel 1: Einrichtung, umfassend Ausgangsknoten, um Ausgangssignale bereitzustellen, einen Entscheidungsrückkopplungsabgriff (DFE-Abgriff) eines komplementären Metall-Oxid-Halbleiters (CMOS), der elektrisch mit den Ausgangsknoten verbunden ist, und einen Stromintegrationssummierer, der elektrisch mit den Ausgangsknoten verbunden ist, wobei der Stromintegrationssummierer die Ausgangsknoten auf ein Gleichtaktspannungspotenzial zurücksetzt.
Beispiel 2: Einrichtung von Beispiel 1, wobei der Stromintegrationssummierer sowohl Pull-up-Stromquellen als auch Pull-down-Stromquellen einschließt und die Ausgangsknoten jeweils zwischen den Pull-up-Stromquellen und den Pull-down-Stromquellen elektrisch verbunden sind.
Beispiel 3: Einrichtung nach einem der Beispiele 1 und 2, wobei der Stromintegrationssummierer einen Gleichtaktspannungspotenzialknoten einschließt, der selektiv elektrisch mit den Ausgangsknoten verbindbar ist.
Beispiel 4: Einrichtung von Beispiel 3, wobei der Stromintegrationssummierer elektrisch steuerbare Schalter einschließt, die elektrisch von den Ausgangsknoten mit dem Gleichtaktspannungspotenzialknoten und von einem der Ausgangsknoten mit einem anderen der Ausgangsknoten verbunden sind.
Beispiel 5: Einrichtung von Beispiel 4, wobei die elektrisch steuerbaren Schalter unter Verwendung eines Taktsignals gesteuert werden.
Beispiel 6: Einrichtung nach einem der Beispiele 1 bis 5, wobei während eines Integriermodus der Stromintegrationssummierer ein erstes Ausgangssignal der Ausgangssignale höher als das Gleichtaktspannungspotenzial und ein zweites Ausgangssignal der Ausgangssignale niedriger als das Gleichtaktspannungspotenzial für im Wesentlichen eine Gesamtheit des Integriermodus aufrechterhalten soll.
Beispiel 7: Einrichtung nach einem der Beispiele 1 bis 6, wobei Transistoren des CMOS-DFE-Abgriffs so bemessen sind, dass sie einen Signalstrom, aber keinen Gleichtaktstrom, aufnehmen.
Beispiel 8: Einrichtung nach einem der Beispiele 1 bis 7, wobei der CMOS-DFE-Abgriff sowohl eine Pull-up-Stromquelle als auch eine Pull-down-Stromquelle einschließt.
Beispiel 9: Einrichtung nach einem der Beispiele 1 bis 8, wobei das Gleichtaktspannungspotenzial im Wesentlichen auf der Hälfte zwischen einem Leistungsversorgungs-Hochspannungspotenzial und einem Leistungsversorgungs-Niederspannungspotenzial liegt.
Beispiel 10: Verfahren zum Betreiben eines komplementären Metall-Oxid-Halbleiter(CMOS) -Entscheidungsrückkopplungsabgriffsystems (DFE-Abgriffsystems), wobei das Verfahren ein Bereitstellen eines Gleichtaktspannungspotenzials im Wesentlichen auf der Hälfte zwischen einem Leistungsversorgungs-Niederspannungspotenzial und einem Leistungsversorgungs-Hochspannungspotenzial an einen Gleichtaktspannungspotenzialknoten, ein elektrisches Isolieren von Ausgangsknoten des CMOS-DFE-Abgriffsystems von dem Gleichtaktspannungspotenzialknoten in einem Integriermodus des CMOS-DFE-Abgriffsystem und ein elektrisches Verbinden der Ausgangsknoten des CMOS-DFE-Abgriffsystems mit dem Gleichtaktspannungspotenzialknoten in einem Rücksetzmodus des CMOS-DFE-Abgriffsystem umfasst.
Beispiel 11: Verfahren von Beispiel 10, wobei das elektrische Verbinden der Ausgangsknoten des CMOS-DFE-Abgriffsystems mit dem Gleichtaktspannungspotenzialknoten ein Schließen elektrisch steuerbarer Schalter umfasst, um die Ausgangsknoten elektrisch mit dem Gleichtaktspannungspotenzialknoten zu verbinden.
Beispiel 12: Verfahren nach einem der Beispiele 10 und 11, umfassend ein Wechseln zwischen dem Integriermodus und dem Rücksetzmodus als Reaktion auf ein Taktsignal.
Beispiel 13: Einrichtung, umfassend einen Empfänger, um über einen Kommunikationskanal ein Eingangssignal von einem Sender zu empfangen, wobei der Empfänger ein Entscheidungsrückkopplungsabgriffsystem (DFE-Abgriffsystem) eines komplementären Metall-Oxid-Halbleiters (CMOS) einschließt, wobei das CMOS-DFE-Abgriffsystem einen Stromintegrationssummierer einschließt, um Ausgangsknoten des CMOS-DFE-Abgriffsystems zu einem Gleichtaktspannungspotenzial zurückzusetzen, das im Wesentlichen in der Mitte zwischen einem Leistungsversorgungs-Hochspannungspotenzial und einem Leistungsversorgungs-Niederspannungspotenzial liegt.
Beispiel 14: Einrichtung von Beispiel 13, wobei der Empfänger ein „Peripheral Communication Interface Express“-Empfänger ist.
Beispiel 15: Einrichtung nach einem der Beispiele 13 und 14, wobei das CMOS-DFE-Abgriffsystem einen CMOS-DFE-Abgriff einschließt, der elektrisch mit den Ausgangsknoten verbunden ist.
Beispiel 16: Einrichtung von Beispiel 15, wobei der CMOS-DFE-Abgriff Paare von Pull-up-Transistoren, die Pull-up-Drain-Anschlüsse einschließen, und Paare von Pull-down-Transistoren, die Pull-down-Drain-Anschlüsse einschließen, einschließt, wobei die Pull-down-Drain-Anschlüsse mit den Pull-up-Drain-Anschlüssen elektrisch verbunden sind, wobei die Pull-down-Drain-Anschlüsse und die Pull-up-Drain-Anschlüsse mit den Ausgangsknoten elektrisch verbunden sind.
Beispiel 17: Einrichtung nach einem der Beispiele 13 bis 16, wobei der Stromintegrationssummierer elektrisch steuerbare Schalter einschließt, die elektrisch von einem Gleichtaktspannungspotenzialknoten mit den Ausgangsknoten verbunden sind.
Beispiel 18: Einrichtung von Beispiel 17, wobei der Stromintegrationssummierer einen elektrisch steuerbaren Schalter einschließt, um die Ausgangsknoten selektiv elektrisch zu verbinden.
Beispiel 19: Einrichtung von Beispiel 18, wobei die elektrisch steuerbaren Schalter und der elektrisch steuerbare Schalter als Reaktion auf ein Taktsignal gesteuert werden.
Beispiel 20: CMOS-DFE-Abgriffsystem, umfassend Ausgangsknoten, die konfiguriert sind, um Ausgangssignale bereitzustellen, einen CMOS-DFE-Abgriff, der elektrisch mit den Ausgangsknoten verbunden ist, und einen Stromintegrationssummierer, der elektrisch mit dem CMOS-DFE-Abgriff und den Ausgangsknoten verbunden ist, wobei der Stromintegrationssummierer konfiguriert ist, um Ausgangsknoten des CMOS-DFE-Abgriffsystems auf ein Gleichtaktspannungspotenzial zurückzusetzen.
Beispiel 21: CMOS-DFE-Abgriffsystem von Beispiel 20, wobei der Stromintegrationssummierer sowohl Pull-up-Stromquellen als auch Pull-down-Stromquellen einschließt.
Beispiel 22: CMOS-DFE-Abgriffsystem gemäß einem der Beispiele 20 und 21, wobei der Stromintegrationssummierer einen Gleichtaktspannungspotenzialknoten einschließt, der selektiv mit den Ausgangsknoten als Reaktion auf ein Taktsignal elektrisch verbindbar ist.
Beispiel 23: CMOS-DFE-Abgriffsystem gemäß einem der Beispiele 20 bis 22, wobei während eines Integriermodus der Stromintegrationssummierer konfiguriert ist, um ein erstes Ausgangssignal der Ausgangssignale, höher als das Gleichtaktspannungspotenzial und ein zweites Ausgangssignal der Ausgangssignale niedriger als das Gleichtaktspannungspotenzial für im Wesentlichen den gesamten Integriermodus aufrechtzuerhalten.
Beispiel 24: CMOS-DFE-Abgriffsystem gemäß einem der Beispiele 20 bis 23, wobei Transistoren des CMOS-DFE-Abgriffs so bemessen sind, dass sie einen Signalstrom, aber keinen Gleichtaktstrom, aufnehmen.
Beispiel 25: CMOS-DFE-Abgriffsystem gemäß einem der Beispiele 20 bis 24, wobei der CMOS-DFE-Angriff sowohl eine Pull-up-Stromquelle als auch eine Pull-down-Stromquelle einschließt.
Beispiel 26: Verfahren zum Betreiben eines CMOS-DFE-Abgriffsystems, wobei das Verfahren ein Bereitstellen eines Gleichtaktspannungspotenzials an einen Gleichtaktspannungspotenzialknoten, ein elektrisches Isolieren von Ausgangsknoten des CMOS-DFE-Abgriffsystems von dem Gleichtaktspannungspotenzialknoten in einem Integriermodus des CMOS-DFE-Abgriffsystems und ein elektrisches Verbinden der Ausgangsknoten des CMOS-DFE-Abgriffsystems mit dem Gleichtaktspannungspotenzialknoten in einem Rücksetzmodus des CMOS-DFE-Abgriffsystems umfasst.
Beispiel 27: Empfänger, umfassend ein CMOS-DFE-Abgriffsystem, wobei das CMOS-DFE-Abgriffsystem einen Stromintegrationssummierer einschließt, der konfiguriert ist, um Ausgangsknoten des CMOS-DFE-Abgriffsystems auf ein Gleichtaktspannungspotenzial zurückzusetzen.
Beispiel 28: Empfänger, umfassend das CMOS-DFE-Abgriffsystem gemäß einem der Beispiele 20 bis 25.
Beispiel 29: Empfänger von Beispiel 28, wobei der Empfänger ein „Peripheral Communication Interface Express“-Empfänger ist.
ABSCHLIESSENDE ERKLÄRUNG
Wie in der vorliegenden Offenbarung verwendet, können die Begriffe „Modul“ oder „Komponente“ auf spezifische Hardwareimplementierungen Bezug nehmen, um die Aktionen des Moduls oder der Komponente und/oder Softwareobjekte oder Softwareroutinen durchzuführen, die auf Universalhardware (z. B. computerlesbaren Medien, Verarbeitungsvorrichtungen, usw.) des Rechensystems gespeichert und/oder von diesem/dieser ausgeführt werden können. In einigen Beispielen können die verschiedenen Komponenten, Module, Engines und Dienste, die in der vorliegenden Offenbarung beschrieben sind, als Objekte oder Prozesse implementiert werden, die auf dem Rechensystem ausgeführt werden (z. B. als separate Threads). Obwohl einige der in der vorliegenden Offenbarung beschriebenen Systeme und Verfahren allgemein als in Software implementiert (gespeichert auf und/oder ausgeführt durch Universalhardware) beschrieben sind, sind spezifische Hardware-Implementierungen oder eine Kombination von Software und spezifischen Hardware-Implementierungen ebenfalls möglich und werden in Betracht gezogen.
Wie in der vorliegenden Offenbarung verwendet, kann der Begriff „Kombination“ in Bezug auf eine Vielzahl von Elementen eine Kombination aller Elemente oder eine beliebige von verschiedenen unterschiedlichen Unterkombinationen einiger der Elemente einschließen. Zum Beispiel kann die Formulierung „A, B, C, D oder Kombinationen davon“ Bezug nehmen auf eines von A, B, C oder D; die Kombination von jedem von A, B, C und D; und jede Unterkombination von A, B, C oder D, wie A, B und C; A, B und D; A, C und D; B, C und D; A und B; A und C; A und D; B und C; B und D; oder C und D.
Begriffe, die in der vorliegenden Offenbarung und insbesondere in den beiliegenden Ansprüchen verwendet werden (z. B. Inhalte der beiliegenden Ansprüche), sind im Allgemeinen als „offene“ Begriffe gedacht (z. B. sollte der Begriff „einschließlich“ als „einschließlich, jedoch nicht beschränkt auf“ interpretiert werden, der Begriff „aufweisend“ sollte als „mindestens aufweisend“ interpretiert werden, der Begriff „schließt ein“ sollte als „schließt ein, ist jedoch nicht beschränkt auf‟ interpretiert werden usw.).
Darüber hinaus wird, wenn eine bestimmte Anzahl von einer eingeführten Anspruchsangabe beabsichtigt ist, diese Absicht ausdrücklich im Anspruch angegeben, und in Ermangelung dieser Nennung liegt keine solche Absicht vor. Als Verständnishilfe können zum Beispiel die folgenden beiliegenden Ansprüche die Verwendung der einleitenden Formulierungen „mindestens eine/r/s“ und „eine/r/s oder mehrere“ zum Einführen von Anspruchsangaben enthalten. Die Verwendung solcher Formulierungen sollte jedoch nicht dahin gehend ausgelegt werden, um zu implizieren, dass die Einführung einer Anspruchsangabe durch die unbestimmten Artikel „ein“ oder „eine“ einen bestimmten Anspruch, der eine solche eingeführte Anspruchsangabe enthält, auf Beispiels beschränkt, die nur eine solche Angabe enthalten, selbst wenn derselbe Anspruch die einleitenden Phrasen „eine/r/s oder mehrere“ oder „zumindest eine/r/s“ und unbestimmte Artikel wie „ein“ und/oder „eine“ einschließt (z. B. soll „ein“ und/oder „eine“ so interpretiert werden, dass es „zumindest ein/e“ oder „ein/e oder mehrere“ bedeutet); gleiches gilt für die Verwendung von bestimmten Artikeln, die zur Einführung von Anspruchsangaben verwendet werden.
Darüber hinaus wird, selbst wenn eine bestimmte Anzahl von eingeführten Anspruchsangabe explizit genannt wird, der Fachmann erkennen, dass eine solche Angabe dahingehend interpretiert werden sollte, dass mindestens die angegebene Anzahl gemeint ist (z. B. bedeutet die bloße Angabe von „zwei Angaben“ ohne andere Modifikatoren mindestens zwei Angaben oder zwei oder mehr Angaben). Des Weiteren ist in den Fällen, in denen eine Konvention analog zu „mindestens eines von A, B und C usw.“ oder „eines oder mehrere von A, B und C usw.“ verwendet wird, eine solche Konstruktion allgemein A allein, B allein, C allein, A und B zusammen, A und C zusammen, B und C zusammen oder A, B und C zusammen usw. einschließen soll.
Ferner sollte jedes disjunktive Wort oder jede disjunktive Formulierung, das bzw. die zwei oder mehr alternative Begriffe darstellt, sei es in der Beschreibung, den Ansprüchen oder den Zeichnungen, dahingehend verstanden werden, dass die Möglichkeit des Einschließens eines der Begriffe, des einen oder des anderen Begriffs oder beider Begriffe in Betracht gezogen wird. Zum Beispiel sollte die Formulierung „A oder B“ so verstanden werden, dass sie die Möglichkeiten „A“ oder „B“ oder „A und B“ einschließt.
Obwohl die vorliegende Offenbarung hierin in Bezug auf bestimmte veranschaulichte Beispiele beschrieben wurde, wird der Durchschnittsfachmann auf dem Gebiet erkennen und verstehen, dass die vorliegende Erfindung nicht darauf beschränkt ist. Vielmehr können viele Ergänzungen, Weglassungen und Modifikationen an den veranschaulichten und beschriebenen Beispielen vorgenommen werden, ohne vom Schutzumfang der Erfindung, wie er nachfolgend zusammen mit ihren rechtlichen Äquivalenten beansprucht wird, abzuweichen. Darüber hinaus können Merkmale eines Beispiels mit Merkmalen eines anderen Beispiels kombiniert werden, aber dennoch noch innerhalb des Schutzumfangs der Erfindung enthalten sein, der durch den Erfinder in Betracht gezogen wird.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 63198871 [0001]

Claims

Einrichtung, umfassend: Ausgangsknoten zum Bereitstellen von Ausgangssignalen; einen Entscheidungsrückkopplungsabgriff (DFE-Abgriff) eines komplementären Metall-Oxid-Halbleiters (CMOS), der elektrisch mit den Ausgangsknoten verbunden ist; und einen Stromintegrationssummierer, der elektrisch mit den Ausgangsknoten verbunden ist, wobei der Stromintegrationssummierer die Ausgangsknoten auf ein Gleichtaktspannungspotenzial zurücksetzt.
Einrichtung nach Anspruch 1, wobei: der Stromintegrationssummierer sowohl Pull-up-Stromquellen als auch Pull-down-Stromquellen einschließt; und die Ausgangsknoten jeweils zwischen den Pull-up-Stromquellen und den Pull-down-Stromquellen elektrisch verbunden sind.
Einrichtung nach Anspruch 1, wobei der Stromintegrationssummierer einen Gleichtaktspannungspotenzialknoten einschließt, der selektiv elektrisch mit den Ausgangsknoten verbindbar ist.
Einrichtung nach Anspruch 3, wobei der Stromintegrationssummierer elektrisch steuerbare Schalter einschließt, die elektrisch von den Ausgangsknoten mit dem Gleichtaktspannungspotenzialknoten und von einem der Ausgangsknoten mit einem anderen der Ausgangsknoten verbunden sind.
Einrichtung nach Anspruch 4, wobei die elektrisch steuerbaren Schalter unter Verwendung eines Taktsignals gesteuert werden.
Einrichtung nach Anspruch 1, wobei während eines Integriermodus der Stromintegrationssummierer ein erstes Ausgangssignal der Ausgangssignale höher als das Gleichtaktspannungspotenzial und ein zweites Ausgangssignal der Ausgangssignale niedriger als das Gleichtaktspannungspotenzial für im Wesentlichen eine Gesamtheit des Integriermodus aufrechterhalten soll.
Einrichtung nach Anspruch 1, wobei Transistoren des CMOS-DFE-Abgriffs so bemessen sind, dass sie einen Signalstrom, aber keinen Gleichtaktstrom, aufnehmen.
Einrichtung nach Anspruch 1, wobei der CMOS-DFE-Abgriff sowohl eine Pull-up-Stromquelle als auch eine Pull-down-Stromquelle einschließt.
Einrichtung nach Anspruch 1, wobei das Gleichtaktspannungspotenzial im Wesentlichen in der Mitte zwischen einem Leistungsversorgungs-Hochspannungspotenzial und einem Leistungsversorgungs-Niederspannungspotenzial liegt.
Verfahren zum Betreiben eines Entscheidungsrückkopplungsabgriffs (DFE-Abgriffs) eines komplementären Metall-Oxid-Halbleiters (CMOS), wobei das Verfahren umfasst: Bereitstellen eines Gleichtaktspannungspotenzials bei im Wesentlichen der Hälfte zwischen einem Leistungsversorgungs-Niederspannungspotenzial und einem Leistungsversorgungs-Hochspannungspotenzial an einen Gleichtaktspannungspotenzialknoten, elektrisches Isolieren von Ausgangsknoten des CMOS-DFE-Abgriffsystems von dem Gleichtaktspannungspotenzialknoten in einem Integriermodus des CMOS-DFE-Abgriffsystems; und elektrisches Verbinden der Ausgangsknoten des CMOS-DFE-Abgriffsystems mit dem Gleichtaktspannungspotenzialknoten in einem Rücksetzmodus des CMOS-DFE-Abgriffsystems.
Verfahren nach Anspruch 10, wobei das elektrische Verbinden der Ausgangsknoten des CMOS-DFE-Abgriffsystems mit dem Gleichtaktspannungspotenzialknoten ein Schließen elektrisch steuerbarer Schalter umfasst, um die Ausgangsknoten elektrisch mit dem Gleichtaktspannungspotenzialknoten zu verbinden.
Verfahren nach Anspruch 10, umfassend ein Wechseln zwischen dem Integriermodus und dem Rücksetzmodus als Reaktion auf ein Taktsignal.
Einrichtung, umfassend: einen Empfänger, um über einen Kommunikationskanal ein Eingangssignal von einem Sender zu empfangen, wobei der Empfänger ein Entscheidungsrückkopplungsabgriffsystem (DFE-Abgriffsystem) eines komplementären Metall-Oxid-Halbleiters (CMOS) einschließt, wobei das CMOS-DFE-Abgriffsystem einen Stromintegrationssummierer einschließt, um Ausgangsknoten des CMOS-DFE-Abgriffsystems auf ein Gleichtaktspannungspotenzial zurückzusetzen, das im Wesentlichen bei der Hälfte zwischen einem Leistungsversorgungs-Hochspannungspotenzial und einem Leistungsversorgungs-Niederspannungspotenzial liegt.
Einrichtung nach Anspruch 13, wobei der Empfänger ein „Peripheral Communication Interface Express“-Empfänger ist.
Einrichtung nach Anspruch 13, wobei das CMOS-DFE-Abgriffsystem einen CMOS-DFE-Abgriff einschließt, der elektrisch mit den Ausgangsknoten verbunden ist.
Einrichtung nach Anspruch 15, wobei der CMOS-DFE-Abgriff einschließt: Paare von Pull-up-Transistoren, die Pull-up-Drain-Anschlüsse einschließen; und Paare von Pull-down-Transistoren, die Pull-down-Drain-Anschlüsse einschließen, wobei die Pull-down-Drain-Anschlüsse mit den Pull-up-Drain-Anschlüssen elektrisch verbunden sind, wobei die Pull-down-Drain-Anschlüsse und die Pull-up-Drain-Anschlüsse mit den Ausgangsknoten elektrisch verbunden sind.
Einrichtung nach Anspruch 13, wobei der Stromintegrationssummierer elektrisch steuerbare Schalter einschließt, die elektrisch von einem Gleichtaktspannungspotenzialknoten mit den Ausgangsknoten verbunden sind.
Einrichtung nach Anspruch 17, wobei der Stromintegrationssummierer einen elektrisch steuerbaren Schalter einschließt, um die Ausgangsknoten selektiv elektrisch miteinander zu verbinden.
Einrichtung nach Anspruch 18, wobei die elektrisch steuerbaren Schalter und der elektrisch steuerbare Schalter als Reaktion auf ein Taktsignal gesteuert werden.