DE10207802A1

DE10207802A1 - CMOS-Differenzverstärker

Info

Publication number: DE10207802A1
Application number: DE10207802A
Authority: DE
Inventors: Fred Rennig
Original assignee: Texas Instruments Deutschland GmbH
Current assignee: Texas Instruments Deutschland GmbH
Priority date: 2002-02-25
Filing date: 2002-02-25
Publication date: 2003-09-11
Anticipated expiration: 2022-02-26
Also published as: US6778014B2; US20030160657A1; DE10207802B4

Abstract

Komplementärer CMOS-Differenzverstärker mit automatischer Arbeitspunkteinstellung (self biasing) und den Eigenschaften eines Rail-to-Rail-Verstärkers. Der CMOS-Differenzverstärker arbeitet mit gefalteten Kaskoden und ist gegenüber bisherigen CMOS-Differenzverstärkern wesentlich schneller, da er ein Schaltungselement aufweist, daß dafür sorgt, daß sämtliche MOS-FETs der Kaskoden während des Betriebs des CMOS-Differenzverstärkers im Sättigungsbereich (d. h. nicht im ohmschen Bereich) arbeiten. Die Erfindung betrifft darüber hinaus auch eine Eingangsstufe, eine Signalverteilerschaltung und eine Taktverteilerschaltung mit einem erfindungsgemäßen CMOS-Differenzverstärker.

Description

Die Erfindung betrifft einen CMOS-Differenzverstärker mit einer aus einem ersten PMOS-FET, einem zweiten PMOS-FET, einem ersten NMOS-FET und einem zweiten NMOS-FET bestehenden Reihenschaltung, die zwischen eine erste Spannung und eine zweite Spannung geschaltet ist, die kleiner als die erste Spannung ist, wobei der Gate- Anschluß des ersten PMOS-FETs und der Gate-Anschluß des zweiten NMOS-FETs mit einem ersten Schaltungspunkt verbunden sind, an dem der Drain-Anschluß des zweiten PMOS-FETs mit dem Drain-Anschluß des ersten NMOS-FETs verbunden ist und an dem eine BIAS-Spannung erzeugt wird, einer aus einem dritten PMOS-FET, einem vierten PMOS-FET, einem ersten NMOS-FET und einem zweiten NMOS-FET bestehenden Reihenschaltung, die zwischen die erste Spannung und die zweite Spannung geschaltet ist, wobei der Gate-Anschluß des dritten PMOS-FETs und der Gate-Anschluß des vierten NMOS-FETs mit dem ersten Schaltungspunkt, der Gate-Anschluß des zweiten PMOS-FETs mit dem Gate-Anschluß des vierten PMOS-FETs und der Gate- Anschluß des ersten NMOS-FETs mit dem Gate-Anschluß des dritten NMOS-FETs verbunden ist und der Schaltungspunkt, an dem der Drain-Anschluß des vierten PMOS- FETs mit dem Drain-Anschluß des dritten NMOS-FETs verbunden ist, den Ausgang des CMOS-Differenzverstärkers bildet, einem fünften PMOS-FET, der zwischen die erste Spannung und einen zweiten Schaltungspunkt geschaltet ist, einem fünften NMOS-FET, der zwischen einen dritten Schaltungspunkt und die zweite Spannung geschaltet ist, einem sechsten PMOS-FET, der zwischen den zweiten Schaltungspunkt und den Schaltungspunkt geschaltet ist, an dem der Source-Anschluß des ersten NMOS-FETs mit dem Drain-Anschluß des zweiten NMOS-FETs verbunden ist, einem sechsten NMOS-FET, der zwischen den Schaltungspunkt, an dem der Drain-Anschluß des ersten PMOS-FETs mit dem Source-Anschluß des zweiten PMOS-FETs verbunden ist, und den dritten Schaltungspunkt geschaltet ist, wobei der Gate-Anschluß des sechsten PMOS-FETs und der Gate-Anschluß des sechsten NMOS-FETs mit einem ersten Differenzeingang des CMOS-Differenzverstärkers verbunden sind, einem siebten PMOS-FET, der zwischen den zweiten Schaltungspunkt und den Schaltungspunkt geschaltet ist, an dem der Source- Anschluß des dritten NMOS-FETs mit dem Drain-Anschluß des vierten NMOS-FETs verbunden ist, und einem siebten NMOS-FET, der zwischen den Schaltungspunkt, an dem der Drain-Anschluß des dritten PMOS-FETs mit dem Source-Anschluß des vierten PMOS-FETs verbunden ist, und den dritten Schaltungspunkt geschaltet ist, wobei der Gate-Anschluß des siebten PMOS-FETs und der Gate-Anschluß des siebten NMOS- FETs mit einem zweiten Differenzeingang des CMOS-Differenzverstärkers verbunden sind.
Ein solcher CMOS-Differenzverstärker, der z. B. als Eingangsstufe einer Taktverteilerschaltung verwendet werden kann, ist in der US-Patentschrift Nr. 4,958,133, auf deren Inhalt hier ausdrücklich Bezug genommen wird, von Mel Bazes beschrieben worden. Eine weitere Darstellung findet sich in dem Aufsatz "Two Novel Fully Complementary Self-Biased CMOS Differential Amplifiers" von Mel Bazes in IEEE Journal of Solid- State Circuits, Vol. 26, No. 2, February 1991. Der von Bazes entwickelte CMOS- Differenzverstärker ist in den Zeichnungen in der Fig. 1 wiedergegeben.
Bei dem von Bazes entwickelten CMOS-Differenzverstärker handelt es sich um einen Rail-to-Rail-Verstärker, bei dem eine Gleichtaktaussteuerbarkeit von der negativen bis zur positiven Betriebsspannung möglich ist, was dadurch erreicht wird, daß zwei herkömmliche zueinander komplementäre CMOS-Differenzverstärker mit gefalteter Kaskode unter Fortlassung der Lasten miteinander verbunden werden. Darüber hinaus stabilisiert Bazes die an den Gate-Anschlüssen der Kaskodentransistoren (in Fig. 1: MP3, MP5, MN5, MN3, MP4, MP6, MN6, MN4) anliegenden Spannungen durch automatische Arbeitspunkteinstellung (im Englischen als "Self Biasing" bezeichnet), indem die er die am Drain-Anschluß des zweiten PMOS-FETs (MP5) und des ersten NMOS-FETs (MN5) anliegende Spannung auf die Gates der acht Kaskodentransistoren (MP3, MP5, MN5, MN3, MP4, MP6, MN6, MN4) zurückführt. Dadurch erreicht er eine größere Unabhängigkeit der Vorspannung gegenüber Schwankungen des Prozesses, der Temperatur oder der Betriebsspannung.
Der von Bazes entwickelte CMOS-Differenzverstärker hat den Nachteil, daß er insbesondere zur Verarbeitung sehr schneller Signale im Bereich von z. B. 1 GHz, wie sie z. B. in heute auf dem Markt benötigten Taktverteilerschaltungen, die CMOS- Differenzverstärker als Eingangsstufen verwenden, auftreten können, schlecht geeignet ist. Das liegt in erster Linie daran, daß die mit den Spannungsklemmen verbundenen Kaskodentransistoren, d. h. der erste PMOS-FET (MP3), der dritte PMOS-FET (MP4), der zweite NMOS-FET (MN3) und der vierte NMOS-FET (MN4) nicht im Sättigungsbereich, sondern nur im ohmschen Bereich arbeiten können. Daher müssen diese vier MOS-FETs auch relativ groß ausgelegt werden und verbrauchen relativ viel Schaltungsfläche, was ein weiterer Nachteil des zum Stand der Technik gehörenden CMOS- Differenzverstärkers.
Der Erfindung liegt daher die Aufgabe zugrunde, einen verbesserten CMOS- Differenzverstärker der eingangs genannten Art zu schaffen, der wesentlich schneller arbeitet und sich daher insbesondere für den Einsatz in Taktverteilerschaltungen eignet, die Frequenzen im Bereich von 1 GHz verarbeiten können, und der darüber hinaus mit einer geringeren Schaltungsfläche auskommt, da die Transistoren in effizienterer Weise genutzt werden.
Diese Aufgabe wird gemäß der Erfindung bei dem eingangs genannten CMOS- Differenzverstärker dadurch gelöst, daß darüber hinaus ein Schaltungselement vorgesehen ist, daß dazu dient, an dem Gate-Anschluß des zweiten PMOS-FETs eine Spannung zu erzeugen, die mindestens so weit unter der Gate-Spannung des ersten PMOS-FETs liegt, daß dieser im Sättigungsbereich arbeitet, und an dem Gate-Anschluß des ersten NMOS-FETs eine Spannung zu erzeugen, die mindestens so weit über der Gate- Spannung des zweiten NMOS-FETs liegt, daß dieser im Sättigungsbereich arbeitet.
Durch dieses Schaltungselement, das vorzugsweise aus zwei Spannungsteilern besteht, wird erreicht, daß alle Kaskodentransistoren, d. h. nun auch der erste PMOS-FET MP3, der dritte PMOS-FET MP4, der zweite NMOS-FET MN3 und der vierte NMOS-FET MN4 im Sättigungsbereich betrieben werden können, so daß alle Kaskodentransistoren im Sättigungsbereich arbeiten, wodurch der Stromfluß durch diese Transistoren und damit die Geschwindigkeit der Push-Pull-Stufe des CMOS-Differenzverstärkers erhöht werden kann. Dadurch wird es möglich, den CMOS-Differenzverstärker z. B. in Eingangsstufen von Taktverteilerschaltungen einzusetzen, die Taktsignale mit einer Frequenz in der Größenordnung von 1 GHz verteilen. Zudem wird ein günstigeres Verhältnis zwischen der Transistorfläche und dem Strom erreicht, den die Transistoren ziehen können.
Gemäß einer weiteren Ausführungsform des erfindungsgemäßen CMOS- Differenzverstärkers enthalten der erste Spannungsteiler und der zweite Spannungsteiler jeweils einen über die BIAS-Spannung geregelten Widerstand, so daß sichergestellt wird, daß auch eine Stabilisierung der MOS-FETs (MP3, MP4, MN3, MN4), deren Gate- Anschlüsse nicht mehr direkt an der zurückgeführten BIAS-Spannung liegen, im richtigen Arbeitsbereich erreicht wird, wenn die Prozeßbedingungen, die Temperatur oder die Betriebsspannung schwanken.
Weitere vorteilhafte Weiterbildungen der Erfindungen sind in den Unteransprüchen gekennzeichnet.
Die Erfindung wird nun anhand der Zeichnungen beispielshalber erläutert. In der Zeichnungen zeigen:
Fig. 1 einen Schaltplan eines zum Stand der Technik gehörenden CMOS- Differenzverstärkers;
Fig. 2 den Schaltplan einer bevorzugten Ausführungsform eines erfindungsgemäßen CMOS-Differenzverstärkers;
Fig. 3 den Schaltplan einer Eingangsstufe einer Taktverteilerschaltung mit differentiellen Eingangs- und Ausgangstaktsignalen, bei der erfindungsgemäße CMOS- Differenzverstärker in vorteilhafter Weise verwendet werden können.
Die Fig. 1 zeigt einen zum Stand der Technik gehörenden und von Mel Bazes entwickelten CMOS-Differenzverstärker.
Der zum Stand der Technik gehörende CMOS-Differenzverstärker dient dazu, zwei differentielle Eingangssignale IN und IN in ein verstärktes unsymmetrisches Ausgangssignal OUT, das im Englischen auch als "single ended signa" bezeichnet wird, umzuwandeln. Der CMOS-Differenzverstärker ist als Rail-to-Rail-Verstärker ausgelegt, d. h. er besitzt eine Gleichtaktaussteuerbarkeit von der Betriebsspannung Vdd bis zum Massepotential, was dadurch erreicht wird, daß er zwei MOS-FET-Differenzpaare mit zwei PMOS-FETs MP1, MP2 und zwei NMOS-FETs MN1, MN2 am Eingang aufweist, an denen die Eingangssignale IN und IN anliegen. Die MOS-FETs MPA (PMOS-FET) und MNA (NMOS-FET) dienen als Stromquellen und werden ebenfalls von der BIAS- Spannung, die an ihren Gate-Anschlüssen liegt, stabilisiert. Am Ausgang des CMOS- Differenzverstärkers liegt eine Kaskodenanordnung, die aus acht weiteren MOS-FETs besteht, deren Gate-Anschlüsse alle an der BIAS-Spannung liegen.
Der genaue Schaltungsaufbau des zum Stand der Technik gehörenden CMOS- Differenzverstärkers wird im folgenden unter Bezug auf die Fig. 1 kurz beschrieben.
Der CMOS-Differenzverstärker weist in einem ersten Kaskodenzweig eine aus einem ersten PMOS-FET MP3, einem zweiten PMOS-FET MP5, einem ersten NMOS-FET MN5 und einem zweiten NMOS-FET MN3 bestehende Reihenschaltung auf, die zwischen die Versorgungsspannung Vdd und Masse 4 geschaltet ist, wobei die Gate- Anschlüsse der vier MOS-FETs MP3, MP5, MN5 und MN3 mit einem ersten Schaltungspunkt 1 verbunden sind, an dem der Drain-Anschluß des zweiten PMOS-FETs MP5 mit dem Drain-Anschluß des ersten NMOS-FETs MN5 verbunden ist und an dem die BIAS-Spannung erzeugt wird. Ein zweiter Kaskodenzweig des CMOS- Differenzverstärkers besteht aus Reihenschaltung eines dritten PMOS-FETs MP4, eines vierten PMOS-FETs MP6, eines ersten NMOS-FETs MN6 und eines zweiten NMOS- FETs MN4 und liegt zwischen der Versorgungsspannung Vdd und Massepotential 4, wobei die Gate-Anschlüsse der vier MOS-FETs MP4, MP6, MN6 und MN4 ebenfalls mit dem ersten Schaltungspunkt 1 und damit mit der BIAS-Spannung verbunden sind und der Schaltungspunkt, an dem der Drain-Anschluß des vierten PMOS-FETs MP6 mit dem Drain-Anschluß des dritten NMOS-FETs MN6 verbunden ist, den Ausgang des CMOS-Differenzverstärkers bildet, an dem ein Inverter 11 liegt, an dessen Ausgang ein nichtinvertiertes Ausgangssignal OUT erzeugt wird. Am Eingang des Inverters liegt eine Kapazität 12 (die der Eingangskapazität des Inverters entspricht), die vor dem Umschalten des Inverters umgeladen werden muß. Die Geschwindigkeit des Umladens dieser Kapazität 12 bestimmt die Geschwindigkeit des CMOS-Differenzverstärkers.
Der CMOS-Differenzverstärker weist an seinem Eingang darüber hinaus einen als Stromquelle fungierenden fünften PMOS-FET MPA auf, der zwischen die erste Spannung Vdd und einen zweiten Schaltungspunkt 2 geschaltet ist, und einen als Stromquelle fungierenden fünften NMOS-FET MNA auf, der zwischen einen dritten Schaltungspunkt 3 und die zweite Spannung 4 geschaltet ist, wobei die Gate-Anschlüsse beider Stromquellen MOS-FETs MPA und MNA ebenfalls mit der BIAS-Spannung verbunden sind. Es sind ferner zur Aufnahme der Eingangssignale IN und IN ein sechster PMOS-FET MP1, der zwischen den zweiten Schaltungspunkt 2 und den Schaltungspunkt geschaltet ist, an dem der Source-Anschluß des ersten NMOS-FETs MN5 mit dem Drain-Anschluß des zweiten NMOS-FETs MN3 verbunden ist, ein sechster NMOS-FET MN1, der zwischen den Schaltungspunkt, an dem der Drain-Anschluß des ersten PMOS-FETs MP3 mit dem Source-Anschluß des zweiten PMOS-FETs MP5 verbunden ist, und den dritten Schaltungspunkt 3 geschaltet ist, wobei der Gate-Anschluß des sechsten PMOS-FETs MP1 und der Gate-Anschluß des sechsten NMOS-FETs MN1 mit einem ersten Differenzeingang 5 des CMOS-Differenzverstärkers verbunden sind, an dem ein digitales invertiertes Eingangssignal IN anliegt, ein siebter PMOS-FET MP2, der zwischen den zweiten Schaltungspunkt 2 und den Schaltungspunkt geschaltet ist, an dem der Source- Anschluß des dritten NMOS-FETs MN6 mit dem Drain-Anschluß des vierten NMOS- FETs MN4 verbunden ist, und ein siebter NMOS-FET MN2 vorgesehen, der zwischen den Schaltungspunkt, an dem der Drain-Anschluß des dritten PMOS-FETs MP4 mit dem Source-Anschluß des vierten PMOS-FETs MP6 verbunden ist, und den dritten Schaltungspunkt 3 geschaltet ist, wobei der Gate-Anschluß des siebten PMOS-FETs MP2 und der Gate-Anschluß des siebten NMOS-FETs MN2 mit einem zweiten Differenzeingang 6 des CMOS-Differenzverstärkers verbunden sind, an dem ein digitales nichtinvertiertes, Eingangssignal IN anliegt.
Im folgenden wird die bekannte Arbeitsweise des CMOS-Differenzverstärkers nur insoweit kurz beschrieben, wie es wichtig ist, um den später beschriebenen CMOS- Differenzverstärker zu verstehen.
Die CMOS-Differenzverstärkerschaltung empfängt an den Differenzeingängen 6 und 5 digitale Eingangssignale IN und IN und gibt am Ausgang ein digitales Ausgangssignal OUT ab. IN ist dabei das invertiertes Signal von IN.
Es wird zunächst angenommen, daß beide Differenzpaare MP1, MP2 und MN1, MN2 in ihrem Arbeitsbereich arbeiten, d. h., daß die Gleichtaktspannungen der Eingangssignale zwischen 1 V und (Vdd - 1 V) liegen.
Schaltet an den beiden Differenzeingängen des CMOS-Differenzverstärkers das Signal IN von L- auf H-Pegel und an das Signal IN folglich von H- auf L-Pegel, so beginnt MP1 durchzuschalten und MP2 zu sperren, d. h. es fließt dann allmählich über den Zweig Vdd-MPA-MP1-MN3-Masse ein stärkerer Strom als über den Zweig Vdd-MPA-MP2- MN4-Masse. Dadurch geht die Drain-Source-Spannung des zweiten NMOS-FETs MN3 hoch, wodurch wiederum die am ersten Schaltungspunkt 1 anliegende BIAS-Spannung ansteigt. Über die ansteigende BIAS-Spannung erhöht sich die Gate-Spannung und damit auch die Gate-Source-Spannung des vierten NMOS-FETs MN4, wodurch dieser stärker öffnet und sich ein Stromfluß vom Schaltungspunkt Y, an dem die Eingangskapazität 12 des Ausgangsinverters 11 liegt, zur Masse ergibt und der Inverter 11 am Ausgang umschaltet, wenn eine gewisse Umladung der Eingangskapazität in Richtung Massepotential erfolgt ist.
Dieser Effekt wird noch durch die beiden anderen Eingangszweige des CMOS- Differenzverstärkers mit den NMOS-FETs MN1 und MN2 verstärkt. Schaltet an den beiden Differenzeingängen des CMOS-Differenzverstärkers das Signal IN von L- auf H- Pegel und das Signal IN folglich von H- auf L-Pegel, so beginnt MN2 durchzuschalten und MN1 zu sperren, d. h. es fließt dann allmählich über den Zweig MN2 und MP4 ein stärkerer Strom als über den Zweig MN1 und MP3. Dadurch geht die Drain-Source- Spannung des zweiten NMOS-FETs MN3 hoch, wodurch wiederum die BIAS-Spannung ansteigt. Über die ansteigende BIAS-Spannung erhöht sich die Gate-Spannung und damit auch die Gate-Source-Spannung des vierten PMOS-FETs MP4, wodurch dieser stärker schließt und sich der Stromfluß von Vdd zum Schaltungspunkt Y, an dem die Eingangskapazität 12 des Ausgangsinverters 11 liegt, vermindert. Dadurch wird das Umladen des Eingangs des Inverters Y in Richtung Massepotential unterstützt.
Falls das Eingangssignal IN von H- auf L-Pegel umschaltet, verhält sich die Schaltung in entsprechend umgekehrter Weise.
Falls die Gleichtakteingangsspannung außerhalb des Arbeitsbereiches eines der Differenzpaare MP1, MP2 oder MN1, MN2 liegt, d. h. entweder < 1 Volt oder > (Vdd - 1 V) ist, so arbeitet nur das jeweils andere Differenzpaar und die Schaltgeschwindigkeit des CMOS-Differenzverstärkers vermindert sich entsprechend, da das andere Differenzpaar keinen Beitrag zur Umladung des Schaltungspunktes 4 leisten kann.
Ein Nachteil des in der Fig. 1 dargestellten CMOS-Differenzverstärkers besteht nun darin, daß die mit der Versorgungsspannung und Massepotential verbundenen Kaskodentransistoren MP3, MP4, MN3 und MN4 wegen der Tatsache, daß alle Kaskodentransistoren MP3, MP4, MP5, MP6, MN3, MN4, MN5 und MN6 an ihren Gate-Anschlüssen mit der BIAS-Spannung verbunden sind, nur im ohmschen Bereich und nicht im Sättigungsbereich (= Abschnürbereich) arbeiten können, was den CMOS-Differenzverstärker langsamer macht, da ein Umschalten im ohmschen Bereich wegen der geringeren Stromführungsfähigkeit der Transistoren langsamer dauert. Anhand der MOS-FETs MN6 und MN4 wird beispielshalber erläutert, warum der MOS-FET MN4 nur im ohmschen Bereich arbeiten kann.
Es gilt zunächst, wie aus Fig. 1 ersichtlich folgende Beziehung:

Vgs(MN6) = Vgs(MN4) - Vds(MN4), (1)

wobei
Vgs(MN6) die Gate-Source-Spannung des NMOS-FETs MN6 ist,
Vgs(MN4) die Gate-Source-Spannung des NMOS-FETs MN4 ist und
Vds(MN4) die Drain-Source-Spannung des NMOS-FETs MN4 ist.
Die Bedingung dafür, daß der NMOS-FET MN4 in Sättigung arbeitet lautet bekanntlich:

Vds(MN4) > = Vgs(MN4) - Vth, (2)

wobei Vth die Schwellenspannung der NMOS-FETs ist.
Setzt man die Gleichung 1, aufgelöst nach Vds(MN4) in die Gleichung 2 ein, so erhält man als Bedingung für den Betrieb von MN4 im Sättigungsbereich:

Vgs(MN6) < = Vth,

d. h., daß MN4 nur dann im Sättigungsbereich arbeiten kann, wenn der NMOS-FET MN6 gerade noch angesteuert wird, eine Bedingung, die sich natürlich in der Praxis nicht erreichen läßt, insbesondere wenn man bedenkt, daß die BIAS-Spannung ständig schwankt. Somit muß also der NMOS-FET MN4 beim CMOS-Differenzverstärker gemäß dem Stand der Technik im ohmschen Bereich arbeiten. Das gleiche läßt sich für die Kaskodentransistoren MP4, MP3 und MN3 in analoger Weise zeigen.
In der Fig. 2 ist ein erstes Ausführungsbeispiel eines erfindungsgemäßen CMOS- Differenzverstärkers dargestellt, der im Vergleich zu dem in der Fig. 1 dargestellten CMOS-Differenzverstärker einige zusätzliche Komponenten und geänderte Verbindungen aufweist, auf die ausschließlich eingegangen werden wird. Da auch die Funktionsweise im wesentlichen der des in der Fig. 1 dargestellten CMOS-Differenzverstärkers entspricht, wird auch hierauf nur insoweit eingegangen, als es zum Verständnis der Erfindung von Bedeutung ist. In den Fig. 1 und 2 wurden im übrigen die gleichen Bezugszeichen für sich entsprechende Schaltungskomponenten verwendet.
Der in der Fig. 2 dargestellte CMOS-Differenzverstärker ist so ausgebildet, daß sämtliche MOS-FETs der Kaskodenschaltung. d. h. auch die MOS-FETs MP3, MP4, MN3 und MN4 im Sättigungsbereich arbeiten können. Hierzu sind die Gate-Anschlüsse der MOS- FETs MP5, MP6, MN5 und MN6 im Gegensatz zu dem bekannten, in der Fig. 1 dargestellten, CMOS-Differenzverstärker nicht mit der BIAS-Spannung verbunden. Wie beim Stand der Technik sind die Gate-Anschlüsse des zweiten PMOS-FETs MP5 und des vierten PMOS-FETs MP6 sowie die Gate-Anschlüsse des ersten NMOS-FETs MN5 und des dritten NMOS-FETs MN6 miteinander verbunden.
Es ist darüber hinaus ein Schaltungselement vorgesehen, daß dazu dient, an dem Gate- Anschluß des zweiten PMOS-FETs MP5 und damit auch an dem Gate-Anschluß des vierten PMOS-FETs MP6 eine Spannung zu erzeugen, die mindestens so weit unter der Gate-Spannung des ersten PMOS-FETs MP3 bzw. des dritten PMOS-FETs MP4 liegt, daß diese im Sättigungsbereich arbeiten können, und an dem Gate-Anschluß des ersten NMOS-FETs MN5 und damit auch an dem Gate-Anschluß des dritten NMOS-FETs MN6 eine Spannung zu erzeugen, die mindestens so weit über der Gate-Spannung des zweiten NMOS-FETs MN3 bzw. des vierten NMOS-FETs MN4 liegt, daß diese ebenfalls im Sättigungsbereich arbeiten können.
Dieses Schaltungselement kann wie bei dem in der Fig. 2 dargestellten Ausführungsbeispiel aus einem zwischen der Versorgungsspannung Vdd und Massepotential 4 liegenden ersten Spannungsteiler MP7, MP8, R3 mit einem ersten Schaltungsabgriffpunkt 7, der mit dem Gate-Anschluß des zweiten PMOS-FETs MP5 verbunden ist, und einem zwischen der Versorgungsspannung Vdd und Massepotential 4 liegenden zweiten Spannungsteiler R2, MNB, MN7 mit einem zweiten Spannungsabgriffpunkt 8 bestehen, der mit dem Gate-Anschluß des ersten NMOS-FETs MN5 verbunden ist.
In der Fig. 2 ist zu erkennen, daß der erste Spannungsteiler MP7, MP8, R3 eine Reihenschaltung aus einem achten PMOS-FET MP7, einem als Diode geschalteten neunten PMOS-FET MP8 und einem Widerstand R3 enthält, wobei die Gate-Anschlüsse des zweiten PMOS-FETs MP5 und des vierten PMOS-FETs MP6 mit dem Gate-Anschluß des achten PMOS-FETs MP8 verbunden sind und der Gate-Anschluß des achten PMOS- FETs MP7 mit der BIAS-Spannung verbunden ist, wodurch erreicht wird, daß sich der an den Gate-Anschlüssen von MP5 und MP6 ergebende Spannungswert ebenfalls über die BIAS-Spannung gesteuert werden kann, da über die Änderung der BIAS-Spannung der Widerstand des achten PMOS-FETs MP7 und damit der am ersten Spannungsabgriffspunkt 7 abfallende Spannungswert eingestellt werden kann. Dadurch können Schwankungen der Prozeßparameter, der Versorgungsspannung und der Temperatur auch in bezug auf die Gate-Spannung der Transistoren MP5 und MP6 berücksichtigt werden. MP7, MP8 und R3 werden so gewählt, daß an dem Gate-Anschluß des zweiten PMOS-FETs MP5 und damit auch an dem Gate-Anschluß des vierten PMOS-FETs MP6 eine Spannung erzeugt wird, die mindestens so weit unter der Gate-Spannung des ersten PMOS-FETs MP3 bzw. des dritten PMOS-FETs MP4 liegt, daß diese während des Betriebs des CMOS-Differenzverstärkers im Sättigungsbereich arbeiten können.
R3 kann z. B. ebenfalls aus einem als Diode geschalteten NMOS-FET bestehen, dessen Gate-Anschluß mit seinem Drain-Anschluß und mit den Gate-Anschlüssen von MP5 und MP6 verbunden ist.
In der Fig. 2 ist darüber hinaus zu erkennen, daß der zweite Spannungsteiler R2, MN8, MN7 eine Reihenschaltung aus einem Widerstand R2, einem als Diode geschalteten neunten NMOS-FET MN8 und einem achten NMOS-FET MN7 enthält, wobei die Gate- Anschlüsse des ersten NMOS-FETs MN5 und des dritten NMOS-FETs MN6 mit dem Gate-Anschluß des achten PMOS-FETs MN8 verbunden sind und der Gate-Anschluß des achten NMOS-FETs MN7 mit der BIAS-Spannung verbunden ist, wodurch erreicht wird, daß sich der an den Gate-Anschlüssen von MN5 und MN6 ergebende Spannungswert ebenfalls über die BIAS-Spannung gesteuert werden kann, da über die Änderung der BIAS-Spannung der Widerstand des achten NMOS-FETs MN7 und damit der am zweiten Spannungsabgriffspunkt 8 abfallende Spannungswert eingestellt werden kann. Dadurch können Schwankungen der Prozeßparameter, der Versorgungsspannung und der Temperatur auch in bezug auf die Gate-Spannungen der Transistoren MN5 und MN6 berücksichtigt werden. R2, MN8 und MN7 werden so gewählt, daß an dem Gate- Anschluß des ersten NMOS-FETs MN5 und damit auch an dem Gate-Anschluß des dritten NMOS-FETs MN6 eine Spannung erzeugt wird, die mindestens so weit über der Gate-Spannung des zweiten NMOS-FETs MN3 bzw. des vierten NMOS-FETs MN4 liegt, daß diese während des Betriebs des CMOS-Differenzverstärkers ebenfalls im Sättigungsbereich arbeiten können. R2 kann z. B. ebenfalls aus einem als Diode geschalteten PMOS-FET bestehen, dessen Gate-Anschluß mit seinem Drain-Anschluß und mit den Gate-Anschlüssen von MN5 und MN6 verbunden ist.
Die in der Fig. 2 dargestellte Schaltung arbeitet im Prinzip wie die in der Fig. 1 dargestellte Schaltung, deren Funktionsweise oben erläutert wurde. Der entscheidende Unterschied besteht nun darin, daß die Kaskodentransistoren MP3, MP4, MN3 und MN4 nun ebenfalls im Sättigungsbereich arbeiten können. Dadurch wird ein wesentlich schnelleres Umladen des Schaltungspunktes Y am Eingang des Inverters 11, d. h. der mit dem Inverter 11 verbundenen Eingangskapazität erreicht, da die Transistoren MP3, MP4 und MN3 und MN4 einen größeren Strom führen können und dadurch den Schaltungspunkt 4 schneller umladen können, was ein schnelleres Umschalten des Ausgangssignals des CMOS-Differenzverstärkers bedeutet. Zudem wird ein besseres Verhältnis zwischen der Transistorfläche dieser Transistoren und ihrer Stromführungsfähigkeit erreicht, wodurch die Schaltung kompakter aufgebaut werden kann.
Die größere Schaltgeschwindigkeit des in der Fig. 2 dargestellten CMOS- Differenzverstärkers wirkt sich besonders positiv bei dessen Einsatz als Eingangsstufe in Schaltungen aus, die zeitkritische Signale, d. h. Signale, deren Flanken bestimmte Zeitpunkte definieren, wandeln oder verarbeiten, und zwar insbesondere, wenn diese Eingangssignale verarbeiten, die sehr hohe Frequenzen aufweisen. Der erfindungsgemäße CMOS-Differenzverstärker eignet sich daher z. B. hervorragend für den Einsatz als Eingangsstufe in Signal- oder Taktverteilerschaltungen. Hierdurch lassen sich z. B. Taktverteilerschaltungen realisieren, die mit einer Frequenz in der Größenordnung von 1 GHz arbeiten können.
Um für den Einsatz in derartigen Schaltungen, die mit zeitkritischen Signalen arbeiten, noch besser geeignet zu sein, weist der in der Fig. 2 dargestellte CMOS- Differenzverstärker einen weiteren Unterschied zu dem in der Fig. 1 dargestellten und zum Stand der Technik gehörenden CMOS-Differenzverstärker auf.
Bei dem in der Fig. 1 dargestellten CMOS-Differenzverstärker waren die Gate- Spannungen der beiden die Stromquellen für die Differenzpaare MP1, MP2 und MN1, MN2 bildenden MOS-FETs, d. h. des fünften PMOS-FETs MPA und des fünften NMOS- FETs MNA auch mit der BIAS-Spannung verbunden. Wie oben anhand der Fig. 1 erläutert wurde, schwankt die BIAS-Spannung während des Betriebs des CMOS- Differenzverstärkers in Abhängigkeit davon, ob an den Eingängen IN oder IN steigende oder fallende Signalflanken, d. h. Übergänge vom L- zum H-Pegel oder vom H- zum L- Pegel auftreten. Je mehr Strom MPA bzw. MNA erhält, umso schneller schaltet nun die Eingangsstufe. Es ergeben sich somit unterschiedliche Schaltzeiten für fallende oder steigende Signalflanken, was z. B. bei mit differentiellen Eingangs- und Ausgangssignalen arbeitenden Taktverteilerschaltungen unerwünscht ist, da dadurch unerwünschte Laufzeitverschiebungen zwischen den Ausgangssignalen auftreten können.
Gemäß dem in der Fig. 2 dargestellten CMOS-Differenzverstärker wird der durch den fünften PMOS-FETs MPA fließende Strom über einen ersten Stromspiegel MPA, MPB und der durch den fünften NMOS-FETs MNA fließende Strom über einen zweiten Stromspiegel MNA, MNB eingestellt. Dadurch läßt sich erreichen, daß die Gate- Spannung des fünften PMOS-FETs (MPA) und die Gate-Spannung des fünften NMOS- FET (MNA) von der BIAS-Spannung unabhängig sind und keine Zeitverschiebungen zwischen H/L- und L/H-Übergängen der Eingangssignale IN bzw. IN beim Durchlaufen der CMOS-Differenzverstärkerschaltung auftreten. Der in der Fig. 2 dargestellte CMOS- Differenzverstärker ist daher im Vergleich zu bisherigen CMOS-Differenzverstärkern besser für den Einsatz als Eingangsstufe in Taktverteilerschaltungen und anderen Schaltungen, die mit zeitkritischen Signalen arbeiten, geeignet.
Gemäß Fig. 2 umfaßt der erste Stromspiegel MPA, MPB einen zehnten PMOS-FET MPB, dessen Gate-Anschluß mit dem Gate-Anschluß des fünften PMOS-FETs MPA, dessen Source-Anschluß mit der Versorgungsspannung Vdd und dessen Drain-Anschluß mit seinem Gate-Anschluß und einem vierten Schaltungspunkt 9 verbunden ist, und der zweite Stromspiegel MNA, MNB einen zehnten NMOS-FET MNB, dessen Gate- Anschluß mit dem Gate-Anschluß des fünften NMOS-FETs MNA, dessen Source- Anschluß mit der zweiten Spannung 4 und dessen Drain-Anschluß mit seinem Gate- Anschluß und einem fünften Schaltungspunkt 10 verbunden ist, wobei zwischen den vierten Schaltungspunkt 9 und den fünften Schaltungspunkt 10 ein Widerstand R1 geschaltet ist, dessen Größe den Strom durch den fünften PMOS-FET MPA und den Strom durch den fünften NMOS-FET MNA bestimmt.
Wird der erfindungsgemäße CMOS-Differenzverstärker als Eingangsstufe einer Schaltung zur Wandlung eines differentiellen Eingangssignals IN, IN in ein differentielles Ausgangssignal OUT, OUT verwendet, wie es in der Fig. 3 dargestellt ist, bei der die Eingangsstufe einen ersten erfindungsgemäßen CMOS-Differenzverstärker 40, der an seinem Ausgang ein nichtinvertiertes Ausgangssignal OUT erzeugt und einen dem ersten CMOS-Differenzverstärker 40 entsprechenden zweiten CMOS-Differenzverstärker 41, der an seinem Ausgang ein invertiertes Ausgangssignal OUT erzeugt, aufweist, so lassen sich mögliche Zeitverschiebungen zwischen den Signalen OUT und OUT dadurch weiter vermindern, daß die Ausgänge der beiden CMOS-Differenzverstärker 40, 41 jeweils mit dem Eingang eines Inverters 42, 43 verbunden sind, dessen Ausgang mit dem Ausgang des jeweils anderen CMOS-Differenzverstärkers verbunden ist.
Eine weitere Ausführungsform des in der Fig. 2 dargestellen erfindungsgemäßen CMOS- Differenzverstärkers kann darin bestehen, die Gate-Anschlüsse der MOS-FETs MN5, MN6, MP5 und MP6 jeweils auf konstante Gleichspannungspegel zu setzen, indem man sie jeweils mit einem Kondensator verbindet. Dadurch wird die Gate-Spannung "ruhiger" gehalten und die Schaltung des CMOS-Differenzverstärkers erreicht eine noch höhere Schaltgeschwindigkeit.
Der erfindungsgemäße CMOS-Differenzverstärker kann mit sehr niedrigen Betriebsspannungen in der Größenordnung von 2,2 V arbeiten und eignet sich z. B. hervorragend als Eingangsstufe von mit differentiellen Eingangs- und Ausgangssignalen arbeitenden Taktverteilerschaltungen, die mit LVDS-Signalen arbeiten und bei denen Laufzeitverschiebungen von weniger als 50 ps erwünscht sind.

Claims

1. CMOS-Differenzverstärker mit
einer aus einem ersten PMOS-FET (MP3), einem zweiten PMOS-FET (MP5), einem ersten NMOS-FET (MN5) und einem zweiten NMOS-FET (MN3) bestehenden Reihenschaltung, die zwischen eine erste Spannung (Vdd) und eine zweite Spannung (4) geschaltet ist, die kleiner als die erste Spannung (Vdd) ist, wobei der Gate-Anschluß des ersten PMOS-FETs (MP3) und der Gate-Anschluß des zweiten NMOS-FETs (MN3) mit einem ersten Schaltungspunkt (1) verbunden sind, an dem der Drain-Anschluß des zweiten PMOS-FETs (MP5) mit dem Drain-Anschluß des ersten NMOS-FETs (MN5) verbunden ist und an dem eine BIAS-Spannung erzeugt wird,
einer aus einem dritten PMOS-FET (MP4), einem vierten PMOS-FET (MP6), einem ersten NMOS-FET (MN6) und einem zweiten NMOS-FET (MN4) bestehenden Reihenschaltung, die zwischen die erste Spannung (Vdd) und die zweite Spannung (4) geschaltet ist, wobei der Gate-Anschluß des dritten PMOS-FETs (MP4) und der Gate- Anschluß des vierten NMOS-FETs (MN4) mit dem ersten Schaltungspunkt (1), der Gate- Anschluß des zweiten PMOS-FETs (MP5) mit dem Gate-Anschluß des vierten PMOS- FETs (MP6) und der Gate-Anschluß des ersten NMOS-FETs (MN5) mit dem Gate- Anschluß des dritten NMOS-FETs (MN6) verbunden ist und der Schaltungspunkt, an dem der Drain-Anschluß des vierten PMOS-FETs (MP6) mit dem Drain-Anschluß des dritten NMOS-FETs (MN6) verbunden ist, den Ausgang des CMOS- Differenzverstärkers bildet,
einem fünften PMOS-FET (MPA), der zwischen die erste Spannung (Vdd) und einen zweiten Schaltungspunkt (2) geschaltet ist,
einem fünften NMOS-FET (MNA), der zwischen einen dritten Schaltungspunkt (3) und die zweite Spannung (4) geschaltet ist,
einem sechsten PMOS-FET (MP1), der zwischen den zweiten Schaltungspunkt (2) und den Schaltungspunkt geschaltet ist, an dem der Source-Anschluß des ersten NMOS-FETs (MN5) mit dem Drain-Anschluß des zweiten NMOS-FETs (MN3) verbunden ist,
einem sechsten NMOS-FET (MN1), der zwischen den Schaltungspunkt, an dem der Drain-Anschluß des ersten PMOS-FETs (MP3) mit dem Source-Anschluß des zweiten PMOS-FETs (MP5) verbunden ist, und den dritten Schaltungspunkt (3) geschaltet ist, wobei der Gate-Anschluß des sechsten PMOS-FETs (MP1) und der Gate-Anschluß des sechsten NMOS-FETs (MN1) mit einem ersten Differenzeingang (5) des CMOS- Differenzverstärkers verbunden sind,
einem siebten PMOS-FET (MP2), der zwischen den zweiten Schaltungspunkt (2) und den Schaltungspunkt geschaltet ist, an dem der Source-Anschluß des dritten NMOS- FETs (MN6) mit dem Drain-Anschluß des vierten NMOS-FETs (MN4) verbunden ist,
einem siebten NMOS-FET (MN2), der zwischen den Schaltungspunkt, an dem der Drain-Anschluß des dritten PMOS-FETs (MP4) mit dem Source-Anschluß des vierten PMOS-FETs (MP6) verbunden ist, und den dritten Schaltungspunkt (3) geschaltet ist, wobei der Gate-Anschluß des siebten PMOS-FETs (MP2) und der Gate-Anschluß des siebten NMOS-FETs (MN2) mit einem zweiten Differenzeingang (5) des CMOS- Differenzverstärkers verbunden sind, dadurch gekennzeichnet, daß darüber hinaus
ein Schaltungselement vorgesehen ist, daß dazu dient, an dem Gate-Anschluß des zweiten PMOS-FETs (MP5) eine Spannung zu erzeugen, die mindestens so weit unter der Gate-Spannung des ersten PMOS-FETs (MP3) liegt, daß dieser im Sättigungsbereich arbeitet, und an dem Gate-Anschluß des ersten NMOS-FETs (MN5) eine Spannung zu erzeugen, die mindestens so weit über der Gate-Spannung des zweiten NMOS-FETs (MN3) liegt, daß dieser im Sättigungsbereich arbeitet.

2. CMOS-Differenzverstärker nach Anspruch 1, bei dem das Schaltungselement einen zwischen der ersten Spannung (Vdd) und der zweiten Spannung (4) liegenden ersten Spannungsteiler (MP7, MP8, R3) mit einem ersten Schaltungsabgriffpunkt (7), der mit dem Gate-Anschluß des zweiten PMOS-FETs (MP5) verbunden ist, und einen zwischen der ersten Spannung (Vdd) und der zweiten Spannung (4) liegenden zweiten Spannungsteiler (R2, MN8, MN7) mit einem zweiten Spannungsabgriffpunkt (8) umfaßt, der mit dem Gate-Anschluß des ersten NMOS-FETs (MN5) verbunden ist.

3. CMOS-Differenzverstärker nach Anspruch 2, bei dem der erste Spannungsteiler (MP7, MP8, R3) und der zweite Spannungsteiler (R2, MN8, MN7) jeweils einen über die BIAS-Spannung geregelten Widerstand (MP7, MN7) enthalten.

4. CMOS-Differenzverstärker nach Anspruch 3, bei dem der erste Spannungsteiler (MP7, MP8, R3) darüber hinaus einen achten PMOS-FET (MP7) aufweist, dessen Gate- Anschluß mit dem ersten Schaltungspunkt (1) und dessen Source-Anschluß mit der ersten Spannung (Vdd) verbunden ist, und der zweite Spannungsteiler (R2, MN8, MN7) darüber hinaus einen achten NMOS-FET (MN7) aufweist, dessen Gate-Anschluß mit dem ersten Schaltungspunkt (1) und dessen Source-Anschluß mit der zweiten Spannung (4) verbunden ist.

5. CMOS-Differenzverstärker nach Anspruch 4, bei dem der erste Spannungsteiler (MP7, MP8, R3) darüber hinaus einen neunten PMOS-FET (MP8), dessen Source-Anschluß mit dem Drain-Anschluß des achten PMOS-FETs (MP7) verbunden ist und dessen Drain- Anschluß und dessen Gate-Anschluß mit dem ersten Spannungsabgriffpunkt (7) verbunden sind, und einen ersten Widerstand (R3) umfaßt, der zwischen dem ersten Spannungsabgriffpunkt (7) und der zweiten Spannung (4) liegt, und bei dem der zweite Spannungsteiler (R2, MN8, MN7) darüber hinaus einen neunten NMOS-FET (MN8) umfaßt, dessen Source-Anschluß mit dem Drain-Anschluß des achten NMOS-FETs (MN7) verbunden ist und dessen Drain-Anschluß und dessen Gate-Anschluß mit dem zweiten Spannungsabgriffpunkt (8) verbunden sind, und einen zweiten Widerstand (R2) umfaßt, der zwischen der ersten Spannung (Vdd) und dem zweiten Spannungsabgriffpunkt (8) liegt.

6. CMOS-Differenzverstärker nach einem der vorhergehenden Ansprüche, bei dem die Gate-Spannung des fünften PMOS-FETs (MPA) und die Gate-Spannung des fünften NMOS-FET (MNA) von der BIAS-Spannung unabhängig sind.

7. CMOS-Differenzverstärker nach Anspruch 6, bei dem der durch den fünften PMOS- FETs (MPA) fließende Strom über einen ersten Stromspiegel (MPA, MPB) und der durch den fünften NMOS-FETs (MNA) fließende Strom über einen zweiten Stromspiegel (MNA, MNB) eingestellt wird.

8. CMOS-Differenzverstärker nach Anspruch 7, bei dem der erste Stromspiegel (MPA, MPB) einen zehnten PMOS-FET (MPB) aufweist, dessen Gate-Anschluß mit dem Gate- Anschluß des fünften PMOS-FETs (MPA), dessen Source-Anschluß mit der ersten Spannung (Vdd) und dessen Drain-Anschluß mit seinem Gate-Anschluß und einem vierten Schaltungspunkt (9) verbunden ist, und bei dem der zweite Stromspiegel (MNA, MNB) einen zehnten NMOS-FET (MNB) aufweist, dessen Gate-Anschluß mit dem Gate-Anschluß des fünften NMOS-FETs (MNA), dessen Source-Anschluß mit der zweiten Spannung (4) und dessen Drain-Anschluß mit seinem Gate-Anschluß und einem fünften Schaltungspunkt (10) verbunden ist, wobei zwischen den vierten Schaltungspunkt (9) und den fünften Schaltungspunkt (10) ein dritter Widerstand (R1) geschaltet ist, dessen Größe den Strom durch den fünften PMOS-FET (MPA) und den Strom durch den fünften NMOS-FET (MNA) bestimmt.

9. CMOS-Differenzverstärker nach einem der vorhergehenden Ansprüche, dessen Ausgang mit einem Inverter (11) verbunden ist.

10. CMOS-Differenzverstärker nach einem der vorhergehenden Ansprüche, bei dem die zweite Spannung (4) ein Massepotential von 0 Volt aufweist.

11. Eingangsstufe einer integrierten Schaltung mit einem CMOS-Differenzverstärker nach einem der vorhergehenden Ansprüche.

12. Eingangsstufe nach Anspruch 11 zur Wandlung eines differentiellen Eingangssignals (IN, IN) in ein differentielles Ausgangssignal (OUT, OUT) mit einem ersten CMOS- Differenzverstärker (40) nach einem der vorhergehenden Ansprüche 1 bis 10, der an seinem Ausgang ein nichtinvertiertes Ausgangssignal (OUT) erzeugt, und einem dem ersten CMOS-Differenzverstärker (40) entsprechenden zweiten CMOS-Differenzverstärker (41), der an seinem Ausgang ein invertiertes Ausgangssignal (OUT) erzeugt, wobei die Ausgänge der beiden CMOS-Differenzverstärker (40, 41) jeweils mit dem Eingang eines Inverters (42, 43) verbunden sind, dessen Ausgang mit dem Ausgang des jeweils anderen CMOS-Differenzverstärkers verbunden ist.

13. Signalverteilerschaltung mit einer Eingangsstufe nach einem der Ansprüche 11 oder 12.

14. Signalverteilerschaltung nach Anspruch 13 in Form einer Taktverteilerschaltung.